JP2008192914A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device suitable for a ferroelectric memory and a manufacturing method thereof.
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。 In recent years, with the progress of digital technology, there is an increasing tendency to process or store a large amount of data at high speed. For this reason, high integration and high performance of semiconductor devices used in electronic devices are required.
そこで、半導体記憶装置に関しては、キャパシタの容量絶縁膜として、強誘電体膜を用いたものが実用化されている。このような半導体記憶装置は、強誘電体メモリ(FeRAM)とよばれる。 Therefore, semiconductor memory devices using a ferroelectric film as a capacitor insulating film for capacitors have been put into practical use. Such a semiconductor memory device is called a ferroelectric memory (FeRAM).
強誘電体膜としては、PZT系材料の膜及びBi層状構造化合物の膜等が用いられている。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、MOCVD(Metal Organic Chemical Vapor Deposition)法により下部電極上に、結晶化した状態で形成されることもある。 As the ferroelectric film, a film of a PZT material, a film of a Bi layer structure compound, or the like is used. The ferroelectric film is formed on the lower electrode film in an amorphous state or a microcrystalline state by a sol-gel method or a sputtering method, and then crystallized by heat treatment. Further, it may be formed in a crystallized state on the lower electrode by MOCVD (Metal Organic Chemical Vapor Deposition).
また、上部電極としては、Ir又は酸化Irからなる膜等が用いられている。これらの膜は、例えばスパッタ法等によって強誘電体膜上に形成されている。 As the upper electrode, a film made of Ir or Ir oxide is used. These films are formed on the ferroelectric film by, for example, sputtering.
強誘電体キャパシタの性能を評価する1つの指標として疲労特性が挙げられる。疲労特性は、何回の分極の反転まで情報を正確に記憶できるかを示しており、近年では1012回程度が必要とされている。将来的には、1015回程度が要求されると考えられる。そこで、疲労特性を向上させるための技術についての種々の検討が行われている。例えば、特許文献1及び2には、Pbが導入されたSrRuO3膜(SRO膜)を強誘電体膜上に、上部電極の一部として形成する方法が記載されている。
One index for evaluating the performance of a ferroelectric capacitor is fatigue characteristics. The fatigue characteristics indicate how many times the polarization can be reversed and information can be accurately stored. In recent years, about 10 12 times are required. In the future, about 10 15 times will be required. Thus, various studies have been conducted on techniques for improving fatigue characteristics. For example,
更に、近年では、強誘電体キャパシタに対しても動作電圧の低下の要求があり、それまでの3.0Vから1.8Vへと移行しつつある。この要求に応えるためには、強誘電体膜を薄くする必要があるが、強誘電体膜を薄くすると、疲労特性が低下しやすい。 Furthermore, in recent years, there has been a demand for a decrease in operating voltage for ferroelectric capacitors, and the transition from 3.0V to 1.8V has been made. In order to meet this requirement, it is necessary to make the ferroelectric film thin. However, if the ferroelectric film is made thin, the fatigue characteristics are likely to deteriorate.
しかしながら、現状では、高い疲労特性を得ながら動作電圧を1.8Vにすることが可能な強誘電体キャパシタは得られていない。 However, at present, a ferroelectric capacitor capable of setting the operating voltage to 1.8 V while obtaining high fatigue characteristics has not been obtained.
本発明は、強誘電体キャパシタの疲労特性を向上させることができる半導体装置及びその製造方法を提供することを目的とする。 An object of this invention is to provide the semiconductor device which can improve the fatigue characteristic of a ferroelectric capacitor, and its manufacturing method.
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。 As a result of intensive studies to solve the above problems, the present inventor has come up with various aspects of the invention shown below.
本発明に係る半導体装置には、基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、が設けられている。そして、前記強誘電体膜には、第1のPZT系膜と、前記第1のPZT系膜上に形成され、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜と、が設けられている。 A semiconductor device according to the present invention includes a lower electrode formed above a substrate, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film. It has been. The ferroelectric film is formed on the first PZT-based film and the first PZT-based film, and has a smaller Ti content and a higher Zr content than the first PZT-based film. And a second PZT-based film.
本発明に係る半導体装置の製造方法では、基板の上方に下部電極を形成し、その後、前記下部電極上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極を形成する。前記強誘電体膜を形成する際には、第1のPZT系膜を形成し、その後、前記第1のPZT系膜上に、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜を形成する。 In the method for manufacturing a semiconductor device according to the present invention, a lower electrode is formed above a substrate, and then a ferroelectric film is formed on the lower electrode. Next, an upper electrode is formed on the ferroelectric film. When forming the ferroelectric film, a first PZT-based film is formed, and then, on the first PZT-based film, the Ti content is lower than that of the first PZT-based film. A second PZT-based film having a high content is formed.
本発明によれば、2種類のPZT系膜が設けられ、これらの組成が適切に規定されているため、良好な疲労特性を得ることができる。この結果、強誘電体メモリ等の微細化に好適である。 According to the present invention, two types of PZT-based films are provided, and these compositions are appropriately defined, so that good fatigue characteristics can be obtained. As a result, it is suitable for miniaturization of a ferroelectric memory or the like.
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. However, here, for convenience, the cross-sectional structure of each memory cell of the ferroelectric memory will be described together with its manufacturing method.
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1A乃至図1Pは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
(First embodiment)
First, a first embodiment of the present invention will be described. 1A to 1P are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the first embodiment of the present invention in the order of steps.
第1の実施形態では、先ず、図1Aに示すように、n型又はp型のシリコン基板1の表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜2を形成する。なお、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜を形成してもよい。
In the first embodiment, first, as shown in FIG. 1A, a trench for STI (Shallow Trench Isolation) that defines an active region of a transistor is formed on the surface of an n-type or p-
次いで、活性領域にp型不純物を導入することにより、pウェル3を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜4を形成する。続いて、シリコン基板1の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極5を形成する。このとき、pウェル3上に、2つのゲート電極5を互いに平行に配置する。これらのゲート電極5は、メモリのワード線の一部として機能する。
Next, a p-type impurity is introduced into the active region to form a p-
次いで、ゲート電極5をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、エクステンション層6をゲート電極5の両脇に形成する。その後、シリコン基板1の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極5の横に絶縁性のサイドウォール8を形成する。絶縁膜としては、例えばシリコン酸化膜をCVD法により形成する。
Next, the
続いて、サイドウォール8及びゲート電極5をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、不純物拡散層7をゲート電極5の両脇に形成する。2組のエクステンション層6及び不純物拡散層7から、MOSトランジスタのソース及びドレインが構成される。
Subsequently,
次に、シリコン基板1の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極5上に高融点金属のシリサイド層9が形成され、不純物拡散層7上に高融点金属のシリサイド層10が形成される。そして、素子分離絶縁膜2上等にある未反応の高融点金属層をウェットエッチングにより除去する。
Next, a refractory metal layer such as a cobalt layer is formed on the entire upper surface of the
次に、例えば、プラズマCVD法により厚さが約200nmのシリコン酸窒化膜11をシリコン基板1の上側全面に形成する。次いで、シリコン酸窒化膜11上に、例えば、原料ガスとしてTEOSガスを用いたプラズマCVD法により、厚さが約1000nmのシリコン酸化膜12を形成する。その後、シリコン酸化膜12の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。この平坦化では、シリコン酸化膜12の厚さを、シリコン基板1の上面上から約700nmとする。
Next, for example, a
次に、フォトリソグラフィ技術によりシリコン酸化膜12及びシリコン酸窒化膜11をパターニングすることにより、シリサイド層10を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)13を形成する。その後、コンタクトホール内及びシリコン酸化膜12上にタングステン膜(W膜)14を形成する。W膜14の厚さは、シリコン酸化膜12の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜13及びW膜14を残す。これらからコンタクトプラグが構成される。このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜12上のグルー膜13及びW膜14を完全に除去する。
Next, a contact hole exposing the
次に、例えば、プラズマCVD法により厚さが約130nmのシリコン酸窒化膜15を酸化防止膜としてシリコン酸化膜12及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜15上に、例えば、原料ガスとしてTEOSガスを用いたたプラズマCVD法により、厚さが約300nmのシリコン酸化膜16を形成する。なお、酸化防止膜として、シリコン酸窒化膜15の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。
Next, for example, a
次いで、図1Bに示すように、フォトリソグラフィ技術によりシリコン酸化膜16及びシリコン酸窒化膜15をパターニングすることにより、シリサイド層10を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)17を形成する。その後、コンタクトホール内及びシリコン酸化膜16上にタングステン膜(W膜)18を形成する。W膜18の厚さは、シリコン酸化膜16の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜17及びW膜18を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜16上のグルー膜17及びW膜18を完全に除去する。
Next, as shown in FIG. 1B, a contact hole exposing the
次に、シリコン酸化膜16の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜16の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、シリコン基板1から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板1の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、シリコン基板1側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
Next, NH 3 plasma treatment is performed on the surface of the
次いで、シリコン酸化膜16及びコンタクトプラグ上に厚さが約20nmのTi膜を形成する。このTi膜の形成では、例えば、シリコン基板1から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板1の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを5秒間供給する。本実施形態では、Ti膜の形成前に、シリコン酸化膜16の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜16の表面を自在に移動することができる。この結果、Ti膜は自己組織化され、その表面が(002)面に強く配向したものとなる。その後、窒素雰囲気中で650℃、60秒間のRTA(Rapid Thermal Annealing)を行うことにより、図1Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜21とする。
Next, a Ti film having a thickness of about 20 nm is formed on the
続いて、TiN膜21上に、例えば反応性スパッタ法により厚さが約100nmのTiAlN膜22を酸素拡散バリア膜として形成する。このとき、例えば、Ti及びAlを合金化したターゲットを使用する。また、シリコン基板1の設定温度を400℃とし、チャンバ内圧力を253.3Paとし、チャンバ内に、Arを40sccmの流量で供給すると共に、N2を10sccmの流量で供給する。また、スパッタパワは、例えば1.0kWとする。
Subsequently, a
次に、TiAlN22上に、例えばスパッタ法により厚さが約100nmのIr膜23を貴金属膜として形成する。このとき、シリコン基板1の設定温度を500℃とし、チャンバ内圧力を0.11Paとし、チャンバ内雰囲気をAr雰囲気とする。また、スパッタパワは、例えば0.5kWとする。なお、Ir膜23の代わりに、白金族に属する金属の膜又はその導電性酸化膜を形成してもよい。即ち、Pt酸化膜、Ir酸化膜等を形成してもよい。また、SRO膜(SrRuO3膜)又はLSCO膜(LaSrCoO3膜)等を形成してもよい。更に、これらの積層膜を用いてもよい。
Next, an
次いで、Ar雰囲気中で650℃以上、60秒間のRTAを行う。この結果、Ir膜23、TiAlN膜22及びTiN膜21間の密着性が向上すると共に、Pt膜23の結晶性が向上する。
Next, RTA is performed in an Ar atmosphere at 650 ° C. or more for 60 seconds. As a result, the adhesion between the
次に、図1Dに示すように、PZT膜24a、24b及び24cをIr膜23上に順次形成する。なお、PZT膜24a〜24cの総厚は、例えば120nm以下とする。
Next, as shown in FIG. 1D,
PZT膜24aの形成では、例えば有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法を採用し、その厚さを約5nmとする。このとき、Pbの原料としてPb(C11H19O2)2を用いる。Pb(C11H19O2)2はPb(DPM)2と表記されることがある。また、Zrの原料としてZr(C9H15O2)4を用いる。Zr(C9H15O2)4はZr(DMHD)4と表記されることがある。また、Tiの原料としてTi(C3H7O)2(C11H19O2)2を用いる。Ti(C3H7O)2(C11H19O2)2はTi(O−iOr)2(DPM)2と表記されることがある。そして、これらをTHF溶媒中にいずれも0.3mol/リットルの濃度で溶解し、3種類の液体原料とする。そして、これらの液体原料を、MOCVD装置の気化器に、流量が0.474ml/分のTHF溶媒と共に、それぞれ0.326ml/分、0.200ml/分、0.200ml/分の流量で供給し、気化させる。このようにして、Pb、Zr及びTiの原料ガスが得られる。
In the formation of the
更に、MOCVDチャンバ内の圧力を665Pa(5Torr)とし、シリコン基板1の設定温度を620℃とし、Pb、Zr及びTiの原料ガスを、MOCVDチャンバ内に、例えば620秒間供給する。なお、PZT膜24a中のPb含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Zr含有量及びTi含有量の総和の1.1倍程度とする。
Further, the pressure in the MOCVD chamber is set to 665 Pa (5 Torr), the set temperature of the
PZT膜24bの形成でも、例えばMOCVD法を採用し、その厚さを約95nmとする。但し、PZT膜24aの組成とPZT膜24bの組成とを比較すると、PZT膜24bの組成において、Ti含有量が少なく、Zr含有量が多くなるように、原料ガスの供給量を調整する。また、PZT膜24b中のPb含有量が、化学量論組成よりも多くなるように、原料ガスの供給量を調整する。例えば、Zr含有量及びTi含有量の総和の1.1倍程度とする。
Also in the formation of the
PZT膜24cの形成では、例えば化学溶液堆積(CSD:Chemical Solution Deposition)法を採用し、その厚さを約20nmとする。但し、PZT膜24c中のPb含有量が、PZT膜24a及び24bよりも、化学量論組成に近くなるよう、原料ガスの供給量を調整する。例えば、Zr含有量及びTi含有量の総和と同程度とする。なお、PZT膜24cをスパッタ法により形成してもよい。
In the formation of the
次いで、図1Eに示すように、PZT膜24c上に、例えばスパッタ法により、Pbを含有するSRO膜25を形成する。SRO膜25の厚さは、例えば10nmとする。SRO膜25の形成に当たっては、シリコン基板1の温度は室温〜800℃程度とし、チャンバ内にArを100sccmの流量で供給し、チャンバ内の圧力を1Paとする。また、スパッタパワは、例えば1.0kWとする。また、スパッタターゲットとしては、例えば組成がSr0.95Pb0.1RuO3のものを用いる。
Next, as shown in FIG. 1E, an
その後、N2又はAr等の不活性ガスとO2との混合雰囲気中、又は希ガス雰囲気中において、500℃〜700℃(例えば約650℃)のアニールを行うことにより、SRO膜25を結晶化させる。更に、SRO膜25に対して、約5時間の酸素アニールを約400℃で行う。この酸素アニールは、N2又はAr等の非還元性雰囲気中又は酸化性雰囲気中で行う。特に、O2ガスを含有する雰囲気中で行うことが好ましい。また、この酸素アニールに当たっては、H2等の還元性ガスが混入しないようにする。なお、SRO膜を結晶化させるアニールにおいては、その結晶化が進むよりも先にSrが拡散してしまわないように温度制御を行うことが好ましい。
Thereafter, annealing is performed at 500 ° C. to 700 ° C. (for example, about 650 ° C.) in a mixed atmosphere of an inert gas such as N 2 or Ar and O 2 or in a rare gas atmosphere, thereby crystallizing the SRO film 25. Make it. Further, oxygen annealing is performed on the
続いて、SRO膜25上に、例えば反応性スパッタ法により、IrOX膜26を形成する。IrOX膜26の厚さは、例えば90nmとする。IrOX膜26の形成に当たっては、シリコン基板1の温度は300℃とし、チャンバ内にArを100sccmの流量で供給すると共に、O2を60sccmの流量で供給し、チャンバ内の圧力を0.9Paとする。また、スパッタパワは、例えば1.0kWとする。
Subsequently, an IrO x film 26 is formed on the
次に、IrOX膜26上に、例えばスパッタ法により厚さが50nm〜100nmのIr膜27(金属膜)を、水素の拡散の抑制、導電性の向上及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をAr雰囲気(Ar流量:100sccm〜200sccm)とし、チャンバ内圧力を1Paとし、スパッタパワを1.0kWとする。なお、Ir膜27を形成する際のシリコン基板1の設定温度は特に限定されないが、Ir膜27内の残留応力を低減するために、350℃〜450℃とすることが好ましい。また、SRO膜25は還元されやすいため、SRO膜25の形成からIr膜27の形成までの処理を、真空中で連続して実行することが好ましい。更に、Ir膜27を形成した後にも、N2又はAr等の不活性ガスとO2との混合雰囲気中、又は希ガス雰囲気中において、500℃〜700℃(例えば約650℃)のアニールを行うことが好ましい。なお、Ir膜27の代わりに、Pt膜、Ru膜、Rh膜又はPd膜等の貴金属膜を形成してもよい。また、TiNi膜、TiAl膜又はTaAl膜等の合金膜を形成してもよい。
Next, an Ir film 27 (metal film) having a thickness of 50 nm to 100 nm is formed on the IrO x film 26 by sputtering, for example, for the purpose of suppressing hydrogen diffusion, improving conductivity, and suppressing process deterioration. . At this time, the atmosphere in the chamber is an Ar atmosphere (Ar flow rate: 100 sccm to 200 sccm), the pressure in the chamber is 1 Pa, and the sputtering power is 1.0 kW. The set temperature of the
その後、背面洗浄を行う。続いて、図1Fに示すように、Ir膜27上に窒化チタン膜(TiN膜)31及びシリコン酸化膜32を順次形成する。TiN膜31は、例えばスパッタ法により形成する。シリコン酸化膜32は、例えばTEOSガスを用いたCVD法により形成する。
Then, back surface cleaning is performed. Subsequently, as shown in FIG. 1F, a titanium nitride film (TiN film) 31 and a
次いで、図1Gに示すように、シリコン酸化膜32を島状にパターニングする。
Next, as shown in FIG. 1G, the
次に、図1Hに示すように、シリコン酸化膜32をマスクとして用いて、TiN膜31をエッチングする。この結果、島状のTiN膜31及びシリコン酸化膜32からなるハードマスクが形成される。
Next, as shown in FIG. 1H, the
次に、TiN膜31及びシリコン酸化膜32をマスクとして用いて、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングを、Ir膜27、IrOX膜26、SRO膜25、PZT膜24c、PZT膜24b、PZT膜24a及びIr膜23に対して行う。この結果、上部電極33及び容量絶縁膜34が形成される。
Next, using the
続いて、図1Iに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜32を除去する。
Subsequently, as shown in FIG. 1I, the
次に、図1Jに示すように、Ir膜27等をマスクとして用いて、ドライエッチングを行うことにより、TiAlN膜22及びTiN膜21をパターニングする。本実施形態では、Ir膜23、TiAlN膜22及びTiN膜21から下部電極30が構成される。但し、Ir膜23のみを下部電極とみなすことも可能である。また、下部電極30には、Pt、Ir、Ru、Rh、Re、Os及びPdを含有する導電膜(酸化物導電膜を含む)が含まれていてもよい。
Next, as shown in FIG. 1J, the
次いで、図1Kに示すように、強誘電体キャパシタを覆う保護膜35をシリコン酸化膜16上に形成する。保護膜35としては、例えばスパッタ法により厚さが約20nmのアルミニウム酸化膜を形成する。
Next, as shown in FIG. 1K, a
その後、図1Lに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板1の設定温度を550℃〜700℃とする。特に、本実施形態のように、強誘電体膜としてPZT膜24a〜24cが形成されている場合には、酸素雰囲気中で650℃、60分間の回復アニールを行う。
Thereafter, as shown in FIG. 1L, recovery annealing is performed in an oxygen-containing atmosphere in order to recover the damage of the dielectric film capacitor. The conditions for this recovery annealing are not particularly limited. For example, the set temperature of the
その後、図1Mに示すように、保護膜35上に新たな保護膜36を形成する。保護膜36としては、例えばCVD法により厚さが約20nmのアルミニウム酸化膜を形成する。
Thereafter, as shown in FIG. 1M, a new
次に、図1Nに示すように、保護膜36上に、例えばプラズマTEOSCVD法により厚さが約1500nmのシリコン酸化物膜37を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、TEOSガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物膜37の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。
Next, as shown in FIG. 1N, a
続いて、N2Oガス又はN2ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物膜37中の水分が除去されると共に、シリコン酸化物膜37の膜質が変化し、シリコン酸化物膜37中に水分が入りにくくなる。
Subsequently, heat treatment is performed in a plasma atmosphere generated using N 2 O gas or N 2 gas. As a result, the moisture in the
その後、シリコン酸化物膜37上に、例えばスパッタ法又はCVD法により、保護膜(バリア膜)38を形成する。保護膜38としては、例えば厚さが20nm〜100nmのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物膜37上に保護膜38が形成されるため、保護膜38も平坦となる。
Thereafter, a protective film (barrier film) 38 is formed on the
次に、保護膜38上に、例えばプラズマTEOSCVD法により厚さが300nm〜500nmのシリコン酸化物膜39を層間絶縁膜として形成する。その後、シリコン酸化物膜39の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。
Next, a
次いで、図1Oに示すように、フォトリソグラフィ技術により、シリコン酸化膜39、保護膜38及びシリコン酸化膜37をパターニングすることにより、上部電極33を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜39、保護膜38、シリコン酸化膜37、保護膜36、保護膜35、シリコン酸化膜16及びシリコン酸窒化膜15をパターニングすることにより、グルー膜13及びW膜14からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。その後、550℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際にPZT膜24a〜24cに生じた酸素欠損を回復させる。
Next, as shown in FIG. 1O, a contact hole exposing the
次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)40を形成する。このとき、例えば、Ti膜をスパッタ法により形成し、その上にTiN膜をMOCVD法により形成する。但し、TiN膜をMOCVD法により形成する場合には、TiN膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極33の最表面がIr膜28となっているため、このプラズマ処理が行われても、上部電極33は還元されない。また、グルー膜40として、TiN膜のみを形成してもよい。
Next, a glue film (adhesion film) 40 is formed by sequentially forming a Ti film having a thickness of about 30 nm and a TiN film having a thickness of about 20 nm on the bottom and sides of the contact hole. At this time, for example, a Ti film is formed by sputtering, and a TiN film is formed thereon by MOCVD. However, when the TiN film is formed by the MOCVD method, a treatment in a plasma of a mixed gas of nitrogen and hydrogen is required to remove carbon from the TiN film. In this embodiment, since the outermost surface of the
その後、コンタクトホール内及びシリコン酸化膜39上にタングステン膜(W膜)41を形成する。W膜41の厚さは、シリコン酸化膜39の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜40及びW膜41を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜39上のグルー膜40及びW膜41を完全に除去する。
Thereafter, a tungsten film (W film) 41 is formed in the contact hole and on the
続いて、図1Pに示すように、シリコン酸化膜39及びコンタクトプラグ上に、Ti膜42、TiN膜43、AlCu膜44、TiN膜45及びTi膜46からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
Subsequently, as shown in FIG. 1P, a wiring composed of a
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。 Thereafter, further formation of an interlayer insulating film, formation of contact plugs, formation of wiring from the second layer onward, and the like are performed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.
このような第1の実施形態では、容量絶縁膜34の形成に当たり、先ず、Zr含有量が低く、Ti含有量が多いPZT膜24aを形成しているので、その表面が(111)面に配向しやすい。そして、この上に、PZT膜24aよりも化学量論組成に近いPZT膜24bを形成しているが、その配向はPZT膜24aの配向を引き継ぐため、この表面も(111)面に配向しやすい。従って、疲労特性が著しく向上する。
In such a first embodiment, in forming the capacitive insulating
また、上部電極33の形成に当たっては、先ず、Pbを含むSRO膜25を形成しているので、Ir酸化膜をPZT膜上に形成する場合と比較して、PZT膜24a〜24cへのダメージが少ない。つまり、IrOX膜26を形成する際にPZT膜24a〜24cがSRO膜25により保護される。このため、疲労特性等が向上する。
In forming the
従って、PZT膜24a〜24cを1.8Vで動作できる程度まで薄くしても疲労特性の低下が生じにくい。また、ダメージが生じにくいため、強誘電体メモリの主な動作温度範囲(−45℃〜85℃)の範囲でも適切に動作することが可能である。
Therefore, even if the
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図2A乃至図2Cは、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. 2A to 2C are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the second embodiment of the present invention in the order of steps.
第2の実施形態では、先ず、第1の実施形態と同様に、シリコン酸化膜16の表面に対するNH3プラズマ処理までの処理を行う。但し、グルー膜17及びW膜18からなるコンタクトプラグの形成に当たっては、図2Aに示すように、コンタクトプラグの表面にリセス50が形成されることがある。リセス50の深さは、例えば20nm〜50nm程度である。
In the second embodiment, first, similarly to the first embodiment, the process up to the NH 3 plasma process is performed on the surface of the
このようなリセス50が存在したままで第1の実施形態と同様の処理を行うと、TiN膜21等の表面に、リセス50を反映した凹部が形成され、PZT膜24a〜24cの配向が低下してしまう。そこで、第2の実施形態では、図2Bに示すように、シリコン酸化膜16及びコンタクトプラグ上に厚さが約100nmのTi膜51を形成する。このTi膜51の形成では、例えば、シリコン基板1から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板1の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを35秒間供給する。本実施形態でも、Ti膜51の形成前に、シリコン酸化膜16の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜16の表面を自在に移動することができる。この結果、Ti膜51は自己組織化され、その表面が(002)面に強く配向したものとなる。
When the same processing as in the first embodiment is performed with such a
その後、例えばCMP法によりTi膜51の表面を平坦化する。平坦化後のTi膜51の厚さは、例えばシリコン酸化膜16の表面から50nm〜100nmとする。この厚さの制御は、例えば時間制御により行う。
Thereafter, the surface of the Ti film 51 is planarized by, eg, CMP. The thickness of the planarized Ti film 51 is, for example, 50 nm to 100 nm from the surface of the
続いて、Ti膜51の表面をNH3プラズマにさらす。Ti膜51の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。 Subsequently, the surface of the Ti film 51 is exposed to NH 3 plasma. The crystal on the surface of the Ti film 51 is distorted by the planarization process, but the distortion is alleviated by this plasma process. For this reason, it is possible to avoid a decrease in crystallinity of the film formed thereon.
次に、Ti膜51上に、厚さが約20nmのTi膜を形成する。次いで、第1の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図2Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜21とする。
Next, a Ti film having a thickness of about 20 nm is formed on the Ti film 51. Next, as in the first embodiment, by performing RTA at 650 ° C. for 60 seconds in a nitrogen atmosphere, as shown in FIG. 2C, the Ti film is TiN whose surface is strongly oriented to the (111) plane. The
その後、第1の実施形態と同様に、TiAlN膜22の形成以降の処理を行う。
Thereafter, similarly to the first embodiment, processing after the formation of the
このような第2の実施形態によれば、リセス50が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。
According to such a second embodiment, a ferroelectric capacitor having good characteristics can be obtained even when the
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図3A及び図3Bは、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
(Third embodiment)
Next, a third embodiment of the present invention will be described. 3A and 3B are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the third embodiment of the present invention in the order of steps.
第3の実施形態では、先ず、第2の実施形態と同様に、Ti膜51の形成までの処理を行う。その後、図3Aに示すように、例えばCMP法により、シリコン酸化膜16の表面が露出するまでTi膜51の表面を平坦化する。つまり、第2の実施形態とは異なり、シリコン酸化膜16上のTi膜51を完全に除去する。
In the third embodiment, first, similarly to the second embodiment, processing up to the formation of the Ti film 51 is performed. Thereafter, as shown in FIG. 3A, the surface of the Ti film 51 is flattened by, for example, a CMP method until the surface of the
続いて、第2の実施形態と同様に、Ti膜51の表面をNH3プラズマにさらす。Ti膜51の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。 Subsequently, similarly to the second embodiment, the surface of the Ti film 51 is exposed to NH 3 plasma. The crystal on the surface of the Ti film 51 is distorted by the planarization process, but the distortion is alleviated by this plasma process. For this reason, it is possible to avoid a decrease in crystallinity of the film formed thereon.
次に、Ti膜51上に、厚さが約20nmのTi膜を形成する。次いで、第1及び第2の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図3Bに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜21とする。
Next, a Ti film having a thickness of about 20 nm is formed on the Ti film 51. Next, as in the first and second embodiments, by performing RTA at 650 ° C. for 60 seconds in a nitrogen atmosphere, the Ti film has a strong (111) surface as shown in FIG. 3B. The
その後、第1及び第2の実施形態と同様に、TiAlN膜22の形成以降の処理を行う。
Thereafter, similarly to the first and second embodiments, the processing after the formation of the
このような第3の実施形態によっても、第2の実施形態と同様の効果が得られる。 According to the third embodiment, the same effect as that of the second embodiment can be obtained.
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。図4A乃至図4Cは、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. 4A to 4C are cross-sectional views showing a method of manufacturing a ferroelectric memory (semiconductor device) according to the fourth embodiment of the present invention in the order of steps.
第4の実施形態では、先ず、図4Aに示すように、第1の実施形態と同様に、グルー膜13及びW膜14からなるコンタクトプラグの形成までの処理を行う。
In the fourth embodiment, first, as shown in FIG. 4A, similarly to the first embodiment, the processes up to the formation of the contact plug composed of the
次に、シリコン酸化膜12の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜12の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、シリコン基板1から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板1の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、シリコン基板1側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
Next, NH 3 plasma treatment is performed on the surface of the
次いで、図4Bに示すように、TiN膜21をシリコン酸化膜12及びコンタクトプラグ上に形成する。TiN膜21の形成方法は、第1の実施形態と同様である。その後、TiAlN膜22の形成から保護膜36の形成までの処理を行う。
Next, as shown in FIG. 4B, a
その後、図4Cに示すように、第1の実施形態と同様にして、シリコン酸化膜37の形成及び平坦化を行う。次に、2つのMOSトランジスタに共有されているシリサイド層10まで到達するコンタクトホールを、シリコン酸化膜37、保護膜36、保護膜35、シリコン酸化膜12及びシリコン酸窒化膜11に形成する。そして、このコンタクトホール内に、グルー膜40及びW膜41からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜(図示せず)等により覆った状態で、上部電極33を露出する孔を形成する。
Thereafter, as shown in FIG. 4C, the
続いて、シリコン酸化膜37上、コンタクトプラグ上及び孔内に、Ti膜42、TiN膜43、AlCu膜44、TiN膜45及びTi膜46からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
Subsequently, wirings and pads made of the
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。 Thereafter, further formation of an interlayer insulating film, formation of contact plugs, formation of wiring from the second layer onward, and the like are performed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.
このような第4の実施形態によれば、第1の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。 According to the fourth embodiment, the ferroelectric capacitor can be completed with fewer steps than the first embodiment.
なお、第1〜第4の実施形態において、PZT膜24cを形成せずに、容量絶縁膜を2層構造としてもよい。また、PZT膜24c上に更にPZT膜を形成して、容量絶縁膜を4層構造としてもよい。この場合、4層目のPZT膜は、例えばスパッタ法により形成することができる。
In the first to fourth embodiments, the capacitor insulating film may have a two-layer structure without forming the
また、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。 Further, the structure of the ferroelectric capacitor may be a planar structure instead of a stack structure.
また、強誘電体膜の形成方法としては、MOCVD法の他に、スパッタ法、ゾル−ゲル法、有機金属分解(MOD)法、CSD(Chemical Solution Deposition)法、化学気相蒸着(CVD)法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、PZT膜の他、La、Ca、Sr及び/又はSi等を微量ドープしたPZTからなるPZT系の膜を用いることができる。更に、Pb含有量は、化学量論組成よりも多く、例えば10原子%〜15原子%多い。また、強誘電体膜として、MOCVD法、CSD法、又はスパッタ法等によりBiFeO3膜を形成してもよい。なお、スパッタ法により強誘電体膜を形成する場合には、例えば基板の設定温度を100℃以下にしてアモルファス状の強誘電体膜を形成する。その後、不活性ガス及び酸素ガスの混合雰囲気中でRTAを行うことにより、強誘電体膜を結晶化させる。このとき、酸素の含有量は10体積%以下とすることが好ましい。 In addition to the MOCVD method, the ferroelectric film is formed by sputtering, sol-gel method, organometallic decomposition (MOD) method, CSD (Chemical Solution Deposition) method, chemical vapor deposition (CVD) method. And an epitaxial growth method. As the ferroelectric film, a PZT film made of PZT doped with a slight amount of La, Ca, Sr, and / or Si, etc. can be used in addition to the PZT film. Further, the Pb content is higher than the stoichiometric composition, for example, 10 atomic% to 15 atomic%. Further, as the ferroelectric film, a BiFeO 3 film may be formed by MOCVD, CSD, sputtering, or the like. When forming a ferroelectric film by sputtering, for example, an amorphous ferroelectric film is formed by setting the substrate at a set temperature of 100 ° C. or lower. Thereafter, RTA is performed in a mixed atmosphere of inert gas and oxygen gas to crystallize the ferroelectric film. At this time, the oxygen content is preferably 10% by volume or less.
また、密着膜として、TiN膜21に代えて、Ti膜、Al酸化膜、Al窒化膜、TiAlN膜、Ta酸化膜、Ti酸化膜又はZr酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、TiAlN膜22に代えて、Ir膜又はRu膜等を用いてもよい。また、Pt膜23に代えて、Rh膜、Pd膜又はRu膜等を用いてもよい。また、IrOX膜24に代えて、Rh酸化膜、Pd酸化膜又はRu酸化膜等を用いてもよい。また、結晶性向上膜として、Ti膜51に代えて、Pt膜、Ir膜、Re膜、Ru膜、Pd膜又はOs膜等を用いてもよく、これらの酸化膜を用いてもよい。
Further, instead of the
また、SRO膜25が含有する不純物はPbに限定されず、Cu等が含有されていてもよい。不純物の含有量は、例えば10原子%以下とする。
Further, the impurity contained in the
次に、本願発明者が実際に行った実験の内容及び結果について説明する。 Next, the contents and results of an experiment actually performed by the present inventor will be described.
(第1の実験)
第1の実験では、第1の試料において、第1の実施形態に倣って3層構造の容量絶縁膜を形成した。また、第2の試料において、3層目のPZT膜を形成せずに、2層構造の容量絶縁膜も形成した。いずれの試料においても、2層目のPZT膜まではMOCVD法により形成し、第1の試料の3層目のPZT膜はCSD法により形成した。そして、これらの試料の分析を行った。これらの結果を表1及び表2に示す。表1は、XPS(X-ray photoelectron spectroscopy)による分析結果を示し、表2は、ICP(Inductively Coupled Plasma)による分析結果を示している。なお、表2中の値は、Zr含有量及びTi含有量の総和を1としたときの各元素の含有量の割合を示している。
(First experiment)
In the first experiment, a capacitor insulating film having a three-layer structure was formed in the first sample according to the first embodiment. In the second sample, a two-layer capacitive insulating film was also formed without forming the third PZT film. In any sample, the second PZT film was formed by the MOCVD method, and the third PZT film of the first sample was formed by the CSD method. Then, these samples were analyzed. These results are shown in Tables 1 and 2. Table 1 shows the analysis results by XPS (X-ray photoelectron spectroscopy), and Table 2 shows the analysis results by ICP (Inductively Coupled Plasma). In addition, the value in Table 2 has shown the ratio of content of each element when the sum total of Zr content and Ti content is set to 1.
(第2の実験)
第2の実験では、第1の実施形態に倣って容量絶縁膜を形成し、その成分分析を行った。但し、PZT膜24aの厚さを5nmとし、PZT膜24bの厚さを95nmとし、PZT膜24cは形成しなかった。分析はTEM−EDS(Transmission Electron Microscope - Energy Dispersive Spectroscopy)により行った。この結果を図5に示す。図5の横軸は、容量絶縁膜の表面を基準とした深さを示している。また、縦軸は、Ti及びZrの含有量の比(原子%)を示している。
(Second experiment)
In the second experiment, a capacitive insulating film was formed according to the first embodiment, and the component analysis was performed. However, the thickness of the
図5に示すように、80nm程度の深さを境界にして、含有量の比(Ti/Zr)が大きく変化している。このことは、PZT膜24bにおいてPZT膜24aよりも、Zr含有量が多く、Ti含有量が少ないことを示している。
As shown in FIG. 5, the content ratio (Ti / Zr) changes greatly with a depth of about 80 nm as a boundary. This indicates that the
(第3の実験)
第3の実験では、第3の試料において、第1の実施形態に倣って強誘電体キャパシタを形成した。また、第4の試験において、SRO膜25を形成しなかったことを除き、第1の実施形態に倣って強誘電体キャパシタを形成した。いずれの試料においても、強誘電体キャパシタの厚さを200nmとした。そして、各試料の成分分析をSIMS(Secondary Ion Mass Spectrometry)により行った。第3の試料の分析結果を図6Aに示し、第4の試料の分析結果を図6Bに示す。
(Third experiment)
In the third experiment, a ferroelectric capacitor was formed in the third sample according to the first embodiment. In the fourth test, a ferroelectric capacitor was formed according to the first embodiment except that the
図6Aに示すように、Pbを含有するSRO膜25を含む第3の試料では、SrがRuよりも拡散していた。また、図6Aと図6Bとを比較すると、第3の試料(図6A)において、上部電極へのPbの拡散が抑制されていた。このことから、第3の試料の方が、リーク電流が低いと考えられる。
As shown in FIG. 6A, in the third sample including the
(第4の実験)
第4の実験では、第5の試料において、第1の実施形態に倣って強誘電体キャパシタを形成した。また、第6の試料において、PZT膜24cを形成しなかったことを除き、第1の実施形態に倣って強誘電体キャパシタを形成した。更に、第7の試料において、SRO膜25を形成しなかったことを除き、第1の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、図8に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。図7Aに、印加電圧と「P−U」の値との関係を示し、図7Bに、印加電圧と分極Qswとの関係を示す。また、図7Cに、印加電圧の反転回数と「P−U」の値との関係を示し、図7Dに、印加電圧の反転回数と「P−U」の値の初期値((P−U)0)に対する割合との関係を示す。なお、図7A〜図7D中の破線が第5の試料の結果を示し、二点鎖線が第6の試料の結果を示し、実線が第7の試料の結果を示している。また、分極Qswは、ヒステリシスループから得られる値P、U、N及びDを用いて下記数1により求めた値である。
(Fourth experiment)
In the fourth experiment, a ferroelectric capacitor was formed in the fifth sample according to the first embodiment. In the sixth sample, a ferroelectric capacitor was formed according to the first embodiment except that the
図7A〜図7Dに示すように、いずれの測定においても、Pbを含有するSRO膜25を含む第5の試料及び第6の試料において、第7の試料よりも良好な結果が得られた。特に、図7C及び図7Dに示すように、良好な疲労特性が得られた。
As shown in FIGS. 7A to 7D, in any measurement, better results were obtained in the fifth sample and the sixth sample including the
(第5の実験)
第5の実験では、第8の試料において、第1の実施形態に倣ってIr膜27の形成までの処理を行った後に、700℃でアニールを行った。また、第9の試料において、第1の実施形態に倣ってIr膜27の形成までの処理を行った後に、700℃でアニールを行った。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図9に示す。図9中の実線が第8の試料の結果を示し、黒塗りのドットが第9の試料の結果を示している。
(Fifth experiment)
In the fifth experiment, the eighth sample was annealed at 700 ° C. after the processing up to the formation of the
図9に示すように、700℃のアニールが行われた第8の試料ではヒステリシスループが、第9の試料のものよりも大きく広がった。このことから、第8の試料においてリーク電流が大きくなったと考えられる。実際に、リーク電流の測定を行ったところ、第9の試料では10-4A/cm2のオーダーであったのに対し、第8の試料では0.1A/cm2のオーダーあった。従って、上部電極を構成する膜の形成が終了した後のアニールの温度を高くしすぎないことが好ましい。例えば550℃で1時間のアニールを行えば十分である。 As shown in FIG. 9, in the eighth sample that was annealed at 700 ° C., the hysteresis loop expanded more than that in the ninth sample. From this, it is considered that the leakage current increased in the eighth sample. Actually, when the leakage current was measured, it was on the order of 10 −4 A / cm 2 in the ninth sample, whereas it was on the order of 0.1 A / cm 2 in the eighth sample. Therefore, it is preferable not to make the annealing temperature too high after the formation of the film constituting the upper electrode is completed. For example, annealing for 1 hour at 550 ° C. is sufficient.
(第6の実験)
第6の実験では、第10の試料において、第1の実施形態に倣って強誘電体キャパシタを形成し、これに容量が4.7nFのキャパシタを直列に接続した。また、第11の試料において、SRO膜25を形成しなかったことを除き、第1の実施形態に倣って強誘電体キャパシタを形成した。そして、各試料に対して、印加電圧と分極との関係を求めた。これらの結果を図10に示す。図10中の実線が第10の試料の結果を示し、黒塗りのドットが第11の試料の結果を示している。
(Sixth experiment)
In the sixth experiment, a ferroelectric capacitor was formed in the tenth sample according to the first embodiment, and a capacitor having a capacitance of 4.7 nF was connected in series thereto. In the eleventh sample, a ferroelectric capacitor was formed according to the first embodiment except that the
図10に示すように、第10の試料及び第11の試料において、互いに類似した結果が得られた。このことは、第11の試料では、SRO膜25が存在しないために、PZT膜にダメージが生じて、そこに寄生容量が発生していることを意味している。つまり、従来の強誘電体キャパシタでは、ダメージの発生によって特性が劣化してしまっているのである。
As shown in FIG. 10, similar results were obtained in the tenth sample and the eleventh sample. This means that in the eleventh sample, since the
以下、本発明の諸態様を付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
(付記1)
基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記強誘電体膜は、
第1のPZT系膜と、
前記第1のPZT系膜上に形成され、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜と、
を有することを特徴とする半導体装置。
(Appendix 1)
A lower electrode formed above the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
Have
The ferroelectric film is
A first PZT-based film;
A second PZT-based film formed on the first PZT-based film and having a lower Ti content and a higher Zr content than the first PZT-based film;
A semiconductor device comprising:
(付記2)
前記強誘電体膜は、前記第2のPZT系膜上にCSD法により形成された第3のPZT系膜を有することを特徴とする付記1に記載の半導体装置。
(Appendix 2)
2. The semiconductor device according to
(付記3)
前記上部電極は、前記強誘電体膜上に直接形成され、SRO膜を有することを特徴とする付記1又は2に記載の半導体装置。
(Appendix 3)
The semiconductor device according to
(付記4)
前記SRO膜は、10原子%以下の不純物を含有していることを特徴とする付記3に記載の半導体装置。
(Appendix 4)
4. The semiconductor device according to
(付記5)
前記強誘電体膜は、化学量論組成よりもPbを多く含有していることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
(Appendix 5)
The semiconductor device according to any one of
(付記6)
前記強誘電体膜の厚さは、120nm以下であることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(Appendix 6)
6. The semiconductor device according to any one of
(付記7)
基板の上方に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記強誘電体膜を形成する工程は、
第1のPZT系膜を形成する工程と、
前記第1のPZT系膜上に、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 7)
Forming a lower electrode above the substrate;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode on the ferroelectric film;
Have
The step of forming the ferroelectric film includes
Forming a first PZT-based film;
Forming a second PZT-based film having a lower Ti content and a higher Zr content than the first PZT-based film on the first PZT-based film;
A method for manufacturing a semiconductor device, comprising:
(付記8)
前記強誘電体膜を形成する工程は、CSD法により前記第2のPZT系膜上に第3のPZT系膜を形成する工程を有することを特徴とする付記7に記載の半導体装置の製造方法。
(Appendix 8)
The method of manufacturing a semiconductor device according to
(付記9)
前記上部電極を形成する工程は、前記強誘電体膜上にSRO膜を直接形成する工程を有することを特徴とする付記7又は8に記載の半導体装置の製造方法。
(Appendix 9)
The method of manufacturing a semiconductor device according to
24a、24b、24c:PZT膜
25:SRO膜
26:IrOY膜
27:Ir膜
30:下部電極
33:上部電極
34:容量絶縁膜
24a, 24b, 24c: PZT film 25: SRO film 26: IrO Y film 27: Ir film 30: Lower electrode 33: Upper electrode 34: Capacitance insulating film
Claims (6)
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記強誘電体膜は、
第1のPZT系膜と、
前記第1のPZT系膜上に形成され、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜と、
を有することを特徴とする半導体装置。 A lower electrode formed above the substrate;
A ferroelectric film formed on the lower electrode;
An upper electrode formed on the ferroelectric film;
Have
The ferroelectric film is
A first PZT-based film;
A second PZT-based film formed on the first PZT-based film and having a lower Ti content and a higher Zr content than the first PZT-based film;
A semiconductor device comprising:
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
を有し、
前記強誘電体膜を形成する工程は、
第1のPZT系膜を形成する工程と、
前記第1のPZT系膜上に、前記第1のPZT系膜よりも、Ti含有量が少なくZr含有量が多い第2のPZT系膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a lower electrode above the substrate;
Forming a ferroelectric film on the lower electrode;
Forming an upper electrode on the ferroelectric film;
Have
The step of forming the ferroelectric film includes
Forming a first PZT-based film;
Forming a second PZT-based film having a lower Ti content and a higher Zr content than the first PZT-based film on the first PZT-based film;
A method for manufacturing a semiconductor device, comprising:
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065699A (en) * | 2011-09-16 | 2013-04-11 | Ricoh Co Ltd | Electro-mechanical conversion element, droplet discharge head, droplet discharge device, and image forming apparatus |
US8728935B2 (en) | 2009-12-22 | 2014-05-20 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device, method of processing substrate and substrate processing apparatus |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000091539A (en) * | 1998-07-16 | 2000-03-31 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JP2002543627A (en) * | 1999-04-29 | 2002-12-17 | シメトリックス・コーポレーション | Ferroelectric field effect transistor for non-volatile memory applications with graded function and method of making the same |
JP2003142659A (en) * | 2001-11-01 | 2003-05-16 | Nec Corp | Semiconductor storage device |
JP2003324101A (en) * | 2002-04-30 | 2003-11-14 | Fujitsu Ltd | Manufacturing method of semiconductor device |
JP2007088147A (en) * | 2005-09-21 | 2007-04-05 | Toshiba Corp | Semiconductor device and its manufacturing method |
-
2007
- 2007-02-06 JP JP2007027024A patent/JP2008192914A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000091539A (en) * | 1998-07-16 | 2000-03-31 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JP2002543627A (en) * | 1999-04-29 | 2002-12-17 | シメトリックス・コーポレーション | Ferroelectric field effect transistor for non-volatile memory applications with graded function and method of making the same |
JP2003142659A (en) * | 2001-11-01 | 2003-05-16 | Nec Corp | Semiconductor storage device |
JP2003324101A (en) * | 2002-04-30 | 2003-11-14 | Fujitsu Ltd | Manufacturing method of semiconductor device |
JP2007088147A (en) * | 2005-09-21 | 2007-04-05 | Toshiba Corp | Semiconductor device and its manufacturing method |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8728935B2 (en) | 2009-12-22 | 2014-05-20 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device, method of processing substrate and substrate processing apparatus |
JP2013065699A (en) * | 2011-09-16 | 2013-04-11 | Ricoh Co Ltd | Electro-mechanical conversion element, droplet discharge head, droplet discharge device, and image forming apparatus |
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