JP2008153499A - Method of manufacturing semiconductor device - Google Patents

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隆行 山田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method with which a product defect rate can be reduced by accurately implementing a wafer-on-wafer mounting step. <P>SOLUTION: An alignment mask 30 is used to perform batch exposure on a plurality of semiconductor chip areas 5 of a first semiconductor wafer 1, and a first alignment mark 2 is formed in each of the plurality of semiconductor chip areas 5 of the first semiconductor wafer 1. The alignment mask 30 is used to perform batch exposure on semiconductor chip areas of a second semiconductor wafer to be stacked with the first semiconductor wafer 1, and a second alignment mark is formed in each of the plurality of semiconductor chip areas of the second semiconductor wafer. Thus, an interval between the first alignment marks 2 can be made equal with an interval between the second alignment marks. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体パッケージの製造方法に係わり、特にウェハオンウェハ構造の半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor package, and more particularly to a method for manufacturing a semiconductor device having a wafer-on-wafer structure.

近年、電子機器の高性能化、小型化に伴って、複数の半導体チップを収容するＭＣＰ（マルチチップパッケージ）とすることにより、半導体装置の高機能化と小型化とが図られている。   2. Description of the Related Art In recent years, with the enhancement of performance and miniaturization of electronic devices, high functionality and miniaturization of semiconductor devices have been achieved by using MCPs (multichip packages) that accommodate a plurality of semiconductor chips.

上記ＭＣＰには、平面的に並べられた複数の半導体チップを収容する平面型ＭＣＰと、厚み方向に積み重ねた複数の半導体チップを収容するスタックドＭＣＰとがある。平面型ＭＣＰは、広い実装面積を必要とするので、電子機器の小型化への寄与が小さい。このため、複数の半導体チップを積み重ねたスタックドＭＣＰの開発が盛んに行われている。   The MCP includes a planar MCP that accommodates a plurality of semiconductor chips arranged in a plane and a stacked MCP that accommodates a plurality of semiconductor chips stacked in the thickness direction. Since the planar MCP requires a large mounting area, the contribution to miniaturization of electronic devices is small. For this reason, development of stacked MCPs in which a plurality of semiconductor chips are stacked has been actively conducted.

そして、上記スタックドＭＣＰを効率的に作製するため、半導体回路が形成された半導体ウェハと、その半導体回路とは異なる半導体回路が形成された半導体ウェハとを、ウェハ状態まま接合するＷＯＷ（ウェハオンウェハ）実装が提案されている。   Then, in order to efficiently manufacture the stacked MCP, a WOW (wafer on wafer) that joins a semiconductor wafer on which a semiconductor circuit is formed and a semiconductor wafer on which a semiconductor circuit different from the semiconductor circuit is formed in a wafer state. ) Implementation is proposed.

上記半導体ウェハには、周知のように、素子や配線（回路）を形成するために、拡大マスク（レチクル）を用いて、異なる複数のパターンが転写される。この場合、一般に、半導体ウェハの全体を熱酸化して、半導体ウェハの表面に酸化膜を形成した後、転写するパターン間に位置ずれが生じないように、パターン形成用のアライメントマークを半導体ウェハに形成する。   As is well known, a plurality of different patterns are transferred to the semiconductor wafer using an enlarged mask (reticle) in order to form elements and wirings (circuits). In this case, generally, after the entire semiconductor wafer is thermally oxidized to form an oxide film on the surface of the semiconductor wafer, an alignment mark for pattern formation is formed on the semiconductor wafer so that no positional deviation occurs between the transferred patterns. Form.

また、上記パターン形成用アライメントマークを基準にして、半導体ウェハの所定位置、すなわち半導体チップを形成する各領域の所定位置に、貫通孔を形成した後、一方の半導体ウェハに形成した貫通孔と、他方の半導体ウェハに形成した貫通穴との位置を合わせてから、半導体ウェハの分割を行う方法が提案されている。   Further, with reference to the pattern formation alignment mark, after forming a through hole at a predetermined position of the semiconductor wafer, that is, at a predetermined position of each region where the semiconductor chip is formed, the through hole formed in one semiconductor wafer, There has been proposed a method of dividing a semiconductor wafer after aligning the position with a through hole formed in the other semiconductor wafer.

図４Ａ〜図４Ｄに、従来の半導体装置の製造方法を説明するための模式図を示す。より詳しくは、図４Ａは上記従来の半導体装置の製造方法の酸化膜形成工程の模式図である。また、図４Ｂは上記従来の半導体装置の製造方法のアライメントマーク形成工程の模式図である。また、図４Ｃは上記従来の半導体装置の製造方法の回路形成工程の模式図である。そして、図４Ｄは、図４ＣのIVＤ−IVＤ線から見た断面の模式図である。   4A to 4D are schematic views for explaining a conventional method for manufacturing a semiconductor device. More specifically, FIG. 4A is a schematic diagram of an oxide film forming step of the conventional method for manufacturing a semiconductor device. FIG. 4B is a schematic view of an alignment mark forming step in the conventional method for manufacturing a semiconductor device. FIG. 4C is a schematic diagram of a circuit forming process of the conventional method for manufacturing a semiconductor device. 4D is a schematic diagram of a cross section seen from the line IVD-IVD in FIG. 4C.

上記従来の半導体装置の製造方法では、図４Ａに示すように、半導体ウェハ１０１を熱酸化して、半導体ウェハ１０１の表面にシリコン酸化膜１１１を形成する。   In the conventional method for manufacturing a semiconductor device, the semiconductor wafer 101 is thermally oxidized to form a silicon oxide film 111 on the surface of the semiconductor wafer 101 as shown in FIG. 4A.

次に、図示しないステッパを用いて、複数の半導体チップ領域１０５のそれぞれに１個のアライメントマーク１０２を形成する。このとき、上記アライメントマーク１０２は、半導体ウェハ１０１を搭載するステージを駆動させて１個づつ形成する。   Next, one alignment mark 102 is formed in each of the plurality of semiconductor chip regions 105 using a stepper (not shown). At this time, the alignment marks 102 are formed one by one by driving the stage on which the semiconductor wafer 101 is mounted.

次に、図４Ｃに示すように、上記アライメントマーク１０２を基準として、各半導体チップ領域１０５内に、図示しない半導体素子と、電極１０３と、貫通電極１０４（図４Ｄ参照）とを形成する。このとき、上記各半導体チップ領域１０５内の同じアライメントマーク１０２を基準として半導体素子等を順次形成するので、半導体チップ領域１０５内では高精度な相対位置を持つ回路・電極を形成することができる。   Next, as shown in FIG. 4C, a semiconductor element (not shown), an electrode 103, and a through electrode 104 (see FIG. 4D) are formed in each semiconductor chip region 105 using the alignment mark 102 as a reference. At this time, since the semiconductor elements and the like are sequentially formed with reference to the same alignment mark 102 in each of the semiconductor chip regions 105, a circuit / electrode having a highly accurate relative position can be formed in the semiconductor chip region 105.

次に、上記半導体ウェハ１０１に対して行った処理と同じ処理を、図４Ｄに示す半導体ウェハ１２０に対して行う。すなわち、上記半導体ウェハ１２０の複数の半導体チップ領域１１５のそれぞれに１個のアライメントマーク１１２を形成した後、アライメントマーク１１２を基準として、各半導体チップ領域１１５内に、図示しない半導体素子と、電極１１３と、貫通電極１１４とを形成する。   Next, the same processing as that performed on the semiconductor wafer 101 is performed on the semiconductor wafer 120 shown in FIG. 4D. That is, after one alignment mark 112 is formed in each of the plurality of semiconductor chip regions 115 of the semiconductor wafer 120, a semiconductor element (not shown) and an electrode 113 are provided in each semiconductor chip region 115 with reference to the alignment mark 112. And the through electrode 114 are formed.

次に、上記半導体ウェハ１０１の貫通電極１０４と半導体ウェハ１２０の貫通電極１１４との位置が合うように、半導体ウェハ１２０上に半導体ウェハ１０１を積み重ねた後、ダイシングライン１０６に沿って半導体ウェハ１０１，１２０を分割する。これにより、２つの半導体チップが積み重なった実装体が複数形成される。   Next, after the semiconductor wafers 101 are stacked on the semiconductor wafer 120 so that the through electrodes 104 of the semiconductor wafer 101 and the through electrodes 114 of the semiconductor wafer 120 are aligned, the semiconductor wafers 101, 101, 120 is divided. As a result, a plurality of mounting bodies in which two semiconductor chips are stacked are formed.

以上のように、各半導体チップ領域１０５内にアライメントマーク１０２を１個づつ形成すると、アライメントマーク１０２同士の間隔はステッパの機械送り精度の影響によりばらついてしまう。すなわち、数μｍのアライメントマーク１０２の相対位置誤差を生じさせてしまう。この誤差は半導体ウェハ１０１を半導体チップに分割して他の基板に実装する例えばＣＯＣ（チップオンチップ）実装であればなんら問題は発生しない。   As described above, when the alignment marks 102 are formed one by one in each semiconductor chip region 105, the interval between the alignment marks 102 varies due to the influence of the mechanical feed accuracy of the stepper. That is, a relative position error of the alignment mark 102 of several μm is caused. This error does not cause any problem if the semiconductor wafer 101 is divided into semiconductor chips and mounted on another substrate, for example, COC (chip on chip) mounting.

しかし、上記従来の半導体装置の製造方法のようにＷＯＷ実装工程を行う場合、アライメントマーク１０２同士の間隔とアライメントマーク１１２同士の間隔とが異なる箇所が生じるため、半導体ウェハ１０１のある貫通電極１０４と半導体ウェハ１２０のある貫通電極１１４との位置を精度よく合わせても、半導体ウェハ１０１の他の貫通電極１０４と半導体ウェハ１２０の他の貫通電極１１４との間において位置ずれ１２１が発生してしまう。   However, when the WOW mounting process is performed as in the above conventional method of manufacturing a semiconductor device, there are places where the distance between the alignment marks 102 and the distance between the alignment marks 112 are different. Even if the position of the semiconductor wafer 120 with respect to the through electrode 114 is accurately aligned, a misalignment 121 occurs between the other through electrode 104 of the semiconductor wafer 101 and the other through electrode 114 of the semiconductor wafer 120.

したがって、上記従来の半導体装置の製造方法では、ウェハオンウェハ実装工程を精度良く行うことができないので、製品不良率が高くなってしまうという問題がある。
特開２００１−１２７２４０号公報 Therefore, in the conventional method for manufacturing a semiconductor device, the wafer-on-wafer mounting process cannot be performed with high accuracy, and there is a problem that the product defect rate is increased.
JP 2001-127240 A

そこで、本発明の課題は、ウェハオンウェハ実装工程を精度良く行えて、製品不良率を低くすることができる半導体装置の製造方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device manufacturing method capable of performing a wafer-on-wafer mounting process with high accuracy and reducing a product defect rate.

上記課題を解決するため、本発明の半導体装置の製造方法は、
アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、上記第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する第１アライメントマーク形成工程と、
上記アライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、上記第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する第２アライメントマーク形成工程と、
上記第１アライメントマークを基準として、上記第１半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第１回路形成工程と、
上記第２アライメントマークを基準として、上記２半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第２回路形成工程と、
上記第１回路形成工程を経た上記第１半導体ウェハと、上記第２回路形成工程を経た上記第２半導体ウェハとを積み重ねるウェハオンウェハ実装工程と、
上記ウェハオンウェハ実装工程を経た上記第１，第２半導体ウェハを複数に分割するウェハ分割工程と
を備えることを特徴としている。 In order to solve the above problems, a method for manufacturing a semiconductor device of the present invention includes:
A first alignment mark forming step of performing a batch exposure on a plurality of regions of the first semiconductor wafer using an alignment mask and forming a first alignment mark in each of the plurality of regions of the first semiconductor wafer;
A second alignment mark forming step of performing a batch exposure on a plurality of regions of the second semiconductor wafer using the alignment mask and forming a second alignment mark in each of the plurality of regions of the second semiconductor wafer; ,
A first circuit forming step of forming an element, a wiring, an electrode, and a through hole in each of the plurality of regions of the first semiconductor wafer with reference to the first alignment mark;
A second circuit forming step of forming an element, a wiring, an electrode, and a through hole in each of the plurality of regions of the two semiconductor wafers with reference to the second alignment mark;
A wafer-on-wafer mounting step of stacking the first semiconductor wafer having undergone the first circuit forming step and the second semiconductor wafer having undergone the second circuit forming step;
A wafer dividing step of dividing the first and second semiconductor wafers that have undergone the wafer-on-wafer mounting step into a plurality of portions.

上記構成の半導体装置の製造方法によれば、上記アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する。そして、上記第１アライメントマークの形成で用いたアライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する。これにより、上記第１アライメントマーク同士の間隔と第２アライメントマーク同士の間隔とを同一にすることができる。   According to the method of manufacturing a semiconductor device having the above configuration, the plurality of regions of the first semiconductor wafer are collectively exposed using the alignment mask, and the first alignment is performed on each of the plurality of regions of the first semiconductor wafer. A mark is formed. Then, the plurality of regions of the second semiconductor wafer are collectively exposed using the alignment mask used in the formation of the first alignment mark, and the second alignment mark is formed on each of the plurality of regions of the second semiconductor wafer. Form. Thereby, the interval between the first alignment marks and the interval between the second alignment marks can be made the same.

したがって、上記第１，第２アライメントマークを基準として、素子、配線、電極および貫通穴を形成するので、ウェハオンウェハ実装工程を行う際、第１半導体ウェハの貫通穴と第２半導体ウェハの貫通穴との位置ずれを防ぐことができる。   Accordingly, since the elements, wirings, electrodes, and through holes are formed on the basis of the first and second alignment marks, when the wafer-on-wafer mounting process is performed, the through holes of the first semiconductor wafer and the through holes of the second semiconductor wafer are formed. It is possible to prevent displacement from the hole.

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。   Therefore, since the wafer-on-wafer mounting process can be performed with high accuracy, the product defect rate can be reduced.

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。   Moreover, since the said product defect rate can be made low, manufacturing efficiency can be improved.

一実施形態の半導体装置の製造方法では、
上記第１アライメントマーク形成工程の一括露光では、上記第１アライメントマークを形成するための光を上記第１半導体ウェハの略全体に照射し、
上記第２アライメントマーク形成工程の一括露光では、上記第２アライメントマークを形成するための光を上記第２半導体ウェハの略全体に照射する。 In one embodiment of a method for manufacturing a semiconductor device,
In the collective exposure in the first alignment mark forming step, light for forming the first alignment mark is irradiated to substantially the entire first semiconductor wafer,
In the collective exposure in the second alignment mark forming step, light for forming the second alignment mark is irradiated on substantially the entire second semiconductor wafer.

上記実施形態の半導体装置の製造方法によれば、上記第１アライメントマーク形成工程の一括露光では、第１アライメントマークを形成するための光を第１半導体ウェハの略全体に照射するので、第１アライメントマークを広範囲に形成することができる。   According to the method for manufacturing a semiconductor device of the above embodiment, in the collective exposure in the first alignment mark forming step, the light for forming the first alignment mark is irradiated on substantially the entire first semiconductor wafer. Alignment marks can be formed over a wide range.

また、上記第２アライメントマーク形成工程の一括露光では、第２アライメントマークを形成するための光を第２半導体ウェハの略全体に照射するので、第２アライメントマークを広範囲に形成することができる。   In the batch exposure in the second alignment mark forming step, the light for forming the second alignment mark is irradiated on substantially the entire second semiconductor wafer, so that the second alignment mark can be formed over a wide range.

本発明の半導体装置の製造方法によれば、アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成すると共に、そのアライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成するので、第１アライメントマーク同士の間隔と第２アライメントマーク同士の間隔とを同一にすることができる。   According to the semiconductor device manufacturing method of the present invention, a plurality of regions of the first semiconductor wafer are collectively exposed using the alignment mask, and a first alignment mark is formed on each of the plurality of regions of the first semiconductor wafer. And a plurality of regions of the second semiconductor wafer are collectively exposed using the alignment mask to form second alignment marks in the plurality of regions of the second semiconductor wafer. The interval between the first alignment marks and the interval between the second alignment marks can be made the same.

したがって、上記第１，第２アライメントマークを基準として、素子、配線、電極および貫通穴を形成するので、ウェハオンウェハ実装工程を行う際、第１半導体ウェハの貫通穴と第２半導体ウェハの貫通穴との位置ずれを防ぐことができる。   Accordingly, since the elements, wirings, electrodes, and through holes are formed on the basis of the first and second alignment marks, when the wafer-on-wafer mounting process is performed, the through holes of the first semiconductor wafer and the through holes of the second semiconductor wafer are formed. It is possible to prevent displacement from the hole.

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。   Therefore, since the wafer-on-wafer mounting process can be performed with high accuracy, the product defect rate can be reduced.

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。   Moreover, since the said product defect rate can be made low, manufacturing efficiency can be improved.

図１Ａ〜図１Ｄに、本発明の一実施の形態の半導体装置の製造方法を説明するための模式図を示す。より詳しくは、図１Ａは上記半導体装置の製造方法の酸化膜形成工程の模式図である。また、図１Ｂは上記半導体装置の製造方法のアライメントマーク形成工程の模式図である。また、図１Ｃは上記半導体装置の製造方法の回路形成工程の模式図である。そして、図１Ｄは、図１ＣのＩＤ−ＩＤ線から見た断面の模式図である。なお、図１Ｂ，図１Ｃでは、図示を簡単にするため、半導体チップ領域５が９個、各半導体チップ領域５に第１アライメントマーク２が１個、各半導体チップ領域５に電極３が４個形成しているが、この各個数を超えてもよいし、その各個数の未満であってもよい。また、図１Ｄにおいてはシリコン酸化膜１１の図示を省略している。   1A to 1D are schematic views for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention. More specifically, FIG. 1A is a schematic view of an oxide film forming step of the semiconductor device manufacturing method. FIG. 1B is a schematic view of an alignment mark forming step of the semiconductor device manufacturing method. FIG. 1C is a schematic view of a circuit forming process of the semiconductor device manufacturing method. 1D is a schematic diagram of a cross section viewed from the ID-ID line in FIG. 1C. In FIG. 1B and FIG. 1C, for simplicity of illustration, nine semiconductor chip regions 5, one first alignment mark 2 in each semiconductor chip region 5, and four electrodes 3 in each semiconductor chip region 5. Although formed, the number may exceed the number or less than the number. In FIG. 1D, illustration of the silicon oxide film 11 is omitted.

上記半導体装置の製造方法では、まず、図１Ａに示したように、第１半導体ウェハ１を熱酸化して、第１半導体ウェハ１の表面にシリコン酸化膜１１を形成する。   In the semiconductor device manufacturing method, first, as shown in FIG. 1A, the first semiconductor wafer 1 is thermally oxidized to form a silicon oxide film 11 on the surface of the first semiconductor wafer 1.

次に、上記第１半導体ウェハ１の所定の位置、例えば図１Ｂに示したように、第１半導体ウェハ１の各半導体チップ形成領域５の図中左下隅に、回路パターンを転写するためのパターン形成用第１アライメントマーク２を形成する。   Next, a pattern for transferring a circuit pattern to a predetermined position of the first semiconductor wafer 1, for example, to the lower left corner of each semiconductor chip formation region 5 of the first semiconductor wafer 1 as shown in FIG. 1B. A first alignment mark 2 for formation is formed.

上記第１アライメントマーク２の形成は、まず、シリコン酸化膜１１上にレジスト（図示せず）を塗布して、アライメントマスクを用いて複数の半導体チップ領域５の全てを一括露光した後、現像、エッチング、レジスト剥離を行う。これにより、上記アライメントパターン２がシリコン酸化膜１１上に形成される。   The first alignment mark 2 is formed by first applying a resist (not shown) on the silicon oxide film 11, exposing all of the plurality of semiconductor chip regions 5 at once using an alignment mask, and then developing, Etching and resist stripping are performed. As a result, the alignment pattern 2 is formed on the silicon oxide film 11.

次に、上記第１アライメントマーク２を基準として、半導体回路を構成するトランジスタや抵抗等の素子（図示せず）と、この素子に接続すべき配線（図示せず）とを順次形成すると共に、第１半導体ウェハ１に貫通孔を形成して電極３および貫通電極４（図１Ｄ参照）を形成する。   Next, using the first alignment mark 2 as a reference, an element (not shown) such as a transistor or a resistor constituting the semiconductor circuit and a wiring (not shown) to be connected to the element are sequentially formed. Through holes are formed in the first semiconductor wafer 1 to form electrodes 3 and through electrodes 4 (see FIG. 1D).

上記貫通孔の形成は、エッチングで行ってもよいし、レーザ加工で行ってもよい。また、上記貫通孔の形成はウェハオンウェハ実装の前に行うこととしているが、ウェハオンウェハ実装を行った後に貫通孔を形成してもよい。   The through hole may be formed by etching or laser processing. In addition, the through hole is formed before the wafer-on-wafer mounting, but the through-hole may be formed after the wafer-on-wafer mounting.

次に、上記第１半導体ウェハ１と同様にして、図１Ｄに示す第２半導体ウェハ２０を形成する。   Next, in the same manner as the first semiconductor wafer 1, the second semiconductor wafer 20 shown in FIG. 1D is formed.

上記第２半導体ウェハ２０に対する第２アライメントマーク１２の形成は、第１アライメントマーク２の形成に用いたアライメントマスクを用いて行う。すなわち、上記第２半導体ウェハ２０の表面に形成したシリコン酸化膜（図示せず）上にレジスト（図示せず）を塗布して、上記アライメントマスクを用いて複数の半導体チップ領域１５の全てを一括露光した後、現像、エッチング、レジスト剥離を行う。これにより、上記第２アライメントパターン１２が上記シリコン酸化膜上に形成される。   The second alignment mark 12 is formed on the second semiconductor wafer 20 by using the alignment mask used for forming the first alignment mark 2. That is, a resist (not shown) is applied on a silicon oxide film (not shown) formed on the surface of the second semiconductor wafer 20, and all of the plurality of semiconductor chip regions 15 are collectively collected using the alignment mask. After exposure, development, etching, and resist stripping are performed. As a result, the second alignment pattern 12 is formed on the silicon oxide film.

また、上記各半導体チップ領域１５には、第２アライメントマーク１２を基準として、半導体回路を構成するトランジスタや抵抗等の素子（図示せず）と、この素子に接続すべき配線（図示せず）とが順次形成されていると共に、第２半導体ウェハ２０に貫通孔を形成して電極１３および貫通電極１４を形成する。この素子、配線および電極１３は、第１半導体ウェハ１の素子、配線および電極３と同じであってもよいし、異なるものであってもよい。   In addition, in each of the semiconductor chip regions 15, with reference to the second alignment mark 12, elements (not shown) such as transistors and resistors constituting the semiconductor circuit and wirings (not shown) to be connected to the elements. Are sequentially formed, and through holes are formed in the second semiconductor wafer 20 to form the electrodes 13 and the through electrodes 14. The elements, wirings, and electrodes 13 may be the same as or different from the elements, wirings, and electrodes 3 of the first semiconductor wafer 1.

次に、上記貫通電極４等が形成された第１半導体ウェハ１と、貫通電極１４等が形成された第２半導体ウェハ２０とを積み重ねてウェハオンウェハ実装を行う。このとき、上記第１，第２アライメントマーク２，１２は同一のアライメントマスクを用いた一括露光で形成しているので、第１，第２半導体ウェハ１，１１内でのチップ形成領域５，１５が位置ずれすることがあっても、各半導体チップ形成領域５，１５の相対位置の位置ずれは発生しない。   Next, wafer-on-wafer mounting is performed by stacking the first semiconductor wafer 1 on which the through electrodes 4 and the like are formed and the second semiconductor wafer 20 on which the through electrodes 14 and the like are formed. At this time, since the first and second alignment marks 2 and 12 are formed by batch exposure using the same alignment mask, chip formation regions 5 and 15 in the first and second semiconductor wafers 1 and 11 are formed. Even if there is a position shift, the position shift of the relative positions of the semiconductor chip formation regions 5 and 15 does not occur.

したがって、図１Ｄに示すような、上記第１半導体ウェハ１０１の貫通電極４と第２半導体ウェハ２０の貫通電極１４との間において位置ずれが生じないウェハオンウェハ実装が可能となる。   Therefore, as shown in FIG. 1D, wafer-on-wafer mounting is possible in which no positional deviation occurs between the through electrode 4 of the first semiconductor wafer 101 and the through electrode 14 of the second semiconductor wafer 20.

上記実施の形態では、説明を簡単にするため、半導体ウェハ２枚を積み重ねてウェハオンウェハの実装構造体としているが、積み重ねる半導体ウェハは２枚である必要はなく、３枚以上であってもよい。   In the above embodiment, for simplicity of explanation, two semiconductor wafers are stacked to form a wafer-on-wafer mounting structure, but the number of stacked semiconductor wafers is not necessarily two, and three or more may be used. Good.

また、上記ウェハオンウェハ実装を行った後に、図１Ｄに示すように予め定められたダイシングライン６に沿ってダイシングソー等の切削手段で単個に切削、分割することにより、スタックドＭＣＰ構造の実装体を得る。   After the wafer-on-wafer mounting, the stacked MCP structure is mounted by cutting and dividing into a single piece by a cutting means such as a dicing saw along a predetermined dicing line 6 as shown in FIG. 1D. Get the body.

以下、上記実施の形態の半導体装置の製造方法をより詳しく説明する。   Hereinafter, the manufacturing method of the semiconductor device of the above embodiment will be described in more detail.

上記半導体装置の製造方法では、図２Ａに示すように、８インチシリコンウェハである第１半導体ウェハ１上に、熱酸化により下地層として膜厚５００ｎｍのシリコン酸化膜１１を形成する。   In the semiconductor device manufacturing method, as shown in FIG. 2A, a silicon oxide film 11 having a thickness of 500 nm is formed as a base layer on a first semiconductor wafer 1 which is an 8-inch silicon wafer by thermal oxidation.

次に、大日本スクリーン製塗布・現像装置を用いて、シリコン酸化膜１１上にネガタイプレジスト（東京応化製ＯＭＲ−８５、３５ＣＰＳ）を回転塗布する。この回転塗布において、第１半導体ウェハ１の回転速度は３０００ｒｐｍ、第１半導体ウェハ１の回転時間は３０ｓｅｃである。   Next, a negative type resist (OMR-85, 35CPS manufactured by Tokyo Ohka Kogyo Co., Ltd.) is spin-coated on the silicon oxide film 11 using a coating / developing apparatus manufactured by Dainippon Screen. In this spin coating, the rotation speed of the first semiconductor wafer 1 is 3000 rpm, and the rotation time of the first semiconductor wafer 1 is 30 seconds.

次に、上記第１半導体ウェハ１をホットプレートで１１５℃，２分プリベークした後、ズース・マイクロテック製露光装置ＬｉｔｈｏＰａｃｋ３００を用いて、図２Ｂに示すように、第１半導体ウェハ１に、アライメントパターン３１が形成されたアライメントマスク３０を介して２秒間光を照射する。すなわち、上記第１半導体ウェハ１に一括露光を行う。このとき、上記光は第１半導体ウェハ１の略全体に照射される。   Next, after prebaking the first semiconductor wafer 1 with a hot plate at 115 ° C. for 2 minutes, an alignment pattern is formed on the first semiconductor wafer 1 using an exposure apparatus LithoPack 300 manufactured by SUSS Microtec as shown in FIG. 2B. Light is irradiated for 2 seconds through the alignment mask 30 on which 31 is formed. That is, batch exposure is performed on the first semiconductor wafer 1. At this time, the light is applied to substantially the entire first semiconductor wafer 1.

次に、専用現像液、リンス液を用いて、各１分浸漬法により現像、リンスした後、スピンドルにより第１半導体ウェハ１を乾燥させる。   Next, after developing and rinsing by a 1 minute immersion method using a dedicated developer and a rinse solution, the first semiconductor wafer 1 is dried by a spindle.

次に、クリーンオーブンを用いて、第１半導体ウェハ１を１４０℃，３０分ポストベークする。   Next, the first semiconductor wafer 1 is post-baked at 140 ° C. for 30 minutes using a clean oven.

次に、ＨＦ／ＮＨ４から成るＳｉＯ２エッチング液を用いて、シリコン酸化膜１１のエッチングを行って、ネガレジストを専用剥離液で剥離して、シリコン酸化膜１１上に複数の第１アライメントマーク２を形成する。 Next, the silicon oxide film 11 is etched using a SiO 2 etching solution made of HF / NH 4 , the negative resist is stripped with a dedicated stripping solution, and a plurality of first alignment marks are formed on the silicon oxide film 11. 2 is formed.

次に、上記第１アライメントマーク２を基準として、図２Ｃに示すように、複数の半導体チップ領域５のそれぞれに、半導体回路（図示せず）を周知の方法で形成する。このときに行う露光は、例えば、ニコン製ＡｒＦ液浸スキャナー（ＮＳＲ−Ｓ６１０Ｃ）を用いてステップ＆リピート方式で各半導体チップ領域５に順次行う。   Next, using the first alignment mark 2 as a reference, as shown in FIG. 2C, a semiconductor circuit (not shown) is formed in each of the plurality of semiconductor chip regions 5 by a known method. The exposure performed at this time is sequentially performed on each semiconductor chip region 5 by a step-and-repeat method using, for example, a Nikon ArF immersion scanner (NSR-S610C).

次に、上記各半導体チップ領域５に貫通穴を形成した後、電極３および貫通電極４（図３Ａ参照）を形成する。   Next, after a through hole is formed in each of the semiconductor chip regions 5, the electrode 3 and the through electrode 4 (see FIG. 3A) are formed.

次に、図３Ａに示すように、８インチシリコンウェハである第２半導体ウェハ２０に複数の第２アライメントマーク１２を形成する。   Next, as shown in FIG. 3A, a plurality of second alignment marks 12 are formed on the second semiconductor wafer 20 which is an 8-inch silicon wafer.

上記第２アライメントマーク１２の形成は、アライメントマスク３０を用いて、第１アライメントマーク２の形成と同様に形成する。   The second alignment mark 12 is formed using the alignment mask 30 in the same manner as the first alignment mark 2 is formed.

次に、上記第２アライメントマーク１２を基準にして、第２半導体ウェハ２０の複数の半導体チップ領域１５のそれぞれに、半導体回路（図示せず）、電極１３および貫通電極１４を形成する。この半導体回路はステップ＆リピート方式により形成する。また、上記半導体回路は、第１半導体ウェハ１の半導体ウェハとは異なるものである。   Next, a semiconductor circuit (not shown), an electrode 13 and a through electrode 14 are formed in each of the plurality of semiconductor chip regions 15 of the second semiconductor wafer 20 with reference to the second alignment mark 12. This semiconductor circuit is formed by a step & repeat method. The semiconductor circuit is different from the semiconductor wafer of the first semiconductor wafer 1.

次に、上記第１半導体ウェハ１と第２半導体ウェハ２０とをＦＣ（フリップチップ）ボンダにより位置合わせて熱圧着接合する。   Next, the first semiconductor wafer 1 and the second semiconductor wafer 20 are aligned by thermo-compression bonding using an FC (flip chip) bonder.

次に、上記第２半導体ウェハ２０の裏面を基準部材（図示せず）に接着剤または粘着テープ等の固定手段で貼り付ける。   Next, the back surface of the second semiconductor wafer 20 is attached to a reference member (not shown) by a fixing means such as an adhesive or an adhesive tape.

次に、上記第２半導体ウェハ２０において予め定められたダイシングライン６に沿って、ダイシングソー等の切削手段で第１，第２半導体ウェハ１，２０を複数に分割した後、溶解液等により上記基準部材より剥離して、２つの半導体チップが積み重ねられた実装体５０を複数得る。   Next, the first and second semiconductor wafers 1 and 20 are divided into a plurality of pieces along a predetermined dicing line 6 in the second semiconductor wafer 20 by a cutting means such as a dicing saw, and then the above-mentioned solution is dissolved with a solution or the like. A plurality of mounting bodies 50 in which two semiconductor chips are stacked are obtained by peeling from the reference member.

このように、上記アライメントマスク３０を用いて、第１半導体ウェハ１に複数の第１アライメントマーク２を一括露光で形成すると共に、そのアライメントマスク３０を用いて、第２半導体ウェハ２０に複数の第２アライメントマーク１２を一括露光で形成するので、第１アライメントマーク２同士の間隔と第２アライメントマーク１２同士の間隔とを同一にすることができる。   As described above, a plurality of first alignment marks 2 are formed on the first semiconductor wafer 1 by batch exposure using the alignment mask 30, and a plurality of second alignment marks 30 are formed on the second semiconductor wafer 20 using the alignment mask 30. Since the two alignment marks 12 are formed by batch exposure, the interval between the first alignment marks 2 and the interval between the second alignment marks 12 can be made the same.

したがって、上記第１，第２アライメントマーク２，１２を基準として、半導体回路、電極３，１３および貫通電極４，１４を形成するので、ウェハオンウェハ実装を行う際、貫通電極４と貫通電極１４との間に位置ずれが生じるのを防ぐことができる。   Accordingly, since the semiconductor circuit, the electrodes 3 and 13 and the through electrodes 4 and 14 are formed on the basis of the first and second alignment marks 2 and 12, the through electrode 4 and the through electrode 14 are formed when wafer-on-wafer mounting is performed. It is possible to prevent positional deviation between the two.

したがって、上記ウェハオンウェハ実装工程を精度良く行えるので、製品不良率を低くすることができる。   Therefore, since the wafer-on-wafer mounting process can be performed with high accuracy, the product defect rate can be reduced.

また、上記製品不良率を低くすることができるので、製造効率を向上させることができる。   Moreover, since the said product defect rate can be made low, manufacturing efficiency can be improved.

なお、図３Ａ，図３Ｂにおいてはシリコン酸化膜１１の図示を省略している。   In FIG. 3A and FIG. 3B, the silicon oxide film 11 is not shown.

図１Ａは本発明の一実施の形態の半導体装置の製造方法の酸化膜形成工程の模式図である。FIG. 1A is a schematic diagram of an oxide film forming step of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図１Ｂは上記実施の形態の半導体装置の製造方法のアライメントマーク形成工程の模式図である。FIG. 1B is a schematic view of an alignment mark forming step in the method for manufacturing a semiconductor device according to the above embodiment. 図１Ｃは上記実施の形態の半導体装置の製造方法の回路形成工程の模式図である。FIG. 1C is a schematic diagram of a circuit formation process of the method for manufacturing a semiconductor device according to the above embodiment. 図１Ｄは図１ＣのＩＤ−ＩＤ線から見た模式断面図である。1D is a schematic cross-sectional view seen from the ID-ID line in FIG. 1C. 図２Ａは上記半導体装置の製造方法の酸化膜形成工程の模式図である。FIG. 2A is a schematic view of an oxide film forming step of the semiconductor device manufacturing method. 図２Ｂは上記実施の形態の半導体装置の製造方法のアライメントマーク形成工程の模式図である。FIG. 2B is a schematic diagram of an alignment mark forming step in the method of manufacturing a semiconductor device according to the above embodiment. 図２Ｃは上記実施の形態の半導体装置の製造方法の回路形成工程の模式図である。FIG. 2C is a schematic view of a circuit formation step in the method for manufacturing the semiconductor device of the above embodiment. 図３Ａは上記実施の形態の半導体装置の製造方法のウェハオンウェハ実装工程の模式図である。FIG. 3A is a schematic diagram of a wafer-on-wafer mounting process of the method for manufacturing a semiconductor device according to the above embodiment. 図３Ｂは上記実施の形態の半導体装置の製造方法のウェハ分割工程の模式図である。FIG. 3B is a schematic view of a wafer dividing step in the method of manufacturing a semiconductor device according to the above embodiment. 図４Ａは従来の半導体装置の製造方法の酸化膜形成工程の模式図である。FIG. 4A is a schematic diagram of an oxide film forming step of a conventional method for manufacturing a semiconductor device. 図４Ｂは上記従来の半導体装置の製造方法のアライメントマーク形成工程の模式図である。FIG. 4B is a schematic view of an alignment mark forming step in the conventional method for manufacturing a semiconductor device. 図４Ｃは上記従来の半導体装置の製造方法の回路形成工程の模式図である。FIG. 4C is a schematic diagram of a circuit forming process of the conventional method for manufacturing a semiconductor device. 図４Ｄは図４ＣのIVＤ−IVＤ線から見た模式断面図である。FIG. 4D is a schematic cross-sectional view taken along line IVD-IVD in FIG. 4C.

符号の説明Explanation of symbols

１ 第１半導体ウェハ
２ 第１アライメントマーク
３，１３ 電極
４，１４ 貫通電極
５，１５ 半導体チップ領域
６ ダイシングライン
１１ 酸化膜
１２ 第２アライメントマーク
２０ 第２半導体ウェハ
３０ アライメントマスク DESCRIPTION OF SYMBOLS 1 1st semiconductor wafer 2 1st alignment mark 3, 13 Electrode 4,14 Through electrode 5,15 Semiconductor chip area | region 6 Dicing line 11 Oxide film 12 2nd alignment mark 20 2nd semiconductor wafer 30 Alignment mask

Claims (2)

アライメントマスクを用いて、第１半導体ウェハの複数の領域に対して一括露光を行って、上記第１半導体ウェハの複数の領域のそれぞれに第１アライメントマークを形成する第１アライメントマーク形成工程と、
上記アライメントマスクを用いて、第２半導体ウェハの複数の領域に対して一括露光を行って、上記第２半導体ウェハの複数の領域のそれぞれに第２アライメントマークを形成する第２アライメントマーク形成工程と、
上記第１アライメントマークを基準として、上記第１半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第１回路形成工程と、
上記第２アライメントマークを基準として、上記２半導体ウェハの複数の領域のそれぞれに、素子、配線、電極および貫通穴を形成する第２回路形成工程と、
上記第１回路形成工程を経た上記第１半導体ウェハと、上記第２回路形成工程を経た上記第２半導体ウェハとを積み重ねるウェハオンウェハ実装工程と、
上記ウェハオンウェハ実装工程を経た上記第１，第２半導体ウェハを複数に分割するウェハ分割工程と
を備えることを特徴とする半導体装置の製造方法。 A first alignment mark forming step of performing a batch exposure on a plurality of regions of the first semiconductor wafer using an alignment mask and forming a first alignment mark in each of the plurality of regions of the first semiconductor wafer;
A second alignment mark forming step of performing a batch exposure on a plurality of regions of the second semiconductor wafer using the alignment mask and forming a second alignment mark in each of the plurality of regions of the second semiconductor wafer; ,
A first circuit forming step of forming an element, a wiring, an electrode, and a through hole in each of the plurality of regions of the first semiconductor wafer with reference to the first alignment mark;
A second circuit forming step of forming an element, a wiring, an electrode, and a through hole in each of the plurality of regions of the two semiconductor wafers with reference to the second alignment mark;
A wafer-on-wafer mounting step of stacking the first semiconductor wafer having undergone the first circuit forming step and the second semiconductor wafer having undergone the second circuit forming step;
A method for manufacturing a semiconductor device, comprising: a wafer dividing step of dividing the first and second semiconductor wafers that have undergone the wafer-on-wafer mounting step into a plurality of portions. 請求項１に記載の半導体装置の製造方法において、
上記第１アライメントマーク形成工程の一括露光では、上記第１アライメントマークを形成するための光を上記第１半導体ウェハの略全体に照射し、
上記第２アライメントマーク形成工程の一括露光では、上記第２アライメントマークを形成するための光を上記第２半導体ウェハの略全体に照射することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the collective exposure in the first alignment mark forming step, light for forming the first alignment mark is irradiated to substantially the entire first semiconductor wafer,
In the batch exposure in the second alignment mark forming step, light for forming the second alignment mark is irradiated on substantially the entire second semiconductor wafer.
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