JP2008130897A - 集積回路のパターンレイアウト - Google Patents

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Abstract

【課題】 補助パターンやダミーパターンを配置するための領域を必要とすることなく、周期的なライン＆スペースの端部の解像度を向上させてマージンを確保する。
【解決手段】 一定間隔の固定ピッチ上にライン１１とスペース１２が固定線幅で周期的に繰り返し配置された第１のデバイスパターン１０と、第１のデバイスパターン１０の配列方向端部に離間配置され、ライン１１の幅よりも２倍以上大きいライン２１とスペース１２の幅よりも２倍以上大きいスペース２２が非周期的に配置された第２のデバイスパターン２０とを具備した集積回路のパターンレイアウトにおいて、第１のデバイスパターン１０の第２のデバイスパターン２０に隣接する領域で、ライン３１，３３とスペース３２の幅を広げることで露光量及びフォーカス変動に対するリソグラフィ・マージンを最大化するようにレイアウトを最適化した。
【選択図】 図２

Description

本発明は、半導体デバイスの作製に用いられるパターンレイアウトに係わり、特にライン＆スペースの周期的な微細パターンを有する集積回路のパターンレイアウトに関する。
ＮＡＮＤフラッシュメモリにおいては、メモリセル部の制御ゲート配線に解像限界に近いサイズのデザインルールで描かれたライン＆スペースの繰り返しパターンが使用される。集積回路のパターンはフォトマスクを用いて露光されるが、メモリセル部の露光においては、メモリセル部の中央部の繰り返しにおける解像度は高いものの、メモリセル部の端部の境界部分の解像度が低下する問題がある。
上記の問題を解決するために、本来のパターンとは別に、周期性を保つための補助パターンやダミーパターンをフォトマスクに配置する方法が提案されている（例えば、特許文献１参照）。この方法では、例えば図６のようなメモリセル部の端部の設計パターンをウェハ上に形成するために、マスク寸法値補正を行ったり、図７のような補助パターンをマスク上に配置して、設計パターン寸法とレジストパターン寸法が一致するようにしている。
ここで、図６の１はウェハ上に形成されるラインパターン、２はウェハ上に形成されるスペースパターン、１０はＮＡＮＤフラッシュメモリの制御ゲート配線に相当する第１のデバイスパターン、２０はＮＡＮＤフラッシュメモリの選択ゲート配線に相当する第２のデバイスパターンである。また、図７の３はラインパターンを形成するため透過率６％及び位相が１８０度の領域、４はスペースパターンを形成するための光透過率１００％及び位相が０度の領域、５は光透過率６％及び位相が１８０度のライン補助パターン、６は光透過率１００％及び位相が０度のスペース補助パターンである。さらに、５０は第１のデバイスパターン１０に対応する領域、６０は第２のデバイスパターン２０に対応する領域である。
しかし、図７のようなマスクを用いても、ウェハ上の光学像は図８に示すようになり、ライン＆スペースのメモリセル部の端部近傍における光学コントラストの低下や、リソグラフィ・マージンの低下を十分に抑制することはできていないのが現状である。
特開２００６−２９３０８１号公報
このように従来、メモリセル等のライン＆スペースパターンにおいては、端部の解像度が低下し、リソグラフィ・マージンが低下する問題があった。また、周期性を保つための補助パターンやダミーパターンを露光用マスクに配置しても、十分な解像度を得ることは困難であった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセル等の周期的なライン＆スペースの端部の解像度を向上させて必要なリソグラフィ・マージンを確保することのできる集積回路のパターンレイアウトを提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、一定間隔の固定ピッチ上にラインとスペースが固定線幅で周期的に繰り返し配置された第１のデバイスパターンと、第１のデバイスパターンの配列方向端部に隣接して配置され、前記ラインの幅よりも２倍以上大きいラインと前記スペースの幅よりも２倍以上大きいスペースが非周期的に配置された第２のデバイスパターンと、を具備した集積回路のパターンレイアウトであって、前記第１のデバイスパターンの前記第２のデバイスパターンに隣接する領域で、前記ラインとスペースの幅を広げることにより、露光量及びフォーカス変動に対するリソグラフィ・マージンを最大化するようにレイアウトを最適化していることを特徴とする。
本発明によれば、第１のデバイスパターンの第２のデバイスパターンに隣接する領域で、ラインとスペースの幅を広げることにより、メモリセル等の周期的なライン＆スペースの端部の解像度を向上させることができる。これにより、露光量及びフォーカス変動時の寸法変動を少なくし、リソグラフィ・マージンを向上させることが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる集積回路のレイアウトパターン（修正前）を示す平面図である。
本実施形態では、ＮＡＮＤフラッシュメモリの制御ゲート配線を形成するライン＆スペースパターンのメモリセル部の端部近傍の解像度の向上をはかることを狙っている。ここでは、５６ｎｍデザインルールにおけるＮＡＮＤフラッシュメモリのゲート配線形成を行う工程を用いて説明する。
図１において、１０はＮＡＮＤフラッシュメモリの制御ゲート配線に相当する第１のデバイスパターンであり、このパターン１０は一方向に対する一定間隔の固定ピッチ上にラインとスペースを固定線幅で周期的に繰り返し配置している。２０はＮＡＮＤフラッシュメモリの選択ゲート配線に相当する第２のデバイスパターンであり、このパターン２０は第１のデバイスパターン１０の配列方向端部に離間して配置され、パターン１０のラインの幅よりも２倍以上大きいラインとパターン１０のスペースの幅よりも２倍以上大きいスペースを非周期的に配置している。
第１のデバイスパターン１０は、単一繰り返し周期上に配置した制御ゲート配線（ワードライン）１１とスペース１２からなるが、選択ゲート脇ワードライン１３はワードライン１１の１１０％程度の幅が必要である。
第２のデバイスパターン２０は、選択ゲート配線２１，選択ゲート間スペース２２，及び選択ゲート−ワードライン間スペース２３からなる。２１〜２３は、シャント部を構成しており、デバイス及び加工プロセスの特性上、選択ゲート間スペース２２はワードライン１１の７倍以上の幅が必要であり、選択ゲート配線２１はワードライン１１の２倍以上の幅が必要であり、選択ゲート−ワードライン間スペース２３はワードライン１１の２倍程度の幅が必要である。
このようなパターンレイアウトを前記図７に示すような露光用マスクを用いて露光しても、前記図８に示すように、第１のデバイスパターン１０の端部において、光学コントラストの低下やリソグラフィ・マージンの低下を招く。
そこで本実施形態では、ウェハ上に形成すべき図１のレイアウトパターンを補正して、図２に示すようにした。図２は、本発明の第１の実施形態に係わる集積回路のレイアウトパターン（修正後）を示す平面図である。
図１のワードライン１１及びスペース１２の５６ｎｍライン＆スペースの単一周期パターンのうち、図２の３１〜３３のワードライン及びワードライン間スペースの寸法を前記周期よりも緩めるように補正することを特徴とする。具体的には、第１のデバイスパターン１０の端部領域におけるワードライン３１，スペース３２，及び選択ゲート脇ワードライン３３の幅を固定ピッチよりも広くした。広げる量は各パターン均一でも良いし、各パターン毎に変化を付けても良い。
図２のレイアウトパターンに対し、前記図７に示すような露光用マスクを作製し、このマスクを用いてパターン露光を行った。このときのライン＆スペースパターンの規格化光強度と各寸法及びＤＯＦをシミュレーションにより計算した例を、図３及び図４に示す。図３は、デザイン補正した規格化光学像強度を示し、横軸に位置、縦軸に規格化光学像強度をとっている。図４は、レイアウト補正したＤＯＦを示しており、各パターン毎のＤＯＦを記載している。なお、図４中のＳＧは選択ゲート配線、ＷＬ０〜ＷＬ４はワードライン、ＣＯＭＭＯＮは共通マージンを示している。
図３から、周期的なライン＆スペースの端部近傍の光学像強度が上がり、解像度が向上しているのが分かる。さらに、図４から、何れのパターンのＤＯＦも０．１５ミクロンよりも大きくなり、十分な解像度が得られていることが分かる。また、本発明者らの実験によれば、第２のデバイスパターン２０に隣接する領域での第１のデバイスパターン１０のリソグラフィ・マージンが第２のデバイスパターン２０から十分離れた領域でのそれの５０％以上であるのが確認された。
この結果のように本実施形態では、メモリセル部の端部近傍の光学像のコントラスト低下を軽減し、生産に必要なＤＯＦを確保することが可能となる。
また、図５は、本実施形態に基づき実際に各パターンの寸法を調整した一例を示す図である。図５（ａ）は、前記図１に相当するものであり、ワードラインに関するライン＆スペースの第１タイプ形状１００と、選択ゲート配線に関する第２タイプ形状２００に分けている。図５（ｂ）は、各々のタイプ形状によって調整した寸法を示している。なお、図５（ｂ）では、最小寸法に対する比率で表示している。Ｓ０は選択ゲート間スペース、ＳＧは選択ゲート配線、Ｓ１は選択ゲート−ワードライン間スペース、Ｌ１〜Ｌ６…はワードライン、Ｓ２〜Ｓ７…はスペースを示している。
第１タイプ形状１００のうち、端部に近いもの、即ち選択ゲート配線ＳＧに近いＬ１〜Ｌ４及びＳ２〜Ｓ５はその寸法を数％大きくしている。第２タイプ形状２００は、Ｓ０を初期値（７００％）より小さく、ＳＧを初期値（２００％）より大きく、Ｓ１を初期（２００％）より小さくしている。第２タイプ形状２００に関しては、第１タイプ形状１００の調整ほどには解像度の向上に影響しないが、第１タイプ形状１００の調整に加えて第２タイプ形状２００の調整を行うことにより、解像度の更なる向上が実現できた。
このように本実施形態によれば、ＮＡＮＤフラッシュメモリの単一繰り返し周期で構成されるライン＆スペースパターン内に配置されたメモリセル部の端部に対して、その近傍のライン＆スペースパターンの繰り返し周期を緩めた配置にすることにより、メモリセル部の端部近傍のライン＆スペースパターンの解像性を向上させることができる。即ち、メモリセル等の周期的なライン＆スペースの端部の解像度を向上させることができ、これにより露光量及びフォーカス変動時の寸法変動を少なくし、リソグラフィ・マージンを向上させることが可能となる。
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態ではＮＡＮＤフラッシュメモリの例を説明したが、周期的なライン＆スペースパターンを有するものであれば、ＮＡＮＤフラッシュメモリに限らず各種の集積回路パターンに適用することができる。
また、第１のデバイスパターンの第２のデバイスパターンに隣接する領域で、ラインとスペースの幅を広げる量は、実施形態に記載した値に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、広げる量は各パターン均一でも良いし、ＤＯＦが最大となるように各パターン毎に変化を付けるようにしても良い。
また、本発明により作成されたパターンレイアウトをウェハ上に形成するために用いる露光用マスクとしては、前記図２に示すような補助パターンやダミーパターンを有するものでも良いし、本来のパターンのみを有するものであっても良い。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる集積回路のレイアウトパターン（修正前）を示す平面図。 第１の実施形態に係わる集積回路のレイアウトパターン（修正後）を示す平面図。 第１の実施形態の効果を説明するためのもので、デザイン補正した規格化光学像強度を示す図。 第１の実施形態の効果を説明するためのもので、レイアウト補正したＤＯＦを示す図。 第１の実施形態に基づき実際に各パターンの寸法を調整した例を示す図。 第１の実施形態の効果を説明するためのもので、レイアウト補正したＤＯＦを示す図。 従来技術を説明するためのもので、ウェハ上に形成すべきパターンを示す図。 従来技術を説明するためのもので、図５のパターンを形成するためのマスクのパターンを示す図。
符号の説明
１０…第１のデバイスパターン
１１…補正前の制御ゲート配線（ワードライン）
１２…補正前のスペース
１３…補正前の選択ゲート脇ワードライン
２０…第２のデバイスパターン
２１…選択ゲート配線
２２…選択ゲート間スペース
２３…選択ゲート−ワードライン間スペース
３１…補正後の制御ゲート配線（ワードライン）
３２…補正後のスペース
３３…補正後の選択ゲート脇ワードライン
１００…第１タイプ形状
２００…第２タイプ形状

Claims (5)

  1. 一定間隔の固定ピッチ上にラインとスペースが固定線幅で周期的に繰り返し配置された第１のデバイスパターンと、
    第１のデバイスパターンの配列方向端部に隣接して配置され、前記ラインの幅よりも２倍以上大きいラインと前記スペースの幅よりも２倍以上大きいスペースが非周期的に配置された第２のデバイスパターンと、
    を具備し、
    前記第１のデバイスパターンの前記第２のデバイスパターンに隣接する領域で、前記ラインとスペースの幅を広げることにより、露光量及びフォーカス変動に対するリソグラフィ・マージンを最大化するようにレイアウトを最適化していることを特徴とする集積回路のパターンレイアウト。
  2. 前記第１のデバイスパターンは、前記ラインとスペースがリソグラフィの最小寸法で形成され、且つ両端に前記ラインを配置していることを特徴とする請求項１記載の集積回路のパターンレイアウト。
  3. 前記第２のデバイスパターンは、前記ラインとスペースが前記最小寸法の２〜１０倍の寸法を有しており、且つ両端に前記スペースを配置していることを特徴とする請求項２記載の集積回路のパターンレイアウト。
  4. 前記第１のデバイスパターンの前記第２のデバイスパターンに隣接する領域で広げられた前記ラインと前記スペースの幅は、前記最小寸法の１２０％以下であることを特徴とする請求項２記載の集積回路のパターンレイアウト。
  5. 前記第１のデバイスパターンは、ＮＡＮＤフラッシュメモリのメモリセル部の制御ゲート配線であり、前記第２のデバイスパターンは、前記フラッシュメモリの選択ゲート配線であることを特徴とする請求項１〜４の何れかに記載の集積回路のパターンレイアウト。
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