JP2008130761A - Semiconductor device, and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、特に、チャネル部分にカーボンナノチューブや有機半導体を用いた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device using a carbon nanotube or an organic semiconductor in a channel portion and a manufacturing method thereof.
従来の半導体装置においては、電界効果トランジスタのチャネル部分に、半導体基板を用いたり、CVD(Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法により形成された膜が用いられてきた。一方で、印刷・塗布法などの方法により形成された膜も、近年用いられつつある。 In a conventional semiconductor device, a film formed by using a semiconductor substrate, a CVD (Chemical Vapor Deposition) method, or a PVD (Physical Vapor Deposition) method has been used for a channel portion of a field effect transistor. On the other hand, a film formed by a method such as printing / coating is also being used in recent years.
印刷・塗布法を用いたチャネル部分を有するトランジスタの製造方法は、次のような工程で行なわれる。例えば、図13を参照すると、(1)基板101となるものに絶縁膜102を成膜する。なお、基板101が絶縁性である場合は、基板101をそのまま用いることも可能である。(2)チャネル部分となるチャネル材料106を印刷・塗布する。(3)ソース・ドレインとなる電極103、104を形成する。(4)ゲート絶縁膜105を形成する。(5)ゲート電極107を形成する。別の方法として、(1)→(5)→(4)→(2)→(3)のような順番で形成したものも可能である(図14参照)。その後、保護膜などを形成する。以上が最も基本的な工程の構成である。
A manufacturing method of a transistor having a channel portion using a printing / coating method is performed in the following steps. For example, referring to FIG. 13, (1) an
ここで、チャネル材料は、ゲート電圧による変調が可能であれば何でも用いることができる。印刷・塗布で製造する場合は、半導体の微細な粉体、有機物などを溶剤に溶かしたものが用いられ、印刷・塗布法に限らない場合は、通常のシリコンやガリウム砒素などのバルク半導体が用いられる。また、近年、チャネル材料にカーボンナノチューブを用いたものも開示されている(例えば、特許文献1〜3参照)。
Here, any channel material can be used as long as it can be modulated by a gate voltage. When manufacturing by printing / coating, fine semiconductor powders or organic substances dissolved in a solvent are used. When not limited to printing / coating methods, ordinary bulk semiconductors such as silicon and gallium arsenide are used. It is done. In recent years, a material using a carbon nanotube as a channel material has been disclosed (see, for example,
チャネル部分にカーボンナノチューブを用いた一般的なトランジスタについて説明する。図13を参照すると、基板101上に絶縁膜102が形成されており、絶縁膜102上の所定の領域にチャネル部分となるカーボンナノチューブ106が形成されている。基板101の材質は、あまり重要ではなく、絶縁膜102でソース・ドレインが短絡しなければよい。そのため、基板101は、シリコン酸化膜に限らず、広く絶縁性が良好であればプラスティックなども用いることができる。カーボンナノチューブ106の両端部分には、ソース電極103とドレイン電極104が形成されている。カーボンナノチューブ106の中央部分上にはゲート絶縁膜105が形成されており、ゲート絶縁膜105上にゲート電極107が形成されている。ゲート絶縁膜105は、一般的に、シリコン酸化膜やシリコン窒化膜が用いられる。ゲート電極107とカーボンナノチューブ106は、ゲート絶縁膜105を介して容量(コンデンサ)を構成する。ゲート電極107の電圧によってチャネル部の一部分の電圧(あるいは電位、ポテンシャル)を変化させることができる。チャネル部分の電位を変化させることで、チャネル内の電荷濃度または障壁を変化させることができる。こうしてチャネル内の電流量をゲート電圧によって制御する。また、図13においては、チャネル上にゲート絶縁膜105で覆われておらず、かつ、ゲート電極107とも容量的に結合していないエクステンション部分110が存在する。
A general transistor using a carbon nanotube in the channel portion will be described. Referring to FIG. 13, an
ところで、印刷・塗布型の電界効果トランジスタの多くは、ゲート電圧を印加しない状態でオン動作する。この理由は、チャネル部分およびソース・ドレイン部分の伝導型が制御されていないからである。 By the way, many of the printing / coating-type field effect transistors are turned on without applying a gate voltage. This is because the conductivity types of the channel portion and the source / drain portions are not controlled.
また、チャネル部分にシリコンなどを用いた一般的な電界効果トランジスタにおいては、ソース−チャネル−ドレインは、通常nチャネル型の場合はn−p−n、pチャネル型の場合はp−n−pのように伝導型をドーピングすることで変調している。こうすることで、ゲート電圧が印加されない状態でもチャネル部分はソース・ドレインとは相補的な伝導型になっており、これが障壁となり電流が流れない。このため、ゲート電圧が印加されていない状態ではオフとなる。 In a general field effect transistor using silicon or the like for the channel portion, the source-channel-drain is usually n-pn for the n-channel type and pnp for the p-channel type. It modulates by doping the conductivity type like this. By doing so, even when no gate voltage is applied, the channel portion has a conductivity type complementary to that of the source and drain, and this acts as a barrier and no current flows. For this reason, it is turned off when no gate voltage is applied.
以上の電界効果トランジスタは、一般的にデプレッション型トランジスタと呼ばれるものである。一方で、エンハンスメント型と呼ばれるものもあり、それはチャネル部分にも、ソース・ドレインと同じ型にドーピングを施すことで、意図的に障壁を小さくしたものである。このため、エンハンスメント型のトランジスタはゲート電圧を印加しない状態でもオン状態となる。 The above field effect transistors are generally called depletion type transistors. On the other hand, there is a so-called enhancement type, in which the barrier is intentionally reduced by doping the channel portion in the same type as the source / drain. Therefore, the enhancement type transistor is turned on even when no gate voltage is applied.
ところが、上記印刷・塗布型では、基本的にチャネル材料を塗布後に、そのまま電極を形成している。また、上記チャネル部分にドーピングする場合でも、チャネル部分全体をドーピングしている。そのため、従来の電界効果トランジスタでは伝導型を制御していないため、チャネル全体の伝導型は制御できても、オン動作するゲート電圧(閾値)の制御ができていないという問題がある。 However, in the printing / coating type, the electrode is basically formed as it is after the channel material is applied. Even when the channel portion is doped, the entire channel portion is doped. Therefore, since the conductivity type is not controlled in the conventional field effect transistor, there is a problem that the gate voltage (threshold value) for turning on cannot be controlled even though the conductivity type of the entire channel can be controlled.
本発明の主な課題は、伝導型や閾値を制御できる半導体装置を提供することである。 The main subject of this invention is providing the semiconductor device which can control a conductivity type and a threshold value.
本発明の第1の視点においては、半導体装置において、チャネルと、前記チャネルの両端部と接続されるソース電極、ドレイン電極と、前記チャネルの中間部分に接するように配設されたゲート絶縁膜と、前記チャネルの上又は下にて前記ゲート絶縁膜を介して配設されたゲート電極と、を備え、前記チャネルは、前記ゲート絶縁膜と前記ソース電極の間の領域、及び、前記ゲート絶縁膜と前記ドレイン電極の間の領域のそれぞれの領域の全部又は一部にて、前記ゲート絶縁膜とは異なる材料よりなる第1絶縁膜と接することを特徴とする。 In a first aspect of the present invention, in a semiconductor device, a channel, a source electrode and a drain electrode connected to both ends of the channel, and a gate insulating film disposed so as to contact an intermediate portion of the channel A gate electrode disposed above or below the channel via the gate insulating film, and the channel includes a region between the gate insulating film and the source electrode, and the gate insulating film And the first insulating film made of a material different from that of the gate insulating film in all or part of each region between the drain electrode and the drain electrode.
本発明の前記半導体装置において、前記チャネルに用いられる材料は、カーボンナノチューブであることが好ましい。 In the semiconductor device of the present invention, the material used for the channel is preferably a carbon nanotube.
本発明の前記半導体装置において、前記カーボンナノチューブは、前記ソース電極から前記ドレイン電極の間を一本で接続するように構成されることが好ましい。 In the semiconductor device of the present invention, it is preferable that the carbon nanotube is configured to connect the source electrode to the drain electrode in a single line.
本発明の前記半導体装置において、前記カーボンナノチューブは、前記ソース電極から前記ドレイン電極の間の距離よりも短いカーボンナノチューブ同士が複数本重なりあって接続するように構成されることが好ましい。 In the semiconductor device of the present invention, it is preferable that the carbon nanotubes are configured such that a plurality of carbon nanotubes shorter than the distance between the source electrode and the drain electrode are overlapped and connected.
本発明の前記半導体装置において、前記チャネルに用いられる材料は、有機半導体であることが好ましい。 In the semiconductor device of the present invention, the material used for the channel is preferably an organic semiconductor.
本発明の前記半導体装置において、前記ゲート絶縁膜は、シリコン酸化膜であり、前記第1絶縁膜は、シリコン窒化膜であることが好ましい。 In the semiconductor device of the present invention, it is preferable that the gate insulating film is a silicon oxide film, and the first insulating film is a silicon nitride film.
本発明の前記半導体装置において、前記ゲート絶縁膜は、シリコン窒化膜であり、前記第1絶縁膜は、シリコン酸化膜であることが好ましい。 In the semiconductor device of the present invention, it is preferable that the gate insulating film is a silicon nitride film, and the first insulating film is a silicon oxide film.
本発明の前記半導体装置において、前記チャネルの前記ゲート絶縁膜が配設された領域の外周面の全体は、前記ゲート絶縁膜と、前記ゲート絶縁膜と同様な材料よりなる絶縁膜とで覆われていることが好ましい。 In the semiconductor device of the present invention, the entire outer peripheral surface of the region of the channel where the gate insulating film is disposed is covered with the gate insulating film and an insulating film made of the same material as the gate insulating film. It is preferable.
本発明の前記半導体装置において、前記チャネルの前記第1絶縁膜が配設された領域の外周面の全体は、前記第1絶縁膜と、前記第1絶縁膜と同様な材料よりなる絶縁膜とで覆われていることが好ましい。 In the semiconductor device of the present invention, the entire outer peripheral surface of the region of the channel in which the first insulating film is disposed is the first insulating film and an insulating film made of the same material as the first insulating film. It is preferable that it is covered with.
本発明の前記半導体装置において、前記ゲート電極は、前記チャネルの下にて前記ゲート絶縁膜を介して配設されるとともに、前記ソース電極、前記ドレイン電極と同様な材料よりなることが好ましい。 In the semiconductor device of the present invention, it is preferable that the gate electrode is disposed under the channel via the gate insulating film and is made of the same material as the source electrode and the drain electrode.
本発明の前記半導体装置において、前記チャネルと同様な材料よりなる第2チャネルと、前記第2チャネルの両端部と接続されるとともに、前記ソース電極、前記ドレイン電極と異なる材料よりなる第2ソース電極、第2ドレイン電極と、前記第2チャネルの中間部分に接するように配設されるとともに、前記第1絶縁膜と同様な材料よりなる第2ゲート絶縁膜と、前記第2チャネルの上又は下にて前記第2ゲート絶縁膜を介して配設された第2ゲート電極と、を備え、前記第2チャネルは、前記第2ゲート絶縁膜と前記第2ソース電極の間の領域、及び、前記第2ゲート絶縁膜と前記第2ドレイン電極の間の領域のそれぞれの領域の全部又は一部に配設されるとともに、前記ゲート絶縁膜と同様な材料よりなり、前記第2絶縁膜と接し、前記第2ソース電極は、前記ドレイン電極と電気的に接続され、前記第2ゲート電極は、前記ゲート電極と電気的に接続されることが好ましい。 In the semiconductor device of the present invention, a second channel made of a material similar to that of the channel and a second source electrode made of a material different from the source electrode and the drain electrode are connected to both ends of the second channel. And a second drain electrode, a second gate insulating film made of the same material as the first insulating film, and disposed above or below the second channel. And a second gate electrode disposed via the second gate insulating film, wherein the second channel is a region between the second gate insulating film and the second source electrode, and The gate insulating film is disposed on all or a part of each region between the second gate insulating film and the second drain electrode, and is made of the same material as the gate insulating film, and is in contact with the second insulating film, in front The second source electrode, the drain electrode and is electrically connected, the second gate electrode is preferably electrically connected to the gate electrode.
本発明の第2の視点においては、半導体装置の製造方法において、基板上にチャネルを形成する工程と、前記チャネルの両端部にソース電極、ドレイン電極を形成する工程と、前記チャネル上であって中央部分を除く前記ソース電極と前記ドレイン電極の近傍に第1絶縁膜を形成する工程と、前記チャネル上であって中央部分にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。 According to a second aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a channel on a substrate, a step of forming a source electrode and a drain electrode at both ends of the channel, Forming a first insulating film in the vicinity of the source electrode and the drain electrode excluding the central portion; forming a gate insulating film on the channel and in the central portion; and a gate electrode on the gate insulating film Forming the step.
本発明の第3の視点においては、半導体装置の製造方法において、基板上にチャネルを形成する工程と、前記チャネルの両端部にソース電極、ドレイン電極を形成する工程と、前記チャネル上であって中央部分にゲート絶縁膜を形成する工程と、前記チャネル上であって前記ゲート絶縁膜と前記ソース電極の間の領域、及び、前記ゲート絶縁膜と前記ドレイン電極の間の領域に第1絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。 In a third aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a channel on a substrate, a step of forming a source electrode and a drain electrode at both ends of the channel, Forming a gate insulating film in a central portion; a first insulating film on the channel and in a region between the gate insulating film and the source electrode; and a region between the gate insulating film and the drain electrode And a step of forming a gate electrode on the gate insulating film.
本発明の第4の視点においては、半導体装置の製造方法において、基板上にソース電極、ドレイン電極を形成する工程と、前記基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、前記チャネル上であって前記ソース電極と前記ドレイン電極の間の領域に第1絶縁膜を形成する工程と、前記チャネル上の中央部分の前記第1絶縁膜を選択的に除去する工程と、前記チャネル上の中央部分にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。 According to a fourth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a source electrode and a drain electrode on a substrate; and a region on the substrate between the source electrode and the drain electrode. Forming a channel connected to the source electrode and the drain electrode; forming a first insulating film on the channel and in a region between the source electrode and the drain electrode; and a center on the channel Selectively removing a portion of the first insulating film, forming a gate insulating film in a central portion on the channel, and forming a gate electrode on the gate insulating film. Features.
本発明の第5の視点においては、半導体装置の製造方法において、基板上にソース電極、ドレイン電極を形成する工程と、前記基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、前記チャネル上であって前記ソース電極と前記ドレイン電極の間の領域にゲート絶縁膜を形成する工程と、前記ソース電極、前記ドレイン電極の近傍の前記ゲート絶縁膜を選択的に除去する工程と、前記チャネル上の前記ソース電極、前記ドレイン電極の近傍に第1絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする。 According to a fifth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a source electrode and a drain electrode on a substrate, and a region on the substrate between the source electrode and the drain electrode are formed. Forming a channel connected to the source electrode and the drain electrode; forming a gate insulating film on the channel and in a region between the source electrode and the drain electrode; and the source electrode and the drain Selectively removing the gate insulating film in the vicinity of an electrode; forming a first insulating film in the vicinity of the source electrode and the drain electrode on the channel; and forming a gate electrode on the gate insulating film. And a step of forming.
本発明の第6の視点においては、半導体装置の製造方法において、基板上にソース電極、ドレイン電極、ゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を含む基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、前記チャネル上に第1絶縁膜を形成する工程と、を含むことを特徴とする。 According to a sixth aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a source electrode, a drain electrode, and a gate electrode on a substrate, a step of forming a gate insulating film covering the gate electrode, and the gate Forming a channel connected to the source electrode and the drain electrode in a region between the source electrode and the drain electrode on a substrate including the insulating film; and forming a first insulating film on the channel. And a process.
本発明の第7の視点においては、半導体装置の製造方法において、基板上に第1チャネル、第2チャネルを形成する工程と、前記第1チャネルの両端部に第1ソース電極、第1ドレイン電極を形成する工程と、前記第2チャネルの両端部に第2ソース電極、第2ドレイン電極を形成する工程と、前記第1チャネル上であって中央部分を除く前記第1ソース電極と前記第1ドレイン電極の近傍に第1絶縁膜を形成すると同時に前記第2チャネル上であって中央部分に第2ゲート絶縁膜を形成する工程と、前記第1チャネル上であって中央部分に第1ゲート絶縁膜を形成すると同時に前記第2チャネル上であって中央部分を除く前記第2ソース電極と前記第2ドレイン電極の近傍に第2絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1ゲート電極を形成する工程と、前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、を含むことを特徴とする。 In a seventh aspect of the present invention, in a method for manufacturing a semiconductor device, a step of forming a first channel and a second channel on a substrate, and a first source electrode and a first drain electrode at both ends of the first channel Forming a second source electrode and a second drain electrode on both ends of the second channel, the first source electrode on the first channel and excluding a central portion, and the first Forming a first insulating film in the vicinity of the drain electrode and simultaneously forming a second gate insulating film on the second channel and in the central portion; and a first gate insulating film on the first channel and in the central portion. Forming a second insulating film on the second channel and in the vicinity of the second source electrode and the second drain electrode, except for a central portion, and forming a film on the first gate insulating film at the same time as forming a film; 1 Forming a gate electrode, characterized in that it comprises a step of forming a second gate electrode over the second gate insulating film.
本発明によれば、以下のような効果を奏する。 According to the present invention, the following effects can be obtained.
第1に、絶縁膜を変調することで、チャネル部分の伝導型が変調されるので、閾値を制御することができる。そのため、ゲート電圧が印加されていない状態(ゲート電圧がゼロ)で、トランジスタがオフ状態、すなわち電流が流れない状況にできることから、印刷・塗布で作製した集積回路での消費電力を低減できる。 First, since the conductivity type of the channel portion is modulated by modulating the insulating film, the threshold value can be controlled. Therefore, since the transistor can be in an off state, that is, a current does not flow when no gate voltage is applied (the gate voltage is zero), power consumption in an integrated circuit manufactured by printing / coating can be reduced.
第2に、別にドーピング工程を導入することなく、保護膜を形成すると同時に伝導型を制御することが可能であることから、製造工程を短くすることができ、製造コストを削減することができる。 Secondly, since it is possible to control the conductivity type at the same time as forming the protective film without introducing a separate doping process, the manufacturing process can be shortened and the manufacturing cost can be reduced.
(実施形態1)
本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 1)
A semiconductor device according to
実施形態1に係る半導体装置は、チャネル部分にカーボンナノチューブや有機半導体を用いた半導体装置であり、例えば、演算回路、記憶回路に使用される。 The semiconductor device according to the first embodiment is a semiconductor device using a carbon nanotube or an organic semiconductor in a channel portion, and is used for, for example, an arithmetic circuit and a memory circuit.
半導体装置においては、基板1上に絶縁膜2が形成されており、絶縁膜2上の所定の領域にチャネル部分となるカーボンナノチューブ6が形成されている。カーボンナノチューブ6の両端部分には、ソース電極3とドレイン電極4が形成されている。カーボンナノチューブ6の中央部分上にはゲート絶縁膜5が形成されており、ゲート絶縁膜5の上にゲート電極7が形成されている。ゲート電極7とカーボンナノチューブ6は、ゲート絶縁膜5を介して容量(コンデンサ)を構成する。チャネル上であって、ゲート絶縁膜5で覆われておらず、かつ、ゲート電極7とも容量的に結合していないエクステンション部分10上には、絶縁膜11が形成されている。
In the semiconductor device, an insulating
基板1は、絶縁膜2でソース・ドレインが短絡しなければどのような材料であってもよい。広く絶縁性が良好であればシリコン酸化膜、プラスティックなども用いることができる。基板1には、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化チタン、フッ化カルシウム、アクリル樹脂、エポキシ樹脂、ポリイミド、テフロン(登録商標)等の絶縁性基板、シリコン、ゲルマニウム、ガリウム砒素、窒化ガリウム、酸化亜鉛、インジウム燐、炭化シリコン等の半導体基板を用いることができる。基板1の表面は、平坦であることが好ましい。なお、基板1は、1種を単独で用いてもよく、2種以上を任意の組み合わせ及び比率で併用してもよい。
The
絶縁膜2は、ソース・ドレイン間で短絡しないようにするための絶縁膜である。なお、絶縁膜2は、基板1にて絶縁性が確保されていれば省略することができる。
The insulating
ソース電極3およびドレイン電極4は、チャネル部分となるカーボンナノチューブ6の両端部に接触して形成された導体よりなる電極である。ソース電極3およびドレイン電極4の材料は、チャネルの伝導型に応じて選択され、例えば、p型チャネルにする場合、金(Au)を用いることができ、n型チャネルにする場合、アルミニウムを用いることができる。ソース電極3およびドレイン電極4の厚さは、断線しない程度の厚さがあればよい。一般的に、10nmより厚ければ、連続した膜を保証される。ソース電極3およびドレイン電極4の幅(図1の左右方向の幅)は、例えば、0.6μm(ミクロン)である。ソース電極3−ドレイン電極4間の距離(チャネル長として参照する距離)は、例えば、1μm(ミクロン)である。
The
ゲート絶縁膜5は、チャネル部分となるカーボンナノチューブ6の中央部分上であってゲート電極7の直下に配設された絶縁膜である。ゲート絶縁膜5は、漏れ電流がないことと、電界効果が効果的であることが必要である。漏れ電流が少ない絶縁膜については、例えば、シリコン酸化膜、シリコン窒化膜、パリレン(正確にはポリパラキシリレン)膜、ポリイミド膜、HSQ(hydrogensilsesquioxane)膜、SOG(spin on glass)膜などを用いることができる。電界効果を効果的にするには、チャネル長よりもゲート絶縁膜5の膜厚を小さくすることが必要である。一般的に、ショートチャネル効果とよばれる減少を防ぐ手法を使うことができる。最低限でも、ゲート絶縁膜5の膜厚は、チャネル長の10分の1よりも小さいことが必要である。例えば、1μmのチャネル長に対して、ゲート絶縁膜5の膜厚は、100nm以下が望ましい。ゲート絶縁膜5は、カーボンナノチューブ6の外周面に沿って覆う形で形成することが望ましい。
The
カーボンナノチューブ6は、ソース・ドレイン間のチャネル部分に形成されたチャネル材料であり、トランジスタのキャリア(電子あるいは正孔)が流れる部分である。カーボンナノチューブ6には、例えば、CVD法により成長したものを用いることができる。カーボンナノチューブ6は、ソース・ドレイン間を一本で接続してもよい。ソース・ドレイン間の距離よりも短いカーボンナノチューブ6同士が複数重なりあって接続していてもよい。カーボンナノチューブ6の代わりに有機材料を用いてもよい。チャネル長は、カーボンナノチューブ6の形態によって調整する。CVD法で触媒から成長させ一本のカーボンナノチューブ6でソース・ドレイン間を接続する場合は、カーボンナノチューブ6の長さよりも短くする必要がある。一方、印刷または塗布で製造し複数本のカーボンナノチューブ6を介してソース・ドレイン間を接続する場合は、カーボンナノチューブの平均長よりも長くすることが望ましい。カーボンナノチューブ6は、中央部分の外周面のうち下側部分を除く部分がゲート絶縁膜5で覆われている。カーボンナノチューブ6は、エクステンション部分10の外周面のうち下側部分を除く部分が絶縁膜11で覆われている。
The
ゲート電極7は、ゲート絶縁膜5の中央部分上に形成された導体である。ゲート電極7には、例えば、アルミニウムの上に厚さ50nm(ナノメートル)の金を積層したものを用いる。ゲート電極7の厚さは、断線しない程度の厚さがあればよい。一般的に10nmより厚ければ、連続した膜を保証される。ゲート長は、例えば、0.8μm(ミクロン)である。
The
絶縁膜11は、チャネル部分となるカーボンナノチューブ6上のゲート絶縁膜5とソース電極3の間の領域、およびゲート絶縁膜5とドレイン電極4の間の領域の両方の領域(エクステンション部分10)に形成された絶縁膜である。絶縁膜11には、例えば、シリコン酸化膜を用いる。絶縁膜11の厚さは、例えば、8nm(ナノメートル)である。
The insulating
以上のような半導体装置の構造では、素子によって若干のばらつきがあるが、ソース−ドレイン間電圧を0.1V、ゲート電圧を0V印加した状態でのチャネルを流れる電流(ドレイン電流)は、10−14〜10−10Aとなる。また、ゲート電圧を−2Vにするとドレイン電流は、10−7〜10−4Aとなる。なお、ゲート絶縁膜5と絶縁膜11の材質を同じシリコン酸化膜で製造した従来型の素子構造においては、ゲート電圧を+2Vにしなければドレイン電流が10−10以下とならない。すなわち、ゲート電圧が0Vの時のドレイン電流は、ゲート電圧が−2Vの時のドレイン電流と同じ桁である。
In the structure of the semiconductor device as described above, although there is a slight variation depending on the element, the current (drain current) flowing through the channel when the source-drain voltage is 0.1 V and the gate voltage is 0 V is 10 −. 14 to 10 −10 A. Further, when the gate voltage is set to −2 V, the drain current is 10 −7 to 10 −4 A. In the conventional element structure in which the
ところで、ゲート絶縁膜5にシリコン酸化膜を用いると、カーボンナノチューブ6はp型チャネルとして動作し、また、ゲート絶縁膜5にシリコン窒化膜を用いるとn型チャネルとして動作することが知られている。このことを考慮すれば、カーボンナノチューブ6上の絶縁膜をゲート絶縁膜5と絶縁膜11とに分け、ゲート絶縁膜5にカーボンナノチューブ6の伝導型をn型にする作用を持つシリコン窒化膜を用い、かつ、エクステンション部分10の絶縁膜11にカーボンナノチューブ6の伝導型をp型にする作用を持つシリコン酸化膜を用いることで、上記の例のように、ゲート電圧が0Vでドレイン電流を大幅に抑えることができる。
By the way, it is known that when a silicon oxide film is used as the
さらに、ゲート電極7として仕事関数の小さいアルミニウムを用い、かつ、ソース電極3およびドレイン電極4として正孔を注入しやすい(仕事関数が大きい)金を電極として用いることで、それぞれの伝導型での動作を強調することができる。すなわち、チャネルにおけるゲート電極7下の領域のみがn型になり、それ以外の領域はp型になる。これは、ゲート電圧を印加しない状態では、ゲート電極7下のみの伝導型がそれ以外の伝導型とは反転しており、電流についての障壁が存在している状態が実現されるためである。
Further, by using aluminum having a small work function as the
以上に示したことから、実施形態1では、エクステンション部分10の絶縁膜11を、ゲート絶縁膜5とは異なる材質の絶縁膜で覆うことが重要である。すなわち、絶縁膜11は、ゲート絶縁膜5が決定するカーボンナノチューブ6の伝導型と相補的な関係の伝導型になるように選ぶ。例えば、ゲート絶縁膜5をシリコン窒化膜にし、絶縁膜11をシリコン酸化膜にする。こうすることで、p−n−p型の伝導型になる。こうしてチャネル部分の伝導型を制御する。
As described above, in the first embodiment, it is important to cover the insulating
例えば、n型チャネルのトランジスタを製造する場合、ソース電極3・ドレイン電極4の材質は、上記でのアルミニウムのように、電子をカーボンナノチューブ6に注入しやすいものを選ぶのが望ましい。具体的に、ソース電極3・ドレイン電極4には、アルミニウムのほかにもカルシウムなど仕事関数が小さいものを使用することができる。一般的に、仕事関数が小さい金属は大気中で不安定なものが多く、その場合は、大気中で安定な金属で覆うとよい。
For example, when manufacturing an n-type channel transistor, it is desirable to select a material for the
また、p型チャネルのトランジスタを製造する場合、ソース電極3・ドレイン電極4の材質は、上記での金のように、正孔をカーボンナノチューブ6に注入しやすいものを選ぶのが望ましい。具体的に、ソース電極3・ドレイン電極4には、金の他にも、パラジウムなど仕事関数が大きいものを使用することができる。
Further, when manufacturing a p-type channel transistor, it is desirable to select a material for the
次に、本発明の実施形態1に係る半導体装置の動作について説明する。ゲート電極7の電圧によってチャネルの一部分の電圧(あるいは電位、ポテンシャル)を変化させる。チャネル部分の電位を変化させることで、チャネル内の電荷濃度または障壁が変化する。こうして、チャネル内の電流量をゲート電圧によって制御する。
Next, the operation of the semiconductor device according to
次に、本発明の実施形態1に係る半導体装置の製造方法について図面を用いて説明する。図2は、本発明の実施形態1に係る半導体装置の製造方法を模式的に示した工程断面図である。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a process cross-sectional view schematically showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
まず、基板1上に絶縁膜2を形成した後、絶縁膜2上の所定の領域にカーボンナノチューブ6を形成する(ステップA1;図2(A)参照)。ここで、カーボンナノチューブ6は、例えば、CVD法により形成することができる。CVD法では、絶縁膜2上の所定の領域に触媒を配置した後、炭素材料となるメタンガス雰囲気、温度約800℃の条件下でカーボンナノチューブ6を成長させる。成長時間は、約10分である。触媒には、厚さ8nmのアルミニウム膜上に成膜した厚さ0.6nmの鉄を用いる。なお、図2では触媒の構造は省略している。また、カーボンナノチューブ6の形成は、CVD成長温度が400℃以上と高いことから、ソース電極3、ドレイン電極4の形成よりも先に行うことが望ましい。
First, after the insulating
次に、カーボンナノチューブ6の両端部分にソース電極3およびドレイン電極4を形成する(ステップA2;図2(B)参照)。ここで、ソース電極3およびドレイン電極4は、例えば、電子ビーム露光でパターン形成したPMMAレジストを形成した後、蒸着により金等の金属を成膜し、その後、リフトオフで不要な部分を除去することにより形成することができる。ソース電極3およびドレイン電極4の他の形成方法として、通常の半導体装置の製造方法で一般的に使われている技術を用いることもできる。例として、まず、カーボンナノチューブ6を含む絶縁膜2の全面に金属を成膜した後、リソグラフィを用いてレジストパターンを形成し、当該レジストパターンをマスクとしてエッチングする方法が挙げられる。さらに、また別の方法として、電導性の有機物などをインク化して、印刷する方法も可能である。
Next, the
次に、カーボンナノチューブ6のエクステンション部分10上に絶縁膜11を形成する(ステップA3;図2(C)参照)。ここで、絶縁膜11は、例えば、シランガスと酸素ガスを用いる常圧の熱CVD法で成膜することができる。なお、カーボンナノチューブ6は、高温かつ酸素雰囲気下では欠陥が導入されたり燃えたりするため、約370℃と比較的低温で成膜することが望ましい。成膜時間は、30秒程度である。低温での成膜は温度の均質性が重要であり、反応管を十分に予熱する。その後、電子ビーム露光法でゲート絶縁膜5を形成する場所をパターン形成し、緩衝弗化水素酸でその部分を除去する。また、絶縁膜11の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁膜を加熱・活性化し堆積する方法などを用いることができる。
Next, an insulating
次に、カーボンナノチューブ6の中央部分上にゲート絶縁膜5を形成する(ステップA4;図2(D)参照)。ここで、ゲート絶縁膜5は、例えば、スパッタ成膜したシリコン窒化膜とすることができる。この場合、ターゲットには窒化シリコンを用い、プラズマガスにはアルゴンガスを用いる。また、膜質を改善するために、流量20sccmの窒素も同時に導入することが望ましい。圧力は、約2Paである。また、ゲート絶縁膜5の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁膜を加熱・活性化し堆積する方法などを用いることができる。
Next, the
次に、ゲート絶縁膜5上の所定の領域にゲート電極7を形成する(ステップA5;図2(E)参照)。ここで、ゲート電極7は、ソース電極3およびドレイン電極4の形成と同様な方法により形成することができる。例えば、まず、アルミニウムを電子ビーム蒸着し、連続して金を電子ビーム蒸着する。その後、図では省略しているが結線するためのパッド電極を形成する。ゲート電極7で金を蒸着しているのは、アルミニウム剥き出しでは表面が酸化し、パッド電極との接続の時に意図しない抵抗成分が入るのを防ぐためである。
Next, a
その後、層間絶縁膜やビア、配線を形成することになる。 Thereafter, an interlayer insulating film, a via, and a wiring are formed.
実施形態1によれば、以下のような効果を奏する。 According to the first embodiment, the following effects can be obtained.
第1に、閾値を制御し、ゲート電圧が印加されていない状態(ゲート電圧がゼロ)で、トランジスタがオフ状態、すなわち電流が流れない状況にすることができることから、印刷・塗布で作製した集積回路での消費電力を低減できる。 First, since the threshold value is controlled and the transistor is in an off state, that is, a current does not flow when the gate voltage is not applied (the gate voltage is zero), the integration made by printing / coating is possible. Power consumption in the circuit can be reduced.
第2に、ドーピング工程を導入することなく、保護膜を形成することができ、チャネルの伝導型を制御することが可能であることから、製造工程を短くすることができ、製造コストを削減できる。 Second, a protective film can be formed without introducing a doping process, and the channel conductivity type can be controlled, so that the manufacturing process can be shortened and the manufacturing cost can be reduced. .
なお、実施形態1では、チャネル材料の伝導型を変えるためだけのドーピングの工程を含んでいないが、閾値を微調整する場合には、ドーピングを行う。例えば、p−n−p型の伝導型となるように絶縁膜11を形成する時は、pとなる部分にはフラーレン(C60)、p−クロラニル(テトラクロロ−p−ベンゾキノン;Tetrachloro-p-benzo quinine)、TCNQ(7,7,8,8−テトライアキノヂメタン;7,7,8,8-Tetracyano quinodimethane)、DDQ(2,3-Dichloro-5,6-dicyano-p-benzo quinine)、F4TCNQ(Tetrafluorotetracyano-p-quinodimethane)、C60F36(フッ化フラーレン;Fluorofllerene)など電子親和力が大きいものを表面に吸着させる。一方、n型とする部分には、TTF(Tetrathiafulvalene)、TMTSF(Tetramethyltetraselena fulvalene)、TMPD(N,N,N',N'-Tetramethyl-p-phenylenediamine)、TDAE(Tetrakis(dimethylamino)ethylene)、decamethylnickelocene(Bis(pentamethylcyclopentadienyl)nickel)カリウム、セシウムなどイオン化ポテンシャルが大きいものを表面に吸着させる。吸着の工程は、絶縁膜11、ゲート絶縁膜5を形成する前に行う。吸着は、ドーピング材料の飽和溶液に数十秒から一時間浸す、あるいはドーピング材料を蒸着することにより行う。
Although
(実施形態2)
本発明の実施形態2に係る半導体装置について図面を用いて説明する。図3は、本発明の実施形態2に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 2)
A semiconductor device according to
実施形態2に係る半導体装置は、カーボンナノチューブ6と絶縁膜2の間にも絶縁膜5a、絶縁膜11aを追加した点が実施形態1と異なる。その他の構成は、実施形態1と同様である。
The semiconductor device according to the second embodiment is different from the first embodiment in that an insulating film 5 a and an insulating
カーボンナノチューブ6は、ソース・ドレイン間のチャネル部分に形成されたチャネル材料であり、トランジスタのキャリア(電子あるいは正孔)が流れる部分である。カーボンナノチューブ6には、例えば、CVD法により成長したものを用いることができる。カーボンナノチューブ6は、ソース・ドレイン間を一本で接続してもよい。ソース・ドレイン間の距離よりも短いカーボンナノチューブ6同士が複数重なりあって接続していてもよい。カーボンナノチューブ6の代わりに有機材料を用いてもよい。チャネル長は、カーボンナノチューブ6の形態によって調整する。CVD法で触媒から成長させ一本のカーボンナノチューブ6でソース・ドレイン間を接続する場合、チャネル長は、カーボンナノチューブ6の長さよりも短くする必要がある。一方、印刷または塗布で製造し複数本のカーボンナノチューブ6を介してソース・ドレイン間を接続する場合、チャネル長は、カーボンナノチューブの平均長よりも長くすることが望ましい。
The
カーボンナノチューブ6は、中央部分の外周面のうち、下側部分が絶縁膜5aで覆われており、その他の部分がゲート絶縁膜5bで覆われている。絶縁膜5aは、ゲート絶縁膜5bと同様の材料(実施形態1のゲート絶縁膜5と同様な材料;例えば、シリコン窒化膜)よりなる。また、カーボンナノチューブ6は、エクステンション部分10の外周面のうち、下側部分が絶縁膜11aで覆われており、その他の部分が絶縁膜11bで覆われている。絶縁膜11aは、絶縁膜11bと同様の材料(実施形態1の絶縁膜11と同様な材料;例えば、シリコン酸化膜)よりなる。
In the
実施形態2によれば、カーボンナノチューブ6の中央部分とエクステンション部分10の外周全面が同質の材料で覆われるため、実施形態1よりもさらにチャネルの伝導型を制御することが可能である。
According to the second embodiment, the central portion of the
(実施形態3)
本発明の実施形態3に係る半導体装置について図面を用いて説明する。図4は、本発明の実施形態3に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 3)
A semiconductor device according to
実施形態3に係る半導体装置は、カーボンナノチューブ6の外周面のうちエクステンション部分10の一部に絶縁膜11a、11bを覆ったものである。その他の構成は、実施形態2と同様である。図4のカーボンナノチューブ6の外周面において、エクステンション部分10のうち絶縁膜11a、11bで覆われていない部分には、絶縁膜5a、ゲート絶縁膜5b、絶縁膜11a、11bの材料と異なる材料からなる絶縁膜12a、12bで覆われている。なお、絶縁膜12a、12bは、素子の構成に応じて形成しないようにすることも可能である。
In the semiconductor device according to the third embodiment, insulating
ここで、図4において、絶縁膜5a、ゲート絶縁膜5bにシリコン窒化膜を用い、絶縁膜11a、11bにシリコン酸化膜を用い、かつ、ソース電極3およびドレイン電極4にアルミニウムを用いた場合、ドレイン電流が全般的に減少することが予想される。これは、エクステンション部分10のカーボンナノチューブ6がp型であるのに対して、ソース電極3が電子を注入しやすい材料となっているためである。
Here, in FIG. 4, when a silicon nitride film is used for the insulating film 5a and the gate insulating film 5b, a silicon oxide film is used for the insulating
また、図4において、絶縁膜5a、ゲート絶縁膜5bと絶縁膜11a、11bの材料を入れ替え、すなわち絶縁膜5a、ゲート絶縁膜5bにシリコン酸化膜を用い、絶縁膜11a、11bにシリコン窒化膜を用いた場合、ソース電極3およびドレイン電極4にはアルミニウムを用い、ゲート電極7には金を用いる。金の下には密着性を改善させるための非常に薄いチタン膜(膜厚0.5nm)を介在させる。この構造によって、素子の若干のばらつきがあるが、ソース−ドレイン間の電圧を0.1V、ゲート電圧を0V印加した状態でチャネルを流れる電流(ドレイン電流として参照する)が10−14〜10−11Aの範囲にある特性が得られる。また、ゲート電圧を掃引し+2Vにすると、ドレイン電流が10−8〜10−6となる。
In FIG. 4, the materials of the insulating film 5a, the gate insulating film 5b, and the insulating
実施形態3によれば、実施形態2と同様な効果を奏する。 According to the third embodiment, the same effects as those of the second embodiment are obtained.
(実施形態4)
本発明の実施形態4に係る半導体装置について図面を用いて説明する。図5は、本発明の実施形態4に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 4)
A semiconductor device according to
実施形態4に係る半導体装置は、カーボンナノチューブ6を塗布した場合の例であり、カーボンナノチューブ6よりも先にソース電極3とドレイン電極4を形成したものである。その他の構成は実施形態1と同様である。
The semiconductor device according to the fourth embodiment is an example in which
半導体装置においては、基板1上に絶縁膜2が形成されており、絶縁膜2上の所定の領域にソース電極3とドレイン電極4が形成されている。ソース電極3とドレイン電極4の間の領域にチャネル部分となるカーボンナノチューブ6が形成されている。カーボンナノチューブ6の両端部分は、ソース電極3とドレイン電極4の上の一部にも形成されている。カーボンナノチューブ6は、ソース・ドレイン間の距離よりも短いカーボンナノチューブ6同士が複数重なりあって接続している。カーボンナノチューブ6の中央部分にはゲート絶縁膜5が形成されており、ゲート絶縁膜5の上にゲート電極7が形成されている。カーボンナノチューブ6の隙間はゲート絶縁膜5が充填された状態となっている。カーボンナノチューブ6の上端部からゲート電極7の底面の間の部分には、ゲート絶縁膜5のみが配されている。ゲート電極7とカーボンナノチューブ6は、ゲート絶縁膜5を介して容量(コンデンサ)を構成する。チャネル上であって、ゲート絶縁膜5で覆われておらず、かつ、ゲート電極7とも容量的に結合していないエクステンション部分10上には、絶縁膜11が形成されている。カーボンナノチューブ6の隙間は絶縁膜11が充填された状態となっている。カーボンナノチューブ6の上端部から上の部分には絶縁膜11のみが配されている。
In the semiconductor device, an insulating
次に、本発明の実施形態4に係る半導体装置の製造方法について図面を用いて説明する。図6、図7は、本発明の実施形態4に係る半導体装置の製造方法を模式的に示した工程断面図である。
Next, the manufacturing method of the semiconductor
まず、基板1上に絶縁膜2を形成した後、絶縁膜2上の所定の領域にソース電極3、ドレイン電極4を形成する(ステップB1;図6(A)参照)。ここで、ソース電極3およびドレイン電極4は、例えば、電子ビーム露光でパターン形成したPMMAレジストを形成した後、蒸着により金等の金属を成膜し、その後、リフトオフで不要な部分を除去することにより形成することができる。この場合、ソース電極3およびドレイン電極4の厚さは、約50nmである。この場合は、ソース電極3およびドレイン電極4と、下地となる絶縁膜2との密着性を向上するために、チタン膜を約1nm挿入することが好ましい。この場合のチャネル長は、5〜300μmである。なお、チャネル長が長く、素子のサイズが大きくなることから、長い距離に渡って断線しないことを保証するために、ソース電極3およびドレイン電極4の金属の厚さは若干厚目にする。
First, after the insulating
次に、ソース電極3およびドレイン電極4上の一部と、ソース電極3とドレイン電極4の間の領域とを含む領域に、チャネル部分となるカーボンナノチューブ6を配設する(ステップB2;図6(B)参照)。ここで、カーボンナノチューブ6は、レーザー蒸発法で合成したものをジクロロエタンに溶かし分散させたものをスピンコートして配設する。なお、スピンコートしたままでは、不要な部分にもカーボンナノチューブが分散され、意図しない短絡を引き起こすため、不要部分を除去する。これには、まずLOR(lift off resist)層とPMMA(poly-methyl methacrylate)層を積層し、電子ビーム露光法でPMMA層をパターン形成した後にLOR層にパターンを転写する。その上にカーボンナノチューブ6をスピンコートして分散する。その後に、TMAH(Tetra-Methyl-Ammonium-Hydroxide)でLORごとに不要なカーボンナノチューブを除去する。この方法以外にも、上記(1)での製法と同様に、リソグラフィとエッチングを用いる方法、印刷による方法などを用いることもできる。
Next,
次に、カーボンナノチューブ6のチャネル部分全般に絶縁膜11を形成する(ステップB3;図6(C)参照)。ここで、絶縁膜11は、例えば、シリコン酸化膜を用いてスパッタ法により成膜する。ステップA4で用いたスパッタ法と同様な条件で、成膜することができる。絶縁膜11の厚さは、約100nmである。絶縁膜11が厚いのは、カーボンナノチューブ6を塗布で分散するため、カーボンナノチューブ6の厚さが数十nmあり、これらを覆う必要があるためである。
Next, the insulating
次に、絶縁膜11の中央部分(ゲート絶縁膜(図7(B)の5)を形成する領域)に、カーボンナノチューブ6を残しつつ窓部を形成する(ステップB4;図7(A)参照)。ここで、この窓の形成では、電子ビーム露光法でマスクパターン形成し、緩衝弗化水素酸でゲート絶縁膜5を形成するための部位を窓開けする。他にもエッチングは液体を用いるもの、気体を用いるものなどを用いることができる。なお、エッチングの際にはカーボンナノチューブ6を損傷しないことが必要である。
Next, a window is formed in the central portion of the insulating film 11 (region where the gate insulating film (5 in FIG. 7B) is formed) while leaving the carbon nanotubes 6 (step B4; see FIG. 7A). ). Here, in the formation of this window, a mask pattern is formed by an electron beam exposure method, and a window for forming the
次に、絶縁膜11の窓部にゲート絶縁膜5を形成する(ステップB5;図7(B)参照)。ここで、ゲート絶縁膜5は、例えば、シリコン窒化膜を用いてスパッタ法(ステップA4と同様な条件)で形成することができる。ゲート絶縁膜5の厚さは、約10nmである。
Next, the
次に、ゲート絶縁膜5上の所定の領域にゲート電極7を形成する(ステップB6;図7(C)参照)。ここで、ゲート電極7は、例えば、アルミニウムと金を連続して電子ビーム蒸着して形成することができる。アルミニウムと金の厚さは、それぞれ50nmである。
Next, a
その後、層間絶縁膜やビア、配線を形成することになる。 Thereafter, an interlayer insulating film, a via, and a wiring are formed.
実施形態4によれば、実施形態1と同様な効果を奏する。 According to the fourth embodiment, the same effects as those of the first embodiment are obtained.
(実施形態5)
本発明の実施形態5に係る半導体装置について図面を用いて説明する。図8は、本発明の実施形態5に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 5)
A semiconductor device according to
実施形態5に係る半導体装置は、ゲート電極7がカーボンナノチューブ6よりも下側にある場合の例であり、ソース電極3とドレイン電極4とゲート電極7を同時に形成したものである。その他の構成は実施形態1と同様である。
The semiconductor device according to
半導体装置においては、基板1上に絶縁膜2が形成されており、絶縁膜2上の所定の領域にソース電極3とドレイン電極4とゲート電極7が形成されている。ゲート電極7の上面ないし側面は、ゲート絶縁膜5で覆われている。ソース電極3とドレイン電極4の間の領域にチャネル部分となるカーボンナノチューブ6が形成されている。カーボンナノチューブ6の両端部分は、ソース電極3とドレイン電極4の上の一部にも形成されている。カーボンナノチューブ6の中央部分は、ゲート絶縁膜5上に形成されている。カーボンナノチューブ6は、ソース・ドレイン間の距離よりも短いカーボンナノチューブ6同士が複数重なりあって接続している。素子部全般上には絶縁膜11が形成されている。カーボンナノチューブ6の隙間は絶縁膜11が充填された状態となっており、エクステンション部分10にも絶縁膜11が形成されている。ゲート電極7とカーボンナノチューブ6は、ゲート絶縁膜5を介して容量(コンデンサ)を構成する。カーボンナノチューブ6の上端部から上の部分には絶縁膜11のみが配されている。
In the semiconductor device, an insulating
次に、本発明の実施形態5に係る半導体装置の製造方法について図面を用いて説明する。図9は、本発明の実施形態5に係る半導体装置の製造方法を模式的に示した工程断面図である。
Next, the manufacturing method of the semiconductor
まず、基板1上に絶縁膜2を形成した後、絶縁膜2上の所定の領域にゲート電極7、ソース電極3、及びドレイン電極4を形成する(ステップC1;図9(A)参照)。ここで、ゲート電極7、ソース電極3、及びドレイン電極4の厚さは、約50nmであり、簡便のため材質はすべて金である。なお、図9では省略してあるが、パッド電極は、この後に形成する。
First, after the insulating
次に、ゲート電極7の上面ないし側面にゲート絶縁膜5を形成する(ステップC2;図9(B)参照)。ここで、ゲート絶縁膜5は、例えば、スパッタ法を用いてシリコン窒化膜を成膜することにより形成することができる。予め、電子ビーム露光法を用いて、LOR(lift off resist)とPMMA(poly-methyl methacrylate)の積層膜をパターン形成しておき、リフトオフでゲート電極近傍のみを残して、他を除去する。ゲート絶縁膜5の厚さは、約20nmである。
Next, the
次に、ソース電極3およびドレイン電極4上の一部と、ソース電極3とドレイン電極4の間の領域と、ゲート絶縁膜5上を含む領域に、チャネル部分となるカーボンナノチューブ6を配設する(ステップC3;図9(C)参照)。なお、カーボンナノチューブ6は、ステップB2と同様に、カーボンナノチューブを塗布・分散する。余分な部分のカーボンナノチューブは除去する。
Next,
次に、素子部全般上に絶縁膜11を形成する(ステップC4;図9(D)参照)。ここで、絶縁膜11は、例えば、シリコン酸化膜を用いてスパッタ法により形成することができる。絶縁膜11の厚さは、約100nmである。
Next, the insulating
その後、層間絶縁膜やビア、配線を形成することになる。 Thereafter, an interlayer insulating film, a via, and a wiring are formed.
実施形態5によれば、実施形態1と同様な効果を奏するとともに、ゲート電極7がソース電極3およびドレイン電極4と同時に形成することができ、工数を低減できる。
According to the fifth embodiment, the same effects as those of the first embodiment can be obtained, and the
(実施形態6)
本発明の実施形態6に係る半導体装置について図面を用いて説明する。図10は、本発明の実施形態6に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 6)
A semiconductor device according to
実施形態6に係る半導体装置は、チャネル部分にカーボンナノチューブを用いた電界効果トランジスタX、Yを相補的に製造した例である。ここでは、絶縁膜2、電界効果トランジスタXの絶縁膜11、及び電界効果トランジスタYのゲート絶縁膜15をシリコン酸化膜とし、電界効果トランジスタXのゲート絶縁膜5、電界効果トランジスタYの絶縁膜21をシリコン窒化膜としたものである。また、この例では、電界効果トランジスタXのドレイン電極4と電界効果トランジスタYのソース電極13とをビア23c、配線24c、ビア23dを介して電気的に接続し、また両電界効果トランジスタX、Yのゲート電極7、17をビア23b、配線24b、ビア26a、配線27、ビア26b、配線24d、ビア23eを介して電気的に接続したものであり、シリコン半導体装置でのいわゆるCMOSNOTゲートと同様な構成としたものである。その他の構成は、実施形態1と同様である。
The semiconductor device according to
次に、本発明の実施形態6に係る半導体装置の製造方法について図面を用いて説明する。図11は、本発明の実施形態6に係る半導体装置の製造方法を模式的に示した工程断面図である。
Next, the manufacturing method of the semiconductor
まず、基板1上に熱酸化膜よりなる絶縁膜2を形成した後、絶縁膜2上の所定の領域にカーボンナノチューブ6、16を形成する(ステップD1;図11(A)参照)。ここで、カーボンナノチューブ6、16は、例えば、CVD法により形成することができる。CVD法では、絶縁膜2上の所定の領域に触媒を配置した後、炭素材料となるメタンガス雰囲気、温度約800℃の条件下でカーボンナノチューブ6、16を成長させる。成長時間は、約10分である。触媒には、厚さ8nmのアルミニウム膜上に成膜した厚さ0.6nmの鉄を用いる。基板1には、シリコンウェハを用いる。絶縁膜2の膜厚は、約100nmである。
First, an insulating
次に、カーボンナノチューブ6、16の両端部分にソース電極3、13、ドレイン電極4、14を形成する(ステップD2;図11(B)参照)。ここで、電界効果トランジスタXのソース電極3、ドレイン電極4には金を用い、電界効果トランジスタYのソース電極13、ドレイン電極14にはアルミニウムを用いる。そのため、電子ビーム露光でパターン形成したPMMAレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する工程を二回に分けて行う。その他の手法として、通常の半導体装置の製造方法で一般的に使われている技術を用いこともできる。例として、まず、カーボンナノチューブ6、16を含む絶縁膜2の全面に金属膜を成膜し、その後、リソグラフィを用いてレジストパターンを形成し、当該レジストパターンをマスクとしてエッチングする方法も挙げることができる。アルミニウムの場合、この方法の方がシリコンなどの半導体装置の製造では、より一般的である。さらに、また別の方法として、電導性の有機物などをインク化して、印刷する方法も使用可能である。
Next,
次に、電界効果トランジスタXの絶縁膜11、および電界効果トランジスタYのゲート絶縁膜15を形成する(ステップD3;図11(C)参照)。ここで、絶縁膜11とゲート絶縁膜15は、同時に形成する。絶縁膜11とゲート絶縁膜15は、例えば、シランガスと酸素ガスを用いる常圧の熱CVD法で成膜することができる。カーボンナノチューブ6、16は、高温では酸素雰囲気では欠陥が導入されたり、燃えたりするため、370℃と比較的低温で成膜する。成膜時間は、30秒程度である。低温での成膜は、温度の均質性が重要であり、反応管を十分に予熱する。その後、電子ビーム露光法で電界効果トランジスタXのゲート絶縁膜5、および電界効果トランジスタYの絶縁膜21を形成する場所をパターン形成し、緩衝弗化水素酸でその部分を除去する。
Next, the insulating
次に、電界効果トランジスタXのゲート絶縁膜5、および電界効果トランジスタYの絶縁膜21を形成する(ステップD4;図11(D)参照)。ここで、ゲート絶縁膜5と絶縁膜21は、同時に形成したものであり、スパッタ成膜したシリコン窒化膜である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は2Paである。ゲート絶縁膜5と絶縁膜21の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁膜を加熱・活性化し堆積する方法などを用いることができる。
Next, the
次に、ゲート絶縁膜5、15上の所定の領域にゲート電極7、17を形成する(ステップD5;図11(E)参照)。ここで、ゲート電極7、17の形成は、ソース電極3、13およびドレイン電極4、14の形成と同様である。電界効果トランジスタXのゲート電極7にはアルミニウムと金の積層膜を用い、電界効果トランジスタYのゲート電極17には薄く蒸着したチタンと金を用いる。ゲート電極7、17の厚さは、約100nmである。各電界効果トランジスタにおいて、ゲート電極7、17に用いる金属が異なるため、パターン形成と蒸着は二回に分けて行う。例えば、電界効果トランジスタXのゲート電極7では、電子ビーム露光法でパターン形成した後にアルミニウムを電子ビーム蒸着し、連続して金を電子ビーム蒸着する。その後、リフトオフで不要な部分を除去する。同様の工程を経て、電界効果トランジスタYのゲート電極17では、チタンおよび金を連続して蒸着する。同様にリフトオフして、その後は結線するためのパッド電極を形成する。電界効果トランジスタXのゲート電極7で金を蒸着しているのは、アルミニウム剥き出しでは表面が酸化し、パッド電極との接続の時に意図しない抵抗成分が入るのを防ぐためである。
Next,
その後、層間絶縁膜22、25やビア23a〜23f、26a〜26b、配線24a〜24e、27を形成することになる(図10参照)。
Thereafter,
実施形態6によれば、実施形態1と同様な効果を奏するとともに、待機電力を大幅に減らすことできる。 According to the sixth embodiment, the same effect as that of the first embodiment can be obtained, and standby power can be significantly reduced.
(実施形態7)
本発明の実施形態7に係る半導体装置について図面を用いて説明する。図12は、本発明の実施形態7に係る半導体装置の構成を模式的に示した部分断面図である。
(Embodiment 7)
A semiconductor device according to
実施形態7に係る半導体装置では、実施形態6の絶縁膜(図10の2)に対応する絶縁膜32に別の材料を用いた場合の例である。また、実施形態7に係る半導体装置のチャネル材料36、46は、カーボンナノチューブに限定されるものではない。絶縁膜32との組み合わせで伝導型が変化できるならば、チャネル材料36、46には、どのような有機半導体も使用できる。例えば、チャネル材料36、46には、ポリチオフェンも用いることができる。また、低分子型の骨格を側鎖に有するペンダント型の高分子材料、例えば、ペンタセン、C60、C70などのフラーレン、フタロシアニン誘導体、α−NPDなどのトリフェニルアミン誘導体も用いることができる。なお、チャネル材料36、46は、これらの半導体材料に限定されるものではない。その他の構成は、実施形態6と同様である。
The semiconductor device according to the seventh embodiment is an example in which another material is used for the insulating
実施形態7によれば、実施形態6と同様な効果を奏するとともに、絶縁膜32に応じてチャネル材料36、46を選択することができる。
According to the seventh embodiment, the same effects as in the sixth embodiment can be obtained, and the
1、101、201 基板
2、102、202 絶縁膜
3、13、103、203 ソース電極
4、14、104、204 ドレイン電極
5、15、5b、105、205 ゲート絶縁膜
5a 絶縁膜
6、16 カーボンナノチューブ
7、17、107、207 ゲート電極
10、110、210 エクステンション部分
11、11a、11b、21 絶縁膜
12、12a、12b 絶縁膜
15 ゲート絶縁膜
21 絶縁膜
22 層間絶縁膜
23a〜23f ビア
24a〜24e 配線
25 層間絶縁膜
26a、26b ビア
27 配線
32 絶縁膜
36、46 チャネル材料
106、206 チャネル材料(カーボンナノチューブ)
1, 101, 201
Claims (17)
前記チャネルの両端部と接続されるソース電極、ドレイン電極と、
前記チャネルの中間部分に接するように配設されたゲート絶縁膜と、
前記チャネルの上又は下にて前記ゲート絶縁膜を介して配設されたゲート電極と、
を備え、
前記チャネルは、前記ゲート絶縁膜と前記ソース電極の間の領域、及び、前記ゲート絶縁膜と前記ドレイン電極の間の領域のそれぞれの領域の全部又は一部にて、前記ゲート絶縁膜とは異なる材料よりなる第1絶縁膜と接することを特徴とする半導体装置。 Channel,
A source electrode and a drain electrode connected to both ends of the channel;
A gate insulating film disposed in contact with an intermediate portion of the channel;
A gate electrode disposed above or below the channel via the gate insulating film;
With
The channel is different from the gate insulating film in all or part of a region between the gate insulating film and the source electrode and a region between the gate insulating film and the drain electrode. A semiconductor device in contact with a first insulating film made of a material.
前記第1絶縁膜は、シリコン窒化膜であることを特徴とする請求項1乃至5のいずれか一に記載の半導体装置。 The gate insulating film is a silicon oxide film,
The semiconductor device according to claim 1, wherein the first insulating film is a silicon nitride film.
前記第1絶縁膜は、シリコン酸化膜であることを特徴とする請求項1乃至5のいずれか一に記載の半導体装置。 The gate insulating film is a silicon nitride film,
The semiconductor device according to claim 1, wherein the first insulating film is a silicon oxide film.
前記第2チャネルの両端部と接続されるとともに、前記ソース電極、前記ドレイン電極と異なる材料よりなる第2ソース電極、第2ドレイン電極と、
前記第2チャネルの中間部分に接するように配設されるとともに、前記第1絶縁膜と同様な材料よりなる第2ゲート絶縁膜と、
前記第2チャネルの上又は下にて前記第2ゲート絶縁膜を介して配設された第2ゲート電極と、
を備え、
前記第2チャネルは、前記第2ゲート絶縁膜と前記第2ソース電極の間の領域、及び、前記第2ゲート絶縁膜と前記第2ドレイン電極の間の領域のそれぞれの領域の全部又は一部に配設されるとともに、前記ゲート絶縁膜と同様な材料よりなり、前記第2絶縁膜と接し、
前記第2ソース電極は、前記ドレイン電極と電気的に接続され、
前記第2ゲート電極は、前記ゲート電極と電気的に接続されることを特徴とする請求項1記載の半導体装置。 A second channel made of the same material as the channel;
A second source electrode connected to both ends of the second channel and made of a material different from the source electrode and the drain electrode; a second drain electrode;
A second gate insulating film made of a material similar to that of the first insulating film and disposed in contact with an intermediate portion of the second channel;
A second gate electrode disposed above or below the second channel via the second gate insulating film;
With
The second channel includes all or part of a region between the second gate insulating film and the second source electrode and a region between the second gate insulating film and the second drain electrode. And made of the same material as the gate insulating film, in contact with the second insulating film,
The second source electrode is electrically connected to the drain electrode;
The semiconductor device according to claim 1, wherein the second gate electrode is electrically connected to the gate electrode.
前記チャネルの両端部にソース電極、ドレイン電極を形成する工程と、
前記チャネル上であって中央部分を除く前記ソース電極と前記ドレイン電極の近傍に第1絶縁膜を形成する工程と、
前記チャネル上であって中央部分にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a channel on the substrate;
Forming a source electrode and a drain electrode at both ends of the channel;
Forming a first insulating film on the channel and in the vicinity of the source electrode and the drain electrode excluding a central portion;
Forming a gate insulating film on a central portion of the channel;
Forming a gate electrode on the gate insulating film;
A method for manufacturing a semiconductor device, comprising:
前記チャネルの両端部にソース電極、ドレイン電極を形成する工程と、
前記チャネル上であって中央部分にゲート絶縁膜を形成する工程と、
前記チャネル上であって前記ゲート絶縁膜と前記ソース電極の間の領域、及び、前記ゲート絶縁膜と前記ドレイン電極の間の領域に第1絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a channel on the substrate;
Forming a source electrode and a drain electrode at both ends of the channel;
Forming a gate insulating film on a central portion of the channel;
Forming a first insulating film on the channel and in a region between the gate insulating film and the source electrode and a region between the gate insulating film and the drain electrode;
Forming a gate electrode on the gate insulating film;
A method for manufacturing a semiconductor device, comprising:
前記基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、
前記チャネル上であって前記ソース電極と前記ドレイン電極の間の領域に第1絶縁膜を形成する工程と、
前記チャネル上の中央部分の前記第1絶縁膜を選択的に除去する工程と、
前記チャネル上の中央部分にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a source electrode and a drain electrode on a substrate;
Forming a channel connected to the source electrode and the drain electrode in a region on the substrate and between the source electrode and the drain electrode;
Forming a first insulating film on the channel and in a region between the source electrode and the drain electrode;
Selectively removing the first insulating film in a central portion on the channel;
Forming a gate insulating film in a central portion on the channel;
Forming a gate electrode on the gate insulating film;
A method for manufacturing a semiconductor device, comprising:
前記基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、
前記チャネル上であって前記ソース電極と前記ドレイン電極の間の領域にゲート絶縁膜を形成する工程と、
前記ソース電極、前記ドレイン電極の近傍の前記ゲート絶縁膜を選択的に除去する工程と、
前記チャネル上の前記ソース電極、前記ドレイン電極の近傍に第1絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a source electrode and a drain electrode on a substrate;
Forming a channel connected to the source electrode and the drain electrode in a region on the substrate and between the source electrode and the drain electrode;
Forming a gate insulating film on the channel and in a region between the source electrode and the drain electrode;
Selectively removing the gate insulating film in the vicinity of the source electrode and the drain electrode;
Forming a first insulating film in the vicinity of the source electrode and the drain electrode on the channel;
Forming a gate electrode on the gate insulating film;
A method for manufacturing a semiconductor device, comprising:
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を含む基板上であって前記ソース電極と前記ドレイン電極の間の領域に前記ソース電極と前記ドレイン電極と接続されるチャネルを形成する工程と、
前記チャネル上に第1絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a source electrode, a drain electrode, and a gate electrode on a substrate;
Forming a gate insulating film covering the gate electrode;
Forming a channel connected to the source electrode and the drain electrode in a region between the source electrode and the drain electrode on the substrate including the gate insulating film;
Forming a first insulating film on the channel;
A method for manufacturing a semiconductor device, comprising:
前記第1チャネルの両端部に第1ソース電極、第1ドレイン電極を形成する工程と、
前記第2チャネルの両端部に第2ソース電極、第2ドレイン電極を形成する工程と、
前記第1チャネル上であって中央部分を除く前記第1ソース電極と前記第1ドレイン電極の近傍に第1絶縁膜を形成すると同時に前記第2チャネル上であって中央部分に第2ゲート絶縁膜を形成する工程と、
前記第1チャネル上であって中央部分に第1ゲート絶縁膜を形成すると同時に前記第2チャネル上であって中央部分を除く前記第2ソース電極と前記第2ドレイン電極の近傍に第2絶縁膜を形成する工程と、
前記第1ゲート絶縁膜上に第1ゲート電極を形成する工程と、
前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first channel and a second channel on a substrate;
Forming a first source electrode and a first drain electrode at both ends of the first channel;
Forming a second source electrode and a second drain electrode at both ends of the second channel;
A first insulating film is formed on the first channel and in the vicinity of the first source electrode and the first drain electrode excluding the central portion, and at the same time, a second gate insulating film is formed on the second channel and in the central portion. Forming a step;
A first gate insulating film is formed on the first channel and in a central portion, and at the same time, a second insulating film is formed on the second channel and in the vicinity of the second source electrode and the second drain electrode excluding the central portion. Forming a step;
Forming a first gate electrode on the first gate insulating film;
Forming a second gate electrode on the second gate insulating film;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006313283A JP5168888B2 (en) | 2006-11-20 | 2006-11-20 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006313283A JP5168888B2 (en) | 2006-11-20 | 2006-11-20 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008130761A true JP2008130761A (en) | 2008-06-05 |
JP5168888B2 JP5168888B2 (en) | 2013-03-27 |
Family
ID=39556306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006313283A Expired - Fee Related JP5168888B2 (en) | 2006-11-20 | 2006-11-20 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5168888B2 (en) |
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JP7381899B2 (en) | 2019-11-27 | 2023-11-16 | 澁谷工業株式会社 | ultrasonic homogenizer |
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-
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- 2006-11-20 JP JP2006313283A patent/JP5168888B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP5168888B2 (en) | 2013-03-27 |
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