JP2008009392A - 表示装置及び表示装置の駆動方法、並びに電子機器 - Google Patents

Abstract

【課題】時間階調方式表示で発生する擬似輪郭の低減を課題とする。
【解決手段】１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割し、（ｓ＋１）番目（１≦ｓ≦ｍ−１）のサブ画素の面積は、ｓ番目のサブ画素の面積の２倍である。また、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、（ｐ＋１）番目（１≦ｐ≦ｎ−１）のサブフレームの点灯期間の長さは、ｐ番目のサブフレームの点灯期間の長さの２^ｍ倍である。さらに、ｎ個のサブフレームのうち少なくとも１個のサブフレームを、当該サブフレームよりも短い点灯期間を有する複数のサブフレームに分割して、ｎ個のサブフレームをｔ個（ｔ＞ｎ）のサブフレームにする。そして、ｔ個のサブフレームの内少なくとも１個のサブフレームにおいて、ｍ個のサブ画素が点灯状態にあるサブフレームの点灯期間を順次足し合わせることにより階調を表現する。
【選択図】図１

Description

本発明は表示装置及びその駆動方法、特に面積階調方式を適用した表示装置及びその駆動方法に関する。

近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。

このような表示装置の発光階調を制御する駆動方法として、デジタル階調方式とアナログ階調方式とがある。デジタル階調方式はデジタル制御で発光素子をオン・オフさせ、階調を表現している。一方、アナログ階調方式には、発光素子の輝度をアナログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。

デジタル階調方式の場合、発光・非発光の２状態しかないため、このままでは、２階調しか表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている。多階調化のための手法としては、面積階調方式や時間階調方式を用いられることが多い。

面積階調方式とは、点灯している部分の面積を制御して、階調を表現する方法である。つまり、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の個数や面積を制御して、階調を表現している（例えば、特許文献１、特許文献２参照）。面積階調方式の欠点としては、サブ画素の個数を多くすることができないため、高解像度化や多階調化が難しいことが挙げられる。

また、時間階調方式とは、発光している期間の長さや、発光した回数を制御して、階調を表現する方法である。つまり、１フレームを複数のサブフレームに分割し、各サブフレームに、発光回数や発光時間などの重み付けを行い、重み付けの総量（発光回数の総和や、発光時間の総和）を階調ごとに差を付けることによって、階調を表現している。このような時間階調方式を用いると、擬似輪郭（または偽輪郭）などと呼ばれる表示不良を起こすことが知られており、その対策が検討されている（例えば、特許文献３〜特許文献９参照）。

しかしながら、さまざまな擬似輪郭を低減する方法が提案されているが、擬似輪郭低減の効果はまだ十分に得られていない。

例えば、特許文献４における図１を参照する。そして、画素Ａでは階調１２７を表現し、その隣の画素Ｂでは、階調１２８を表現するとする。その場合の、各サブフレームにおける点灯・非点灯の状態を、図８０に示す。

ここで、図８０の見方を説明する。図８０は、１フレームでの画素の点灯・非点灯の状態を示す図である。図８０の横方向は時間を示し、縦方向は画素の位置を示している。そして、図８０に示された四角形の横方向の長さが、各サブフレームの点灯期間の長さの比を示している。また、図８０に描かれたそれぞれの四角形の面積が、各サブフレームでの画素の明るさを示している。

例えば、視線が動かずに、ずっと画素Ａのみ、もしくは、画素Ｂのみを見ていた場合を図８０（Ａ）に示す。この場合、擬似輪郭は生じない。なぜなら、視線が通っていった場所の明るさについて、和を取ったもので、目が明るさを感じる。よって、画素Ａでは、階調が１２７（＝１＋２＋４＋８＋１６＋３２＋３２＋３２）であると感じ、画素Ｂでは、階調が１２８（＝３２＋３２＋３２＋３２）であると感じる。すなわち、正しい階調を目が感じていることになる。

一方、視線が、画素Ａから画素Ｂへ、もしくは、画素Ｂから画素Ａに移ったとする。その場合を図８０（Ｂ）に示す。この場合、視線の動き方によって、あるときは、階調が９６（＝３２＋３２＋３２）と感じ、あるときは、階調が１５９（＝１＋２＋４＋８＋１６＋３２＋３２＋３２＋３２）と感じてしまう。本来は、階調が１２７と１２８に見えるべきであるのに、階調が９６や１５９に見えてしまい、擬似輪郭が発生してしまう。

図８０では、８ビット階調（２５６階調）の場合について示した。次に、図８１では、６ビット階調（６４階調）の場合を示す。ここでも同様に、視線の動き方によって、あるときは、階調が１６（＝１６）と感じ、あるときは、階調が４７（＝１＋２＋４＋８＋１６＋１６）と感じてしまう。本来は、階調が３１と３２に見えるべきであるのに、階調が１６や４７に見えてしまい、擬似輪郭が発生してしまう。
特開平１１−７３１５８号公報 特開２００１−１２５５２６号公報 特許第２９０３９８４号公報 特許第３０７５３３５号公報 特許第２６３９３１１号公報 特許第３３２２８０９号公報 特開平１０−３０７５６１号公報 特許第３５８５３６９号公報 特許第３４８９８８４号公報

このように、従来の面積階調方式だけでは、高解像度化や多階調化が難しく、従来の時間階調方式だけでは、擬似輪郭が発生してしまい、画質の劣化を抑えることが十分ではなかった。

本発明はこのような問題点に鑑み、多階調表示が可能であると同時に、少ないサブフレーム数で構成され、擬似輪郭を低減できる表示装置及び表示装置の駆動方法を提供することを目的とする。

本発明は、発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む画素を複数有する表示装置の駆動方法であって、前記ｍ個のサブ画素において、（ｓ＋１）番目（１≦ｓ≦ｍ−１）のサブ画素の面積は、ｓ番目のサブ画素の面積の２倍であり、前記ｍ個のサブ画素の点灯期間において、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、前記ｎ個のサブフレームにおいて、（ｐ＋１）番目（１≦ｐ≦ｎ−１）のサブフレームの点灯期間の長さは、ｐ番目のサブフレームの点灯期間の長さの２^ｍ倍であり、前記ｎ個のサブフレームのうち少なくとも１個のサブフレームを、当該サブフレームよりも短い点灯期間を有する複数のサブフレームに分割して、前記ｎ個のサブフレームを、ｔ個（ｔ＞ｎ）のサブフレームとし、前記ｔ個のサブフレームのうち少なくとも１個のサブフレームにおいて、前記ｍ個のサブ画素が点灯状態にあるサブフレームの点灯期間を順次足し合わせることにより、前記画素の階調を表現することを特徴とする表示装置の駆動方法である。

なお、本発明の駆動方法において、ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームを、当該サブフレームよりも短い点灯期間を有する複数のサブフレームに分割してもよい。

なお、本発明の駆動方法において、ｎ個のサブフレームのうち少なくとも１個のサブフレームを、互いに等しい点灯期間を有する複数のサブフレームに分割してもよい。

なお、本発明の駆動方法において、サブフレームが、点灯期間の昇順もしくは降順に配置されてもよい。

なお、本発明の駆動方法において、低階調領域については、輝度を階調に対して線形に変化させ、前記低階調領域以外の階調領域については、輝度を階調に対して非線形に変化させてもよい。

本発明は、前記本発明の駆動方法を行う表示装置であって、ｍ個のサブ画素はそれぞれ、発光素子と、信号線と、走査線と、第１の電源線と、第２の電源線と、選択トランジスタと、駆動トランジスタとを有し、選択トランジスタは、第１の電極が信号線と電気的に接続され、第２の電極が駆動トランジスタのゲート電極と電気的に接続され、駆動トランジスタは、第１の電極が第１の電源線と電気的に接続され、発光素子は、第１の電極が駆動トランジスタの第２の電極と電気的に接続され、第２の電極が第２の電源線に接続されることを特徴とする表示装置である。

なお、本発明の表示装置において、ｍ個のサブ画素で、信号線、もしくは走査線、もしくは第１の電源線が共有されていてもよい。

なお、本発明の表示装置において、画素が有する信号線の本数が２本以上ｍ本以下であり、ｍ個のサブ画素のいずれか一のサブ画素が有する選択トランジスタが、他のサブ画素が有する選択トランジスタと異なる信号線と電気的に接続されてもよい。

なお、本発明の表示装置において、画素が有する走査線の本数が２本以上であり、ｍ個のサブ画素のいずれか一のサブ画素が有する選択トランジスタが、他のサブ画素が有する選択トランジスタと異なる走査線と電気的に接続されてもよい。

なお、本発明の表示装置において、画素が有する第１の電源線の本数が２本以上ｍ本以下であり、ｍ個のサブ画素のいずれか一のサブ画素が有する駆動トランジスタが、他のサブ画素が有する駆動トランジスタと異なる第１の電源線と電気的に接続されてもよい。

なお、サブフレームの分割とは、サブフレームの有する点灯期間の長さを分けることを言う。

なお、本発明では、サブフレームにおける点灯期間（または、ある時間における点灯回数）を順次足し合わせていくことにより、階調を表現する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにする。そのため、小さい階調を表現する場合に点灯しているサブフレームは、それよりも大きい階調を表現する場合においても点灯していることになる。このような階調方式を、本明細書中では、重ね合わせ時間階調方式と呼ぶことにする。

なお、本発明において、ある階調を表現する場合に、あるサブフレームであるサブ画素が点灯した場合、それよりも大きい階調を表現する場合にも同じサブフレームで同じサブ画素が点灯する駆動方法を用いてもよい。

なお、本発明においては、１画素とは、１つの色要素を示すものとする。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との３画素から構成されるものとする。なお、色要素は、３色に限定されず、それ以上の数を用いてもよいし、ＲＧＢ以外の色を用いてもよい。例えば、白色（Ｗ）を加えてＲＧＢＷとしてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンダなど１色以上を追加したものでもよい。また、例えば、ＲＧＢの中の少なくとも１色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、波長が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減することができる。なお、１つの色要素について、複数の領域を用いて明るさを制御してもよい。この場合は、１つの色要素を１画素とし、その明るさを制御する各領域をサブ画素とする。よって、例えば、面積階調方式を行う場合、１つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する各領域をサブ画素とする。よって、その場合は、１つの色要素は、複数のサブ画素で構成されることとなる。また、その場合、サブ画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、１つの色要素につき複数ある、明るさを制御する領域において、つまり、１つの色要素を構成する複数のサブ画素において、各々に供給する信号をわずかに異ならせるようにして、視野角を広げるようにしてもよい。

なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば３色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、３つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。

なお、トランジスタはその構造上、ソースとドレインの区別が困難である。さらに、回路の動作によっては、電位の高低が入れ替わる場合もある。従って、本明細書中では、ソースとドレインは特に特定せず、第１の電極、第２の電極と記述する。例えば、第１の電極がソースである場合には、第２の電極とはドレインを指し、逆に第１の電極がドレインである場合には、第２の電極とはソースを指すものとする。

なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることができる。よって、適用可能なトランジスタの種類に限定はない。従って、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することができる。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透光性基板上に製造できたり、トランジスタで光を透過させたりすることができる。また、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することができる。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成することができる。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することができる。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成することができる。また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することができる。これらにより、室温で製造することや、真空度の低い状態で製造することや、大型基板で製造することができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板などに配置することができる。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成することや、消費電力の小さいトランジスタを形成することや、壊れにくい装置にすることや、耐熱性を持たせたりすることができる。

なお、本発明において、接続されているとは、電気的に接続されていることと同義である。従って、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよい。

なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（ＶＳＳ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（ＶＤＤなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため、スイッチとして、機能しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型のどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることもできる。

なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。

なお、本発明において、半導体装置とは、半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基板（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいてもよい。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など））を含んでいてもよい。

なお、本発明の表示装置は、様々な形態を用いたり、様々な表示素子を有することができる。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタル・マイクロミラー・デバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。

なお、本明細書中における発光素子とは、表示素子の中で、素子に流れる電流値によって発光輝度を制御することが可能な素子のことを指す。代表的には、ＥＬ素子を指す。ＥＬ素子以外にも、例えば、電子放出素子なども発光素子に含まれる。

なお、本明細書中では、表示素子として主に発光素子を有する場合を例に挙げて説明するが、本発明の内容において、表示素子は発光素子に限定されない。上記に示した、様々な表示素子を適用することができる。

本発明では、面積階調方式と時間階調方式を組み合わせることにより、多階調表示が可能となるとともに、擬似輪郭を低減することが可能となる。従って、表示品位が向上し、綺麗な画像をみることができるようになる。また、従来の時間階調方式よりもデューティー比（１フレームにおける点灯期間の割合）を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施形態では、本発明の駆動方法を６ビット表示（６４階調）の場合に適用した例について述べる。

本実施形態に係る駆動方法は、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の個数や面積を制御して階調を表現する面積階調方式と、１フレームを複数のサブフレームに分割し、各サブフレームに、発光回数や発光時間などの重み付けを行い、重み付けの総量を階調ごとに差を付けることによって階調を表現する時間階調方式を組み合わせた駆動方法である。つまり、１つの画素を、ｍ個（ｍはｍ≧２の整数）のサブ画素に分割し、ｍ個のサブ画素において、（ｓ＋１）番目の（１≦ｓ≦ｍ−１）サブ画素の面積は、ｓ番目のサブ画素の面積の２倍である、すなわち、ｓ番目のサブ画素の面積と（ｓ＋１）番目のサブ画素の面積の比は、１：２である。また、１フレームをｎ個のサブフレームに分割し、ｎ個のサブフレームにおいて、（ｐ＋１）番目（１≦ｐ≦ｎ−１）のサブフレームの点灯期間の長さは、ｐ番目のサブフレームの点灯期間の長さの２^ｍ倍である。すなわち、ｐ番目のサブフレームの点灯期間の長さと（ｐ＋１）番目のサブフレームの点灯期間の長さの比は、１：２^ｍである。さらに、ｎ個のサブフレームの中の少なくとも１個のサブフレームを、複数のサブフレームに分割して、ｎ個のサブフレームをｔ個（ｔ＞ｎ）のサブフレームとし、各サブ画素において、発光強度が等しくなるサブフレームに対して重ね合わせ時間階調方式を適用する。すなわち、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにする。そして、各サブフレームにおいてｍ個の各サブ画素の点灯のさせ方を制御することにより、階調を表現する。なお、本発明では、各サブ画素の面積と各サブフレームの点灯期間の積を、発光強度とする。

始めに、サブ画素及びサブフレームの分割の仕方について説明する。本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割し、さらに、３個のサブフレーム（ＳＦ１〜ＳＦ３）の中の１個のサブフレームを、２個のサブフレームに分割した場合を例に挙げて説明する。なお、この例は、ｍ＝２、ｎ＝３に対応する。

ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間を、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。

本実施形態では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中の１個のサブフレームを、さらに２個のサブフレームに分割する。例えば、２個のサブフレームに分割するサブフレームをＳＦ３とした場合、点灯期間１６を有するＳＦ３を、点灯期間８を有する２個のサブフレームＳＦ３１、ＳＦ３２に分割する。

これにより、１フレームは４個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３１＝８、ＳＦ３２＝８となる。

この場合の、各階調を表現するためのサブ画素及びサブフレームの選択方法の一例を図１に示す。なお、図１の見方として、各サブフレームにおいて○印（丸印）がついているサブ画素は点灯し、×印（バツ印）がついているサブ画素は非点灯であることを示している。

本発明では、各サブ画素の面積と各サブフレームの点灯期間の積を、発光強度とする。例えば、図１において、点灯期間１を有するＳＦ１では、面積１のサブ画素１（ＳＰ１）のみが点灯した場合の発光強度は１×１＝１となり、面積２のサブ画素２（ＳＰ２）のみが点灯した場合の発光強度は２×１＝２となる。同様に、点灯期間４を有するＳＦ２では、ＳＰ１のみが点灯した場合の発光強度は４となり、ＳＰ２のみが点灯した場合の発光強度は８となる。同様に、点灯期間８を有するＳＦ３１、ＳＦ３２では、ＳＰ１のみが点灯した場合の発光強度は８となり、ＳＰ２のみが点灯した場合の発光強度は１６となる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強度を用いて階調を表現する。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図１に示した例の場合、ＳＰ１は、ＳＦ３１とＳＦ３２での発光強度が８となるため、ＳＦ３１とＳＦ３２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調８以上の階調を表現する場合は常にＳＦ３１で点灯し、階調１６以上の階調を表現する場合は常にＳＦ３２で点灯する。同様に、ＳＰ２は、ＳＦ３１とＳＦ３２での発光強度が１６となるため、ＳＦ３１とＳＦ３２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ２は、階調３２以上の階調を表現する場合は常にＳＦ３１で点灯し、階調４８以上の階調を表現する場合は常にＳＦ３２で点灯する。

次に、各階調を表現するためのサブ画素及びサブフレームの選択方法について説明する。

例えば、図１に示したサブ画素及びサブフレームの選択方法において、階調１を表現する場合は、ＳＦ１でＳＰ１を点灯させる。また、階調２を表現する場合は、ＳＦ１でＳＰ２を点灯させる。また、階調３を表現する場合は、ＳＦ１でＳＰ１とＳＰ２を点灯させる。また、階調６を表現する場合は、ＳＦ１でＳＰ２を点灯させ、ＳＦ２でＳＰ１を点灯させる。また、階調３２を表現する場合は、ＳＦ３１でＳＰ１とＳＰ２を点灯させ、ＳＦ３２でＳＰ１を点灯させる。その他の階調についても同様に、各サブフレームで点灯させる各サブ画素を選択する。

以上のように、各サブフレームで点灯させるサブ画素を選択することにより、６ビット階調（６４階調）を表現することができる。

本発明の駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２に示す。

ここで、図２の見方を説明する。図２は、１フレームでの画素の点灯・非点灯の状態を示す図である。図２の横方向は時間を示し、縦方向は画素の位置を示している。そして、図２に示された四角形の縦方向の長さが、各サブ画素の面積比を示し、横方向の長さが、各サブフレームの点灯期間の長さの比を示している。また、図２に描かれたそれぞれの四角形の面積が、発光強度を示している。

例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２９（＝１＋４＋８＋８＋８）と感じ、あるときは、階調が３２（＝１６＋８＋８）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２９や３２に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、点灯期間の長さは、全体の階調数（ビット数）や全体のサブフレーム数などにより、適宜変わるものである。よって、点灯期間の長さが同じであっても、全体の階調数（ビット数）や全体のサブフレーム数が変われば、実際に点灯している期間の長さ（例えば、何μｓであるか）については、変わる可能性がある。

なお、点灯期間は、ずっと点灯し続ける場合に用いるものであり、点灯回数は、ある時間内において、点滅し続ける場合に用いるものである。点灯回数を用いる代表的なディスプレイは、プラズマディスプレイである。点灯期間を用いる代表的なディスプレイは、有機ＥＬディスプレイである。

なお、図１に示した例では、ＳＦ３を２個のサブフレームに分割したが、ＳＦ３を３個以上のサブフレームに分割してもよい。例えば、図１において、ＳＦ３を４個のサブフレームに分割した場合のサブ画素及びサブフレームの選択方法を、図３に示す。

図３に示した例では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中で、点灯期間１６を有するＳＦ３を、点灯期間４を有する４個のサブフレームＳＦ３１、ＳＦ３２、ＳＦ３３、ＳＦ３４に分割する。

これにより、１フレームは６個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３１＝４、ＳＦ３２＝４、ＳＦ３３＝４、ＳＦ３４＝４となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図３に示した例の場合、ＳＰ１は、ＳＦ２、ＳＦ３１〜ＳＦ３４での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２とＳＦ３１〜ＳＦ３３に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調４以上の階調を表現する場合は常にＳＦ２で点灯し、階調８以上の階調を表現する場合は常にＳＦ３１で点灯し、階調１２以上の階調を表現する場合は常にＳＦ３２で点灯し、階調１６以上の階調を表現する場合は常にＳＦ３３で点灯する。同様に、ＳＰ２は、ＳＦ２、ＳＦ３１〜ＳＦ３４での発光強度が８となるため、ＳＦ２とＳＦ３１〜ＳＦ３４に重ね合わせ時間階調方式を適用する。

なお、図３で示したように、各サブ画素において、発光強度が等しくなるサブフレームに対して重ね合わせ時間階調方式を適用する場合、該当するサブフレームのうち、少なくとも１個のサブフレームに対して重ね合わせ時間階調方式を適用すればよい。従って、該当するサブフレームの中の複数のサブフレームに重ね合わせ時間階調方式を適用してもよいし、該当する全てのサブフレームに重ね合わせ時間階調方式を適用してもよい。

なお、図３に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図３に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図４に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２１（＝１＋４＋８＋４＋４）と感じ、あるときは、階調が２８（＝８＋８＋４＋４＋４）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２１や２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、図３に示した例のように、ＳＦ３の分割数を多くすると、最長の点灯期間を有するサブフレームの個数が多くなり、消去動作を行う必要のないサブフレームの個数が多くなる。これにより、消去動作を行うために消費される電力を低減させることができる。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、図１や図３に示した例では、ＳＦ３を、同じ点灯期間を有する複数のサブフレームに分割したが、これに限定されない。ＳＦ３を、それぞれ異なる点灯期間を有する複数のサブフレームに分割してもよい。例えば、図１において、ＳＦ３を、それぞれ異なる点灯期間を有する２個のサブフレームに分割した場合のサブ画素及びサブフレームの選択方法を、図５に示す。

図５に示した例では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中で、点灯期間１６を有するＳＦ３を、点灯期間４を有するサブフレームＳＦ３１と点灯期間１２を有するサブフレームＳＦ３２に分割する。

これにより、１フレームは４個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３１＝４、ＳＦ３２＝１２となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図５に示した例の場合、ＳＰ１は、ＳＦ２とＳＦ３１での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調４以上の階調を表現する場合は常にＳＦ２で点灯する。同様に、ＳＰ２は、ＳＦ２とＳＦ３１での発光強度が８となるため、これらのサブフレームのうち、ＳＦ２に重ね合わせ時間階調方式を適用する。

図５に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図５に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図６に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２５（＝１＋４＋８＋１２）と感じ、あるときは、階調が２８（＝８＋８＋１２）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２５や２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、図１において、ＳＦ３を、それぞれ異なる点灯期間を有する３個のサブフレームに分割した場合のサブ画素及びサブフレームの選択方法を、図７、図９に示す。

図７に示した例では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中で、点灯期間１６を有するＳＦ３を、点灯期間４を有するサブフレームＳＦ３１、ＳＦ３２と点灯期間８を有するサブフレームＳＦ３３に分割する。

これにより、１フレームは５個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３１＝４、ＳＦ３２＝４、ＳＦ３３＝８となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図７に示した例の場合、ＳＰ１は、ＳＦ２、ＳＦ３１、ＳＦ３２での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２とＳＦ３１に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調４以上の階調を表現する場合は常にＳＦ２で点灯し、階調８以上の階調を表現する場合は常にＳＦ３１で点灯する。同様に、ＳＰ２は、ＳＦ２、ＳＦ３１、ＳＦ３２での発光強度が８となるため、ＳＦ２、ＳＦ３１、ＳＦ３２に重ね合わせ時間階調方式を適用する。

図７に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図７に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図８に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２０（＝８＋８＋４）と感じ、あるときは、階調が２９（＝１＋４＋８＋８＋８）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２０や２９に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

図９に示した例では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中で、点灯期間１６を有するＳＦ３を、点灯期間４を有するサブフレームＳＦ３１と点灯期間６を有するサブフレームＳＦ３２、ＳＦ３３に分割する。

これにより、１フレームは５個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３１＝４、ＳＦ３２＝６、ＳＦ３３＝６となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図９に示した例の場合、ＳＰ１は、ＳＦ２、ＳＦ３１での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２に重ね合わせ時間階調方式を適用する。また、ＳＦ３２、ＳＦ３３での発光強度が６となるため、ＳＦ３２、ＳＦ３３に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調４以上の階調を表現する場合は常にＳＦ２で点灯し、階調１２以上の階調を表現する場合は常にＳＦ３２で点灯し、階調１８以上の階調を表現する場合は常にＳＦ３３で点灯する。同様に、ＳＰ２は、ＳＦ２、ＳＦ３１での発光強度が８となるため、これらのサブフレームのうち、ＳＦ２に重ね合わせ時間階調方式を適用する。また、ＳＦ３２、ＳＦ３３での発光強度が１２となるため、ＳＦ３２、ＳＦ３３に重ね合わせ時間階調方式を適用する。

図９に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図９に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１０に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２５（＝１＋４＋８＋６＋６）と感じ、あるときは、階調が２８（＝８＋８＋６＋６）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２５や２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、図９に示した例では、ＳＦ１〜ＳＦ３の中の１個のサブフレーム（ＳＦ３）を、さらに複数のサブフレームに分割したが、複数のサブフレームに分割するサブフレームの個数は、これに限定されない。ＳＦ１〜ＳＦ３の中の複数のサブフレームを、それぞれ複数のサブフレームに分割してもよい。

例えば、図１において、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレーム（ＳＦ１〜ＳＦ３）の中の２個のサブフレームを、さらに複数のサブフレームに分割した場合の例を図１１、図１３に示す。なお、図１１、図１３に示した例では、複数のサブフレームに分割するサブフレームをＳＦ２、ＳＦ３としている。

図１１に示した例は、ＳＦ２、ＳＦ３を、それぞれ２個のサブフレームに分割する場合を示している。例えば、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳＦ２１、ＳＦ２２に分割する。また、点灯期間１６を有するＳＦ３を、点灯期間８を有する２個のサブフレームＳＦ３１、ＳＦ３２に分割する。

これにより、１フレームは５個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２１＝２、ＳＦ２２＝２、ＳＦ３１＝８、ＳＦ３２＝８となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図１１に示した例の場合、ＳＰ１は、ＳＦ２１、ＳＦ２２での発光強度が２となるため、ＳＦ２１、ＳＦ２２に重ね合わせ時間階調方式を適用する。また、ＳＦ３１、ＳＦ３２での発光強度が８となるため、これらのサブフレームのうち、ＳＦ３２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調２以上の階調を表現する場合は常にＳＦ２１で点灯し、階調４以上の階調を表現する場合は常にＳＦ２２で点灯し、階調１６以上の階調を表現する場合は常にＳＦ３１で点灯する。同様に、ＳＰ２は、ＳＦ２１、ＳＦ２２での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２１に重ね合わせ時間階調方式を適用する。また、ＳＦ３１、ＳＦ３２での発光強度が１６となるため、ＳＦ３１、ＳＦ３２に重ね合わせ時間階調方式を適用する。

図１１に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１１に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１２に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１９（＝１＋２＋４＋４＋８）と感じ、あるときは、階調が２８（＝４＋１６＋８）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が１９や２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

図１３に示した例は、ＳＦ２を２個のサブフレームに分割し、ＳＦ３を４個のサブフレームに分割する場合を示している。例えば、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳＦ２１、ＳＦ２２に分割する。また、点灯期間１６を有するＳＦ３を、点灯期間４を有する４個のサブフレームＳＦ３１、ＳＦ３２、ＳＦ３３、ＳＦ３４に分割する。

これにより、１フレームは７個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２１＝２、ＳＦ２２＝２、ＳＦ３１＝４、ＳＦ３２＝４、ＳＦ３３＝４、ＳＦ３４＝４となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図１３に示した例の場合、ＳＰ１は、ＳＦ２１、ＳＦ２２での発光強度が２となるため、ＳＦ２１、ＳＦ２２に重ね合わせ時間階調方式を適用する。また、ＳＦ３１〜ＳＦ３４での発光強度が４となるため、ＳＦ３１〜ＳＦ３４に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調２以上の階調を表現する場合は常にＳＦ２１で点灯し、階調４以上の階調を表現する場合は常にＳＦ２２で点灯し、階調８以上の階調を表現する場合は常にＳＦ３１で点灯し、階調１２以上の階調を表現する場合は常にＳＦ３２で点灯し、階調１６以上の階調を表現する場合は常にＳＦ３３で点灯し、階調２０以上の階調を表現する場合は常にＳＦ３４で点灯する。同様に、ＳＰ２は、ＳＦ２１、ＳＦ２２での発光強度が４となるため、これらのサブフレームのうち、ＳＦ２１に重ね合わせ時間階調方式を適用する。また、ＳＦ３１〜ＳＦ３４での発光強度が８となるため、ＳＦ３１〜ＳＦ３４に重ね合わせ時間階調方式を適用する。

図１３に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１３に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１４に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１９（＝１＋２＋４＋４＋４＋４）と感じ、あるときは、階調が２４（＝４＋８＋４＋４＋４）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が１９や２４に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、これまでに示した例では、複数のサブフレームに分割するサブフレームとして、ＳＦ３を必ず含むように選んだが、複数のサブフレームに分割するサブフレームの選び方は、これに限定されない。複数のサブフレームに分割するサブフレームとして、ＳＦ１及びＳＦ２の中から選んでもよい。

なお、本実施形態において、複数のサブフレームに分割するサブフレームとして、ｎ個のサブフレームの中の最長の点灯期間を有するサブフレームを含むように選ぶのが望ましい。なぜなら、最長の点灯期間を有するサブフレームを分割することにより、擬似輪郭をより低減させることができるからである。また、最長の点灯期間を有するサブフレームを分割することにより、分割後において最長の点灯期間を有するサブフレームの個数が多くなり、消去動作を行う必要のないサブフレームの個数が多くなることにより、消去動作を行うために消費される電力を低減させることができるからである。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、サブフレームを複数に分割することにより、同じ階調を表現するためのサブ画素及びサブフレームの選択方法が増える。従って、サブ画素及びサブフレームの選択方法は、これまでに示した例に限定されない。例えば、図１において、階調３１及び階調３２を表現するためのサブ画素及びサブフレームの選択方法を変えた場合の例を、図１５に示す。

図１及び図１５に示したそれぞれのサブ画素及びサブフレームの選択方法で異なる箇所について説明する。まず、階調３１を表現する場合、図１に示した例では、ＳＦ３１とＳＦ３２でＳＰ１を点灯させるが、図１５に示した例では、ＳＦ３１とＳＦ３２でＳＰ１を点灯させずに、ＳＦ３１でＳＰ２を点灯させる。次に、階調３２を表現する場合、図１に示した例では、ＳＦ３１でＳＰ１を点灯させるが、図１５に示した例では、ＳＦ３１でＳＰ１を点灯させずに、ＳＦ２でＳＰ２を点灯させる。

なお、図１に示した例では、ＳＰ１、ＳＰ２ともに、ＳＦ３１とＳＦ３２に重ね合わせ時間階調方式を適用していたが、図１５に示した例では、ＳＰ２のＳＦ３１とＳＦ３２に重ね合わせ時間階調方式を適用する。

図１５に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１５に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１６に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が３７（＝１＋４＋８＋１６＋８）と感じ、あるときは、階調が４０（＝８＋１６＋１６）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が３７や４０のように見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、サブ画素及びサブフレームの選択方法を変える階調は、階調３１と階調３２に限定されない。他の階調に対して、サブ画素及びサブフレームの選択方法を変えてもよい。なお、階調３１と階調３２のように、擬似輪郭が特に出やすい階調に対して、選択的に各サブフレームにおけるサブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることができる。

なお、本実施形態では、各サブフレームを点灯期間の昇順に配置したが、サブフレームの配置の順序は、これに限定されない。例えば、図１において、サブフレームの配置の順序を変えた場合の例を、図１７に示す。

図１７に示した例では、図１において、点灯期間４を有するＳＦ２と点灯期間８を有するＳＦ３２の配置を入れ換えている。

図１７に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１７に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１８に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２８（＝８＋８＋８＋４）と感じ、あるときは、階調が３３（＝１＋８＋８＋１６）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２８や３３に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

このように、各サブフレームの配置の順序を変えることにより、目が誤魔化され、視線が動いたときの階調のずれを従来の駆動方法よりも小さくすることができる。よって、従来の駆動方法よりも擬似輪郭を低減させることができる。

なお、図１７に示した例では、ＳＦ２とＳＦ３２の配置を入れ換えたが、配置を入れ換えるサブフレームは、これらに限定されない。任意の複数のサブフレームを選択し、配置を入れ換えてもよい。なお、配置を入れ換えるサブフレームとして、点灯期間が最長となるサブフレームを選択するのが望ましい。なぜならば、点灯期間が最長となるサブフレームの配置を入れ換えることによって、目が誤魔化され、視線が動いたときの階調のずれを従来の駆動方法よりも小さくすることができ、従来の駆動方法よりも擬似輪郭を低減させることができるためである。

なお、サブフレームの配置の順序として、点灯期間の昇順もしくは降順に配置するのがより望ましい。なぜならば、点灯期間の昇順もしくは降順に配置した方が、従来の駆動方法よりも階調のずれをより小さくすることができ、従来の駆動方法よりも擬似輪郭をより低減させることができるためである。

なお、本実施形態では、各サブ画素の面積比を１：２としていたが、これに限定されない。例えば、１：４に分割してもよいし、１：８に分割してもよい。

例えば、各サブ画素の面積比を１：１とすると、同じサブフレームでどちらのサブ画素を発光させても発光強度は等しくなる。従って、同じ階調を表現する際に、どちらのサブ画素を発光させるかを切り換えてもよい。これにより、特定のサブ画素のみ集中して発光することを防ぐことができ、焼き付きを防ぐことができる。

なお、ｍ個（ｍはｍ≧２の整数）のサブ画素において、（ｓ＋１）番目（１≦ｓ≦ｍ−１）のサブ画素の面積は、ｓ番目のサブ画素の面積の２倍である。すなわち、ｓ番目のサブ画素の面積と（ｓ＋１）番目のサブ画素の面積の比は、１：２である。また、ｎ個（ｎはｎ≧２の整数）のサブフレームにおいて、（ｐ＋１）番目（１≦ｐ≦ｎ−１）のサブフレームの点灯期間の長さは、ｐ番目のサブフレームの点灯期間の長さの２^ｍ倍である。すなわち、ｐ番目のサブフレームの点灯期間の長さと（ｐ＋１）番目のサブフレームの点灯期間の長さの比は、１：２^ｍである。これにより、より少ないサブ画素数及びより少ないサブフレーム数で、より多くの階調を表現することが可能となる。また、この方法で表現できる階調は、階調の変化率が一定となるため、よりなめらかな階調表示が可能となり、画質を向上させることができる。

なお、本実施形態では、サブ画素の個数は２個としていたが、これに限定されない。

例えば、１つの画素を、各サブ画素の面積比が１：２：４となるように、３個のサブ画素（ＳＰ１、ＳＰ２、ＳＰ３）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：８となるように、２個のサブフレーム（ＳＦ１、ＳＦ２）に分割し、さらに、２個のサブフレーム（ＳＦ１、ＳＦ２）の中の１個のサブフレームを、２個のサブフレームに分割した場合を例に挙げて説明する。この場合のサブ画素及びサブフレームの選択方法を、図１９に示す。なお、この例は、ｍ＝３、ｎ＝２に対応する。

ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４、各サブフレームの点灯期間を、ＳＦ１＝１、ＳＦ２＝８とする。

図１９では、点灯期間の比率が１：８となるように、２個に分割されたサブフレーム（ＳＦ１、ＳＦ２）の中の１個のサブフレームを、さらに２個のサブフレームに分割する。例えば、２個のサブフレームに分割するサブフレームをＳＦ２とした場合、点灯期間８を有するＳＦ２を、点灯期間４を有する２個のサブフレームＳＦ２１、ＳＦ２２に分割する。

これにより、１フレームは３個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２１＝４、ＳＦ２２＝４となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図１９に示した例の場合、ＳＰ１は、ＳＦ２１とＳＦ２２での発光強度が４となるため、ＳＦ２１とＳＦ２２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調４以上の階調を表現する場合は常にＳＦ２１で点灯し、階調８以上の階調を表現する場合は常にＳＦ２２で点灯する。同様に、ＳＰ２は、ＳＦ２１とＳＦ２２での発光強度が８となるため、これらのサブフレームのうち、ＳＦ２１に重ね合わせ時間階調方式を適用する。同様に、ＳＰ３は、ＳＦ２１とＳＦ２２での発光強度が１６となるため、ＳＦ２１とＳＦ２２に重ね合わせ時間階調方式を適用する。

図１９に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図１９に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２０に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１９（＝１＋２＋８＋４＋４）と感じ、あるときは、階調が３６（＝１６＋８＋４＋８）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が１９や３６に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、図１９に示した例では、ＳＦ２を２個のサブフレームに分割したが、ＳＦ２を３個以上のサブフレームに分割してもよい。例えば、図１９において、ＳＦ２を４個のサブフレームに分割した場合のサブ画素及びサブフレームの選択方法を、図２１に示す。

図２１に示した例では、点灯期間の比率が１：８となるように、２個に分割されたサブフレーム（ＳＦ１、ＳＦ２）の中で、点灯期間８を有するＳＦ２を、点灯期間２を有する４個のサブフレームＳＦ２１、ＳＦ２２、ＳＦ２３、ＳＦ２４に分割する。

これにより、１フレームは５個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２１＝２、ＳＦ２２＝２、ＳＦ２３＝２、ＳＦ２４＝２となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図２１に示した例の場合、ＳＰ１は、ＳＦ２１〜ＳＦ２４での発光強度が２となるため、ＳＦ２１〜ＳＦ２４に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調２以上の階調を表現する場合は常にＳＦ２１で点灯し、階調４以上の階調を表現する場合は常にＳＦ２２で点灯し、階調６以上の階調を表現する場合は常にＳＦ２３で点灯し、階調８以上の階調を表現する場合は常にＳＦ２４で点灯する。同様に、ＳＰ２は、ＳＦ２１〜ＳＦ２４での発光強度が４となるため、ＳＦ２１〜ＳＦ２４に重ね合わせ時間階調方式を適用する。同様に、ＳＰ３は、ＳＦ２１〜ＳＦ２４での発光強度が８となるため、ＳＦ２１〜ＳＦ２４に重ね合わせ時間階調方式を適用する。

図２１に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図２１に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２２に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１７（＝１＋２＋４＋２＋４＋４）と感じ、あるときは、階調が２４（＝８＋４＋４＋２＋４＋２）と感じる。本来は、階調が３１と３２に見えるべきであるのに、階調が１７や２４に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、図２１に示した例のように、ＳＦ２の分割数を多くすると、最長の点灯期間を有するサブフレームの個数が多くなり、消去動作を行う必要のないサブフレームの個数が多くなる。これにより、消去動作を行うために消費される電力を低減させることができる。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、ある階調において、サブ画素及びサブフレームの選択方法を時間的に、または、場所的に変えてもよい。つまり、時刻によって、サブ画素及びサブフレームの選択方法を変えてもよいし、画素によって、サブ画素及びサブフレームの選択方法を変えてもよい。さらに、時刻によって変えて、かつ、画素によっても変えてもよい。

例えば、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、各サブフレームにおけるサブ画素の選択方法を変えてもよい。例えば、フレーム数が奇数番目のときは、図１に示したサブ画素及びサブフレームの選択方法で階調を表現し、フレーム数が偶数番目のときは、図１５に示したサブ画素及びサブフレームの選択方法で階調を表現してもよい。

このように、擬似輪郭が特に出やすい階調に対するサブ画素及びサブフレームの選択方法を、フレーム数が奇数番目のときと、偶数番目のときとで変えることにより、擬似輪郭を低減することができる。

また、ある階調を表現するとき、奇数行目の画素を表示するときと、偶数行目の画素を表示するときとで、サブ画素及びサブフレームの選択方法を変えてもよい。また、ある階調を表現するとき、奇数列目の画素を表示するときと、偶数列目の画素を表示するときとで、サブ画素及びサブフレームの選択方法を変えてもよい。

また、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、サブフレームの個数や点灯期間の比率を変えてもよい。例えば、フレーム数が奇数番目のときは、図１で示したサブ画素の選択方法で階調を表現し、フレーム数が偶数番目のときは、図３で示したサブ画素の選択方法で階調を表現してもよい。

また、ある階調を表現するとき、奇数行目の画素を表示するときと、偶数行目の画素を表示するときとで、サブフレームの個数や点灯期間の比率を変えてもよい。また、ある階調を表現するとき、奇数列目の画素を表示するときと、偶数列目の画素を表示するときとで、サブフレームの個数や点灯期間の比率を変えてもよい。

また、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、サブフレームの配置の順序を変えてもよい。例えば、フレーム数が奇数番目のときは、図１で示したサブ画素及びサブフレームの選択方法で階調を表現し、フレーム数が偶数番目のときは、図１７で示したサブ画素及びサブフレームの選択方法で階調を表現してもよい。

また、ある階調を表現するとき、奇数行目の画素を表示するときと、偶数行目の画素を表示するときとで、サブフレームの配置の順序を変えてもよい。また、ある階調を表現するとき、奇数列目の画素を表示するときと、偶数列目の画素を表示するときとで、サブフレームの配置と順序を変えてもよい。

このように、ある階調において、サブ画素及びサブフレームの選択方法やサブフレームの個数や点灯期間の比率、サブフレームの配置の順序を時間的に、または、場所的に変えることにより、より目を誤魔化して、階調のずれをより小さくすることができるため、従来の駆動方法よりも擬似輪郭を低減させることができる。

なお、本実施形態では、６ビット階調（６４階調）の場合を例に挙げたが、表示する階調数はこれに限定されない。例えば、本発明の駆動方法を用いて、８ビット階調（２５６階調）を表現することができる。この場合の例を図２３〜図２６に示す。なお、図２３は階調０〜６３、図２４は階調６４〜１２７、図２５は階調１２８〜１９１、図２６は階調１９２〜２５５におけるサブ画素の選択方法を示す。

図２３〜図２６では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：４：１６：６４となるように、４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割し、さらに、４個のサブフレーム（ＳＦ１〜ＳＦ４）の中の１個のサブフレームを、２個のサブフレームに分割している。なお、この例は、ｍ＝２、ｎ＝４に対応する。

ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間を、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６、ＳＦ４＝６４とする。

なお、図２３〜図２６では、２個のサブフレームに分割するサブフレームをＳＦ４とし、点灯期間６４を有するＳＦ４を、点灯期間３２を有する２個のサブフレームＳＦ４１、ＳＦ４２に分割している。

これにより、１フレームは５個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６、ＳＦ４１＝３２、ＳＦ４２＝３２となる。

なお、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図２３〜図２６に示した例の場合、ＳＰ１は、ＳＦ４１とＳＦ４２での発光強度が３２となるため、ＳＦ４１とＳＦ４２に重ね合わせ時間階調方式を適用する。つまり、ＳＰ１は、階調３２以上の階調を表現する場合は常にＳＦ４１で点灯し、階調６４以上の階調を表現する場合は常にＳＦ４２で点灯する。同様に、ＳＰ２は、ＳＦ４１とＳＦ４２での発光強度が６４となるため、ＳＦ４１とＳＦ４２に重ね合わせ時間階調方式を適用する。

以上のように、各サブフレームで点灯させるサブ画素を選択することにより、８ビット階調（２５６階調）を表現することができる。

図２３〜図２６に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図２３〜図２６に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調１２７を表示し、画素Ｂでは、階調１２８で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２７に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１０９（＝１＋４＋８＋３２＋３２＋３２）と感じ、あるときは、階調が１２８（＝６４＋３２＋３２）と感じる。本来は、階調が１２７と１２８に見えるべきであるのに、階調が１０９や１２８に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

このように、本実施形態の駆動方法を用いることにより、従来の駆動方法よりも擬似輪郭を低減させることができる。また、デューティー比を向上させることができるため、輝度を上げることができる。また、デューティー比の向上により、消費電力を削減できるとともに、発光素子の劣化を少なくすることができる。

なお、これまでに説明した、表示する階調数、サブフレームの点灯期間の比率及び分割の仕方、サブフレームの配置の順序、サブ画素の面積比と個数、階調によってサブ画素及びサブフレームの選択方法を変えるなどの内容を、互いに組み合わせて用いてもよい。

（実施の形態２）
実施の形態１では、階調が増えると、それに線形に比例して点灯期間が増えている場合について述べた。そこで本実施形態では、ガンマ補正を行った場合について説明する。

ガンマ補正とは、階調が増えると、非線形で点灯期間が増えていくようにしたものを指す。人間の目は、輝度が線形に比例して大きくなっても、比例して明るくなっているとは感じない。輝度が高くなるほど、明るさの差を感じにくくなっている。よって、人間の目で、明るさの差を感じるようにするためには、階調が増えていくに従って、点灯期間をより長くとる、つまり、ガンマ補正を行う必要がある。なお、階調をｘ、輝度をｙとすると、ガンマ補正における輝度と階調の関係は、以下の（数１）で表される。

ｙ ＝ Ａｘ^γ ・ ・ ・ （数１）

ただし、（１）式において、Ａは、輝度ｙを０≦ｙ≦１に規格化するための定数である。ここで、階調ｘの指数であるγがガンマ補正の程度を示すパラメータとなっている。

最も単純な方法は、実際に表示するビット数（階調数）よりも、多くのビット数（階調数）で表示できるようにしておく、というものである。例えば、６ビット階調（６４階調）で表示を行うとき、実際には、８ビット階調（２５６階調）を表示できるようにしておく。そして、実際に表示するときには、階調の輝度が非線形になるようにして、６ビット階調（６４階調）で表示する。これによりガンマ補正を実現できる。

一例として、６ビット階調（６４階調）を表示できるようにしておいて、ガンマ補正を行った５ビット階調（３２階調）を表示する場合のサブ画素及びサブフレームの選択方法を図２８に示す。

なお、本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割し、さらに、３個のサブフレーム（ＳＦ１〜ＳＦ３）の中の１個のサブフレームを、２個のサブフレームに分割した場合を例に挙げて説明する。具体例として、図１に示したサブ画素及びサブフレームの選択方法を用いた場合を例に挙げて説明する。

図２８は、全階調にわたってγ＝２．２となるようなガンマ補正を行って５ビット階調（３２階調）を表示する場合のサブ画素及びサブフレームの選択方法を示している。なお、γ＝２．２という値は人間の視覚特性を最もよく補うような値となっており、輝度が高くなっても、最も適切な明るさの差を感じることができるようになる。図２８では、ガンマ補正済みの５ビットでの階調が３までは、実際には６ビットの階調０のサブ画素及びサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットでの階調が４のときは、実際には６ビットの階調１で表示させ、ガンマ補正済みの５ビットでの階調が６のときは、実際には６ビットの階調２で表示させる。ここで、階調ｘと輝度ｙのグラフを図２９に示す。図２９（Ａ）は、全階調での階調ｘと輝度ｙの関係を示し、図２９（Ｂ）は、低階調領域での階調ｘと輝度ｙのグラフを示す。このように、ガンマ補正済みの５ビットでの階調と、６ビットでの階調との対応表を作成し、それに応じて、サブ画素及びサブフレームを選択し、階調を表示させればよい。これにより、γ＝２．２となるようなガンマ補正を実現することができる。

ただし、図２９（Ｂ）から分かるように、図２８の場合、階調０〜階調３や、階調４〜階調５、階調６〜階調７までは、同じ輝度で表示させることになる。なぜなら、６ビット表示では階調数が十分でないため、輝度の違いを表現できないからである。これを対策する方法として、次の２つが考えられる。

１つ目の方法は、表示できるビット数をさらに増やすことである。６ビットではなく、７ビット以上、好ましくは８ビット以上で表示できるようにする。その結果、低階調領域においてもなめらかな表示を行うことができる。

２つ目の方法は、低階調領域ではγ＝２．２の関係を満足しないが、輝度が線形で変化するようにして、なめらかに表示させる方法である。この場合のサブ画素及びサブフレームの選択方法を図３０に示す。図３０では、５ビットでの階調が１７までは、６ビットでの階調と同じである。しかし、ガンマ補正済みの５ビットでの階調が１８のときは、実際には６ビットの階調１９のサブ画素及びサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットでの階調が１９のときは、実際には６ビットの階調２１で表示させ、ガンマ補正済みの５ビットでの階調が２０のときは、実際には６ビットの階調２４で表示させる。ここで、階調ｘと輝度ｙのグラフを図３１に示す。図３１（Ａ）は、全階調での階調ｘと輝度ｙの関係を示し、図３１（Ｂ）は、低階調領域での階調ｘと輝度ｙのグラフを示す。低階調領域では、輝度が線形に変化している。このようなガンマ補正を行うことにより、低階調領域がよりなめらかに表示できるようになる。

つまり、低階調領域については、輝度を線形に比例するように変化させ、それ以外の階調領域については、輝度を非線形に変化させることにより、低階調領域がよりなめらかに表示できるようになる。

なお、ガンマ補正済みの５ビットでの階調と、６ビットでの階調との対応表は、適宜変更することが可能である。よって、対応表を変更することにより、ガンマ補正の程度（すなわち、γの値）を容易に変更することが可能である。よって、γ＝２．２に限定されない。

また、何ビット（例えばｐビット、ここでｐは整数）を表示できるようにしておいて、ガンマ補正済みで何ビット（例えばｑビット、ここでｑは整数）で表示するのかについても、これに限定されない。ガンマ補正済みで表示する場合、階調をなめらかに表現するためには、ビット数ｐをできるだけ大きくしておくことが望ましい。ただし、あまり大きくしすぎると、サブフレーム数が多くなってしまうなど、弊害も出てきてしまう。よって、ビット数ｑとビット数ｐとの関係は、ｑ＋２≦ｐ≦ｑ＋５、とすることが望ましい。これにより、階調をなめらかに表現しつつ、サブフレーム数も増えすぎない、ということを実現できる。

このように、本実施形態で述べた方法でガンマ補正を行うことにより、より高画質の映像を表示することができる。

なお、本実施形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせて実施することができる。

（実施の形態３）
実施の形態１では、各サブ画素において、発光強度が等しくなるサブフレームに対して、重ね合わせ時間階調方式を適用したが、各サブ画素において、重ね合わせ時間階調方式を適用するサブフレームは、これに限定されない。本実施形態では、各サブ画素において、全てのサブフレームに対して、重ね合わせ時間階調方式を適用した場合について説明する。

本実施形態では、１つの画素を、各サブ画素の面積が全て等しい２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の長さが全て等しい８個のサブフレーム（ＳＦ１〜ＳＦ８）に分割した場合について説明する。この場合のサブ画素及びサブフレームの選択方法を、図３２に示す。

ここで、各サブ画素の面積を、ＳＰ１＝ＳＰ２＝１、各サブフレームの点灯期間を、ＳＦ１＝ＳＦ２＝ＳＦ３＝ＳＦ４＝ＳＦ５＝ＳＦ６＝ＳＦ７＝ＳＦ８＝１とする。

図３２に示した例では、各サブ画素の面積が全て等しく、かつ、各サブフレームの点灯期間の長さが全て等しいため、全サブ画素及び全サブフレームにおいて、発光強度が等しくなる。具体的には、各サブ画素の面積が１で、各サブフレームの点灯期間が１なので、発光強度は１×１＝１となる。

なお、各サブ画素において、全てのサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図３２に示した例の場合、ＳＰ１は、階調１以上の階調を表現する場合は常にＳＦ１で点灯し、階調３以上の階調を表現する場合は常にＳＦ２で点灯し、階調５以上の階調を表現する場合は常にＳＦ３で点灯し、階調７以上の階調を表現する場合は常にＳＦ４で点灯し、階調９以上の階調を表現する場合は常にＳＦ５で点灯し、階調１１以上の階調を表現する場合は常にＳＦ６で点灯し、階調１３以上の階調を表現する場合は常にＳＦ７で点灯し、階調１５以上の階調を表現する場合は常にＳＦ８で点灯する。ＳＰ２についても同様である。

以上のように、各サブフレームで点灯させるサブ画素を選択することにより、１７階調を表現することができる。

図３２に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図３２に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調７を表示し、画素Ｂでは、階調８で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図３３に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が４（＝１＋１＋１＋１）と感じ、あるときは、階調が５（＝１＋１＋１＋１＋１）と感じる。本来は、階調が７と８に見えるべきであるのに、階調が４や５に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、誤差拡散やディザ拡散などの画像処理技術を用いて、より多くの階調を表現してもよい。

なお、図３２に示した例では、各サブ画素の面積を全て等しくし、かつ、各サブフレームの点灯期間の長さを全て等しくしたが、これに限定されない。

例えば、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の長さが全て等しい８個のサブフレーム（ＳＦ１〜ＳＦ８）に分割した場合について説明する。この場合のサブ画素及びサブフレームの選択方法を、図３４に示す。

ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間を、ＳＦ１＝ＳＦ２＝ＳＦ３＝ＳＦ４＝ＳＦ５＝ＳＦ６＝ＳＦ７＝ＳＦ８＝１とする。

なお、各サブ画素において、全てのサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図３４に示した例の場合、ＳＰ１は、階調１以上の階調を表現する場合は常にＳＦ１で点灯し、階調４以上の階調を表現する場合は常にＳＦ２で点灯し、階調７以上の階調を表現する場合は常にＳＦ３で点灯し、階調１０以上の階調を表現する場合は常にＳＦ４で点灯し、階調１３以上の階調を表現する場合は常にＳＦ５で点灯し、階調１６以上の階調を表現する場合は常にＳＦ６で点灯し、階調１９以上の階調を表現する場合は常にＳＦ７で点灯し、階調２２以上の階調を表現する場合は常にＳＦ８で点灯する。ＳＰ２についても同様である。

以上のように、各サブフレームで点灯させるサブ画素を選択することにより、階調０から階調２４のうち１７個の階調を表現することができる。なお、階調０から階調２４の中で表現できなかった残りの階調は、誤差拡散やディザ拡散などの画像処理技術を用いて表現する。これにより、階調０から階調２４の２５階調を表現することができる。

図３４に示した駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。例えば、図３４に示したサブ画素及びサブフレームの選択方法を用いて、画素Ａでは、階調１５を表示し、画素Ｂでは、階調１６で表示しているとする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図３５に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が１０（＝２＋２＋２＋１＋１＋２）と感じ、あるときは、階調が１１（＝１＋２＋２＋２＋２＋１＋１）と感じる。本来は、階調が１５と１６に見えるべきであるのに、階調が１０や１１に見えてしまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方法よりも小さくなるため、擬似輪郭が低減される。

なお、誤差拡散やディザ拡散などの画像処理技術を用いて、より多くの階調を表現してもよい。

また、別の例として、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１〜ＳＦ３）に分割し、さらに、３個のサブフレーム（ＳＦ１〜ＳＦ３）の中の２個のサブフレームを、さらに複数のサブフレームに分割した場合について説明する。この場合のサブ画素及びサブフレームの選択方法を図３６に示す。なお、図３６に示した例では、複数のサブフレームに分割するサブフレームをＳＦ２、ＳＦ３としている。

ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間を、ＳＦ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。

図３６に示した例は、ＳＦ２を２個のサブフレームに分割し、ＳＦ３を４個のサブフレームに分割する場合を示している。例えば、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳＦ２１、ＳＦ２２に分割する。また、点灯期間１６を有するＳＦ３を、点灯期間４を有する４個のサブフレームＳＦ３１、ＳＦ３２、ＳＦ３３、ＳＦ３４に分割する。

これにより、１フレームは７個のサブフレームに分割され、各サブフレームの点灯期間は、ＳＦ１＝１、ＳＦ２１＝２、ＳＦ２２＝２、ＳＦ３１＝４、ＳＦ３２＝４、ＳＦ３３＝４、ＳＦ３４＝４となる。

なお、各サブ画素において、全てのサブフレームに対して、重ね合わせ時間階調方式を適用する。つまり、階調が大きくなるに従って、点灯するサブフレームが連続的に増えていくようにし、小さい階調において点灯しているサブフレームを、大きい階調においても点灯したままにする。

図３６に示した例の場合、ＳＰ１は、階調１以上の階調を表現する場合は常にＳＦ１で点灯し、階調５以上の階調を表現する場合は常にＳＦ２１で点灯し、階調１１以上の階調を表現する場合は常にＳＦ２２で点灯し、階調１９以上の階調を表現する場合は常にＳＦ３１で点灯し、階調３１以上の階調を表現する場合は常にＳＦ３２で点灯し、階調４３以上の階調を表現する場合は常にＳＦ３３で点灯し、階調５５以上の階調を表現する場合は常にＳＦ３４で点灯する。ＳＰ２についても同様である。

以上のように、各サブフレームで点灯させるサブ画素を選択することにより、階調０から階調６３のうち１７個の階調を表現することができる。なお、階調０から階調６３の中で表現できなかった残りの階調は、誤差拡散やディザ拡散などの画像処理技術を用いて表現する。これにより、階調０から階調６３の６４階調を表現することができる。

なお、誤差拡散やディザ拡散などの画像処理技術を用いて、より多くの階調を表現してもよい。

このように、本実施形態の駆動方法を用いると、従来の駆動方法よりも擬似輪郭を低減させることができる。

なお、図３２や図３４に示した例のように、全てのサブフレームの点灯期間の長さを等しくすると、全てのサブフレームで消去動作を行う必要がなくなるため、消去動作を行うために消費される電力をなくすことができる。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に組み合わせて実施することができる。

（実施の形態４）
本実施形態では、本発明の表示装置の動作について、タイミングチャートを用いて説明する。

なお、本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームを、各サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割し、さらに、３個のサブフレーム（ＳＦ１〜ＳＦ３）の中の１個のサブフレームを、２個のサブフレームに分割した場合を例に挙げて説明する。具体例として、図１に示したサブ画素及びサブフレームの選択方法を用いた場合を例に挙げて説明する。

まず、画素に信号を書き込む期間と点灯する期間とが分離されている場合のタイミングチャートを図３７に示す。

なお、タイミングチャートとは、１フレームでの画素の発光のタイミングを示す図であり、横方向は時間、縦方向は画素が配置されている行を示している。

まず、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。そのときの点灯期間の長さは、１である。次に、次のサブフレームが始まり、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。そのときの点灯期間の長さは、４である。

同様のことを繰り返すことにより、点灯期間の長さが、１、４、８、８という順序で配置される。

このように、画素に信号を書き込む期間と点灯する期間とが分離されている駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になる。しかしながら、図３７では、簡単のため、省略している。

また、この駆動方法は、ＥＬディスプレイ（有機ＥＬディスプレイ、無機ＥＬディスプレイ又は無機と有機とを含む素子からなるディスプレイなど）やフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。

ここで、画素に信号を書き込む期間と点灯する期間とが分離されている駆動方法を実現するための画素構成を図３８に示す。なお、図３８では、各サブ画素の面積を発光素子の個数で表現している。従って、サブ画素１（ＳＰ１）には発光素子を１個、サブ画素２（ＳＰ２）には発光素子を２個記載している。

まず、図３８に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ３８１１、第１の駆動トランジスタ３８１３、第１の保持容量３８１２、信号線３８１５、第１の電源線３８１６、第１の走査線３８１７、第１の発光素子３８１４、第２の電源線３８１８を有する。

第１の選択トランジスタ３８１１は、ゲート電極が、第１の走査線３８１７に接続され、第１の電極が、信号線３８１５に接続され、第２の電極が、第１の保持容量３８１２の第２の電極、及び第１の駆動トランジスタ３８１３のゲート電極と接続される。第１の保持容量３８１２は、第１の電極が、第１の電源線３８１６に接続される。第１の駆動トランジスタ３８１３は、第１の電極が、第１の電源線３８１６に接続され、第２の電極が、第１の発光素子３８１４の第１の電極に接続される。第１の発光素子３８１４は、第２の電極が、第２の電源線３８１８に接続される。

ＳＰ２は、第２の選択トランジスタ３８２１、第２の駆動トランジスタ３８２３、第２の保持容量３８２２、信号線３８１５、第１の電源線３８１６、第２の走査線３８２７、第２の発光素子３８２４、第３の電源線３８２８を有する。なお、ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

次に、図３８に示した画素の動作について説明する。ここでは、ＳＰ１の動作について説明する。第１の走査線３８１７の電位を高くすることにより、第１の走査線３８１７を選択し、第１の選択トランジスタ３８１１をオン状態にして、信号線３８１５から信号を第１の保持容量３８１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ３８１３の電流が制御され、第１の電源線３８１６から、第１の発光素子３８１４に電流が流れる。なお、ＳＰ２の動作については、ＳＰ１の動作と同様であるため、説明を割愛する。

このとき、第１及び第２の走査線のうち、どの走査線を選択するかによって、発光する発光素子の個数が変化する。例えば、第１の走査線３８１７のみを選択した場合は、第１の選択トランジスタ３８１１のみがオン状態となり、第１の駆動トランジスタ３８１３のみの電流が制御されるため、第１の発光素子３８１４のみが発光する。つまり、ＳＰ１のみが発光する。一方、第２の走査線３８２７のみを選択した場合は、第２の選択トランジスタ３８２１のみがオン状態となり、第２の駆動トランジスタ３８２３のみの電流が制御されるため、第２の発光素子３８２４のみが発光する。つまり、ＳＰ２のみが発光する。また、第１及び第２の走査線３８１７、３８２７の両方を選択すると、第１及び第２の選択トランジスタ３８１１、３８２１がオン状態となり、第１及び第２の駆動トランジスタ３８１３、３８２３の電流が制御されるため、第１及び第２の発光素子３８１４、３８２４の両方が発光する。つまり、ＳＰ１とＳＰ２の両方が発光する。

なお、信号書き込み期間においては、第２及び第３の電源線３８１８、３８２８の電位を制御することにより、発光素子３８１４、３８２４に電圧が加わらないようにしておく。例えば、ＳＰ１の場合、第２の電源線３８１８をフローティングにすればよい。もしくは、第２の電源線３８１８の電位を信号線３８１５の電位よりも、第１の駆動トランジスタ３８１３の閾値電圧分だけ低くすればよい。また、第２の電源線３８１８の電位を信号線３８１５の電位と同程度、もしくはそれよりも高くしてもよい。その結果、信号書き込み期間において、発光素子３８１４が点灯することを避けることができる。なお、ＳＰ２についても同様である。

なお、第２の電源線３８１８と第３の電源線３８２８は、それぞれ別の配線でもよいし、共通の配線でもよい。

なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図３８に示した画素構成を実現するためには、１つの画素が有する走査線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他のサブ画素が有する選択トランジスタと異なる走査線と接続すればよい。

なお、図３８は、走査線を複数設け、どの走査線を選択するかを制御して、発光させる発光素子の個数を変えることにより、階調を表現する場合の構成例であったが、信号線を複数設け、どの信号線にどのような信号を入力するかを制御して、発光させる発光素子の個数を変えることにより、階調を表現することも可能である。この場合の構成例を図３９に示す。

まず、図３９に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ３９１１、第１の駆動トランジスタ３９１３、第１の保持容量３９１２、第１の信号線３９１５、第１の電源線３９１６、走査線３９１７、第１の発光素子３９１４、第２の電源線３９１８を有する。

第１の選択トランジスタ３９１１は、ゲート電極が、走査線３９１７に接続され、第１の電極が、第１の信号線３９１５に接続され、第２の電極が、第１の保持容量３９１２の第２の電極、及び第１の駆動トランジスタ３９１３のゲート電極と接続される。第１の保持容量３９１２は、第１の電極が、第１の電源線３９１６に接続される。第１の駆動トランジスタ３９１３は、第１の電極が、第１の電源線３９１６に接続され、第２の電極が、第１の発光素子３９１４の第１の電極に接続される。第１の発光素子３９１４は、第２の電極が、第２の電源線３９１８に接続される。

ＳＰ２は、第２の選択トランジスタ３９２１、第２の駆動トランジスタ３９２３、第２の保持容量３９２２、第２の信号線３９２５、第１の電源線３９１６、走査線３９１７、第２の発光素子３９２４、第３の電源線３９２８を有する。ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

次に、図３９に示した画素の動作について説明する。ここでは、ＳＰ１の動作について説明する。走査線３９１７の電位を高くすることにより、走査線３９１７を選択し、第１の選択トランジスタ３９１１をオン状態にして、第１の信号線３９１５からビデオ信号を第１の保持容量３９１２に入力する。すると、そのビデオ信号に応じて、第１の駆動トランジスタ３９１３の電流が制御され、第１の電源線３９１６から第１の発光素子３９１４に電流が流れる。なお、ＳＰ２の動作については、ＳＰ１の動作と同様であるため、説明を割愛する。

このとき、第１及び第２の信号線に入力するビデオ信号によって、発光する発光素子の個数が変化する。例えば、第１の信号線３９１５にＬｏｗの信号を入力し、第２の信号線３９２５にＨｉｇｈの信号を入力すると、第１の駆動トランジスタ３９１３のみがオン状態となるため、第１の発光素子３９１４のみが発光する。つまり、ＳＰ１のみが発光する。一方、第１の信号線３９１５にＨｉｇｈの信号を入力し、第２の信号線３９２５にＬｏｗの信号を入力すると、第２の駆動トランジスタ３９２３のみがオン状態となるため、第２の発光素子３９２４のみが発光する。つまり、ＳＰ２のみが発光する。また、第１及び第２の信号線３９１５、３９２５にＬｏｗの信号を入力すると、第１及び第２の駆動トランジスタ３９１３、３９２３が共にオン状態となるため、第１及び第２の発光素子３９１４、３９２４が発光する。つまり、ＳＰ１とＳＰ２の両方が発光する。

ここで、第１及び第２の信号線３９１５、３９２５に入力するビデオ信号の電圧を制御することにより、第１及び第２の発光素子３９１４、３９２４に流れる電流を制御することができる。その結果、各サブ画素の輝度を変えることができ、階調を表現することができる。例えば、点灯期間１を有するＳＦ１で、面積１を有するＳＰ１が点灯した場合、発光強度は１であるが、第１の信号線３９１５に入力するビデオ信号の電圧の大きさを変えることにより、第１の発光素子３９１４の輝度を変えることができる。これにより、サブ画素の面積及びサブフレームの点灯期間の長さを用いて表現できる階調数よりも、さらに多くの階調を表現することができる。また、サブ画素の面積及びサブフレームの点灯期間の長さに加えて、各サブ画素が有する発光素子に印加する電圧によって階調を表現することにより、同じ階調数を表現するのに必要なサブ画素の個数及びサブフレーム数をより少なくすることができる。これにより、画素部の開口率を上げることができる。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図３９に示した画素構成を実現するためには、１つの画素が有する信号線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他のサブ画素が有する選択トランジスタと異なる信号線と接続すればよい。

なお、図３８、図３９では、各サブ画素には共通の電源線（第１の電源線３８１６、３９１６）が接続されていたが、図３８、図３９における第１の電源線に相当する電源線を複数設け、サブ画素に加える電源電圧を変えてもよい。例えば、図３８において、第１の電源線に相当する電源線を２本にした場合の構成例を図４０に示す。

まず、図４０に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ４０１１、第１の駆動トランジスタ４０１３、第１の保持容量４０１２、信号線４０１５、第１の電源線４０１６、第１の走査線４０１７、第１の発光素子４０１４、第２の電源線４０１８を有する。

第１の選択トランジスタ４０１１は、ゲート電極が、第１の走査線４０１７に接続され、第１の電極が、信号線４０１５に接続され、第２の電極が、第１の保持容量４０１２の第２の電極、及び第１の駆動トランジスタ４０１３のゲート電極と接続される。第１の保持容量４０１２は、第１の電極が、第１の電源線４０１６に接続される。第１の駆動トランジスタ４０１３は、第１の電極が、第１の電源線４０１６に接続され、第２の電極が、第１の発光素子４０１４の第１の電極に接続される。第１の発光素子４０１４は、第２の電極が、第２の電源線４０１８に接続される。

ＳＰ２は、第２の選択トランジスタ４０２１、第２の駆動トランジスタ４０２３、第２の保持容量４０２２、信号線４０１５、第２の走査線４０２７、第２の発光素子４０２４、第３の電源線４０２８、第４の電源線４０２６を有する。なお、ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

ここで、第１及び第４の電源線４０１６、４０２６に印加する電圧を制御することにより、第１及び第２の発光素子４０１４、４０２４に流れる電流を制御することができる。その結果、各サブ画素の輝度を変えることができ、階調を表現することができる。例えば、点灯期間１を有するＳＦ１で、面積１を有するＳＰ１が点灯した場合、発光強度は１であるが、第１の電源線４０１６に印加する電圧の大きさを変えることにより、第１の発光素子４０１４の輝度を変えることができる。これにより、サブ画素の面積及びサブフレームの点灯期間の長さを用いて表現できる階調数よりも、さらに多くの階調を表現することができる。また、サブ画素の面積及びサブフレームの点灯期間の長さに加えて、各サブ画素が有する発光素子に印加する電圧によって階調を表現することにより、同じ階調数を表現するのに必要なサブ画素の個数及びサブフレーム数をより少なくすることができる。これにより、画素部の開口率を上げることができる。また、デューティー比を向上させることができ、輝度を上げることができる。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。

なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図４０に示した画素構成を実現するためには、１つの画素が有する図３８、図３９における第１の電源線に相当する電源線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する駆動トランジスタを、他のサブ画素が有する駆動トランジスタと異なる前記電源線と接続すればよい。

次に、画素に信号を書き込む期間と点灯する期間とが分離されていない場合のタイミングチャートを図４１に示す。各行において、信号書き込み動作を行うと、すぐに点灯期間が開始する。

ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。これを繰り返すことにより、点灯期間の長さが、１、４、８、８という順序で配置される。

このようにすることにより、信号の書き込み動作が遅くても、１フレーム内に複数のサブフレームを配置することが可能となる。

このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図４１では、簡単のため、省略している。

また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。

ここで、画素に信号を書き込む期間と点灯する期間とが分離されていない駆動方法を実現するための画素構成を図４２に示す。なお、このような駆動方法を実現するためには、同時に複数の行を選択することが可能でなければならない。

まず、図４２に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ４２１１、第２の選択トランジスタ４２２１、第１の駆動トランジスタ４２１３、第１の保持容量４２１２、第１の信号線４２１５、第２の信号線４２２５、第１の電源線４２１６、第１の走査線４２１７、第２の走査線４２２７、第１の発光素子４２１４、第２の電源線４２１８を有する。

第１の選択トランジスタ４２１１は、ゲート電極が、第１の走査線４２１７に接続され、第１の電極が、第１の信号線４２１５に接続され、第２の電極が、第２の選択トランジスタ４２２１の第２の電極、及び第１の保持容量４２１２の第２の電極、及び第１の駆動トランジスタ４２１３のゲート電極と接続される。第２の選択トランジスタ４２２１は、ゲート電極が、第２の走査線４２２７に接続され、第１の電極が、第２の信号線４２２５に接続される。第１の保持容量４２１２は、第１の電極が、第１の電源線４２１６に接続される。第１の駆動トランジスタ４２１３は、第１の電極が、第１の電源線４２１６に接続され、第２の電極が、第１の発光素子４２１４の第１の電極に接続される。第１の発光素子４２１４は、第２の電極が、第２の電源線４２１８に接続される。

ＳＰ２は、第３の選択トランジスタ４２３１、第４の選択トランジスタ４２４１、第２の駆動トランジスタ４２２３、第２の保持容量４２２２、第１の信号線４２１５、第２の信号線４２２５、第１の電源線４２１６、第３の走査線４２３７、第４の走査線４２４７、第２の発光素子４２２４、第３の電源線４２２８を有する。ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

次に、図４２に示した画素の動作について説明する。ここでは、ＳＰ１の動作について説明する。第１の走査線４２１７の電位を高くすることにより、第１の走査線４２１７を選択し、第１の選択トランジスタ４２１１をオン状態にして、第１の信号線４２１５から信号を第１の保持容量４２１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ４２１３の電流が制御され、第１の電源線４２１６から、第１の発光素子４２１４に電流が流れる。同様に、第２の走査線４２２７の電位を高くすることにより、第２の走査線４２２７を選択し、第２の選択トランジスタ４２２１をオン状態にして、第２の信号線４２２５から信号を第１の保持容量４２１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ４２１３の電流が制御され、第１の電源線４２１６から、第１の発光素子４２１４に電流が流れる。なお、ＳＰ２の動作については、ＳＰ１の動作と同様であるため、説明を割愛する。

第１の走査線４２１７と第２の走査線４２２７とは、別々に制御できる。同様に、第３の走査線４２３７と第４の走査線４２４７とは、別々に制御できる。また、第１の信号線４２１５と第２の信号線４２２５とは、別々に制御できる。よって、同時に２行分の画素に信号を入力することが可能であるため、図４１のような駆動方法が実現できる。

なお、図３８の画素構成を用いて、図４１のような駆動方法を実現することも可能である。このとき、１ゲート選択期間を複数のサブゲート選択期間に分割するという方法を用いる。まず、図４３に示すように、１ゲート選択期間を複数（図４３では２つ）のサブゲート選択期間に分割する。そして、各サブゲート選択期間内で、各々の走査線の電位を高くすることにより、各々の走査線を選択し、その時に対応する信号を信号線３８１５に入力する。例えば、ある１ゲート選択期間において、前半のサブゲート選択期間ではｉ行目を選択し、後半のサブゲート選択期間ではｊ行目を選択する。すると、１ゲート選択期間において、あたかも同時に２行分を選択したかのように動作させることが可能となる。

なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することができる。

なお、図４２では、走査線を複数設けた例を示したが、信号線を１本にし、第１〜第４の選択トランジスタの第１の電極を信号線に接続してもよい。また、図４２における第１の電源線に相当する電源線を複数設けてもよい。

次に、画素の信号を消去する動作を行う場合のタイミングチャートを図４４に示す。各行において、信号書き込み動作を行い、次の信号書き込み動作が来る前に、画素の信号を消去する。このようにすることにより、点灯期間の長さを容易に制御できるようになる。

ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームにおける信号の書き込み動作を開始する。もし、点灯期間が短い場合は、信号消去動作を行い、強制的に非点灯状態にする。このようなことを繰り返すことにより、点灯期間の長さが、１、４、８、８という順序で配置される。

なお、図４４では、点灯期間が１と４の場合において、信号消去動作を行っているが、これに限定されない。他の点灯期間においても、消去動作を行ってもよい。

このようにすることにより、信号の書き込み動作が遅くても、１フレーム内に複数のサブフレームを配置することが可能となる。また、消去動作を行う場合は、消去用のデータをビデオ信号と同様に取得する必要がないため、信号線駆動回路の駆動周波数も低減できる。

このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図４４では、簡単のため、省略している。

また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも好適である。

ここで、消去動作を行う場合の画素構成を図４５に示す。図４５に示す画素は、消去トランジスタを用いて消去動作を行う場合の構成例である。

まず、図４５に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ４５１１、第１の駆動トランジスタ４５１３、第１の消去トランジスタ４５１９、第１の保持容量４５１２、信号線４５１５、第１の電源線４５１６、第１の走査線４５１７、第２の走査線４５２７、第１の発光素子４５１４、第２の電源線４５１８を有する。

第１の選択トランジスタ４５１１は、ゲート電極が、第１の走査線４５１７に接続され、第１の電極が、信号線４５１５に接続され、第２の電極が、第１の消去トランジスタ４５１９の第２の電極、及び第１の保持容量４５１２の第２の電極、及び第１の駆動トランジスタ４５１３のゲート電極と接続される。第１の消去トランジスタ４５１９は、ゲート電極が、第２の走査線４５２７に接続され、第１の電極が、第１の電源線４５１６に接続される。第１の保持容量４５１２は、第１の電極が、第１の電源線４５１６に接続される。第１の駆動トランジスタ４５１３は、第１の電極が、第１の電源線４５１６に接続され、第２の電極が、第１の発光素子４５１４の第１の電極に接続される。第１の発光素子４５１４は、第２の電極が、第２の電源線４５１８に接続される。

ＳＰ２は、第２の選択トランジスタ４５２１、第２の駆動トランジスタ４５２３、第２の消去トランジスタ４５２９、第２の保持容量４５２２、信号線４５１５、第１の電源線４５１６、第３の走査線４５３７、第４の走査線４５４７、第２の発光素子４５２４、第３の電源線４５２８を有する。ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

次に、図４５に示した画素の動作について説明する。ここでは、ＳＰ１の動作について説明する。第１の走査線４５１７の電位を高くすることにより、第１の走査線４５１７を選択し、第１の選択トランジスタ４５１１をオン状態にして、信号線４５１５から信号を第１の保持容量４５１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ４５１３の電流が制御され、第１の電源線４５１６から第１の発光素子４５１４に電流が流れる。

信号を消去したい場合は、第２の走査線４５２７の電位を高くすることにより、第２の走査線４５２７を選択し、第１の消去トランジスタ４５１９をオン状態にして、第１の駆動トランジスタ４５１３がオフ状態になるようにする。すると、第１の発光素子４５１４には、電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

なお、ＳＰ２の動作は、ＳＰ１の動作と同様であるため、説明を割愛する。

図４５では、消去トランジスタ４５１９、４５２９を用いて消去動作を行ったが、別の方法を用いることもできる。なぜなら、強制的に非点灯期間をつくればよいので、発光素子４５１４、４５２４に電流が供給されないようにすればよいからである。よって、第１の電源線４５１６から、発光素子４５１４、４５２４を通って、第２及び第３の電源線４５１８、４５２８に電流が流れる経路中に、スイッチを配置して、そのスイッチのオン・オフを制御して、非点灯期間を作ればよい。あるいは、駆動トランジスタ４５１３、４５２３のゲート・ソース間電圧を制御して、駆動トランジスタが強制的にオフになるようにすればよい。

ここで、駆動トランジスタを強制的にオフにする場合の画素構成の例を図４６に示す。図４６に示した画素は、消去ダイオードを用いて駆動トランジスタを強制的にオフにする場合の構成例である。

まず、図４６に示した画素の構成について説明する。ＳＰ１は、第１の選択トランジスタ４６１１、第１の駆動トランジスタ４６１３、第１の保持容量４６１２、信号線４６１５、第１の電源線４６１６、第１の走査線４６１７、第２の走査線４６２７、第１の発光素子４６１４、第２の電源線４６１８、第１の消去ダイオード４６１９を有する。

第１の選択トランジスタ４６１１は、ゲート電極が、第１の走査線４６１７に接続され、第１の電極が、信号線４６１５に接続され、第２の電極が、第１の消去ダイオード４６１９の第２の電極、及び第１の保持容量４６１２の第２の電極、及び第１の駆動トランジスタ４６１３のゲート電極と接続される。第１の消去ダイオード４６１９は、第１の電極が、第２の走査線４６２７に接続される。第１の保持容量４６１２は、第１の電極が、第１の電源線４６１６に接続される。第１の駆動トランジスタ４６１３は、第１の電極が、第１の電源線４６１６に接続され、第２の電極が、第１の発光素子４６１４の第１の電極に接続される。第１の発光素子４６１４は、第２の電極が、第２の電源線４６１８に接続される。

ＳＰ２は、第２の選択トランジスタ４６２１、第２の駆動トランジスタ４６２３、第２の保持容量４６２２、信号線４６１５、第１の電源線４６１６、第３の走査線４６３７、第４の走査線４６４７、第２の発光素子４６２４、第３の電源線４６２８、第２の消去ダイオード４６２９を有する。ＳＰ２の各素子及び配線の接続は、ＳＰ１と同様であるため、説明を割愛する。

次に、図４６に示した画素の動作について説明する。ここでは、ＳＰ１の動作について説明する。第１の走査線４６１７の電位を高くすることにより、第１の走査線４６１７を選択し、第１の選択トランジスタ４６１１をオン状態にして、信号線４６１５から信号を第１の保持容量４６１２に入力する。すると、その信号に応じて、第１の駆動トランジスタ４６１３の電流が制御され、第１の電源線４６１６から第１の発光素子４６１４に電流が流れる。

信号を消去したい場合は、第２の走査線４６２７の電位を高くすることにより、第２の走査線４６２７を選択し、第１の消去ダイオード４６１９がオンして、第２の走査線４６２７から第１の駆動トランジスタ４６１３のゲート電極へ電流が流れるようにする。その結果、第１の駆動トランジスタ４６１３がオフ状態になる。すると、第１の電源線４６１６から第１の発光素子４６１４に電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。

信号を保持しておきたい場合は、第２の走査線４６２７の電位を低くすることにより、第２の走査線４６２７を非選択しておく。すると、第１の消去ダイオード４６１９がオフするので、第１の駆動トランジスタ４６１３のゲート電位は保持される。

なお、ＳＰ２の動作は、ＳＰ１の動作と同様であるため、説明を割愛する。

なお、消去ダイオード４６１９、４６２９は、整流性がある素子であれば、なんでもよい。ＰＮ型ダイオードでもよいし、ＰＩＮ型ダイオードでもよいし、ショットキー型ダイオードでもよいし、ツェナー型ダイオードでもよい。

また、ダイオード接続（ゲートとドレインを接続）されたトランジスタを用いてもよい。その場合の回路図を図４７に示す。第１及び第２の消去ダイオード４６１９、４６２９として、ダイオード接続されたトランジスタ４７１９、４７２９を用いている。なお、図４７では、ダイオード接続されたトランジスタとしてＮチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いてもよい。

なお、さらに別の方法として、図３８の画素構成を用いて、図４４のような駆動方法を実現することも可能である。この場合、１ゲート選択期間を複数のサブゲート選択期間に分割するという方法を用いる。まず、図４３に示すように、１ゲート選択期間を複数（図４３では２つ）のサブゲート選択期間に分割する。そして、各サブゲート選択期間内で、各々の走査線の電位を高くすることにより、各々の走査線を選択し、その時に対応する信号（ビデオ信号と消去するための信号）を信号線３８１５に入力する。例えば、ｉ行目の画素には信号を書き込み、ｊ行目の画素では信号を消去する場合、ある１ゲート選択期間において、前半のサブゲート選択期間ではｉ行目を選択し、後半のサブゲート選択期間ではｊ行目を選択する。そして、ｉ行目が選択されているときは、ｉ行目の画素に入力すべきビデオ信号を信号線３８１５に入力する。一方、ｊ行目が選択されているときは、ｊ行目の画素の駆動トランジスタがオフするような信号を信号線３８１５に入力する。すると、１ゲート選択期間において、あたかも同時に２行分を選択し、信号書き込み動作と信号消去動作を行ったかのように動作させることが可能となる。

なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報等に記載されており、その内容を本願と組み合わせて適用することができる。

なお、図４５〜図４７では、走査線を複数設けた例を示したが、信号線を複数設けてもよいし、図４５〜図４７における第１の電源線に相当する電源線を複数設けてもよい。

なお、本実施形態で示したタイミングチャートや画素構成や駆動方法は、一例であり、これに限定されない。様々なタイミングチャートや画素構成や駆動方法に適用することが可能である。また、本実施形態で示した画素構成において、トランジスタの極性は、これに限定されない。

なお、本実施形態において、１フレーム内に、点灯期間や信号書き込み期間や非点灯期間が配置されていたが、これに限定されない。それ以外の動作期間が配置されていてもよい。例えば、発光素子に加える電圧を、通常とは逆の極性のものにするような期間、いわゆる、逆バイアス期間を設けてもよい。逆バイアス期間を設けることにより、発光素子の信頼性が向上する場合がある。

なお、本実施形態で示した画素構成において、保持容量は、トランジスタの寄生容量で代用することにより省略することができる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態３で述べた内容と自由に組み合わせて実施することができる。

（実施の形態５）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例として、図３８に示した画素構成について、そのレイアウト図を図４８に示す。なお、図４８中に付した符号は、図３８に付した符号に対応している。なお、レイアウトの仕方は、図４８に限定されない。

図４８に示したレイアウト図では、第１及び第２の選択トランジスタ３８１１、３８２１、第１及び第２の駆動トランジスタ３８１３、３８２３、第１及び第２の保持容量３８１２、３８２２、第１の発光素子３８１４の電極３８１９及び第２の発光素子３８２４の電極３８２９、信号線３８１５、第１の電源線３８１６、第１及び第２の走査線３８１７、３８２７が配置されている。そして、第１の発光素子３８１４の電極３８１９と第２の発光素子３８２４の電極３８２９の面積比は１：２となっている。

信号線３８１５、第１の電源線３８１６は、第２の配線によって形成され、第１及び第２の走査線３８１７、３８２７は、第１の配線によって形成されている。

トランジスタがトップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１の配線、層間絶縁膜、第２の配線、の順で膜が構成される。また、トランジスタがボトムゲート構造の場合は、基板、第１の配線、ゲート絶縁膜、半導体層、層間絶縁膜、第２の配線、の順で膜が構成される。

なお、第１及び第２の選択トランジスタ３８１１、３８２１、第１及び第２の駆動トランジスタ３８１３、３８２３の構造は、様々な形態をとることができる。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。第１及び第２の駆動トランジスタ３８１３、３８２３をマルチゲート構造にした場合のレイアウト図を、図４９に示す。マルチゲート構造にすることにより、オフ電流を低減することや、トランジスタの耐圧を向上させて信頼性を良くすることや、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくすることや、空乏層ができやすくなってＳ値を小さくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減することや、トランジスタの耐圧を向上させて信頼性を良くすることや、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。

なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、もしくは、前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ（ＩＴＯ））、インジウム亜鉛酸化物（酸化インジウム酸化亜鉛ともいう（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ（ＩＺＯ）））、酸化珪素を添加したインジウム錫酸化物（本明細書では「ＩＴＳＯ」と呼ぶ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される。なお、シリコン（Ｓｉ）には、Ｎ型不純物（リンなど）やＰ型不純物（ボロンなど）を多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上することや、通常の導体と同様な振る舞いをするので、配線や電極として利用しやすくなったりする。なお、シリコンは、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルファスシリコン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を小さくすることができる。非晶質シリコンを用いることにより、簡単な製造工程で作ることができる。なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することができ、エッチングしやすいので、微細加工を行うことができる。なお、銅は、導電率が高いため、信号遅延を低減することができる。なお、モリブデンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、エッチングがしやすかったり、耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。なお、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望ましい。なお、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱性が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いることができるため、望ましい。たとえば、画素電極や共通電極として用いることができる。

なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよい。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少なくでき、コストを低減することができる。また、多層構造にすることにより、それぞれの材料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することができる。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにすることにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むようにすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすることができる。例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような形にした積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するような部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造するときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合、ある層を別の層で挟んだり、覆ったりすることにより、問題を解決することができる。例えば、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させたい場合は、間に、チタンやモリブデンを挟むことが望ましい。

なお、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各画素において、画素の総発光面積を変えてもよい。この場合の実施例を図５０に示す。

図５０に示した例では、各画素が２個のサブ画素から構成されている。また、信号線５０１５、第１の電源線５０１６、第１及び第２の走査線５０１７、５０２７が配置されている。また、図５０において、各サブ画素の面積の大きさが、各サブ画素の発光面積に対応している。

図５０では、画素の総発光面積が大きい順にＧ、Ｒ、Ｂとなっている。これにより、Ｒ、Ｇ、Ｂの適切な色バランスを実現でき、より高精細なカラー表示が可能となる。また、消費電力を低減させたり、発光素子の寿命を伸ばすことができる。

また、Ｒ、Ｇ、Ｂ、Ｗ（白）構成において、ＲＧＢ部のサブ画素の個数とＷ部のサブ画素の個数とが異なってもよい。この場合の実施例を図５１に示す。

図５１に示した例では、ＲＧＢ部は２個のサブ画素に分割されており、Ｗ部は３個のサブ画素に分割されている。また、信号線５１１５、第１の電源線５１１６、第１の走査線５１１７、第２の走査線５１２７、第３の走査線５１３７が配置されている。

図５１に示したように、ＲＧＢ部のサブ画素とＷ部のサブ画素とをそれぞれ異なる個数にすることにより、より高精細な白表示が可能となる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態４で述べた内容と自由に組み合わせて実施することができる。

（実施の形態６）
本実施形態では、表示装置における信号線駆動回路や走査線駆動回路などの構成とその動作について説明する。本実施形態では、１つの画素を２個のサブ画素（ＳＰ１、ＳＰ２）に分割した場合を例に説明する。

まず、画素に信号を書き込む期間と点灯する期間とが分離されている場合について説明する。ここでは、画素構成として、図３８に示した画素構成を用いた場合を例に挙げて説明する。この場合の表示装置の構成例を図５２に示す。

図５２に示した表示装置は、画素部５２０１、第１及び第２の走査線駆動回路５２０２、５２０３、信号線駆動回路５２０４を有しており、第１の走査線駆動回路５２０２と第１の走査線３８１７とが接続され、第２の走査線駆動回路５２０３と第２の走査線３８２７とが接続され、信号線駆動回路５２０４と信号線３８１５とが接続される。なお、第１及び第２の走査線、及び信号線に付した符号は、図３８に付した符号に対応している。

まずは、走査線駆動回路について説明する。第１の走査線駆動回路５２０２は、サブ画素１（ＳＰ１）に接続された第１の走査線３８１７に順次選択信号を出力するための回路である。また、第２の走査線駆動回路５２０３は、サブ画素２（ＳＰ２）に接続された第２の走査線３８２７に順次選択信号を出力するための回路である。これにより、ＳＰ１、ＳＰ２に選択信号が書き込まれる。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割した場合、ｍ個の走査線駆動回路を設ければよい。

ここで、第１及び第２の走査線駆動回路５２０２、５２０３の構成例を図５３に示す。第１及び第２の走査線駆動回路５２０２、５２０３は、主に、シフトレジスタ５３０１や増幅回路５３０２などを有している。

次に、図５３に示した第１及び第２の走査線駆動回路５２０２、５２０３の動作を簡単に説明する。シフトレジスタ５３０１には、クロック信号（Ｇ−ＣＬＫ）、スタートパルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。出力されたサンプリングパルスは、増幅回路５３０２で増幅され、各走査線から画素部５２０１へ入力される。

なお、増幅回路５３０２の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよい。また、走査線駆動回路には、シフトレジスタ５３０１や増幅回路５３０２の他に、パルス幅制御回路などが配置されてもよい。

次に、信号線駆動回路について説明する。信号線駆動回路５２０４は、ＳＰ１、ＳＰ２に接続された信号線３８１５にビデオ信号を順次出力するための回路である。信号線駆動回路５２０４から出力されたビデオ信号は、画素部５２０１に入力される。画素部５２０１では、ビデオ信号に従って、画素の発光状態を制御することにより、画像を表示する。

ここで、信号線駆動回路５２０４の構成例を図５４に示す。図５４（Ａ）は、線順次駆動で画素に信号を供給する場合の信号線駆動回路５２０４の一例を示している。この場合の信号線駆動回路５２０４は、主に、シフトレジスタ５４０１、第１のラッチ回路５４０２、第２のラッチ回路５４０３、増幅回路５４０４などを有している。なお、増幅回路５４０４の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよいし、デジタル信号をアナログに変換する機能を有する回路を有してもよいし、ガンマ補正を行う機能を有する回路を有してもよい。

また、画素が有している発光素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有してもよい。

次に、図５４（Ａ）に示した信号線駆動回路５２０４の動作を簡単に説明する。シフトレジスタ５４０１には、クロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。

シフトレジスタ５４０１より出力されたサンプリングパルスは、第１のラッチ回路５４０２に入力される。第１のラッチ回路５４０２には、ビデオ信号線より、ビデオ信号が電圧Ｖ_ｄａｔａで入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。

第１のラッチ回路５４０２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線よりラッチ信号が入力され、第１のラッチ回路５４０２に保持されていたビデオ信号は、一斉に第２のラッチ回路５４０３に転送される。その後、第２のラッチ回路５４０３に保持されたビデオ信号は、１行分が同時に増幅回路５４０４へと入力される。そして、増幅回路５４０４にて、ビデオ信号電圧Ｖ_ｄａｔａの振幅が増幅され、ビデオ信号が各信号線から画素部５２０１へ入力される。

第２のラッチ回路５４０３に保持されたビデオ信号が増幅回路５４０４に入力され、そして、画素部５２０１に入力されている間、シフトレジスタ５４０１においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。

なお、点順次駆動で画素に信号を供給する場合もある。その場合の信号線駆動回路５２０４の一例を図５４（Ｂ）に示す。この場合の信号線駆動回路５２０４は、シフトレジスタ５４０１とサンプリング回路５４０５などを有している。シフトレジスタ５４０１から、サンプリングパルスがサンプリング回路５４０５に出力される。また、サンプリング回路５４０５には、ビデオ信号線より、ビデオ信号が電圧Ｖ_ｄａｔａで入力され、サンプリングパルスに応じて、順次画素部５２０１へビデオ信号が出力される。これにより、点順次駆動が可能となる。

なお、信号線駆動回路やその一部（電流源回路や増幅回路など）は、画素部５２０１と同一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。

以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素に信号を書き込む期間と点灯する期間とが分離されている場合の駆動を実現できる。

なお、図５２に示した表示装置は、走査線駆動回路が複数設けられていたが、画素構成によっては、信号線駆動回路が複数設けられる場合もある。例えば、画素構成として、図３９に示した画素構成を用いた場合の表示装置の構成例を、図５５に示す。

図５５に示した表示装置は、画素部５５０１、走査線駆動回路５５０２、第１及び第２の信号線駆動回路５５０３、５５０４を有しており、走査線駆動回路５５０２と走査線３９１７とが接続され、第１の信号線駆動回路５５０３と第１の信号線３９１５とが接続され、第２の信号線駆動回路５５０４と第２の信号線３９２５とが接続される。なお、第１及び第２の信号線、及び走査線に付した符号は、図３９に付した符号に対応している。なお、第１及び第２の信号線駆動回路５５０３、５５０４、及び走査線駆動回路５５０２の構成は、図５３、図５４で説明したものと同様であるため、ここでは説明を割愛する。

ここで、走査線駆動回路５５０２は、ＳＰ１、ＳＰ２に接続された走査線３９１７に順次選択信号を出力するための回路である。これにより、ＳＰ１、ＳＰ２に選択信号が書き込まれる。

第１の信号線駆動回路５５０３は、ＳＰ１に接続された第１の信号線３９１５にビデオ信号を順次出力するための回路である。第１の信号線駆動回路５５０３から出力されたビデオ信号は、ＳＰ１に入力される。また、第２の信号線駆動回路５５０４は、ＳＰ２に接続された第２の信号線３９２５にビデオ信号を順次出力するための回路である。第２の信号線駆動回路５５０４から出力されたビデオ信号は、ＳＰ２に入力される。画素部５５０１では、ビデオ信号に従って、画素の発光状態を制御することにより、画像を表示する。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割した場合、ｍ個の信号線駆動回路を設ければよい。

以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素に信号を書き込む期間と点灯する期間とが分離されている場合の駆動を実現できる。

次に、画素の信号を消去する動作を行う場合について説明する。ここでは、画素構成として、図４５に示した画素構成を用いた場合を例に挙げて説明する。この場合の表示装置の構成例を図５６に示す。

図５６に示した表示装置は、画素部５６０１、第１〜第４の走査線駆動回路５６０２〜５６０５、信号線駆動回路５６０６を有しており、第１の走査線駆動回路５６０２と第１の走査線４５１７とが接続され、第２の走査線駆動回路５６０３と第２の走査線４５２７とが接続され、第３の走査線駆動回路５６０４と第３の走査線４５３７とが接続され、第４の走査線駆動回路５６０５と第４の走査線４５４７とが接続され、信号線駆動回路５６０６と信号線４５１５とが接続される。なお、第１〜第４の走査線、及び信号線に付した符号は、図４５に付した符号に対応している。なお、第１〜第４の走査線駆動回路５６０２〜５６０５及び信号線駆動回路５６０６の構成は、図５３、図５４で説明したものと同様であるため、ここでは説明を割愛する。

ここで、第１及び第２の走査線駆動回路５６０２、５６０３は、ＳＰ１に接続された第１及び第２の走査線４５１７、４５２７を駆動させるための回路である。ここで、第１の走査線駆動回路５６０２は、ＳＰ１に接続された第１の走査線４５１７に順次選択信号を出力する。一方、第２の走査線駆動回路５６０３は、ＳＰ１に接続された第２の走査線４５２７に順次消去信号を出力する。これにより、ＳＰ１に選択信号や消去信号が書き込まれる。

同様に、第３及び第４の走査線駆動回路５６０４、５６０５は、ＳＰ２に接続された第３及び第４の走査線４５３７、４５４７を駆動させるための回路である。ここで、第３の走査線駆動回路５６０４は、ＳＰ２に接続された第３の走査線４５３７に順次選択信号を出力する。一方、第４の走査線駆動回路５６０５は、ＳＰ２に接続された第４の走査線４５４７に順次消去信号を出力する。これにより、ＳＰ２に選択信号や消去信号が書き込まれる。

信号線駆動回路５６０６は、ＳＰ１、ＳＰ２に接続された信号線４５１５にビデオ信号を順次出力するための回路である。信号線駆動回路５６０６から出力されたビデオ信号は、画素部５６０１に入力される。

以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素の信号を消去する動作を行う場合の駆動を実現できる。

なお、表示装置、信号線駆動回路、走査線駆動回路などの構成は、図５２〜図５６に限定されない。

なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。従って、図５２〜図５６で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図５２〜図５６における回路の一部が、ある基板に形成されており、図５２〜図５６における回路の別の一部が、別の基板に形成されていてもよい。つまり、図５２〜図５６における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図５２〜図５６において、画素部と走査線駆動回路とは、ガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその一部）は、単結晶基板に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減することや、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態５で述べた内容と自由に組み合わせて実施することができる。

（実施の形態７）
本実施形態では、本発明の表示装置に用いる表示パネルについて図５７などを用いて説明する。なお、図５７（ａ）は、表示パネルを示す上面図、図５７（ｂ）は図５７（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路５７０１、画素部５７０２、第１の走査線駆動回路５７０３、第２の走査線駆動回路５７０６を有する。また、封止基板５７０４、シール材５７０５を有し、シール材５７０５で囲まれた内側は、空間５７０７になっている。

なお、配線５７０８は第１の走査線駆動回路５７０３、第２の走査線駆動回路５７０６及び信号線駆動回路５７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ５７０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ５７０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）５７１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基板（ＰＷＢ）が取り付けられていてもよい。

次に、断面構造について図５７（ｂ）を用いて説明する。基板５７１０上には画素部５７０２とその周辺駆動回路（第１の走査線駆動回路５７０３、第２の走査線駆動回路５７０６及び信号線駆動回路５７０１）が形成されているが、ここでは、信号線駆動回路５７０１と、画素部５７０２が示されている。

なお、信号線駆動回路５７０１は、トランジスタ５７２０やトランジスタ５７２１など複数のトランジスタで構成されている。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部もしくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装してもよい。

また、画素部５７０２は、選択トランジスタ５７１１と、駆動トランジスタ５７１２とを含む画素を構成する複数の回路を有している。なお、駆動トランジスタ５７１２のソース電極は第１の電極５７１３と接続されている。また、第１の電極５７１３の端部を覆って絶縁物５７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。

また、カバレッジを良好なものとするため、絶縁物５７１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物５７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物５７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物５７１４として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。

第１の電極５７１３上には、有機化合物を含む層５７１６、及び第２の電極５７１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極５７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。

また、有機化合物を含む層５７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層５７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。

さらに、有機化合物を含む層５７１６上に形成される、陰極である第２の電極５７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）を用いればよい。なお、有機化合物を含む層５７１６で生じた光が第２の電極５７１７を透過させる場合には、第２の電極５７１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。

さらに、シール材５７０５で封止基板５７０４を基板５７１０と貼り合わせることにより、基板５７１０、封止基板５７０４、及びシール材５７０５で囲まれた空間５７０７に発光素子５７１８が備えられた構造になっている。なお、空間５７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材５７０５で充填される構成も含むものとする。

なお、シール材５７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板５７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー（登録商標）、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。

以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。

図５７に示すように、信号線駆動回路５７０１、画素部５７０２、第１の走査線駆動回路５７０３及び第２の走査線駆動回路５７０６を一体形成することで、表示装置の低コスト化が図れる。なお、信号線駆動回路５７０１、画素部５７０２、第１の走査線駆動回路５７０３及び第２の走査線駆動回路５７０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路５７０１、画素部５７０２、第１の走査線駆動回路５７０３及び第２の走査線駆動回路５７０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさらなる低コスト化を図ることができる。

なお、表示パネルの構成としては、図５７（ａ）に示したように信号線駆動回路５７０１、画素部５７０２、第１の走査線駆動回路５７０３及び第２の走査線駆動回路５７０６を一体形成した構成に限定されず、信号線駆動回路５７０１に相当する信号線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作かつ低消費電力化を図れる。

そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。なお、この走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部の有する画素の構成としては実施の形態４で示した構成を適用することができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、作製工程が簡略化し、さらなる低コスト化が図れる。

こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ５７０９と基板５７１０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。

また、図５７（ａ）の信号線駆動回路５７０１、第１の走査線駆動回路５７０３及び第２の走査線駆動回路５７０６に相当する信号線駆動回路、第１の走査線駆動回路及び第２の走査線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。

また、画素部５７０２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。

なお、走査線駆動回路及び信号線駆動回路は、画素の行方向及び列方向に設けることに限定されない。

次に、発光素子５７１８に適用可能な発光素子の例を図５８に示す。

基板５８０１の上に陽極５８０２、正孔注入材料からなる正孔注入層５８０３、その上に正孔輸送材料からなる正孔輸送層５８０４、発光層５８０５、電子輸送材料からなる電子輸送層５８０６、電子注入材料からなる電子注入層５８０７、そして陰極５８０８を積層させた素子構造である。ここで、発光層５８０５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。

また、図５８で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である。

次に、図５８に示す本発明の素子作製方法について説明する。まず、陽極５８０２（ＩＴＯ（インジウム錫酸化物））を有する基板５８０１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極５８０８を蒸着で形成する。

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。

正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン（以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。

正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。

電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミニウム（以下、「Ａｌｑ３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。

電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。

発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，１２，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。

また、図５８とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基板５８０１の上に陰極５８０８、電子注入材料からなる電子注入層５８０７、その上に電子輸送材料からなる電子輸送層５８０６、発光層５８０５、正孔輸送材料からなる正孔輸送層５８０４、正孔注入材料からなる正孔注入層５８０３、そして陽極５８０２を積層させた素子構造である。

また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。

まず、上面射出構造の発光素子について、図５９（ａ）を用いて説明する。

基板５９００上に駆動トランジスタ５９０１が形成され、駆動トランジスタ５９０１のソース電極に接して第１の電極５９０２が形成され、その上に有機化合物を含む層５９０３と第２の電極５９０４が形成されている。

また、第１の電極５９０２は発光素子の陽極である。そして、第２の電極５９０４は発光素子の陰極である。つまり、第１の電極５９０２と第２の電極５９０４とで有機化合物を含む層５９０３が挟まれているところが発光素子となる。

また、ここで、陽極として機能する第１の電極５９０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。

また、陰極として機能する第２の電極５９０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図５９（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図５７の表示パネルに適用した場合には、封止基板５７０４側に光が射出することになる。従って、上面射出構造の発光素子を表示装置に用いる場合には、封止基板５７０４は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、封止基板５７０４に光学フィルムを設ければよい。

なお、第１の電極５９０２を、陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いて形成することもできる。この場合には、第２の電極５９０４にはＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。

次に、下面射出構造の発光素子について、図５９（ｂ）を用いて説明する。射出構造以外は図５９（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極５９０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極５９０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。

こうして、図５９（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図５７の表示パネルに適用した場合には、基板５７１０側に光が射出することになる。従って、下面射出構造の発光素子を表示装置に用いる場合には、基板５７１０は光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板５７１０に光学フィルムを設ければよい。

次に、両面射出構造の発光素子について、図５９（ｃ）を用いて説明する。射出構造以外は図５９（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。

ここで、陽極として機能する第１の電極５９０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。

また、陰極として機能する第２の電極５９０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ_２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム錫酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。

こうして、図５９（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図５７の表示パネルに適用した場合には、基板５７１０側と封止基板５７０４側に光が射出することになる。従って、両面射出構造の発光素子を表示装置に用いる場合には、基板５７１０及び封止基板５７０４は、ともに光透過性を有する基板を用いる。

また、光学フィルムを設ける場合には、基板５７１０及び封止基板５７０４の両方に光学フィルムを設ければよい。

また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。

図６０に示すように、基板６０００上に下地膜６００２が形成され、下地膜６００２の上に駆動トランジスタ６００１が形成され、駆動トランジスタ６００１のソース電極に接して第１の電極６００３が形成され、その上に有機化合物を含む層６００４と第２の電極６００５が形成されている。

また、第１の電極６００３は発光素子の陽極である。そして、第２の電極６００５は発光素子の陰極である。つまり、第１の電極６００３と第２の電極６００５とで有機化合物を含む層６００４が挟まれているところが発光素子となる。図６０の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター６００６Ｒ、緑色のカラーフィルター６００６Ｇ、青色のカラーフィルター６００６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）６００７が設けられている。

上述した発光素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、上述した構成と異なる他の構成を有する表示装置に適用することもできる。

次に、表示パネルの画素部の部分断面図を示す。

まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について、図６１、図６２及び図６３を用いて説明する。

ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であればよい。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でもよい。

そして、アモルファスシリコン膜をレーザー結晶化法や、ＲＴＡやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化させる。もちろん、これらを組み合わせて行ってもよい。

上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。

さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターンを形成して、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。

図６１（ａ）に示すように、基板６１０１上に下地膜６１０２が形成され、その上に半導体層が形成されている。半導体層は、駆動トランジスタ６１１８のチャネル形成領域６１０３、ＬＤＤ領域６１０４及びソース領域またはドレイン領域となる不純物領域６１０５、並びに容量素子６１１９の下部電極となるチャネル形成領域６１０６、ＬＤＤ領域６１０７及び不純物領域６１０８を有する。なお、チャネル形成領域６１０３及びチャネル形成領域６１０６はチャネルドープが行われていてもよい。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜６１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

半導体層上には、ゲート絶縁膜６１０９を介してゲート電極６１１０及び容量素子６１１９の上部電極６１１１が形成されている。

容量素子６１１９及び駆動トランジスタ６１１８を覆って層間絶縁膜６１１２が形成され、層間絶縁膜６１１２上に、コンタクトホールを介して配線６１１３が不純物領域６１０５と接している。配線６１１３に接して画素電極６１１４が形成され、画素電極６１１４の端部及び配線６１１３を覆って絶縁物６１１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極６１１４上に有機化合物を含む層６１１６及び対向電極６１１７が形成され、画素電極６１１４と対向電極６１１７とで有機化合物を含む層６１１６が挟まれた領域に、発光素子６１２０が形成されている。

また、図６１（ｂ）に示すように、容量素子６１１９の下部電極の一部を構成するＬＤＤ領域が、容量素子６１１９の上部電極６１１１と重なるような領域６１２１を設けてもよい。なお、図６１（ａ）と共通する箇所は共通の符号を用い、説明は省略する。

また、図６２（ａ）に示すように、容量素子６１２３は、駆動トランジスタ６１１８の不純物領域６１０５と接する配線６１１３と同じ層に形成された第２の上部電極６１２２を有していてもよい。なお、図６１（ａ）と共通する箇所は共通の符号を用い、説明は省略する。第２の上部電極６１２２は不純物領域６１０８と接しているため、上部電極６１１１とチャネル形成領域６１０６とでゲート絶縁膜６１０９を挟みこんで構成される第１の容量素子と、上部電極６１１１と第２の上部電極６１２２とで層間絶縁膜６１１２を挟みこんで構成される第２の容量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子６１２３が形成される。この容量素子６１２３の容量は、第１の容量素子と第２の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。

また、図６２（ｂ）に示すような容量素子の構成としてもよい。基板６２０１上に下地膜６２０２が形成され、その上に半導体層が形成されている。半導体層は、駆動トランジスタ６２１８のチャネル形成領域６２０３、ＬＤＤ領域６２０４及びソース領域又はドレイン領域となる不純物領域６２０５を有する。なお、チャネル形成領域６２０３はチャネルドープが行われていてもよい。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜６２０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

半導体層上には、ゲート絶縁膜６２０６を介してゲート電極６２０７及び第１の電極６２０８が形成されている。

駆動トランジスタ６２１８及び第１の電極６２０８を覆って第１の層間絶縁膜６２０９が形成され、第１の層間絶縁膜６２０９上に、コンタクトホールを介して配線６２１０が不純物領域６２０５と接している。また、配線６２１０と同層に、配線６２１０と同じ材料からなる第２の電極６２１１が形成される。

さらに、配線６２１０及び第２の電極６２１１を覆うように第２の層間絶縁膜６２１２が形成され、第２の層間絶縁膜６２１２上に、コンタクトホールを介して配線６２１０と接して画素電極６２１３が形成されている。また、画素電極６２１３と同層に、画素電極６２１３と同じ材料からなる第３の電極６２１４が形成されている。また、画素電極６２１３の端部及び第３の電極６２１４を覆って絶縁物６２１５が形成されている。絶縁物６２１５は、例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。ここで、第１の電極６２０８、第２の電極６２１１及び第３の電極６２１４からなる容量素子６２１９が形成される。

画素電極６２１３上に有機化合物を含む層６２１６及び対向電極６２１７が形成され、画素電極６２１３と対向電極６２１７とで有機化合物を含む層６２１６が挟まれた領域に、発光素子６２２０が形成されている。

上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図６１及び図６２に示したような構成が挙げられる。なお、図６１及び図６２に示したトランジスタの構造は、トップゲート構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電極と重なっていてもよいし、ゲート電極と重ならなくてもよいし、またはＬＤＤ領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲート電極は２つに限定されず、３つ以上のマルチゲート構造でもよいし、１つのゲート電極でもよい。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に結晶性半導体膜を用いることで、走査線駆動回路及び信号線駆動回路を画素部と一体形成することが容易になる。また、信号線駆動回路の一部を画素部と一体形成し、一部はＩＣチップ上に形成して図５７の表示パネルに示すようにＣＯＧ等で実装してもよい。このような構成とすることで、製造コストの削減を図ることができる。

また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲート構造のトランジスタを適用してもよい。ここで、ボトムゲート構造のトランジスタを適用した表示パネルの画素部の部分断面図を図６３に示す。

図６３（ａ）に示すように、基板６３０１上に下地膜６３０２が形成されている。さらに下地膜６３０２上にゲート電極６３０３が形成されている。また、ゲート電極６３０３と同層に、ゲート電極６３０３と同じ材料からなる第１の電極６３０４が形成されている。ゲート電極６３０３の材料には、リンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

ゲート電極６３０３及び第１の電極６３０４を覆うように、ゲート絶縁膜６３０５が形成されている。ゲート絶縁膜６３０５としては、酸化珪素膜や窒化珪素膜などが用いられる。

ゲート絶縁膜６３０５上に、半導体層が形成されている。半導体層は駆動トランジスタ６３２２のチャネル形成領域６３０６、ＬＤＤ領域６３０７及びソース領域又はドレイン領域となる不純物領域６３０８、並びに容量素子６３２３の第２の電極となるチャネル形成領域６３０９、ＬＤＤ領域６３１０及び不純物領域６３１１を有する。なお、チャネル形成領域６３０６及びチャネル形成領域６３０９はチャネルドープが行われていてもよい。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜６３０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

半導体層を覆って第１の層間絶縁膜６３１２が形成され、第１の層間絶縁膜６３１２上に、コンタクトホールを介して配線６３１３が不純物領域６３０８と接している。また、配線６３１３と同層に、配線６３１３と同じ材料で第３の電極６３１４が形成されている。第１の電極６３０４、第２の電極、第３の電極６３１４によって容量素子６３２３が構成されている。

また、第１の層間絶縁膜６３１２には開口部６３１５が形成されている。駆動トランジスタ６３２２、容量素子６３２３及び開口部６３１５を覆うように第２の層間絶縁膜６３１６が形成され、第２の層間絶縁膜６３１６上に、コンタクトホールを介して画素電極６３１７が形成されている。また、画素電極６３１７の端部を覆って絶縁物６３１８が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極６３１７上に有機化合物を含む層６３１９及び対向電極６３２０が形成され、画素電極６３１７と対向電極６３２０とで有機化合物を含む層６３１９が挟まれた領域に、発光素子６３２１が形成されている。そして、発光素子６３２１の下部に開口部６３１５が位置している。つまり、発光素子６３２１からの発光を基板側から取り出すときには、開口部６３１５を有するため、透過率を高めることができる。

また、図６３（ａ）において、画素電極６３１７と同層に、同じ材料を用いて第４の電極６３２４を形成して、図６３（ｂ）のような構成としてもよい。すると、第１の電極６３０４、第２の電極、第３の電極６３１４及び第４の電極６３２４によって構成される容量素子６３２５を形成することができる。

次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について、図６４、図６５及び図６６を用いて説明する。

アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタを適用した表示パネルの画素部の部分断面図を図６４に示す。図６４（ａ）に示すように、基板６４０１上に下地膜６４０２が形成されている。さらに、下地膜６４０２上に画素電極６４０３が形成されている。また、画素電極６４０３と同層に、画素電極６４０３と同じ材料からなる第１の電極６４０４が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜６４０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

下地膜６４０２上に配線６４０５及び配線６４０６が形成され、画素電極６４０３の端部が配線６４０５で覆われている。配線６４０５及び配線６４０６の上部に、Ｎ型の導電型を有するＮ型半導体層６４０７及びＮ型半導体層６４０８が形成されている。また、配線６４０５と配線６４０６の間であって、下地膜６４０２上に半導体層６４０９が形成されている。そして、半導体層６４０９の一部は、Ｎ型半導体層６４０７及びＮ型半導体層６４０８上にまで延長されている。なお、この半導体層６４０９はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μｃ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。

半導体層６４０９上に、ゲート絶縁膜６４１０が形成されている。また、ゲート絶縁膜６４１０と同層に、ゲート絶縁膜６４１０と同じ材料からなる絶縁膜６４１１が第１の電極６４０４上にも形成されている。なお、ゲート絶縁膜６４１０としては、酸化珪素膜や窒化珪素膜などが用いられる。

ゲート絶縁膜６４１０上に、ゲート電極６４１２が形成されている。また、ゲート電極６４１２と同層に、ゲート電極６４１２と同じ材料からなる第２の電極６４１３が、第１の電極６４０４上に絶縁膜６４１１を介して形成されている。これにより、第１の電極６４０４及び第２の電極６４１３で絶縁膜６４１１を挟み込んだ構造の容量素子６４１９が形成されている。また、画素電極６４０３の端部、駆動トランジスタ６４１８及び容量素子６４１９を覆い、層間絶縁膜６４１４が形成されている。

層間絶縁膜６４１４及びその開口部に位置する画素電極６４０３上に、有機化合物を含む層６４１５及び対向電極６４１６が形成され、画素電極６４０３と対向電極６４１６とで有機化合物を含む層６４１５が挟まれた領域に、発光素子６４１７が形成されている。

また、図６４（ａ）に示す第１の電極６４０４を、図６４（ｂ）に示すように第１の電極６４２０で形成してもよい。なお、図６４（ｂ）に示した第１の電極６４２０は、配線６４０５、６４０６と同層に、配線６４０５、６４０６と同一材料で形成されている。

次に、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを適用した表示パネルの画素部の部分断面図を図６５、図６６に示す。

図６５（ａ）に示すように、基板６５０１上に下地膜６５０２が形成されている。さらに、下地膜６５０２上にゲート電極６５０３が形成されている。また、ゲート電極６５０３と同層に、ゲート電極６５０３と同じ材料からなる第１の電極６５０４が形成されている。ゲート電極６５０３の材料には、リンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。

ゲート電極６５０３及び第１の電極６５０４を覆うように、ゲート絶縁膜６５０５が形成されている。ゲート絶縁膜６５０５としては、酸化珪素膜や窒化珪素膜などが用いられる。

ゲート絶縁膜６５０５上に、半導体層６５０６が形成されている。また、半導体層６５０６と同層に、半導体層６５０６と同じ材料からなる半導体層６５０７が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜６５０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ_２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。

半導体層６５０６上には、Ｎ型の導電性を有するＮ型半導体層６５０８、６５０９が形成され、半導体層６５０７上には、Ｎ型半導体層６５１０が形成されている。

Ｎ型半導体層６５０８、６５０９上にはそれぞれ配線６５１１、６５１２が形成される。また、配線６５１１、６５１２と同層に、配線６５１１、６５１２と同一材料からなる導電層６５１３が、Ｎ型半導体層６５１０上に形成されている。

これにより、半導体層６５０７、Ｎ型半導体層６５１０及び導電層６５１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極６５０４でゲート絶縁膜６５０５を挟み込んだ構造の容量素子６５２０が形成されている。

また、配線６５１１の一方の端部は延在し、その延在した配線６５１１上部に接して画素電極６５１４が形成されている。

また、画素電極６５１４の端部、駆動トランジスタ６５１９及び容量素子６５２０を覆うように絶縁物６５１５が形成されている。

画素電極６５１４及び絶縁物６５１５上には、有機化合物を含む層６５１６及び対向電極６５１７が形成され、画素電極６５１４と対向電極６５１７とで有機化合物を含む層６５１６が挟まれた領域に、発光素子６５１８が形成されている。

なお、容量素子６５２０の第２の電極の一部となる半導体層６５０７及びＮ型半導体層６５１０は設けなくてもよい。つまり、容量素子６５２０の第２の電極は導電層６５１３とし、容量素子６５２０の構造を、第１の電極６５０４と導電層６５１３でゲート絶縁膜を挟み込んだ構造としてもよい。

なお、図６５（ａ）において、配線６５１１を形成する前に画素電極６５１４を形成することで、図６５（ｂ）に示すような、画素電極６５１４と同層に、画素電極６５１４と同じ材料からなる第２の電極６５２１を形成することができる。これにより、第２の電極６５２１と第１の電極６５０４でゲート絶縁膜６５０５を挟み込んだ構造の容量素子６５２２を形成することができる。

なお、図６５では、逆スタガ型のチャネルエッチ構造のトランジスタを適用した例について示したが、もちろんチャネル保護構造のトランジスタを適用してもよい。チャネル保護構造のトランジスタを適用した場合について、図６６（ａ）、（ｂ）を用いて説明する。

図６６（ａ）に示すチャネル保護型構造のトランジスタは、図６５（ａ）に示したチャネルエッチ構造の駆動トランジスタ６５１９の半導体層６５０６のチャネルが形成される領域上に、エッチングのマスクとなる絶縁物６６０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

また、同様に、図６６（ｂ）に示すチャネル保護型構造のトランジスタは、図６５（ｂ）に示したチャネルエッチ構造の駆動トランジスタ６５１９の半導体層６５０６のチャネルが形成される領域上に、エッチングのマスクとなる絶縁物６６０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。

なお、本発明の表示装置の画素部に適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造を用いることができる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態６で述べた内容と自由に組み合わせて実施することができる。

（実施の形態８）
本実施形態では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。

図６７は、トランジスタを含む半導体装置の構造例を示した図である。なお、図６７において、図６７（Ｂ）は図６７（Ａ）のａ−ｂ間の断面図に相当し、図６７（Ｃ）は図６７（Ａ）のｃ−ｄ間の断面図に相当する。

図６７に示す半導体装置は、基板６７０１上に絶縁膜６７０２を介して設けられた半導体膜６７０３ａ、６７０３ｂと、当該半導体膜６７０３ａ、６７０３ｂ上にゲート絶縁膜６７０４を介して設けられたゲート電極６７０５と、ゲート電極を覆って設けられた絶縁膜６７０６、６７０７と、半導体膜６７０３ａ、６７０３ｂのソース領域またはドレイン領域と接続しかつ絶縁膜６７０７上に設けられた導電膜６７０８とを有している。なお、図６７においては、半導体膜６７０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ６７１０ａと半導体膜６７０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ６７１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図６７では、Ｎチャネル型トランジスタ６７１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ６７１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。

なお、本実施形態では、上記基板６７０１、絶縁膜６７０２、半導体膜６７０３ａ及び６７０３ｂ、ゲート絶縁膜６７０４、絶縁膜６７０６または絶縁膜６７０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒化することによって、図６７に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。

なお、本実施形態では、上記図６７における半導体膜６７０３ａ及び６７０３ｂまたはゲート絶縁膜６７０４にプラズマ処理を行い、当該半導体膜６７０３ａ及び６７０３ｂまたはゲート絶縁膜６７０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。

はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。

まず、基板６７０１上に島状の半導体膜６７０３ａ、６７０３ｂを形成する（図６８（Ａ））。島状の半導体膜６７０３ａ、６７０３ｂは、基板６７０１上にあらかじめ形成された絶縁膜６７０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。なお、図６８では、島状の半導体膜６７０３ａ、６７０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。

次に、プラズマ処理を行い半導体膜６７０３ａ、６７０３ｂを酸化または窒化することによって、当該半導体膜６７０３ａ、６７０３ｂの表面にそれぞれ酸化半導体膜または窒化半導体膜である絶縁膜６７２１ａ、６７２１ｂを形成する（図６８（Ｂ））。例えば、半導体膜６７０３ａ、６７０３ｂとしてＳｉを用いた場合、絶縁膜６７２１ａ及び絶縁膜６７２１ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜６７０３ａ、６７０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜６７０３ａ、６７０３ｂに接して酸化珪素（ＳｉＯｘ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ_２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、絶縁膜６７２１ａ、６７２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜６７２１ａ、６７２１ｂにＡｒが含まれている。

また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板６７０１上に形成された被処理物（ここでは、半導体膜６７０３ａ、６７０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、かつ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。

次に、絶縁膜６７２１ａ、６７２１ｂを覆うようにゲート絶縁膜６７０４を形成する（図６８（Ｃ））。ゲート絶縁膜６７０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜６７０３ａ、６７０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜６７０３ａ、６７０３ｂ表面に絶縁膜６７２１ａ、６７２１ｂとして酸化珪素を形成した場合、当該絶縁膜６７２１ａ、６７２１ｂ上にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。また、上記図６８（Ｂ）において、プラズマ処理により半導体膜６７０３ａ、６７０３ｂを酸化または窒化することによって形成された絶縁膜６７２１ａ、６７２１ｂの膜厚が十分である場合には、当該絶縁膜６７２１ａ、６７２１ｂをゲート絶縁膜として用いることも可能である。

次に、ゲート絶縁膜６７０４上にゲート電極６７０５等を形成することによって、島状の半導体膜６７０３ａ、６７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ６７１０ａ、Ｐチャネル型トランジスタ６７１０ｂを有する半導体装置を作製することができる（図６８（Ｄ））。

このように、半導体膜６７０３ａ、６７０３ｂ上にゲート絶縁膜６７０４を設ける前に、プラズマ処理により半導体膜６７０３ａ、６７０３ｂの表面を酸化または窒化することによって、チャネル領域の端部６７５１ａ、６７５１ｂ等におけるゲート絶縁膜６７０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。

また、上記図６８において、ゲート絶縁膜６７０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜６７０４を酸化または窒化させてもよい。この場合、半導体膜６７０３ａ、６７０３ｂを覆うように形成されたゲート絶縁膜６７０４（図６９（Ａ））にプラズマ処理を行い、ゲート絶縁膜６７０４を酸化または窒化することによって、ゲート絶縁膜６７０４の表面に酸化絶縁膜または窒化絶縁膜である絶縁膜６７２３を形成する（図６９（Ｂ））。プラズマ処理の条件は、上記図６８（Ｂ）と同様に行うことができる。また、絶縁膜６７２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜６７２３にＡｒが含まれている。

また、図６９（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜６７０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜６７０３ａ、６７０３ｂ側に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極６７０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、ゲート絶縁膜６７０４上にゲート電極６７０５等を形成することによって、島状の半導体膜６７０３ａ、６７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ６７１０ａ、Ｐチャネル型トランジスタ６７１０ｂを有する半導体装置を作製することができる（図６９（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。

なお、図６９においては、あらかじめ半導体膜６７０３ａ、６７０３ｂにプラズマ処理を行うことによって、当該半導体膜６７０３ａ、６７０３ｂの表面を酸化または窒化させた場合を示したが、半導体膜６７０３ａ、６７０３ｂにプラズマ処理を行わずにゲート絶縁膜６７０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。

まず、基板６７０１上に島状の半導体膜６７０３ａ、６７０３ｂを形成する（図７０（Ａ））。島状の半導体膜６７０３ａ、６７０３ｂは、基板６７０１上にあらかじめ形成された絶縁膜６７０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの公知の結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図７０では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。

次に、半導体膜６７０３ａ、６７０３ｂを覆うようにゲート絶縁膜６７０４を形成する（図７０（Ｂ））。ゲート絶縁膜６７０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。

次に、プラズマ処理を行い、ゲート絶縁膜６７０４を酸化または窒化することによって、当該ゲート絶縁膜６７０４の表面にそれぞれ酸化絶縁膜または窒化絶縁膜である絶縁膜６７２４を形成する（図７０（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜６７０４として酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行い、ゲート絶縁膜６７０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜６７０４を窒化することによって、ゲート絶縁膜６７０４の表面に絶縁膜６７２４として窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜６７０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜６７２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜６７２４中にＡｒが含まれている。

次に、ゲート絶縁膜６７０４上にゲート電極６７０５等を形成することによって、島状の半導体膜６７０３ａ、６７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ６７１０ａ、Ｐチャネル型トランジスタ６７１０ｂを有する半導体装置を作製することができる（図７０（Ｄ））。

このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ法やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。

次に、図７０とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。

まず、基板６７０１上に島状の半導体膜６７０３ａ、６７０３ｂを形成する（図７１（Ａ））。島状の半導体膜６７０３ａ、６７０３ｂは、基板６７０１上にあらかじめ形成された絶縁膜６７０２上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト６７２５ａ、６７２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。

次に、半導体膜のエッチングのために使用したレジスト６７２５ａ、６７２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜６７０３ａ、６７０３ｂの端部を選択的に酸化または窒化することによって、当該半導体膜６７０３ａ、６７０３ｂの端部にそれぞれ酸化半導体膜または窒化半導体膜である絶縁膜６７２６を形成する（図７１（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜６７２６は、プラズマ処理に用いた希ガスを含んでいる。

次に、半導体膜６７０３ａ、６７０３ｂを覆うようにゲート絶縁膜６７０４を形成する（図７１（Ｃ））。ゲート絶縁膜６７０４は、上記と同様に設けることができる。

次に、ゲート絶縁膜６７０４上にゲート電極６７０５等を形成することによって、島状の半導体膜６７０３ａ、６７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ６７１０ａ、Ｐチャネル型トランジスタ６７１０ｂを有する半導体装置を作製することができる（図７１（Ｄ））。

半導体膜６７０３ａ、６７０３ｂの端部をテーパー形状に設けた場合、半導体膜６７０３ａ、６７０３ｂの一部に形成されるチャネル領域の端部６７５２ａ、６７５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。

なお、図７１では、半導体膜６７０３ａ、６７０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図７０で示したようにゲート絶縁膜６７０４にもプラズマ処理を行って酸化または窒化させることも可能である（図７３（Ａ））。

次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。

まず、基板６７０１上に上記と同様に島状の半導体膜６７０３ａ、６７０３ｂを形成する（図７２（Ａ））。

次に、プラズマ処理を行い半導体膜６７０３ａ、６７０３ｂを酸化または窒化することによって、当該半導体膜６７０３ａ、６７０３ｂの表面にそれぞれ酸化半導体膜または窒化半導体膜である絶縁膜６７２７ａ、６７２７ｂを形成する（図７２（Ｂ）。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜６７０３ａ、６７０３ｂとしてＳｉを用いた場合、絶縁膜６７２７ａ及び絶縁膜６７２７ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜６７０３ａ、６７０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜６７０３ａ、６７０３ｂに接して酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜６７２７ａ、６７２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜６７０３ａ、６７０３ｂの端部も同時に酸化または窒化される。

次に、絶縁膜６７２７ａ、６７２７ｂを覆うようにゲート絶縁膜６７０４を形成する（図７２（Ｃ））。ゲート絶縁膜６７０４は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜６７０３ａ、６７０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜６７０３ａ、６７０３ｂ表面に絶縁膜６７２７ａ、６７２７ｂとして酸化珪素を形成した場合、当該絶縁膜６７２７ａ、６７２７ｂ上にゲート絶縁膜として酸化珪素（ＳｉＯｘ）を形成する。

次に、ゲート絶縁膜６７０４上にゲート電極６７０５等を形成することによって、島状の半導体膜６７０３ａ、６７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ６７１０ａ、Ｐチャネル型トランジスタ６７１０ｂを有する半導体装置を作製することができる（図７２（Ｄ））。

半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部６７５３ａ、６７５３ｂもテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。

なお、図７２では、半導体膜６７０３ａ、６７０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図７０で示したようにゲート絶縁膜６７０４にプラズマ処理を行って酸化または窒化させることも可能である（図７３（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜６７０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、半導体膜６７０３ａ、６７０３ｂ側に酸化珪素（ＳｉＯｘ）または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極６７０５に接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。

このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化及び高性能化を実現することが達成できる。

なお、本実施形態では、上記図６７における半導体膜６７０３ａ及び６７０３ｂまたはゲート絶縁膜６７０４にプラズマ処理を行い、当該半導体膜６７０３ａ及び６７０３ｂまたはゲート絶縁膜６７０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板６７０１または絶縁膜６７０２にプラズマ処理を行ってもよいし、絶縁膜６７０６または絶縁膜６７０７にプラズマ処理を行ってもよい。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態７で述べた内容と自由に組み合わせて実施することができる。

（実施の形態９）
本実施形態では、実施の形態１から実施の形態６までで述べた駆動方法を制御するハードウェアについて述べる。

大まかな構成図を図７４に示す。基板７４０１の上に、画素部７４０４、信号線駆動回路７４０６、走査線駆動回路７４０５が配置されている。それ以外にも、電源回路やプリチャージ回路やタイミング生成回路などが配置されてもよい。なお、信号線駆動回路７４０６や走査線駆動回路７４０５が配置されていなくてもよい。その場合、基板７４０１に配置されていないものをＩＣに形成してもよい。そのＩＣは、基板７４０１の上に、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって配置されてもよい。あるいは、周辺回路基板７４０２と基板７４０１とを接続する接続基板７４０７の上に、ＩＣが配置されてもよい。

周辺回路基板７４０２には、信号７４０３が入力される。そして、コントローラ７４０８が制御して、メモリ７４０９、７４１０などに信号が保存される。信号７４０３がアナログ信号の場合は、アナログ・デジタル変換を行った後、メモリ７４０９、７４１０などに保存されることが多い。そして、コントローラ７４０８がメモリ７４０９、７４１０などに保存された信号を用いて、基板７４０１に信号を出力する。

実施の形態１〜実施の形態６で述べた駆動方法を実現するために、コントローラ７４０８が、サブフレームの出現順序などを制御して、基板７４０１に信号を出力する。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態８で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１０）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成例について説明する。

図７５は表示パネル７５０１と、回路基板７５０２を組み合わせたＥＬモジュールを示している。表示パネル７５０１は画素部７５０３、走査線駆動回路７５０４及び信号線駆動回路７５０５を有している。回路基板７５０２には、例えば、コントロール回路７５０６や信号分割回路７５０７などが形成されている。表示パネル７５０１と回路基板７５０２は接続配線７５０８によって接続されている。接続配線にはＦＰＣ等を用いることができる。

コントロール回路７５０６が、実施の形態９における、コントローラ７４０８やメモリ７４０９、７４１０などに相当する。主に、コントロール回路７５０６において、サブフレームの出現順序などを制御している。

表示パネル７５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７５０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル７５０１に実装してもよい。

また、走査線や信号線に設定する信号をバッファ回路によりインピーダンス変換することで、１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供することができる。

また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）により表示パネルに実装してもよい。

例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装してもよい。この場合の表示パネルの構成を図７６に示す。

図７６では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例である。表示パネルの構成は、基板７６１０、画素部７６１１、ＦＰＣ７６１２ａ〜７６１２ｈ、ＩＣチップ７６１３ａ〜７６１３ｈを有する。８個のＩＣチップのうち、７６１３ａ〜７６１３ｄには信号線駆動回路を形成しており、７６１３ｅ〜７６１３ｈには走査線駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの画面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ７６１３ａと７６１３ｅのみを駆動させると、４つの画面領域のうち、左上の領域のみを駆動させることができる。このようにすることにより、消費電力を低減させることが可能となる。

また、別の構成を有している表示パネルの例を図７７に示す。図７７の表示パネルは基板７７２０上に、画素７７３０が複数配列された画素部７７２１、走査線７７３３の信号を制御する走査線駆動回路７７２２、信号線７７３１の信号を制御する信号線駆動回路７７２３を有している。また、画素７７３０に含まれる発光素子の輝度変化を補正するためのモニタ回路７７２４が設けられていてもよい。画素７７３０に含まれる発光素子とモニタ回路７７２４に含まれる発光素子は同じ構造を有している。発光素子の構造は一対の電極間にエレクトロルミネセンスを発現する材料を含む層を挟んだ形となっている。

基板７７２０の周辺部には、走査線駆動回路７７２２に外部回路から信号を入力する入力端子７７２５、信号線駆動回路７７２３に外部回路から信号を入力する入力端子７７２６、モニタ回路７７２４に信号を入力する入力端子７７２９を有している。

画素７７３０に設けた発光素子を発光させるためには、外部回路から電力を供給する必要がある。画素部７７２１に設けられる電源線７７３２は、入力端子７７２７で外部回路と接続される。電源線７７３２は引き回す配線の長さにより抵抗損失が生じるので、入力端子７７２７は基板７７２０の周辺部に複数箇所設けることが好ましい。入力端子７７２７は基板７７２０の両端部に設け、画素部７７２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素子の、電源線７７３２と接続する電極とは反対側の電極は、複数の画素７７３０で共有する共通電極として形成されるが、この電極の抵抗損失も低くするために、端子７７２８を複数個備えている。

このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上となる。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材料を配線として用いることが好ましい。また、配線遅延を考慮すると、同様にして信号線や走査線を形成してもよい。

上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させることができる。図７８は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ７８０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路７８０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路７８０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路７５０６により処理される。コントロール回路７５０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路７５０７を設け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。

チューナ７８０１で受信した信号のうち、音声信号は音声信号増幅回路７８０４に送られ、その出力は音声信号処理回路７８０５を経てスピーカ７８０６に供給される。制御回路７８０７は受信局（受信周波数）や音量の制御情報を入力部７８０８から受け、チューナ７８０１や音声信号処理回路７８０５に信号を送出する。

ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備えられている。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

このように、本発明の表示装置、及びその駆動方法を用いることにより、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

なお、本実施形態で述べた内容は、実施の形態１〜実施の形態９で述べた内容と自由に組み合わせて実施することができる。

（実施の形態１１）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。それらの電子機器の具体例を図７９に示す。

図７９（Ａ）は自発光型のディスプレイであり、筐体７９０１、支持台７９０２、表示部７９０３、スピーカ部７９０４、ビデオ入力端子７９０５等を含む。本発明は、表示部７９０３を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ディスプレイは、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図７９（Ｂ）はデジタルスチルカメラであり、本体７９０６、表示部７９０７、受像部７９０８、操作キー７９０９、外部接続ポート７９１０、シャッターボタン７９１１等を含む。本発明は、表示部７９０７を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

図７９（Ｃ）はノート型パーソナルコンピュータであり、本体７９１２、筐体７９１３、表示部７９１４、キーボード７９１５、外部接続ポート７９１６、ポインティングデバイス７９１７等を含む。本発明は、表示部７９１４を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

図７９（Ｄ）はモバイルコンピュータであり、本体７９１８、表示部７９１９、スイッチ７９２０、操作キー７９２１、赤外線ポート７９２２等を含む。本発明は、表示部７９１９を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

図７９（Ｅ）は記憶媒体読込部を備えた画像再生装置（具体的には、例えばＤＶＤ再生装置）であり、本体７９２３、筐体７９２４、表示部Ａ７９２５、表示部Ｂ７９２６、記憶媒体（ＤＶＤ等）読込部７９２７、操作キー７９２８、スピーカ部７９２９等を含む。表示部Ａ７９２５は主に画像情報を表示し、表示部Ｂ７９２６は主に文字情報を表示する。本発明は、表示部Ａ７９２５、表示部Ｂ７９２６を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図７９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体７９３０、表示部７９３１、アーム部７９３２等を含む。本発明は、表示部７９３１を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

図７９（Ｇ）はビデオカメラであり、本体７９３３、表示部７９３４、筐体７９３５、外部接続ポート７９３６、リモコン受信部７９３７、受像部７９３８、バッテリー７９３９、音声入力部７９４０、操作キー７９４１等を含む。本発明は、表示部７９３４を構成する表示装置に用いることができ、本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

図７９（Ｈ）は携帯電話であり、本体７９４２、筐体７９４３、表示部７９４４、音声入力部７９４５、音声出力部７９４６、操作キー７９４７、外部接続ポート７９４８、アンテナ７９４９等を含む。本発明は、表示部７９４４を構成する表示装置に用いることができる。また本発明により、擬似輪郭が低減された、綺麗な画像を見ることができるようになる。

なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

また、近年では、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。

また、発光型の表示装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光型の表示装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上のように、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施形態の電子機器は、実施の形態１〜実施の形態１０に示したいずれの構成の表示装置を用いてもよい。

本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法によるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法によるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法でガンマ補正を行った場合のサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法でガンマ補正を行った場合の階調と輝度の関係を示す図。 本発明の駆動方法でガンマ補正を行った場合のサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法でガンマ補正を行った場合の階調と輝度の関係を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 本発明の駆動方法において、擬似輪郭が低減する原因を示す図。 本発明の駆動方法におけるサブ画素及びサブフレームの選択方法の一例を示す図。 画素の信号を書き込む期間と点灯期間が分離されている場合のタイミングチャートの一例を示す図。 画素に信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。 画素に信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。 画素に信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。 画素の信号を書き込む期間と点灯期間が分離されていない場合のタイミングチャートの一例を示す図。 画素に信号を書き込む期間と点灯期間が分離されていない場合の画素構成の一例を示す図。 １ゲート選択期間中に２行分選択するためのタイミングチャートの一例を示す図。 画素の信号を消去する動作を行う場合のタイミングチャートの一例を示す図。 画素の信号を消去する動作を行う場合の画素構成の一例を示す図。 画素の信号を消去する動作を行う場合の画素構成の一例を示す図。 画素の信号を消去する動作を行う場合の画素構成の一例を示す図。 本発明の駆動方法を用いた表示装置の画素部レイアウトの一例を示す図。 本発明の駆動方法を用いた表示装置の画素部レイアウトの一例を示す図。 本発明の駆動方法を用いた表示装置の画素部レイアウトの一例を示す図。 本発明の駆動方法を用いた表示装置の画素部レイアウトの一例を示す図。 本発明の駆動方法を用いた表示装置の一例を示す図。 本発明の駆動方法を用いた表示装置の一例を示す図。 本発明の駆動方法を用いた表示装置の一例を示す図。 本発明の駆動方法を用いた表示装置の一例を示す図。 本発明の駆動方法を用いた表示装置の一例を示す図。 本発明の表示装置に用いる表示パネルの構成の一例を示す図。 本発明の表示装置に用いる発光素子の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置の構成の一例を示す図。 本発明の表示装置に用いるトランジスタの構造を示す図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置に用いるトランジスタの製造方法を説明する図。 本発明の表示装置を制御するハードウェアの一例を示す図。 本発明の表示装置を用いたＥＬモジュールの一例を示す図。 本発明の表示装置を用いた表示パネルの構成例を示す図。 本発明の表示装置を用いた表示パネルの構成例を示す図。 本発明の表示装置を用いたＥＬテレビ受像機の一例を示す図。 本発明の表示装置が適用される電子機器の一例を示す図。 従来の駆動方法において、擬似輪郭が発生する原因を示す図。 従来の駆動方法において、擬似輪郭が発生する原因を示す図。

符号の説明

３８１１ 選択トランジスタ
３８１２ 保持容量
３８１３ 駆動トランジスタ
３８１４ 発光素子
３８１５ 信号線
３８１６ 電源線
３８１７ 走査線
３８１８ 電源線
３８１９ 電極
３８２１ 選択トランジスタ
３８２２ 保持容量
３８２３ 駆動トランジスタ
３８２４ 発光素子
３８２７ 走査線
３８２８ 電源線
３８２９ 電極
３９１１ 選択トランジスタ
３９１２ 保持容量
３９１３ 駆動トランジスタ
３９１４ 発光素子
３９１５ 信号線
３９１６ 電源線
３９１７ 走査線
３９１８ 電源線
３９２１ 選択トランジスタ
３９２２ 保持容量
３９２３ 駆動トランジスタ
３９２４ 発光素子
３９２５ 信号線
３９２８ 電源線
４０１１ 選択トランジスタ
４０１２ 保持容量
４０１３ 駆動トランジスタ
４０１４ 発光素子
４０１５ 信号線
４０１６ 電源線
４０１７ 走査線
４０１８ 電源線
４０２１ 選択トランジスタ
４０２２ 保持容量
４０２３ 駆動トランジスタ
４０２４ 発光素子
４０２６ 電源線
４０２７ 走査線
４０２８ 電源線
４２１１ 選択トランジスタ
４２１２ 保持容量
４２１３ 駆動トランジスタ
４２１４ 発光素子
４２１５ 信号線
４２１６ 電源線
４２１７ 走査線
４２１８ 電源線
４２２１ 選択トランジスタ
４２２２ 保持容量
４２２３ 駆動トランジスタ
４２２４ 発光素子
４２２５ 信号線
４２２７ 走査線
４２２８ 電源線
４２３１ 選択トランジスタ
４２３７ 走査線
４２４１ 選択トランジスタ
４２４７ 走査線
４５１１ 選択トランジスタ
４５１２ 保持容量
４５１３ 駆動トランジスタ
４５１４ 発光素子
４５１５ 信号線
４５１６ 電源線
４５１７ 走査線
４５１８ 電源線
４５１９ 消去トランジスタ
４５２１ 選択トランジスタ
４５２２ 保持容量
４５２３ 駆動トランジスタ
４５２４ 発光素子
４５２７ 走査線
４５２８ 電源線
４５２９ 消去トランジスタ
４５３７ 走査線
４５４７ 走査線
４６１１ 選択トランジスタ
４６１２ 保持容量
４６１３ 駆動トランジスタ
４６１４ 発光素子
４６１５ 信号線
４６１６ 電源線
４６１７ 走査線
４６１８ 電源線
４６１９ 消去ダイオード
４６２１ 選択トランジスタ
４６２２ 保持容量
４６２３ 駆動トランジスタ
４６２４ 発光素子
４６２７ 走査線
４６２８ 電源線
４６２９ 消去ダイオード
４６３７ 走査線
４６４７ 走査線
４７１９ トランジスタ
４７２９ トランジスタ
５０１５ 信号線
５０１６ 電源線
５０１７ 走査線
５０２７ 走査線
５１１５ 信号線
５１１６ 電源線
５１１７ 走査線
５１２７ 走査線
５１３７ 走査線
５２０１ 画素部
５２０２ 走査線駆動回路
５２０３ 走査線駆動回路
５２０４ 信号線駆動回路
５３０１ シフトレジスタ
５３０２ 増幅回路
５４０１ シフトレジスタ
５４０２ ラッチ回路
５４０３ ラッチ回路
５４０４ 増幅回路
５４０５ サンプリング回路
５５０１ 画素部
５５０２ 走査線駆動回路
５５０３ 信号線駆動回路
５５０４ 信号線駆動回路
５６０１ 画素部
５６０２ 走査線駆動回路
５６０３ 走査線駆動回路
５６０４ 走査線駆動回路
５６０５ 走査線駆動回路
５６０６ 信号線駆動回路
５７０１ 信号線駆動回路
５７０２ 画素部
５７０３ 走査線駆動回路
５７０４ 封止基板
５７０５ シール材
５７０６ 走査線駆動回路
５７０７ 空間
５７０８ 配線
５７０９ ＦＰＣ
５７１０ 基板
５７１１ 選択トランジスタ
５７１２ 駆動トランジスタ
５７１３ 電極
５７１４ 絶縁物
５７１６ 有機化合物を含む層
５７１７ 電極
５７１８ 発光素子
５７１９ ＩＣチップ
５７２０ トランジスタ
５７２１ トランジスタ
５８０１ 基板
５８０２ 陽極
５８０３ 正孔注入層
５８０４ 正孔輸送層
５８０５ 発光層
５８０６ 電子輸送層
５８０７ 電子注入層
５８０８ 陰極
５９００ 基板
５９０１ 駆動トランジスタ
５９０２ 電極
５９０３ 有機化合物を含む層
５９０４ 電極
６０００ 基板
６００１ 駆動トランジスタ
６００２ 下地膜
６００３ 電極
６００４ 有機化合物を含む層
６００５ 電極
６００６Ｒ カラーフィルター
６００６Ｇ カラーフィルター
６００６Ｂ カラーフィルター
６００７ ブラックマトリクス
６１０１ 基板
６１０２ 下地膜
６１０３ チャネル形成領域
６１０４ ＬＤＤ領域
６１０５ 不純物領域
６１０６ チャネル形成領域
６１０７ ＬＤＤ領域
６１０８ 不純物領域
６１０９ ゲート絶縁膜
６１１０ ゲート電極
６１１１ 上部電極
６１１２ 層間絶縁膜
６１１３ 配線
６１１４ 画素電極
６１１５ 絶縁物
６１１６ 有機化合物を含む層
６１１７ 対向電極
６１１８ 駆動トランジスタ
６１１９ 容量素子
６１２０ 発光素子
６１２１ 領域
６１２２ 上部電極
６１２３ 容量素子
６２０１ 基板
６２０２ 下地膜
６２０３ チャネル形成領域
６２０４ ＬＤＤ領域
６２０５ 不純物領域
６２０６ ゲート絶縁膜
６２０７ ゲート電極
６２０８ 電極
６２０９ 層間絶縁膜
６２１０ 配線
６２１１ 電極
６２１２ 層間絶縁膜
６２１３ 画素電極
６２１４ 電極
６２１５ 絶縁物
６２１６ 有機化合物を含む層
６２１７ 対向電極
６２１８ 駆動トランジスタ
６２１９ 容量素子
６２２０ 発光素子
６３０１ 基板
６３０２ 下地膜
６３０３ ゲート電極
６３０４ 電極
６３０５ ゲート絶縁膜
６３０６ チャネル形成領域
６３０７ ＬＤＤ領域
６３０８ 不純物領域
６３０９ チャネル形成領域
６３１０ ＬＤＤ領域
６３１１ 不純物領域
６３１２ 層間絶縁膜
６３１３ 配線
６３１４ 電極
６３１５ 開口部
６３１６ 層間絶縁膜
６３１７ 画素電極
６３１８ 絶縁物
６３１９ 有機化合物を含む層
６３２０ 対向電極
６３２１ 発光素子
６３２２ 駆動トランジスタ
６３２３ 容量素子
６３２４ 電極
６３２５ 容量素子
６４０１ 基板
６４０２ 下地膜
６４０３ 画素電極
６４０４ 電極
６４０５ 配線
６４０６ 配線
６４０７ Ｎ型半導体層
６４０８ Ｎ型半導体層
６４０９ 半導体層
６４１０ ゲート絶縁膜
６４１１ 絶縁膜
６４１２ ゲート電極
６４１３ 電極
６４１４ 層間絶縁膜
６４１５ 有機化合物を含む層
６４１６ 対向電極
６４１７ 発光素子
６４１８ 駆動トランジスタ
６４１９ 容量素子
６４２０ 電極
６５０１ 基板
６５０２ 下地膜
６５０３ ゲート電極
６５０４ 電極
６５０５ ゲート絶縁膜
６５０６ 半導体層
６５０７ 半導体層
６５０８ Ｎ型半導体層
６５０９ Ｎ型半導体層
６５１０ Ｎ型半導体層
６５１１ 配線
６５１２ 配線
６５１３ 導電層
６５１４ 画素電極
６５１５ 絶縁物
６５１６ 有機化合物を含む層
６５１７ 対向電極
６５１８ 発光素子
６５１９ 駆動トランジスタ
６５２０ 容量素子
６５２１ 電極
６５２２ 容量素子
６６０１ 絶縁物
６７０１ 基板
６７０２ 絶縁膜
６７０３ａ 半導体膜
６７０３ｂ 半導体膜
６７０４ ゲート絶縁膜
６７０５ ゲート電極
６７０６ 絶縁膜
６７０７ 絶縁膜
６７０８ 導電膜
６７１０ａ Ｎチャネル型トランジスタ
６７１０ｂ Ｐチャネル型トランジスタ
６７２１ａ 絶縁膜
６７２１ｂ 絶縁膜
６７２３ 絶縁膜
６７２４ 絶縁膜
６７２５ａ レジスト
６７２５ｂ レジスト
６７２６ 絶縁膜
６７２７ａ 絶縁膜
６７２７ｂ 絶縁膜
６７５１ａ 端部
６７５１ｂ 端部
６７５２ａ 端部
６７５２ｂ 端部
６７５３ａ 端部
６７５３ｂ 端部
７４０１ 基板
７４０２ 周辺回路基板
７４０３ 信号
７４０４ 画素部
７４０５ 走査線駆動回路
７４０６ 信号線駆動回路
７４０７ 接続基板
７４０８ コントローラ
７４０９ メモリ
７４１０ メモリ
７５０１ 表示パネル
７５０２ 回路基板
７５０３ 画素部
７５０４ 走査線駆動回路
７５０５ 信号線駆動回路
７５０６ コントロール回路
７５０７ 信号分割回路
７５０８ 接続配線
７６１０ 基板
７６１１ 画素部
７６１２ａ ＦＰＣ
７６１２ｂ ＦＰＣ
７６１２ｃ ＦＰＣ
７６１２ｄ ＦＰＣ
７６１２ｅ ＦＰＣ
７６１２ｆ ＦＰＣ
７６１２ｇ ＦＰＣ
７６１２ｈ ＦＰＣ
７６１３ａ ＩＣチップ
７６１３ｂ ＩＣチップ
７６１３ｃ ＩＣチップ
７６１３ｄ ＩＣチップ
７６１３ｅ ＩＣチップ
７６１３ｆ ＩＣチップ
７６１３ｇ ＩＣチップ
７６１３ｈ ＩＣチップ
７７２０ 基板
７７２１ 画素部
７７２２ 走査線駆動回路
７７２３ 信号線駆動回路
７７２４ モニタ回路
７７２５ 入力端子
７７２６ 入力端子
７７２７ 入力端子
７７２８ 端子
７７２９ 入力端子
７７３０ 画素
７７３１ 信号線
７７３２ 電源線
７７３３ 走査線
７８０１ チューナ
７８０２ 映像信号増幅回路
７８０３ 映像信号処理回路
７８０４ 音声信号増幅回路
７８０５ 音声信号処理回路
７８０６ スピーカ
７８０７ 制御回路
７８０８ 入力部
７９０１ 筐体
７９０２ 支持台
７９０３ 表示部
７９０４ スピーカ部
７９０５ ビデオ入力端子
７９０６ 本体
７９０７ 表示部
７９０８ 受像部
７９０９ 操作キー
７９１０ 外部接続ポート
７９１１ シャッターボタン
７９１２ 本体
７９１３ 筐体
７９１４ 表示部
７９１５ キーボード
７９１６ 外部接続ポート
７９１７ ポインティングデバイス
７９１８ 本体
７９１９ 表示部
７９２０ スイッチ
７９２１ 操作キー
７９２２ 赤外線ポート
７９２３ 本体
７９２４ 筐体
７９２５ 表示部Ａ
７９２６ 表示部Ｂ
７９２７ 記憶媒体読込部
７９２８ 操作キー
７９２９ スピーカ部
７９３０ 本体
７９３１ 表示部
７９３２ アーム部
７９３３ 本体
７９３４ 表示部
７９３５ 筐体
７９３６ 外部接続ポート
７９３７ リモコン受信部
７９３８ 受像部
７９３９ バッテリー
７９４０ 音声入力部
７９４１ 操作キー
７９４２ 本体
７９４３ 筐体
７９４４ 表示部
７９４５ 音声入力部
７９４６ 音声出力部
７９４７ 操作キー
７９４８ 外部接続ポート
７９４９ アンテナ

Claims (14)

1. 発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む画素を複数有する表示装置の駆動方法であって、
   前記ｍ個のサブ画素において、（ｓ＋１）番目（１≦ｓ≦ｍ−１）のサブ画素の面積は、ｓ番目のサブ画素の面積の２倍であり、
   前記ｍ個のサブ画素の点灯期間において、１フレームをｎ個（ｎはｎ≧２の整数）のサブフレームに分割し、
   前記ｎ個のサブフレームの点灯期間において、（ｐ＋１）番目（１≦ｐ≦ｎ−１）のサブフレームの点灯期間の長さは、ｐ番目のサブフレームの点灯期間の長さの２^ｍ倍であり、
   前記ｎ個のサブフレームのうち少なくとも１個のサブフレームを、当該サブフレームよりも短い点灯期間を有する複数のサブフレームに分割して、前記ｎ個のサブフレームをｔ個（ｔ＞ｎ）のサブフレームにし、
   前記ｔ個のサブフレームのうち少なくとも１個のサブフレームにおいて、前記ｍ個のサブ画素が点灯状態にあるサブフレームの点灯期間を順次足し合わせることにより、前記画素の階調を表現することを特徴とする表示装置の駆動方法。
2. 請求項１において、
   前記ｎ個のサブフレームのうち最長の点灯期間を有するサブフレームを、当該サブフレームよりも短い点灯期間を有するサブフレームに分割することを特徴とする表示装置の駆動方法。
3. 請求項１または請求項２において、
   前記ｎ個のサブフレームのうち少なくとも１個のサブフレームを、互いに等しい点灯期間を有する複数のサブフレームに分割することを特徴とする表示装置の駆動方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記サブフレームが、点灯期間の昇順に配置されていることを特徴とする表示装置の駆動方法。
5. 請求項１乃至請求項３のいずれか一項において、
   前記サブフレームが、点灯期間の降順に配置されていることを特徴とする表示装置の駆動方法。
6. 請求項１乃至請求項５のいずれか一項において、
   低階調領域については、輝度を階調に対して線形に変化させ、
   前記低階調領域以外の階調領域については、輝度を階調に対して非線形に変化させることを特徴とする表示装置の駆動方法。
7. 請求項１乃至請求項６のいずれか一項に記載の駆動方法を行う表示装置であって、
   前記ｍ個のサブ画素はそれぞれ、発光素子と、信号線と、走査線と、第１の電源線と、第２の電源線と、選択トランジスタと、駆動トランジスタとを有し、
   前記選択トランジスタは、第１の電極が前記信号線と電気的に接続され、第２の電極が前記駆動トランジスタのゲート電極と電気的に接続され、
   前記駆動トランジスタは、第１の電極が前記第１の電源線と電気的に接続され、
   前記発光素子は、第１の電極が前記駆動トランジスタの第２の電極と電気的に接続され、第２の電極が前記第２の電源線に接続されることを特徴とする表示装置。
8. 請求項７において、
   前記ｍ個のサブ画素で、前記信号線が共有されていることを特徴とする表示装置。
9. 請求項７または請求項８において、
   前記ｍ個のサブ画素で、前記走査線が共有されていることを特徴とする表示装置。
10. 請求項７乃至請求項９のいずれか一項において、
    前記ｍ個のサブ画素で、前記第１の電源線が共有されていることを特徴とする表示装置。
11. 請求項７、請求項９乃至請求項１０のいずれか一項において、
    前記画素が有する前記信号線の本数が２本以上ｍ本以下であり、
    前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記選択トランジスタが、他のサブ画素が有する前記選択トランジスタと異なる前記信号線と電気的に接続されることを特徴とする表示装置。
12. 請求項７乃至請求項８、請求項１０乃至請求項１１のいずれか一項において、
    前記画素が有する前記走査線の本数が２本以上であり、
    前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記選択トランジスタが、他のサブ画素が有する前記選択トランジスタと異なる前記走査線と電気的に接続されることを特徴とする表示装置。
13. 請求項７乃至請求項９、請求項１１乃至請求項１２のいずれか一項において、
    前記画素が有する前記第１の電源線の本数が２本以上ｍ本以下であり、
    前記ｍ個のサブ画素のいずれか一のサブ画素が有する前記駆動トランジスタが、他のサブ画素が有する前記駆動トランジスタと異なる前記第１の電源線と電気的に接続されることを特徴とする表示装置。
14. 請求項７乃至請求項１３のいずれか一項に記載の表示装置を有する電子機器。

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