JP2007200221A - Electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide electronic equipment for saving the power of a CPU itself and a TCXO (temperature compensated oscillator) itself. <P>SOLUTION: A CPU 1 sets a TCXOEN (temperature compensated oscillator enable) signal to a positive state and outputs this signal in a wake-up state. The CPU 1 sets a GPIO signal to a positive state and outputs this signal before entering a sleep state. A power switch 3 is turned on by a positive output of an OR gate 2 to which the TCXOEN signal and GPIO signal are inputted, whereby power is supplied to a TCXO 4 to start oscillation of the TCXO 4. An output of the TCXO 4 is supplied to many loads such as the CPU 1 and other devices 6 as a common system clock 5a through a buffer 5. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＣＰＵによりシステムクロック制御を行う電子機器に関する。   The present invention relates to an electronic device that performs system clock control by a CPU.

（背景技術１）
図６は、従来例に係る電子機器の関連部分のブロック図である。ＣＰＵ１１がウェイクアップ状態の時に出力するＴＣＸＯＥＮ（温度補償発振器許可）信号により、電源スイッチ１２をオンにしてＴＣＸＯ１３（温度補償発振器）への電源供給と起動を行う。そして、ＴＣＸＯ１３出力をバッファ１４を経由して、システムクロック１４ａとしている。システムクロック１４ａは、電子機器２００の共通のシステムクロックとして、ＣＰＵ１１やＣＰＵ以外の他のデバイス１５に供給される。ＣＰＵ１１は、処理タスクがない期間はスリープ状態に移行して省電力状態となる。この時、ＣＰＵ１１が出力するＴＣＸＯＥＮ信号が否定状態になり、電源スイッチ１２がオフになりＴＣＸＯ１３が停止し、システムクロック１４ａが停止し、ＴＣＸＯ１３も省電力状態となる。このスリープ状態の時にも動作する必要がある他のデバイス１５がある場合、ＣＰＵ１１自身はスリープ状態に入れるにも関わらず、他のデバイス１５にシステムクロック１４ａを供給する必要があるために、ＣＰＵ１１はウェイクアップ状態となってＴＣＸＯＥＮ信号を肯定状態にしてＴＣＸＯ１３を起動してシステムクロック１４ａを発生するようにしている。このため、ＣＰＵ１１がスリープ状態に入れず、ＣＰＵ１１自体の省電力を行うことができないという問題があった。 (Background Technology 1)
FIG. 6 is a block diagram of a relevant portion of an electronic apparatus according to a conventional example. In response to a TCXOEN (temperature compensated oscillator enable) signal output when the CPU 11 is in a wake-up state, the power switch 12 is turned on to supply power to and start up the TCXO 13 (temperature compensated oscillator). The TCXO 13 output is passed through the buffer 14 as the system clock 14a. The system clock 14 a is supplied to the CPU 11 and other devices 15 other than the CPU as a common system clock for the electronic device 200. The CPU 11 shifts to a sleep state and enters a power saving state during a period when there is no processing task. At this time, the TCXOEN signal output from the CPU 11 becomes negative, the power switch 12 is turned off, the TCXO 13 stops, the system clock 14a stops, and the TCXO 13 also enters the power saving state. When there is another device 15 that needs to operate even in the sleep state, the CPU 11 itself needs to supply the system clock 14a to the other device 15 even though the CPU 11 enters the sleep state. The TCXOEN signal is set to an affirmative state by entering the wake-up state, and the TCXO 13 is activated to generate the system clock 14a. For this reason, there is a problem that the CPU 11 cannot enter the sleep state and the CPU 11 itself cannot perform power saving.

（背景技術２）
従来から、ＤＲＡＭのリフレッシュ動作を行なうＤＲＡＭリフレッシュ方式がある（例えば、特許文献１参照。）。この特許文献１では、マイクロプロセッサ１は、リフレッシュコントローラ２、クロックジェネレータコントローラ３及びＣＰＵ４を内蔵する。クロックジェネレータコントローラ３は、リフレッシュコントローラ２とＣＰＵ４へ別々のクロックを供給する。そして、ＣＰＵ４のスタンバイモード時、クロックジェネレータコントローラ３は、ＣＰＵ４へのクロック供給を停止し、リフレッシュコントローラ２へのみクロックを供給する。これにより、ＣＰＵスタンバイモード時、ＤＲＡＭのリフレッシュを行えないという問題、または、ＤＲＡＭリフレッシュが必要なためにＣＰＵのスタンバイモードが実行できず、低消費電力化が難しいという問題を解決している。
特開平２−１５２０９１号公報（第１〜３頁、図） (Background Technology 2)
Conventionally, there is a DRAM refresh method for performing a DRAM refresh operation (see, for example, Patent Document 1). In this Patent Document 1, the microprocessor 1 includes a refresh controller 2, a clock generator controller 3, and a CPU 4. The clock generator controller 3 supplies separate clocks to the refresh controller 2 and the CPU 4. When the CPU 4 is in the standby mode, the clock generator controller 3 stops supplying the clock to the CPU 4 and supplies the clock only to the refresh controller 2. This solves the problem that the DRAM cannot be refreshed in the CPU standby mode, or the problem that the CPU standby mode cannot be executed because the DRAM refresh is necessary and it is difficult to reduce the power consumption.
Japanese Patent Laid-Open No. 2-152091 (pages 1-3)

背景技術１の問題点を解決するために、背景技術２（特許文献１）を適用すると、クロックジェネレータコントローラを新たに備えて、クロックジェネレータコントローラがＣＰＵ１１用クロックと他のデバイス１５用クロックの２系統を出力する必要がある。しかし、背景技術２（特許文献１）では、クロックジェネレータコントローラ３がクロックをコントロールしているが、クロックの原振となる発振器およびその発振器の起動に関する記載がなく、発振器自体の省電力に関する記載がない。また、ＣＰＵ４のスタンバイモード時とクロックジェネレータコントローラ３のクロックコントロールとの相関についての具体的な記載がない。従って、ＣＰＵ１１とＴＣＸＯ１３の省電力を行いつつ、他のデバイス６へクロックを供給することができないという問題点がある。そこで、本発明は、上記の問題点を解決するためになされたもので、ＣＰＵ自体およびＴＣＸＯ自体の省電力を行うことができる電子機器を提供することを目的とする。   In order to solve the problems of the background art 1, when the background technique 2 (Patent Document 1) is applied, a clock generator controller is newly provided, and the clock generator controller includes a CPU 11 clock and another system 15 clock. Must be output. However, in Background Art 2 (Patent Document 1), the clock generator controller 3 controls the clock. However, there is no description regarding the oscillator that is the source of the clock and the starting of the oscillator, and there is a description regarding the power saving of the oscillator itself. Absent. There is no specific description about the correlation between the standby mode of the CPU 4 and the clock control of the clock generator controller 3. Therefore, there is a problem that the clock cannot be supplied to the other device 6 while the CPU 11 and the TCXO 13 save power. Therefore, the present invention has been made to solve the above-described problems, and an object thereof is to provide an electronic device that can save power of the CPU itself and the TCXO itself.

上記目的を達成するために、本発明の電子機器は、ＣＰＵと、汎用Ｉ／Ｏと、水晶発振器と、水晶発振器への電源スイッチ手段と、システムクロックの供給を受けるデバイスを有する電子機器にあって、前記ＣＰＵのウェイクアップ状態を表すウェイクアップ状態信号と前記汎用Ｉ／Ｏ出力信号との論理和出力により前記電源スイッチをオンにして前記水晶発振器を立ち上げ、前記水晶発振器の出力をバッファへ入力し、当該バッファ出力をシステムクロックとして前記ＣＰＵ及び前記デバイスへ供給することを特徴とする。   In order to achieve the above object, an electronic apparatus of the present invention is an electronic apparatus having a CPU, a general-purpose I / O, a crystal oscillator, a power switch means for the crystal oscillator, and a device that receives a system clock. The power switch is turned on by the logical sum output of the wake-up state signal indicating the wake-up state of the CPU and the general-purpose I / O output signal to start the crystal oscillator, and the output of the crystal oscillator is sent to the buffer. The buffer output is input to the CPU and the device as a system clock.

本発明によれば、ＣＰＵ自体およびＴＣＸＯ自体の省電力を行うことが可能となる。   According to the present invention, it is possible to save power of the CPU itself and the TCXO itself.

以下、本発明の実施例を、図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の実施例１に係る電子機器の関連部分のブロック図である。電子機器１００は、ＣＰＵ１、ＯＲゲート２、電源スイッチ３、ＴＣＸＯ（温度補償発振器）４、バッファ５、他のデバイス６などにより構成されている。ＣＰＵ１の出力端子のＧＰＩＯ信号は、ＣＰＵ１に内蔵する汎用Ｉ／Ｏの出力信号であり、ＣＰＵ１が実行するプログラムにより制御される。なお、汎用Ｉ／Ｏは、レジスタなどであってもよいし、ＣＰＵ１の外付けであってもよい。電源スイッチ３は、トランジスタなどのスイッチでもよい。   FIG. 1 is a block diagram of relevant portions of an electronic apparatus according to Embodiment 1 of the present invention. The electronic device 100 includes a CPU 1, an OR gate 2, a power switch 3, a TCXO (temperature compensated oscillator) 4, a buffer 5, another device 6, and the like. The GPIO signal at the output terminal of the CPU 1 is an output signal of a general purpose I / O built in the CPU 1 and is controlled by a program executed by the CPU 1. The general purpose I / O may be a register or the like, or may be external to the CPU 1. The power switch 3 may be a switch such as a transistor.

ＣＰＵ１は、電子機器１００全体の制御を行い、処理タスクを実行中はウェイクアップ状態となり、処理タスクがない時はスリープ状態になり省電力状態になる。ＣＰＵ１は、このウェイクアップ状態の時には、出力端子からＴＣＸＯＥＮ（温度補償発振器許可）信号を肯定状態にして出力し、スリープ状態の時には、ＴＣＸＯＥＮ信号を否定状態にして出力する。ＣＰＵ１の入力端子のＣＰＵＣＫは、ＣＰＵ１への入力クロック端子である。   The CPU 1 controls the entire electronic device 100 and enters a wake-up state while executing a processing task, and enters a sleep state and a power saving state when there is no processing task. In the wake-up state, the CPU 1 outputs a TCXOEN (temperature compensated oscillator enable) signal from the output terminal in an affirmative state and outputs the TCXOEN signal in a negative state in the sleep state. CPUCK of the input terminal of the CPU 1 is an input clock terminal to the CPU 1.

ＯＲゲート２は、ＧＰＩＯ信号とＴＣＸＯＥＮ信号の論理和出力を電源スイッチ３へ出力する。電源スイッチ３は、ＯＲゲート２の出力の肯定状態によりオンとなり、ＴＣＸＯ４へ電源供給を行う。ＴＣＸＯ４は、電源供給されて起動し、発振する。ＴＣＸＯ４の発振出力は、バッファ５へ供給される。バッファ５は、ＣＰＵ１や他のデバイス６などの多数の負荷へ共通のシステムクロック５ａを供給する。   The OR gate 2 outputs a logical sum output of the GPIO signal and the TCXOEN signal to the power switch 3. The power switch 3 is turned on when the output of the OR gate 2 is positive, and supplies power to the TCXO 4. The TCXO 4 is activated when supplied with power and oscillates. The oscillation output of the TCXO 4 is supplied to the buffer 5. The buffer 5 supplies a common system clock 5 a to a number of loads such as the CPU 1 and other devices 6.

ＣＰＵ１の動作について、次に説明する。
図２は、本発明の実施例１および実施例２に係る電子機器のＣＰＵのシステムクロック制御のフローチャートである。ＣＰＵ１は、処理すべきタスクがある場合、タスク実行を行う（ステップＳ１）。そのタスク実行の監視を行い、終了を確認する（ステップＳ２で「終了」）。次に、ＣＰＵ１スリープ中にも他のデバイス６が動作する必要のあるモードであるかをチェックし（ステップＳ３）、ＹＥＳならばＧＰＩＯ信号をオンにする（ステップＳ４）。これがＯＲゲート２（図１）の一方の入力端に供給される。この時点で、ＯＲゲート２の出力は肯定状態になり、ＴＣＸＯ４の発振が継続される状態となり、他のデバイス６へのシステムクロック５ａが継続される状態となる。 Next, the operation of the CPU 1 will be described.
FIG. 2 is a flowchart of the system clock control of the CPU of the electronic device according to the first and second embodiments of the present invention. If there is a task to be processed, the CPU 1 executes the task (step S1). The task execution is monitored and the completion is confirmed (“End” in Step S2). Next, it is checked whether the other device 6 needs to operate even during the sleep of the CPU 1 (step S3). If YES, the GPIO signal is turned on (step S4). This is supplied to one input terminal of the OR gate 2 (FIG. 1). At this time, the output of the OR gate 2 becomes an affirmative state, the oscillation of the TCXO 4 is continued, and the system clock 5a to the other device 6 is continued.

ステップＳ３でＮＯならばＧＰＩＯ信号をオフにする（ステップＳ５）。次に、ＴＣＸＯＥＮ信号をオフ（否定状態）にする（ステップＳ６）。これにより、ステップＳ５を経由してステップＳ６を実行した時点では、ＯＲゲート２の両方の入力が否定状態になり、ＴＣＸＯ４の発振は停止し、ＴＣＸＯ４は省電力状態になる。   If NO in step S3, the GPIO signal is turned off (step S5). Next, the TCXOEN signal is turned off (negative state) (step S6). As a result, when step S6 is executed via step S5, both inputs of the OR gate 2 become negative, the oscillation of the TCXO4 stops, and the TCXO4 enters a power saving state.

次に、上記ＴＣＸＯ４の発振継続か停止かに関わらず、ＣＰＵ１はスリープ状態に入り、省電力状態になる（ステップＳ７）。ＣＰＵ１は、スリープ状態中も全機能が停止したわけではなく、例えば、割込みに対しては、一部機能が動作する。このスリープ状態中に、例えば、図示しないキー操作などがあると割込みが発生し（ステップＳ８で「ＹＥＳ」）、ＣＰＵ１は、ＴＣＸＯＥＮ信号をオン（肯定状態）にして（ステップＳ９）、システムクロック５ａが継続されるようにする。そして、ＣＰＵウェイクアップ状態に入る（ステップＳ１０）。次に、ＧＰＩＯ信号をオフにする（ステップＳ１１）。そして、ステップＳ１に戻る。   Next, regardless of whether the oscillation of the TCXO 4 is continued or stopped, the CPU 1 enters a sleep state and enters a power saving state (step S7). The CPU 1 does not stop all functions even during the sleep state. For example, some functions operate for interrupts. For example, if there is a key operation (not shown) during this sleep state, an interrupt is generated (“YES” in step S8), and the CPU 1 turns on the TCXOEN signal (affirmative state) (step S9), and the system clock 5a. To be continued. Then, the CPU wakeup state is entered (step S10). Next, the GPIO signal is turned off (step S11). Then, the process returns to step S1.

実施例１によれば、ＣＰＵ用クロックと他のデバイス用クロックを共通の１系統とすることが可能となる。この場合、ＣＰＵ１がスリープ中にもＣＰＵ１に対してシステムクロック５ａが供給されるが、ＣＰＵ１自体はスリープ状態になっており、問題ない。また、モードに応じて、ＣＰＵ自体およびＴＣＸＯ自体の省電力を行うことが可能となる。   According to the first embodiment, the CPU clock and the other device clock can be made into one common system. In this case, the system clock 5a is supplied to the CPU 1 even when the CPU 1 is in the sleep state, but the CPU 1 itself is in the sleep state and there is no problem. Further, depending on the mode, it is possible to save power of the CPU itself and the TCXO itself.

図３は、本発明の実施例２に係る電子機器の関連部分のブロック図である。実施例１（図１）との相違点を主に説明する。相違点は、ＣＰＵ１のＣＰＵＣＫ端子に供給するクロックは、システムクロック５ａそのものではなく、システムクロック５ａをＴＣＸＯＥＮ信号でゲートしたＡＮＤゲート７出力信号である点である。ＣＰＵ１のＧＰＩＯ信号とＴＣＸＯＥＮ信号により、ＯＲゲート２、電源スイッチ３、ＴＣＸＯ４、バッファ５を経由してシステムクロック５ａを発生するところは同じである。また、その部分の動作も、図２のフローチャートで説明した内容と同じであり、詳細説明を省略する。   FIG. 3 is a block diagram of relevant portions of the electronic device according to the second embodiment of the present invention. Differences from the first embodiment (FIG. 1) will be mainly described. The difference is that the clock supplied to the CPUCK terminal of the CPU 1 is not the system clock 5a itself but an output signal of the AND gate 7 obtained by gating the system clock 5a with the TCXOEN signal. The system clock 5a is generated by the GPIO signal of the CPU 1 and the TCXOEN signal via the OR gate 2, the power switch 3, the TCXO 4, and the buffer 5. The operation of this part is also the same as that described in the flowchart of FIG.

ＡＮＤゲート７の一方の入力端に供給されるＴＣＸＯＥＮ信号は、ＣＰＵ１がウェイクアップ状態の時に肯定状態となり、スリープ状態の時に否定状態となる信号である。従って、ＣＰＵ１がスリープ状態で他のデバイス６が動作中の時に、ＣＰＵ１の外部でＡＮＤゲート７により強制的にＣＰＵＣＫ端子へのクロック供給を止めることにより、ＣＰＵ１内部のスリープ時の余分なＣＰＵＣＫ端子部でのクロック動作も停止することができ、実施例１に比べて更に、ＣＰＵ１自体の省電力を確かなものにすることができる。
実施例２によれば、ＣＰＵ１自体の省電力を確かなものにすることができると共に、モードに応じて、ＣＰＵ自体およびＴＣＸＯ自体の省電力を行うことが可能となる。 The TCXOEN signal supplied to one input terminal of the AND gate 7 is a signal that becomes an affirmative state when the CPU 1 is in a wake-up state and a negative state when the CPU 1 is in a sleep state. Therefore, when the CPU 1 is in the sleep state and the other device 6 is operating, the clock supply to the CPUCK terminal is forcibly stopped by the AND gate 7 outside the CPU 1, so that an extra CPUCK terminal portion in the CPU 1 during the sleep state. The clock operation in the CPU 1 can also be stopped, and the power saving of the CPU 1 itself can be further ensured as compared with the first embodiment.
According to the second embodiment, power saving of the CPU 1 itself can be ensured, and power saving of the CPU itself and the TCXO itself can be performed according to the mode.

図４は、本発明の実施例３に係る電子機器の関連部分のブロック図である。実施例１（図１）との相違点を主に説明する。相違点は、ＣＰＵ１のＯＲゲート２がセレクタ８に替わった点である。セレクタ８の一方の被セレクト入力端は、常時ＥＮ（常時許可）状態、つまり、肯定状態、例えば、常時ハイレベルにプルアップしてある。セレクタ８の他方の被セレクト入力端には、ＴＣＸＯＥＮ信号が供給される。セレクタ８のセレクト端子には、ＧＰＩＯ信号が接続される。   FIG. 4 is a block diagram of relevant portions of the electronic apparatus according to the third embodiment of the present invention. Differences from the first embodiment (FIG. 1) will be mainly described. The difference is that the OR gate 2 of the CPU 1 is replaced with a selector 8. One selected input terminal of the selector 8 is always pulled up to an EN (always permitted) state, that is, an affirmative state, for example, always at a high level. The TCXOEN signal is supplied to the other selected input terminal of the selector 8. A GPIO signal is connected to the select terminal of the selector 8.

この動作について、次に説明する。
図５は、本発明の実施例３に係る電子機器のＣＰＵのシステムクロック制御のフローチャートである。実施例１（図２）と同じ処理は同じステップ番号を付して、実施例１（図２）との動作の相違点を主に説明する。ＣＰＵ１は、タスク実行が終了すると（ステップＳ２で「終了」）、次に、システムクロック５ａが常時動作か、ＣＰＵ１ウェイクアップ時のみ動作のモードかをチェックする（ステップＳ３１）。 This operation will be described next.
FIG. 5 is a flowchart of the system clock control of the CPU of the electronic device according to the third embodiment of the present invention. The same processes as those in the first embodiment (FIG. 2) are denoted by the same step numbers, and differences in operation from the first embodiment (FIG. 2) will be mainly described. When the task execution is completed (“end” in step S2), the CPU 1 next checks whether the system clock 5a is always operating or is in an operation mode only when the CPU 1 wakes up (step S31).

ＣＰＵ１のウェイクアップやスリープ動作に無関係にシステムクロック５ａを常時発生させたい動作モードの場合には、ＧＰＩＯ信号をオンにして、常時ＥＮを選択する（ステップＳ４１）。この時点で、セレクタ８の出力は常時肯定状態になり、ＴＣＸＯ４の発振が継続される状態となり、他のデバイス６へのシステムクロック５ａが継続される状態となる。   In the operation mode in which the system clock 5a is always generated regardless of the wakeup or sleep operation of the CPU 1, the GPIO signal is turned on and the EN is always selected (step S41). At this time, the output of the selector 8 is always affirmative, the oscillation of the TCXO 4 is continued, and the system clock 5a to the other device 6 is continued.

ステップＳ３１で「ＣＰＵウェイクアップ時のみ動作」のモードであれば、ＧＰＩＯ信号をオフにして、ＴＣＸＯＥＮを選択する（ステップＳ５１）。次に、ＴＣＸＯＥＮ信号をオフ（否定状態）にする（ステップＳ６）。これにより、ステップＳ５１を経由してステップＳ６を実行した時点では、セレクタ８の出力はＴＣＸＯＥＮ信号が出力される状態となり、ＣＰＵ１自体のウェイクアップやスリープ状態に則ったＴＣＸＯＥＮ信号によるＴＣＸＯ４の発振状態となる。つまり、ＣＰＵ１がスリープ状態の時には、ＴＣＸＯ４の発振は停止し、ＴＣＸＯ４は省電力状態になる。   If it is in the “operation only at CPU wakeup” mode in step S31, the GPIO signal is turned off and TCXOEN is selected (step S51). Next, the TCXOEN signal is turned off (negative state) (step S6). As a result, when step S6 is executed via step S51, the output of the selector 8 is in a state in which the TCXOEN signal is output, and the TCXO4 oscillation state by the TCXOEN signal in accordance with the wake-up or sleep state of the CPU 1 itself. Become. That is, when the CPU 1 is in the sleep state, the oscillation of the TCXO 4 is stopped and the TCXO 4 is in the power saving state.

次に、上記システムクロック５ａを常時発生させたい動作モードかＣＰＵ１ウェイクアップ時のみ動作のモードかに関わらず、ＣＰＵ１はスリープ状態に入り、省電力状態になる（ステップＳ７）。割込みなどにより、ウェイクアップ状態になると（ステップＳ１０）、ＧＰＩＯ信号をオフにして、ＴＣＸＯＥＮ信号を選択する（ステップＳ１１１）。そして、ステップＳ１へ戻る。   Next, regardless of the operation mode in which the system clock 5a is to be generated constantly or the operation mode only when the CPU 1 is waked up, the CPU 1 enters a sleep state and enters a power saving state (step S7). When the wake-up state is entered due to an interrupt or the like (step S10), the GPIO signal is turned off and the TCXOEN signal is selected (step S111). Then, the process returns to step S1.

なお、システムクロック５ａを他のデバイス６およびＣＰＵ１への共通のクロックとしたが、実施例２と同様に、ＣＰＵ１へのクロックをＡＮＤゲートでゲートを掛けるようにしてもよい。
実施例３によれば、モードに応じて、ＣＰＵ自体およびＴＣＸＯ自体の省電力を行うことが可能となる。 Although the system clock 5a is a common clock to the other devices 6 and the CPU 1, the clock to the CPU 1 may be gated by an AND gate as in the second embodiment.
According to the third embodiment, it is possible to perform power saving of the CPU itself and the TCXO itself according to the mode.

なお、本発明の各実施例において、電子機器１００は、携帯電話機、パーソナルコンピュータ、ＰＤＡ等のＣＰＵを備える機器に適用できる。   In each embodiment of the present invention, the electronic device 100 can be applied to a device including a CPU such as a mobile phone, a personal computer, and a PDA.

本発明の実施例１に係る電子機器の関連部分のブロック図。1 is a block diagram of a relevant portion of an electronic device according to Embodiment 1 of the present invention. 本発明の実施例１および実施例２に係る電子機器のＣＰＵのシステムクロック制御のフローチャート。10 is a flowchart of system clock control of the CPU of the electronic apparatus according to the first and second embodiments of the present invention. 本発明の実施例２に係る電子機器の関連部分のブロック図。The block diagram of the relevant part of the electronic device which concerns on Example 2 of this invention. 本発明の実施例３に係る電子機器の関連部分のブロック図。The block diagram of the relevant part of the electronic device which concerns on Example 3 of this invention. 本発明の実施例３に係る電子機器のＣＰＵのシステムクロック制御のフローチャート。10 is a flowchart of system clock control of a CPU of an electronic apparatus according to a third embodiment of the invention. 従来例に係る電子機器の関連部分のブロック図。The block diagram of the relevant part of the electronic device which concerns on a prior art example.

符号の説明Explanation of symbols

１ ＣＰＵ
２ ＯＲゲート
３ 電源スイッチ
４ ＴＣＸＯ（温度補償発振器）
５ バッファ
６ 他のデバイス
７ ＡＮＤゲート
８ セレクタ
１００ 電子機器 1 CPU
2 OR gate 3 Power switch 4 TCXO (temperature compensated oscillator)
5 Buffer 6 Other device 7 AND gate 8 Selector 100 Electronic device

Claims (5)

ＣＰＵと、汎用Ｉ／Ｏと、水晶発振器と、水晶発振器への電源スイッチ手段と、システムクロックの供給を受けるデバイスを有する電子機器にあって、
前記ＣＰＵのウェイクアップ状態を表すウェイクアップ状態信号と前記汎用Ｉ／Ｏ出力信号との論理和出力により前記電源スイッチをオンにして前記水晶発振器を立ち上げ、前記水晶発振器の出力をバッファへ入力し、当該バッファ出力をシステムクロックとして前記ＣＰＵ及び前記デバイスへ供給することを特徴とする電子機器。 In an electronic apparatus having a CPU, a general-purpose I / O, a crystal oscillator, a power switch means for the crystal oscillator, and a device that receives supply of a system clock,
The power switch is turned on by the logical sum output of the wake-up state signal indicating the wake-up state of the CPU and the general-purpose I / O output signal to start up the crystal oscillator, and the output of the crystal oscillator is input to the buffer. An electronic apparatus that supplies the buffer output to the CPU and the device as a system clock. ＣＰＵと、汎用Ｉ／Ｏと、水晶発振器と、水晶発振器への電源スイッチ手段と、システムクロックの供給を受けるデバイスを有する電子機器にあって、
前記ＣＰＵのウェイクアップ状態を表すウェイクアップ状態信号と前記汎用Ｉ／Ｏ出力信号との論理和出力により前記電源スイッチをオンにして前記水晶発振器を立ち上げ、前記水晶発振器の出力をバッファへ入力し、当該バッファ出力をシステムクロックとして前記デバイスへ供給し、当該バッファ出力と前記ウェイクアップ状態信号との論理積出力を前記ＣＰＵへ供給することを特徴とする電子機器。 In an electronic apparatus having a CPU, a general-purpose I / O, a crystal oscillator, a power switch means for the crystal oscillator, and a device that receives supply of a system clock,
The power switch is turned on by the logical sum output of the wake-up state signal indicating the wake-up state of the CPU and the general-purpose I / O output signal to start up the crystal oscillator, and the output of the crystal oscillator is input to the buffer. An electronic apparatus comprising: supplying the buffer output to the device as a system clock; and supplying a logical product output of the buffer output and the wake-up state signal to the CPU. 前記ＣＰＵは、前記ウェイクアップ状態中において、前記デバイスがＣＰＵスリープ状態中に動作するモードであるかをチェックし、当該ＣＰＵスリープ状態中に動作するモードであれば、前記汎用Ｉ／Ｏ出力信号を肯定状態にすることを特徴とする請求項１又は請求項２に記載の電子機器。   The CPU checks whether the device is in a mode that operates during the CPU sleep state during the wake-up state, and if the mode operates during the CPU sleep state, the CPU outputs the general-purpose I / O output signal. The electronic apparatus according to claim 1, wherein the electronic apparatus is in an affirmative state. ＣＰＵと、汎用Ｉ／Ｏと、水晶発振器と、水晶発振器への電源スイッチ手段と、システムクロックの供給を受けるデバイスを有する電子機器にあって、
前記ＣＰＵのウェイクアップ状態を表すウェイクアップ状態信号と常時肯定信号とを被セレクト入力とし、前記汎用Ｉ／Ｏ出力信号をセレクト入力とするセレクタの出力により前記電源スイッチをオンにして前記水晶発振器を立ち上げ、前記水晶発振器の出力をバッファへ入力し、当該バッファ出力をシステムクロックとして前記ＣＰＵ及び前記デバイスへ供給することを特徴とする電子機器。 In an electronic apparatus having a CPU, a general-purpose I / O, a crystal oscillator, a power switch means for the crystal oscillator, and a device that receives supply of a system clock,
The wake-up state signal indicating the wake-up state of the CPU and a constant positive signal are selected inputs, and the power switch is turned on by the output of the selector using the general-purpose I / O output signal as a select input. An electronic apparatus comprising: starting up, inputting an output of the crystal oscillator to a buffer, and supplying the buffer output to the CPU and the device as a system clock. 前記ＣＰＵは、前記ウェイクアップ状態中において、ウェイクアップ状態かスリープ状態かに関わらず常時供給するモードであるかをチェックし、当該常時供給するモードであれば、前記汎用Ｉ／Ｏ出力信号を前記常時肯定信号をセレクトする状態にすることを特徴とする請求項４に記載の電子機器。   In the wake-up state, the CPU checks whether the mode is always supplied regardless of the wake-up state or the sleep state. If the mode is always supplied, the general-purpose I / O output signal is sent to the CPU. The electronic apparatus according to claim 4, wherein the electronic device is always in a state of selecting a positive signal.
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