JP2007067801A

JP2007067801A - Switching control system and control unit applied thereto

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Publication number: JP2007067801A
Application number: JP2005250932A
Authority: JP
Inventors: Hiroshi Hasegawa; 宏長谷川
Original assignee: Toa Corp
Current assignee: Toa Corp
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2007-03-15
Anticipated expiration: 2025-08-31
Also published as: JP4755868B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a switching control system capable of secure fault detection of a control unit, and the control unit applied thereto. <P>SOLUTION: A fault detecting circuit 20 outputs a fault detection signal TXON to another central processing unit according to a serial control signal TX and WD pulses, and the other central processing unit outputs the serial control signal TX to a communication line 4 for TX transmission in response to the fault detection signal TXON. Consequently, fault detection of the central processing unit can be performed by using the serial control signal TX in addition to the WD pulses. Therefore, even when fault detection can not be performed with the WD pulses although the serial control signal TX is not output normally, the fault detection signal TXON can be generated to securely perform the fault detection of the central processing unit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、シリアル通信線を介して制御対象装置に着脱可能に接続された１対の制御ユニットを用いて、いずれか一方の制御ユニットで制御対象装置を制御する切替制御システム及びこれに適用される制御ユニットに関する。 The present invention is applied to a switching control system in which a control target device is controlled by one of the control units using a pair of control units detachably connected to the control target device via a serial communication line. Related to the control unit.

従来から、放送設備における音声出力の制御などにおいては、１対の制御ユニットを用いて音声出力装置を制御する切替制御システムが採用されている。このように、１対の制御ユニットを用いて制御対象装置を制御する切替制御システムでは、いずれか一方の制御ユニットから制御対象装置に制御信号を出力することにより、制御対象装置の動作を制御する。１対の制御ユニットのうち一方の制御ユニットで制御対象装置の制御を行い、制御中にその制御ユニットが故障するなどして制御対象装置の制御を行うことができなくなった場合に、他方の制御ユニットで制御対象装置を制御するように切り替えることにより、引き続き制御対象装置の制御を行うことができる（例えば、特許文献１）。 2. Description of the Related Art Conventionally, a switching control system for controlling an audio output device using a pair of control units has been adopted in audio output control in broadcasting facilities. In this way, in the switching control system that controls the control target device using a pair of control units, the operation of the control target device is controlled by outputting a control signal from either one of the control units to the control target device. . When one control unit of a pair of control units controls a control target device and the control unit cannot be controlled due to a failure of the control unit during control, the other control unit By switching so that the control target device is controlled by the unit, the control target device can be continuously controlled (for example, Patent Document 1).

図７は、従来の切替制御システムの一構成例を示したブロック図である。この例では、制御ユニットとして１対の中央処理ユニット１０１が備えられ、これらの中央処理ユニット１０１が切替ユニット１０２を介して１又は２以上の制御対象装置１０３に接続されている。切替ユニット１０２は、パラレル通信線１０４を介して制御対象装置１０３に接続されている。 FIG. 7 is a block diagram showing a configuration example of a conventional switching control system. In this example, a pair of central processing units 101 are provided as control units, and these central processing units 101 are connected to one or more control target devices 103 via a switching unit 102. The switching unit 102 is connected to the control target device 103 via the parallel communication line 104.

各中央処理ユニット１０１は、ＣＰＵ(Central Processing Unit)を備え、このＣＰＵの制御により、制御信号及び故障検出信号を出力する。制御信号は、制御対象装置１０３を制御するための信号である。故障検出信号は、その中央処理ユニット１０１に故障が検出された場合に出力される信号であり、いわゆるＷＤＴ(Watch Dog Timer)からの出力信号により構成することができる（例えば、特許文献２及び３）。ＷＤＴは、中央処理ユニット１０１内で周期的に生成されるＷＤ(Watch Dog)パルスを監視しており、ＷＤパルスが一定時間出力されない場合に故障検出信号を出力する。 Each central processing unit 101 includes a CPU (Central Processing Unit), and outputs a control signal and a failure detection signal under the control of the CPU. The control signal is a signal for controlling the control target device 103. The failure detection signal is a signal output when a failure is detected in the central processing unit 101, and can be configured by an output signal from a so-called WDT (Watch Dog Timer) (for example, Patent Documents 2 and 3). ). The WDT monitors a WD (Watch Dog) pulse periodically generated in the central processing unit 101, and outputs a failure detection signal when the WD pulse is not output for a certain period of time.

切替ユニット１０２は、切替スイッチ１０５及び切替論理回路１０６を備えている。切替スイッチ１０５には、各中央処理ユニット１０１から制御信号が入力され、切替論理回路１０６には、各中央処理ユニット１０１から故障検出信号が入力される。切替論理回路１０６は、いずれかの中央処理ユニット１０１から故障検出信号が出力された場合に、切替スイッチ１０５に切替信号を入力する。切替スイッチ１０５は、切替論理回路１０６から入力された切替信号に基づいて、故障検出信号を出力した中央処理ユニット１０１から制御対象装置１０３への制御信号の出力を停止させ、他方の中央処理ユニット１０１から制御対象装置１０３に制御信号が出力されるように切り替えられる。
特開２００４−３０４５００号公報特開平５−３１３９３３号公報特開２００４−０８６４５１号公報 The changeover unit 102 includes a changeover switch 105 and a changeover logic circuit 106. A control signal is input to each changeover switch 105 from each central processing unit 101, and a failure detection signal is input to each changeover logic circuit 106 from each central processing unit 101. The switch logic circuit 106 inputs a switch signal to the switch 105 when a failure detection signal is output from any of the central processing units 101. The changeover switch 105 stops the output of the control signal from the central processing unit 101 that has output the failure detection signal to the control target device 103 based on the switching signal input from the switching logic circuit 106, and the other central processing unit 101. So that a control signal is output from the control target device 103 to the control target device 103.
JP 2004-304500 A JP-A-5-313933 JP 2004-086451 A

しかしながら、上記のような従来の切替制御システムでは、制御信号を出力するためのソフトウェアに内在するバグや静電気の影響等により、故障検出信号は出力されていないのに制御信号が正常に出力されないといった事態が生じうる。このような状況では、制御信号が正常に出力されていないにもかかわらず、故障検出信号が切替論理回路１０６に入力されないため、切替スイッチ１０５は切り替えられず、正常でない制御信号が制御対象装置１０３に入力されることとなる。 However, in the conventional switching control system as described above, the failure detection signal is not output but the control signal is not normally output due to the bugs inherent in the software for outputting the control signal or the influence of static electricity. Things can happen. In such a situation, since the failure detection signal is not input to the switching logic circuit 106 even though the control signal is not normally output, the changeover switch 105 is not switched, and the abnormal control signal is not controlled. Will be input.

本発明は、上記の事情に鑑みてなされたものであり、制御ユニットの故障検出を確実に行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。また、簡便な構成で制御ユニットの故障検出を行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object thereof is to provide a switching control system capable of reliably detecting a failure of a control unit and a control unit applied thereto. It is another object of the present invention to provide a switching control system capable of detecting a failure of a control unit with a simple configuration and a control unit applied thereto.

第１の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。 In the switching control system according to the first aspect of the present invention, a pair of control units is detachably connected to a control target device via a common serial communication line, and one of the control units controls the control target device. In the control system, the control unit generates a serial control signal for controlling the device to be controlled, and periodically generates a monitoring signal, based on the serial control signal and the monitoring signal. A failure detection circuit that generates a failure detection signal, and a control signal output circuit that outputs the serial control signal to the serial communication line based on the failure detection signal from the other control unit.

このような構成によれば、制御ユニットの故障を当該制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。 According to such a configuration, the failure of the control unit can be detected based on the serial control signal and the monitoring signal generated by the microprocessor of the control unit. In other words, in addition to the monitoring signal periodically generated by the microprocessor, the failure of the control unit can be detected using the serial control signal output to the control target device via the serial communication line. Therefore, even if the serial control signal is not normally output, even if the failure cannot be detected with the monitoring signal, the failure detection signal can be generated and the control unit can detect the failure. It can be done reliably.

また、１対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、他方の制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。 In addition, a pair of control units are connected to the controlled device via a common serial communication line, and output control of serial control signals from each control unit is performed based on a failure detection signal from the other control unit. . In this way, by using a common serial communication line, it is not necessary to provide a complicated communication line, and the failure of the control unit can be detected with a simple configuration.

一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。 If one control unit fails during control, the control unit switches to a state in which the other control unit controls the control target device. Therefore, the failed control unit must be removed and replaced while the control target device is operating. Can do. Further, since there is no need to provide a separate switching unit as in the prior art, the system can be simplified.

第２の本発明による切替制御システムは、上記構成に加えて、他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路を備えて構成される。 In addition to the above configuration, the switching control system according to the second aspect of the present invention includes a failure detection control circuit that inputs the serial control signal to the failure detection circuit based on the failure detection signal from the other control unit. Composed.

このような構成によれば、他方の制御ユニットからの故障検出信号に基づいて、一方の制御ユニットにおいてシリアル制御信号を故障検出回路へ入力することにより、その故障検出回路からの故障検出信号の出力を制御することができる。 According to such a configuration, based on the failure detection signal from the other control unit, the serial control signal is input to the failure detection circuit in one control unit, so that the failure detection signal is output from the failure detection circuit. Can be controlled.

例えば、他方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、その一方の制御ユニットからの故障検出信号の出力を停止させることにより、他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。 For example, in the state where a failure detection signal is output in the other control unit and a serial control signal is output in one control unit based on the failure detection signal, output of the failure detection signal from the one control unit is performed. By stopping it, the serial control signal can not be output from the other control unit. Therefore, it is possible to prevent serial control signals from being output from both of the pair of control units to the control target device.

第３の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから入力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。 A switching control system according to a third aspect of the present invention is a switching in which a pair of control units are detachably connected to a control target device via a common serial communication line, and one of the control units controls the control target device. In the control system, the control unit generates a serial control signal for controlling the device to be controlled, and a microprocessor that periodically generates a monitoring signal and serial control input from the other control unit A failure detection circuit that generates a failure detection signal based on the signal and the monitoring signal; and a control signal output circuit that outputs the serial control signal to the serial communication line based on the failure detection signal. .

このような構成によれば、制御ユニットの故障を他方の制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。 According to such a configuration, the failure of the control unit can be detected based on the serial control signal and the monitoring signal generated by the microprocessor of the other control unit. In other words, in addition to the monitoring signal periodically generated by the microprocessor, the failure of the control unit can be detected using the serial control signal output to the control target device via the serial communication line. Therefore, even if the serial control signal is not normally output, even if the failure cannot be detected with the monitoring signal, the failure detection signal can be generated and the control unit can detect the failure. It can be done reliably.

また、１対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、当該制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。 In addition, a pair of control units are connected to the control target device via a common serial communication line, and output control of serial control signals from each control unit is performed based on a failure detection signal from the control unit. In this way, by using a common serial communication line, it is not necessary to provide a complicated communication line, and the failure of the control unit can be detected with a simple configuration.

また、一方の制御ユニットに故障が生じて、シリアル制御信号又は監視用信号の出力に異常が生じた場合でも、故障検出回路が他方の制御ユニットに備えられているので、故障検出回路にも故障が生じることにより故障検出信号が出力されないといった事態を防止できる。したがって、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。 Even if a failure occurs in one control unit and an abnormality occurs in the output of the serial control signal or monitoring signal, the failure detection circuit is provided in the other control unit. It is possible to prevent a situation in which a failure detection signal is not output due to the occurrence of. Therefore, when a failure occurs in one control unit, a failure detection signal can be reliably output in the other control unit, and a serial control signal can be output based on the failure detection signal. A serial control signal can be output reliably.

第４の本発明による切替制御システムは、上記構成に加えて、上記故障検出信号に基づいて、上記シリアル制御信号を他方の制御ユニットの上記故障検出回路へ入力する故障検出制御回路を備えて構成される。 A switching control system according to a fourth aspect of the present invention includes a failure detection control circuit that inputs the serial control signal to the failure detection circuit of the other control unit based on the failure detection signal in addition to the above configuration. Is done.

このような構成によれば、故障検出回路で生成された故障検出信号に基づいて、シリアル制御信号を他方の制御ユニットの故障検出回路へ入力することにより、他方の制御ユニットにおける故障検出回路からの故障検出信号の出力を制御することができる。 According to such a configuration, the serial control signal is input to the failure detection circuit of the other control unit based on the failure detection signal generated by the failure detection circuit, so that the failure detection circuit in the other control unit The output of the failure detection signal can be controlled.

例えば、一方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、他方の制御ユニットからの故障検出信号の出力を停止させることにより、その他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。 For example, output of a failure detection signal from the other control unit is stopped while a failure detection signal is output from one control unit and a serial control signal is output from one control unit based on the failure detection signal. As a result, the serial control signal is not output from the other control unit. Therefore, it is possible to prevent serial control signals from being output from both of the pair of control units to the control target device.

第５の本発明による切替制御システムにおいて、上記故障検出回路は、シリアル制御信号及び監視用信号のいずれかが検出されない場合に、故障検出信号を生成する。 In the switching control system according to the fifth aspect of the present invention, the failure detection circuit generates a failure detection signal when either the serial control signal or the monitoring signal is not detected.

このような構成によれば、シリアル制御信号及び監視用信号のいずれかが検出されない場合に故障検出信号が生成され、その故障検出信号に基づいてシリアル制御信号がシリアル通信線へ出力される。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。 According to such a configuration, a failure detection signal is generated when either the serial control signal or the monitoring signal is not detected, and the serial control signal is output to the serial communication line based on the failure detection signal. Since the serial control signal and the monitoring signal can be output from different locations in the software phase, if any of them is not detected, it is possible to detect the failure more reliably by outputting the failure detection signal. it can.

第６の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。 A control unit according to a sixth aspect of the present invention is a control unit that is detachably connected to a control target device via a serial communication line, and controls the control target device alternatively with the other control unit in a pair. A microprocessor that generates a serial control signal for controlling the device to be controlled and periodically generates a monitoring signal, and a failure that generates a failure detection signal based on the serial control signal and the monitoring signal A detection circuit and a control signal output circuit that outputs the serial control signal to the serial communication line based on a failure detection signal from the other control unit are configured.

第７の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから出力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。 A control unit according to a seventh aspect of the present invention is a control unit that is detachably connected to a control target device via a serial communication line, and controls the control target device alternatively with the other control unit in a pair. A microprocessor that generates a serial control signal for controlling the device to be controlled and periodically generates a monitoring signal and a serial control signal and a monitoring signal output from the other control unit. A failure detection circuit that generates a failure detection signal and a control signal output circuit that outputs the serial control signal to the serial communication line based on the failure detection signal are configured.

本発明によれば、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。 According to the present invention, the failure of the control unit can be detected using the serial control signal output to the control target device via the serial communication line in addition to the monitoring signal periodically generated by the microprocessor. it can. Therefore, even if the serial control signal is not normally output, even if the failure cannot be detected with the monitoring signal, the failure detection signal can be generated and the control unit can detect the failure. It can be done reliably.

また、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。 Further, by using a common serial communication line, it is not necessary to provide a complicated communication line, and the failure of the control unit can be detected with a simple configuration. If one control unit fails during control, the control unit switches to a state in which the other control unit controls the control target device. Therefore, the failed control unit must be removed and replaced while the control target device is operating. Can do. Further, since there is no need to provide a separate switching unit as in the prior art, the system can be simplified.

一方の制御ユニットの故障を検出するための故障検出回路が他方の制御ユニットに備えられた構成であれば、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。 If a fault detection circuit for detecting a fault in one control unit is provided in the other control unit, the fault detection signal is surely detected in the other control unit when a fault occurs in one control unit. And a serial control signal can be output based on the failure detection signal, so that the serial control signal can be reliably output to the device to be controlled.

また、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。 Further, it is possible to prevent serial control signals from being output from both of the pair of control units to the control target device. Since the serial control signal and the monitoring signal can be output from different locations in the software phase, if any of them is not detected, it is possible to detect the failure more reliably by outputting the failure detection signal. it can.

実施の形態１．
図１は、本発明の実施の形態１による切替制御システムの一構成例を示したブロック図である。この切替制御システムは、１対の中央処理ユニット１，２と、２以上の被制御ユニット３とを備えている。各被制御ユニット３は、この切替制御システムにおける制御対象装置であり、１対の中央処理ユニット１，２は、制御対象装置の動作を制御するための制御ユニットである。１対の中央処理ユニット１，２は、それぞれ同一の構成を有する第１中央処理ユニット１及び第２中央処理ユニット２からなる。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration example of a switching control system according to Embodiment 1 of the present invention. This switching control system includes a pair of central processing units 1 and 2 and two or more controlled units 3. Each controlled unit 3 is a control target device in this switching control system, and the pair of central processing units 1 and 2 are control units for controlling the operation of the control target device. The pair of central processing units 1 and 2 includes a first central processing unit 1 and a second central processing unit 2 having the same configuration.

１対の中央処理ユニット１，２は、２本の専用ケーブル７を介して互いに接続されている。また、１対の中央処理ユニット１，２は、それぞれ共通のシリアル通信線としてのＴＸ送信用通信線４、ＲＸ受信用通信線５及びリセット用通信線６を介して、各被制御ユニット３に対して着脱可能に接続されている。１対の中央処理ユニット１，２は、いわゆるＲＳ−４２２規格又はＲＳ−２３２Ｃ規格に準拠したシリアル通信により、各被制御ユニット３との間で通信可能である。 The pair of central processing units 1 and 2 are connected to each other via two dedicated cables 7. A pair of central processing units 1 and 2 is connected to each controlled unit 3 via a TX transmission communication line 4, an RX reception communication line 5 and a reset communication line 6 as a common serial communication line. In contrast, it is detachably connected. The pair of central processing units 1 and 2 can communicate with each controlled unit 3 by serial communication conforming to the so-called RS-422 standard or RS-232C standard.

１対の中央処理ユニット１，２のいずれか一方からＴＸ送信用通信線４を介して各被制御ユニット３にシリアル制御信号ＴＸを送信することにより、各被制御ユニット３の動作を制御することができる。また、シリアル制御信号ＴＸを送信した中央処理ユニット１，２は、各被制御ユニット３からＲＸ受信用通信線５を介して応答信号ＲＸを受信することにより、各被制御ユニット３の動作状態を検出することができる。中央処理ユニット１，２から出力されるリセット信号（後述）は、リセット用通信線６を介して各被制御ユニット３へ出力される。 The operation of each controlled unit 3 is controlled by transmitting a serial control signal TX to each controlled unit 3 from one of the pair of central processing units 1 and 2 via the TX transmission communication line 4. Can do. The central processing units 1 and 2 that have transmitted the serial control signal TX receive the response signal RX from each controlled unit 3 via the RX receiving communication line 5, thereby changing the operation state of each controlled unit 3. Can be detected. A reset signal (described later) output from the central processing units 1 and 2 is output to each controlled unit 3 via the reset communication line 6.

この切替制御システムは、放送設備における音声出力の制御などに適用することができる。この場合、各被制御ユニット３は、スピーカなどの音声出力装置により構成することができる。１対の中央処理ユニット１，２のうち一方からシリアル制御信号ＴＸを送信して各音声出力装置からの音声出力の制御を行い、制御中にその中央処理ユニットが故障するなどして各音声出力装置の制御を行うことができなくなった場合に、他方の中央処理ユニットからシリアル制御信号ＴＸを送信するように切り替えることにより、各音声出力装置からの音声出力の制御を引き続き行うことができる。 This switching control system can be applied to audio output control in broadcasting facilities. In this case, each controlled unit 3 can be configured by a sound output device such as a speaker. A serial control signal TX is transmitted from one of the pair of central processing units 1 and 2 to control the audio output from each audio output device. When it becomes impossible to control the apparatus, it is possible to continue to control the audio output from each audio output apparatus by switching to transmit the serial control signal TX from the other central processing unit.

このように、１対の中央処理ユニット１，２を用いて冗長化された切替制御システムを構成することにより、一方の中央処理ユニットが故障した場合でも、他方の中央処理ユニットにより各被制御ユニット３の制御を行うことができるので、放送設備における音声出力などのサービスが停止してしまうのを防止できる。 Thus, by configuring a redundant switching control system using a pair of central processing units 1 and 2, even if one central processing unit fails, each controlled unit is controlled by the other central processing unit. Therefore, it is possible to prevent the service such as audio output in the broadcasting facility from being stopped.

図２は、図１の１対の中央処理ユニット１，２の一構成例を示した回路図である。１対の中央処理ユニット１，２は、それぞれ、ＣＰＵ(Central Processing Unit)１０、故障検出回路２０、制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０を備えている。 FIG. 2 is a circuit diagram showing a configuration example of the pair of central processing units 1 and 2 in FIG. Each of the pair of central processing units 1 and 2 includes a CPU (Central Processing Unit) 10, a failure detection circuit 20, a control signal output circuit 30, a failure detection control circuit 40, and a reset signal output circuit 50.

ＣＰＵ１０は、リセット処理部１１、監視用信号生成部１２、割込処理部１３、制御信号生成部１４及び応答信号入力部１５を備えたマイクロプロセッサである。リセット処理部１１は、リセット信号の入力に基づいて、ＣＰＵ１０を再起動させる。監視用信号生成部１２は、監視用信号として周期的にＷＤ(Watch Dog)パルスを生成する。割込処理部１３は、他方の中央処理ユニットからの故障検出信号（後述）の入力に基づいて、そのとき入力された故障検出信号に応じた処理を実行する。 The CPU 10 is a microprocessor including a reset processing unit 11, a monitoring signal generation unit 12, an interrupt processing unit 13, a control signal generation unit 14, and a response signal input unit 15. The reset processing unit 11 restarts the CPU 10 based on the input of the reset signal. The monitoring signal generator 12 periodically generates a WD (Watch Dog) pulse as the monitoring signal. Based on the input of a failure detection signal (described later) from the other central processing unit, the interrupt processing unit 13 executes processing corresponding to the failure detection signal input at that time.

制御信号生成部１４は、シリアル制御信号ＴＸを生成し、ＴＸ送信用通信線４を介して、生成したシリアル制御信号ＴＸを各被制御ユニット３へ出力する。応答信号入力部１５には、ＲＸ受信用通信線５を介して、各被制御ユニット３から応答信号ＲＸが入力される。 The control signal generation unit 14 generates a serial control signal TX and outputs the generated serial control signal TX to each controlled unit 3 via the TX transmission communication line 4. The response signal RX is input from each controlled unit 3 to the response signal input unit 15 via the RX reception communication line 5.

故障検出回路２０は、ＷＤＴ(Watch Dog Timer)２１、ＴＸ検出回路２２及びＮＡＮＤ演算回路（否定論理演算回路）２３からなる。この故障検出回路２０は、シリアル制御信号ＴＸ及びＷＤパルスに基づいて中央処理ユニット１，２の故障を検出している。 The failure detection circuit 20 includes a WDT (Watch Dog Timer) 21, a TX detection circuit 22, and a NAND operation circuit (negative logic operation circuit) 23. The failure detection circuit 20 detects a failure in the central processing units 1 and 2 based on the serial control signal TX and the WD pulse.

ＷＤＴ２１は、監視用信号生成部１２で生成されるＷＤパルスを監視し、ＷＤパルスが検出されない場合に故障を検出する第１故障検出回路である。ＷＤＴ２１からの出力信号ＳＹＷＤはリセット信号であり、その中央処理ユニットが正常に動作しているときには高レベル（以下、「Ｈレベル」と呼ぶ。）であるが、ＷＤパルスが一定時間出力されない場合には低レベル（以下、「Ｌレベル」と呼ぶ。）となる。ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット処理部１１及びリセット信号出力回路５０に入力される。 The WDT 21 is a first failure detection circuit that monitors a WD pulse generated by the monitoring signal generator 12 and detects a failure when no WD pulse is detected. The output signal SYWD from the WDT 21 is a reset signal and is at a high level (hereinafter referred to as “H level”) when the central processing unit is operating normally, but when the WD pulse is not output for a certain period of time. Becomes a low level (hereinafter referred to as “L level”). An output signal SYWD from the WDT 21 is input to the reset processing unit 11 and the reset signal output circuit 50.

ＴＸ検出回路２２は、制御信号生成部１４から出力されるシリアル制御信号ＴＸを監視し、シリアル制御信号ＴＸが検出されない場合に故障を検出する第２故障検出回路である。ＴＸ検出回路２２からの出力信号ＴＸＤは、その中央処理ユニットが正常に動作しているときにはＨレベルであるが、シリアル制御信号ＴＸが一定時間出力されない場合にはＬレベルとなる。ＷＤＴ２１からの出力信号ＳＹＷＤ及びＴＸ検出回路２２からの出力信号ＴＸＤは、それぞれＮＡＮＤ演算回路２３へ入力される。 The TX detection circuit 22 is a second failure detection circuit that monitors the serial control signal TX output from the control signal generation unit 14 and detects a failure when the serial control signal TX is not detected. The output signal TXD from the TX detection circuit 22 is at the H level when the central processing unit is operating normally, but is at the L level when the serial control signal TX is not output for a certain period of time. The output signal SYWD from the WDT 21 and the output signal TXD from the TX detection circuit 22 are input to the NAND operation circuit 23, respectively.

ＮＡＮＤ演算回路２３の出力側は、他方の中央処理ユニットに接続されている。したがって、中央処理ユニット１，２が正常に動作しているときには、ＷＤＴ２１及びＴＸ検出回路２２からＮＡＮＤ演算回路２３に入力される信号はいずれもＨレベルであり、ＮＡＮＤ演算回路２３においてＬレベルの出力信号ＴＸＯＮが生成され、その出力信号ＴＸＯＮが他方の中央処理ユニットに入力される。 The output side of the NAND operation circuit 23 is connected to the other central processing unit. Therefore, when the central processing units 1 and 2 are operating normally, the signals input from the WDT 21 and the TX detection circuit 22 to the NAND operation circuit 23 are both at the H level, and the NAND operation circuit 23 outputs the L level. The signal TXON is generated and the output signal TXON is input to the other central processing unit.

一方、中央処理ユニット１，２が故障するなどして、ＷＤＴ２１からの出力信号ＳＹＷＤ及びＴＸ検出回路２２からの出力信号ＴＸＤのいずれかがＬレベルになった場合には、ＮＡＮＤ演算回路２３においてＨレベルの出力信号ＴＸＯＮが生成され、その出力信号ＴＸＯＮが他方の中央処理ユニットに入力される。ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮは、中央処理ユニット１，２が故障したことを表す故障検出信号である。 On the other hand, if either of the output signal SYWD from the WDT 21 or the output signal TXD from the TX detection circuit 22 becomes L level due to a failure of the central processing units 1 and 2, the NAND operation circuit 23 A level output signal TXON is generated and the output signal TXON is input to the other central processing unit. The output signal TXON from the NAND operation circuit 23 is a failure detection signal indicating that the central processing units 1 and 2 have failed.

制御信号出力回路３０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介してＴＸ送信用通信線４へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。 The control signal output circuit 30 includes a tri-state buffer, and the serial control signal TX generated by the control signal generation unit 14 is output to the TX transmission communication line 4 via the control signal output circuit 30. ing. A failure detection signal is input from the other central processing unit to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、制御信号出力回路３０がＨｉ−ｚ状態（ハイインピーダンス状態）となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ送信用通信線４へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介して、出力信号ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 of the other central processing unit is at L level, the control signal output circuit 30 is in the Hi-z state (high impedance state). The serial control signal TX generated by the control signal generator 14 is not output to the TX transmission communication line 4. On the other hand, when an H level output signal TXON (failure detection signal) is output from the NAND operation circuit 23 of the other central processing unit due to a failure of the other central processing unit, the control signal generation unit 14 generates the signal. The serial control signal TX is output to the TX transmission communication line 4 as the output signal TXOUT via the control signal output circuit 30.

故障検出制御回路４０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介してＴＸ検出回路２２へ入力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。 The failure detection control circuit 40 includes a tristate buffer, and the serial control signal TX generated by the control signal generation unit 14 is input to the TX detection circuit 22 via the failure detection control circuit 40. . A failure detection signal is input from the other central processing unit to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、故障検出制御回路４０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ検出回路２２へ入力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して、入力信号ＴＸＩＮとしてＴＸ検出回路２２へ入力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 of the other central processing unit is at the L level, the failure detection control circuit 40 is in the Hi-z state, and the control signal generation unit The serial control signal TX generated at 14 is not input to the TX detection circuit 22. On the other hand, when an H level output signal TXON (failure detection signal) is output from the NAND operation circuit 23 of the other central processing unit due to a failure of the other central processing unit, the control signal generation unit 14 generates the signal. The serial control signal TX is input to the TX detection circuit 22 as the input signal TXIN via the failure detection control circuit 40.

リセット信号出力回路５０は、トライステートバッファにより構成され、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。 The reset signal output circuit 50 is configured by a tristate buffer, and an output signal SYWD from the WDT 21 is output to the reset communication line 6 via the reset signal output circuit 50. A failure detection signal is input from the other central processing unit to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、リセット信号出力回路５０がＨｉ−ｚ状態となり、ＷＤＴ２１からの出力信号ＳＹＷＤはリセット用通信線６へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 of the other central processing unit is at the L level, the reset signal output circuit 50 is in the Hi-z state and the output from the WDT 21 The signal SYWD is not output to the reset communication line 6. On the other hand, when an H level output signal TXON (failure detection signal) is output from the NAND operation circuit 23 of the other central processing unit due to a failure of the other central processing unit, the output signal SYWD from the WDT 21 is The signal is output to the reset communication line 6 via the reset signal output circuit 50.

図３は、図２の故障検出回路２０における動作の具体例を示したタイミングチャートであり、（ａ）はＷＤＴ２１における動作の一例、（ｂ）はＴＸ検出回路２２における動作の一例を示している。 FIG. 3 is a timing chart showing a specific example of the operation in the failure detection circuit 20 of FIG. 2, wherein (a) shows an example of the operation in the WDT 21, and (b) shows an example of the operation in the TX detection circuit 22. .

ＷＤＴ２１においては、図３（ａ）に示すように、中央処理ユニット１，２の電源が投入されるとＷＤパルスが一定周期Ｔ１で出力され、このＷＤパルスを監視するＷＤＴ２１からの出力信号ＳＹＷＤがＨレベルとなる。中央処理ユニット１，２が故障するなどして、ＷＤパルスが一定時間Ｔ２（>Ｔ１）出力されない場合には、ＷＤＴ２１は故障を検出し、出力信号ＳＹＷＤをＬレベルにする。これにより、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮがＨレベルとなり、このＨレベルの出力信号ＴＸＯＮが他方の中央処理ユニットへ出力される。 In the WDT 21, as shown in FIG. 3A, when the power of the central processing units 1 and 2 is turned on, a WD pulse is output at a constant period T1, and an output signal SYWD from the WDT 21 that monitors the WD pulse is output. Becomes H level. If the WD pulse is not output for a certain time T2 (> T1) due to the failure of the central processing units 1 and 2, the WDT 21 detects the failure and sets the output signal SYWD to the L level. Thereby, the output signal TXON from the NAND operation circuit 23 becomes H level, and this H level output signal TXON is output to the other central processing unit.

ＷＤＴ２１は、出力信号ＳＹＷＤをＬレベルにしてから一定時間Ｔ３が経過すると、出力信号ＳＹＷＤを再びＨレベルにする。これにより、リセット処理部１１へのリセット信号の入力が終了し、ＣＰＵ１０が再起動される。ＣＰＵ１０が再起動されると、ＣＰＵ１０による処理が初期化されて正常な動作が再開される場合があり、この場合には、図３（ａ）に示すようにＷＤパルスが再び一定周期Ｔ１で出力される。 The WDT 21 sets the output signal SYWD to the H level again after a certain time T3 has elapsed since the output signal SYWD was set to the L level. Thereby, the input of the reset signal to the reset processing unit 11 is completed, and the CPU 10 is restarted. When the CPU 10 is restarted, the processing by the CPU 10 may be initialized and normal operation may be resumed. In this case, as shown in FIG. 3A, the WD pulse is output again at a constant cycle T1. Is done.

ＴＸ検出回路２２においては、図３（ｂ）に示すように、中央処理ユニット１，２の電源が投入されるとシリアル制御信号ＴＸが出力され、このシリアル制御信号ＴＸが、故障検出制御回路４０を介して、入力信号ＴＸＩＮとしてＴＸ検出回路２２へ入力される。このとき、故障検出制御回路４０からの入力信号ＴＸＩＮを監視するＴＸ検出回路２２からの出力信号ＴＸＤがＨレベルとなる。中央処理ユニット１，２が正常であれば、シリアル制御信号ＴＸは、少なくとも一定時間Ｔ４（<Ｔ１）以内に出力される。 As shown in FIG. 3B, the TX detection circuit 22 outputs a serial control signal TX when the central processing units 1 and 2 are turned on. This serial control signal TX is output from the failure detection control circuit 40. Then, the input signal TXIN is input to the TX detection circuit 22. At this time, the output signal TXD from the TX detection circuit 22 that monitors the input signal TXIN from the failure detection control circuit 40 becomes H level. If the central processing units 1 and 2 are normal, the serial control signal TX is output at least within a predetermined time T4 (<T1).

中央処理ユニット１，２が故障するなどして、シリアル制御信号ＴＸが一定時間Ｔ４以上出力されない場合には、ＴＸ検出回路２２は故障を検出し、出力信号ＴＸＤをＬレベルにする。これにより、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮがＨレベルとなり、このＨレベルの出力信号ＴＸＯＮが他方の中央処理ユニットへ出力される。 If the serial processing signal TX is not output for a certain time T4 or more due to the failure of the central processing units 1 and 2, the TX detection circuit 22 detects the failure and sets the output signal TXD to the L level. Thereby, the output signal TXON from the NAND operation circuit 23 becomes H level, and this H level output signal TXON is output to the other central processing unit.

後で具体的に説明するが、Ｈレベルの出力信号ＴＸＯＮが入力された他方の中央処理ユニットにおいては、ＴＸ検出回路２２からの出力信号ＴＸＤがＨレベルとなり、ＮＡＮＤ演算回路２３からＬレベルの出力信号ＴＸＯＮが出力される。他方の中央処理ユニットからＬレベルの出力信号ＴＸＯＮが入力されると、故障検出制御回路４０がＨｉ−ｚ状態となってＴＸ検出回路２２へ入力信号ＴＸＩＮが入力されなくなり、ＴＸ検出回路２２からの出力信号がＬレベルのまま維持される。 As will be described in detail later, in the other central processing unit to which the H level output signal TXON is input, the output signal TXD from the TX detection circuit 22 becomes H level, and the NAND operation circuit 23 outputs L level. A signal TXON is output. When the L level output signal TXON is input from the other central processing unit, the failure detection control circuit 40 enters the Hi-z state, and the input signal TXIN is not input to the TX detection circuit 22. The output signal is maintained at the L level.

したがって、ＣＰＵ１０が再起動された場合などには、図３（ｂ）に示すようにシリアル制御信号ＴＸが再び出力される場合があるが、この場合でも、ＴＸ検出回路２２への入力信号ＴＸＩＮ及びＴＸ検出回路２２からの出力信号ＴＸＤはＬレベルのまま維持され、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮが確実にＨレベルで維持されることとなる。 Therefore, when the CPU 10 is restarted, the serial control signal TX may be output again as shown in FIG. 3B. Even in this case, the input signal TXIN to the TX detection circuit 22 and The output signal TXD from the TX detection circuit 22 is maintained at the L level, and the output signal TXON from the NAND operation circuit 23 is reliably maintained at the H level.

図４は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＷＤＴ２１において故障を検出した場合の一例を示している。 FIG. 4 is a timing chart showing a specific example of the operation in the switching control system of the present embodiment, and shows an example when a failure is detected in the WDT 21.

以下の説明では、第１中央処理ユニット１において、制御信号生成部１４から出力されるシリアル制御信号を１ＴＸ、制御信号出力回路３０からの出力信号を１ＴＸＯＵＴ、ＴＸ検出回路２２への入力信号を１ＴＸＩＮ、ＴＸ検出回路２２からの出力信号を１ＴＸＤ、ＷＤＴ２１からの出力信号を１ＳＹＷＤ、ＮＡＮＤ演算回路２３からの出力信号を２ＴＸＯＮとし、第２中央処理ユニット２において、制御信号生成部１４から出力されるシリアル制御信号を２ＴＸ、制御信号出力回路３０からの出力信号を２ＴＸＯＵＴ、ＴＸ検出回路２２への入力信号を２ＴＸＩＮ、ＴＸ検出回路２２からの出力信号を２ＴＸＤ、ＷＤＴ２１からの出力信号を２ＳＹＷＤ、ＮＡＮＤ演算回路２３からの出力信号を１ＴＸＯＮとして説明することとする。 In the following description, in the first central processing unit 1, the serial control signal output from the control signal generator 14 is 1TX, the output signal from the control signal output circuit 30 is 1TXOUT, and the input signal to the TX detection circuit 22 is 1TXIN. The output signal from the TX detection circuit 22 is 1TXD, the output signal from the WDT 21 is 1SYWD, the output signal from the NAND operation circuit 23 is 2TXON, and the second central processing unit 2 outputs the serial signal output from the control signal generation unit 14 Control signal is 2TX, output signal from control signal output circuit 30 is 2TXOUT, input signal to TX detection circuit 22 is 2TXIN, output signal from TX detection circuit 22 is 2TXD, output signal from WDT21 is 2SYWD, NAND operation circuit The output signal from 23 will be described as 1TXON.

図２及び図４を参照して、ＷＤＴ２１において故障を検出した場合の動作の一例について説明する。第１中央処理ユニット１のＷＤＴ２１において故障が検出され、このＷＤＴ２１からの出力信号１ＳＹＷＤがＬレベルになると（タイミングＴＭ１）、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルになり、この出力信号２ＴＸＯＮが第２中央処理ユニット２の制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０に入力される。 With reference to FIG.2 and FIG.4, an example of operation | movement at the time of detecting a failure in WDT21 is demonstrated. When a failure is detected in the WDT 21 of the first central processing unit 1 and the output signal 1SYWD from the WDT 21 becomes L level (timing TM1), the output signal 2TXON from the NAND operation circuit 23 becomes H level, and this output signal 2TXON Is input to the control signal output circuit 30, the failure detection control circuit 40, and the reset signal output circuit 50 of the second central processing unit 2.

これにより、第２中央処理ユニット２の制御信号生成部１４から出力されるシリアル制御信号２ＴＸが、故障検出制御回路４０を介して、入力信号２ＴＸＩＮとしてＴＸ検出回路２２へ入力され、ＴＸ検出回路２２からの出力信号２ＴＸＤがＨレベルになるとともに、シリアル制御信号２ＴＸが、制御信号出力回路３０を介して、出力信号２ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される（タイミングＴＭ２）。このとき、第２中央処理ユニット２においてＷＤＴ２１からの出力信号２ＳＹＷＤがＨレベルであれば、ＮＡＮＤ演算回路２３からの出力信号１ＴＸＯＮがＬレベルになる。 As a result, the serial control signal 2TX output from the control signal generator 14 of the second central processing unit 2 is input to the TX detection circuit 22 as the input signal 2TXIN via the failure detection control circuit 40, and the TX detection circuit 22 And the serial control signal 2TX is output to the TX transmission communication line 4 as the output signal 2TXOUT via the control signal output circuit 30 (timing TM2). At this time, if the output signal 2SYWD from the WDT 21 in the second central processing unit 2 is at the H level, the output signal 1TXON from the NAND operation circuit 23 is at the L level.

第２中央処理ユニット２のＮＡＮＤ演算回路２３から第１中央処理ユニット１へ出力される出力信号１ＴＸＯＮがＬレベルになると、第１中央処理ユニット１において制御信号生成部１４から出力されるシリアル制御信号１ＴＸが、故障検出制御回路４０からＴＸ検出回路２２へ入力されなくなり、ＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルになるとともに、シリアル制御信号１ＴＸが、制御信号出力回路３０からＴＸ送信用通信線４へ出力されなくなる（タイミングＴＭ３）。これにより、制御信号生成部１４におけるシリアル制御信号１ＴＸの生成の有無にかかわらず、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルのまま維持されるとともに、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルになる。 When the output signal 1TXON output from the NAND operation circuit 23 of the second central processing unit 2 to the first central processing unit 1 becomes L level, the serial control signal output from the control signal generation unit 14 in the first central processing unit 1 1TX is not input from the failure detection control circuit 40 to the TX detection circuit 22, the output signal 1TXD from the TX detection circuit 22 becomes L level, and the serial control signal 1TX is transmitted from the control signal output circuit 30 to the TX transmission communication. No output to line 4 (timing TM3). Thus, the output signal 2TXON from the NAND operation circuit 23 is maintained at the H level regardless of whether or not the serial control signal 1TX is generated in the control signal generation unit 14, and the output signal 1TXOUT from the control signal output circuit 30 is maintained. Becomes L level.

この例における切替制御システムでは、タイミングＴＭ１までは第１中央処理ユニット１が被制御ユニット３の制御権限を有しており、タイミングＴＭ３以降は第２中央処理ユニット２が被制御ユニット３の制御権限を有している。タイミングＴＭ１〜ＴＭ３の期間は、被制御ユニット３に対する制御権限が第１中央処理ユニット１から第２中央処理ユニット２に遷移する遷移期間である。 In the switching control system in this example, the first central processing unit 1 has control authority of the controlled unit 3 until timing TM1, and the second central processing unit 2 has control authority of the controlled unit 3 after timing TM3. have. The period of timings TM1 to TM3 is a transition period in which the control authority for the controlled unit 3 transitions from the first central processing unit 1 to the second central processing unit 2.

図５は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＴＸ検出回路２２において故障を検出した場合の一例を示している。 FIG. 5 is a timing chart showing a specific example of the operation in the switching control system of the present embodiment, and shows an example when a failure is detected in the TX detection circuit 22.

図２及び図５を参照して、ＴＸ検出回路２２において故障を検出した場合の動作の一例について説明する。第１中央処理ユニット１のＴＸ検出回路２２において故障が検出され、このＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルになると（タイミングＴＭ４）、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルになるとともに、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルになり、この出力信号２ＴＸＯＮが第２中央処理ユニット２の制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０に入力される。 With reference to FIG. 2 and FIG. 5, an example of operation when a failure is detected in the TX detection circuit 22 will be described. When a failure is detected in the TX detection circuit 22 of the first central processing unit 1 and the output signal 1TXD from the TX detection circuit 22 becomes L level (timing TM4), the output signal 1TXOUT from the control signal output circuit 30 becomes L level. The output signal 2TXON from the NAND operation circuit 23 becomes H level, and this output signal 2TXON is input to the control signal output circuit 30, the failure detection control circuit 40, and the reset signal output circuit 50 of the second central processing unit 2. Is done.

これにより、第２中央処理ユニット２の制御信号生成部１４から出力されるシリアル制御信号２ＴＸが、故障検出制御回路４０を介して、入力信号２ＴＸＩＮとしてＴＸ検出回路２２へ入力され、ＴＸ検出回路２２からの出力信号２ＴＸＤがＨレベルになるとともに、シリアル制御信号２ＴＸが、制御信号出力回路３０を介して、出力信号２ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される（タイミングＴＭ５）。このとき、第２中央処理ユニット２においてＷＤＴ２１からの出力信号２ＳＹＷＤがＨレベルであれば、ＮＡＮＤ演算回路２３からの出力信号１ＴＸＯＮがＬレベルになる。 As a result, the serial control signal 2TX output from the control signal generator 14 of the second central processing unit 2 is input to the TX detection circuit 22 as the input signal 2TXIN via the failure detection control circuit 40, and the TX detection circuit 22 And the serial control signal 2TX is output to the TX transmission communication line 4 as the output signal 2TXOUT via the control signal output circuit 30 (timing TM5). At this time, if the output signal 2SYWD from the WDT 21 in the second central processing unit 2 is at the H level, the output signal 1TXON from the NAND operation circuit 23 is at the L level.

第２中央処理ユニット２のＮＡＮＤ演算回路２３から第１中央処理ユニット１へ出力される出力信号１ＴＸＯＮがＬレベルになると、第１中央処理ユニット１において制御信号生成部１４から出力されるシリアル制御信号１ＴＸが、故障検出制御回路４０からＴＸ検出回路２２へ入力できない状態になるので、ＣＰＵ１０の再起動などによりシリアル制御信号１ＴＸが再び生成された場合であっても、ＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルのまま維持される。このとき、制御信号出力回路３０においても、シリアル制御信号１ＴＸをＴＸ送信用通信線４へ出力できない状態になり、ＣＰＵ１０の再起動などによりシリアル制御信号１ＴＸが再び生成された場合であっても、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルのまま維持される。 When the output signal 1TXON output from the NAND operation circuit 23 of the second central processing unit 2 to the first central processing unit 1 becomes L level, the serial control signal output from the control signal generation unit 14 in the first central processing unit 1 Since 1TX cannot be input from the failure detection control circuit 40 to the TX detection circuit 22, the output signal from the TX detection circuit 22 is generated even when the serial control signal 1TX is generated again by restarting the CPU 10 or the like. 1TXD is maintained at the L level. At this time, even in the control signal output circuit 30, even when the serial control signal 1TX cannot be output to the TX transmission communication line 4 and the serial control signal 1TX is generated again by restarting the CPU 10 or the like, The output signal 1TXOUT from the control signal output circuit 30 is maintained at the L level.

この例における切替制御システムでは、タイミングＴＭ４までは第１中央処理ユニット１が被制御ユニット３の制御権限を有しており、タイミングＴＭ５以降は第２中央処理ユニット２が被制御ユニット３の制御権限を有している。タイミングＴＭ４〜ＴＭ５の期間は、被制御ユニット３に対する制御権限が第１中央処理ユニット１から第２中央処理ユニット２に遷移する遷移期間である。 In the switching control system in this example, the first central processing unit 1 has control authority of the controlled unit 3 until timing TM4, and the second central processing unit 2 has control authority of the controlled unit 3 after timing TM5. have. The period of timings TM4 to TM5 is a transition period in which the control authority for the controlled unit 3 transitions from the first central processing unit 1 to the second central processing unit 2.

本実施の形態では、中央処理ユニット１，２の故障を当該中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号ＴＸ及びＷＤパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるＷＤパルスに加えて、ＴＸ送信用通信線４を介して被制御ユニット３へ出力されるシリアル制御信号ＴＸを用いて中央処理ユニット１，２の故障検出を行うことができる。したがって、シリアル制御信号ＴＸが正常に出力されていないにもかかわらず、ＷＤパルスでは故障検出を行うことができない場合であっても、故障検出信号ＴＸＯＮを生成することができ、中央処理ユニット１，２の故障検出を確実に行うことができる。 In the present embodiment, the failure of the central processing units 1 and 2 can be detected based on the serial control signal TX and the WD pulse generated by the microprocessor of the central processing unit. In other words, in addition to the WD pulse periodically generated by the microprocessor, the failure detection of the central processing units 1 and 2 is performed using the serial control signal TX output to the controlled unit 3 via the TX transmission communication line 4. It can be performed. Therefore, even when the serial control signal TX is not normally output, even when the failure detection cannot be performed with the WD pulse, the failure detection signal TXON can be generated. 2 failure detection can be performed reliably.

また、１対の中央処理ユニット１，２が共通のＴＸ送信用通信線４を介して被制御ユニット３に接続され、各中央処理ユニット１，２からのシリアル制御信号ＴＸの出力制御が、他方の中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて行われる。このように、共通のＴＸ送信用通信線４を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット１，２の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号ＴＸを用いることにより、故障を早く検出することができる。 A pair of central processing units 1 and 2 are connected to the controlled unit 3 via a common TX transmission communication line 4, and the output control of the serial control signal TX from each central processing unit 1 and 2 is performed on the other side. This is performed based on the failure detection signal TXON from the central processing unit. Thus, by using the common TX transmission communication line 4, it is not necessary to provide a complicated communication line, and the failure detection of the central processing units 1 and 2 can be performed with a simple configuration. If the communication speed is the same, the signal change is faster in the serial communication than in the parallel communication. Therefore, the failure can be detected earlier by using the serial control signal TX.

一方の中央処理ユニットが制御中に故障した場合には、他方の中央処理ユニットで被制御ユニット３を制御する状態に切り替わるので、被制御ユニット３を動作させた状態のまま故障した中央処理ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。 If one central processing unit fails during control, the other central processing unit switches to a state in which the controlled unit 3 is controlled. Can be removed and replaced. Further, since there is no need to provide a separate switching unit as in the prior art, the system can be simplified.

また、他方の中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて、一方の中央処理ユニットにおいてシリアル制御信号ＴＸを故障検出回路２０へ入力することにより、その故障検出回路２０からの故障検出信号ＴＸＯＮの出力を制御することができる。したがって、他方の中央処理ユニットにおいて故障検出信号ＴＸＯＮが出力され、その故障検出信号ＴＸＯＮに基づいて一方の中央処理ユニットにおいてシリアル制御信号ＴＸが出力されている状態で、その一方の中央処理ユニットからの故障検出信号ＴＸＯＮの出力を停止させることにより、他方の中央処理ユニットからシリアル制御信号ＴＸが出力されない状態にすることができる。これにより、１対の中央処理ユニット１，２の両方から被制御ユニット３へシリアル制御信号ＴＸが出力されるのを防止できる。 Further, based on the failure detection signal TXON from the other central processing unit, the serial control signal TX is input to the failure detection circuit 20 in one central processing unit, so that the failure detection signal TXON from the failure detection circuit 20 is changed. The output can be controlled. Therefore, the failure detection signal TXON is output in the other central processing unit, and the serial control signal TX is output in one central processing unit based on the failure detection signal TXON. By stopping the output of the failure detection signal TXON, it is possible to prevent the serial control signal TX from being output from the other central processing unit. Thereby, it is possible to prevent the serial control signal TX from being output to the controlled unit 3 from both the pair of central processing units 1 and 2.

また、シリアル制御信号ＴＸ及びＷＤパルスのいずれかが検出されない場合に故障検出信号ＴＸＯＮが生成され、その故障検出信号ＴＸＯＮに基づいてシリアル制御信号ＴＸがＴＸ送信用通信線４へ出力される。シリアル制御信号ＴＸ及びＷＤパルスは、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号ＴＸＯＮを出力することにより、故障をより確実に検出することができる。 Further, when either the serial control signal TX or the WD pulse is not detected, a failure detection signal TXON is generated, and the serial control signal TX is output to the TX transmission communication line 4 based on the failure detection signal TXON. Since the serial control signals TX and WD pulses can be output from different locations in the software phase, if any of them is not detected, the failure detection signal TXON is output to detect the failure more reliably. Can do.

実施の形態２．
実施の形態１では、１対の中央処理ユニット１，２のうちのいずれかにおいて生成されるシリアル制御信号ＴＸ及びＷＤパルスに基づいて、その中央処理ユニットに備えられた故障検出回路２０により故障を検出するような構成について説明したが、実施の形態２では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号ＴＸ及びＷＤパルスに基づいて、他方の中央処理ユニットに備えられた故障検出回路２０により故障を検出するようになっている点が異なっている。 Embodiment 2. FIG.
In the first embodiment, a failure is detected by the failure detection circuit 20 provided in the central processing unit based on the serial control signal TX and the WD pulse generated in one of the pair of central processing units 1 and 2. Although the configuration to detect has been described, in the second embodiment, the failure detection circuit 20 provided in the other central processing unit based on the serial control signal TX and the WD pulse generated in one of the central processing units. The difference is that the failure is detected by the above.

図６は、本発明の実施の形態２による１対の中央処理ユニット１，２の一構成例を示した回路図である。１対の中央処理ユニット１，２は、それぞれ、ＣＰＵ１０、故障検出回路２０、制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０を備えている。ＣＰＵ１０は、実施の形態１と同様の構成を有するマイクロプロセッサであり、リセット処理部１１、監視用信号生成部１２、割込処理部１３、制御信号生成部１４及び応答信号入力部１５を備えている。 FIG. 6 is a circuit diagram showing a configuration example of a pair of central processing units 1 and 2 according to the second embodiment of the present invention. Each of the pair of central processing units 1 and 2 includes a CPU 10, a failure detection circuit 20, a control signal output circuit 30, a failure detection control circuit 40, and a reset signal output circuit 50. The CPU 10 is a microprocessor having the same configuration as that of the first embodiment, and includes a reset processing unit 11, a monitoring signal generation unit 12, an interrupt processing unit 13, a control signal generation unit 14, and a response signal input unit 15. Yes.

１対の中央処理ユニット１，２は、４本の専用ケーブル７を介して互いに接続されている。また、１対の中央処理ユニット１，２は、ＴＸ送信用通信線４、ＲＸ受信用通信線５及びリセット用通信線６を介して、各被制御ユニット３に対して着脱可能に接続されている。 The pair of central processing units 1 and 2 are connected to each other via four dedicated cables 7. The pair of central processing units 1 and 2 are detachably connected to each controlled unit 3 via the TX transmission communication line 4, the RX reception communication line 5 and the reset communication line 6. Yes.

故障検出回路２０は、ＷＤＴ２１、ＴＸ検出回路２２及びＮＡＮＤ演算回路２３からなる。この故障検出回路２０は、シリアル制御信号ＴＸ及びＷＤパルスに基づいて中央処理ユニット１，２の故障を検出している。 The failure detection circuit 20 includes a WDT 21, a TX detection circuit 22, and a NAND operation circuit 23. The failure detection circuit 20 detects a failure in the central processing units 1 and 2 based on the serial control signal TX and the WD pulse.

ＷＤＴ２１は、監視用信号生成部１２で生成されるＷＤパルスを監視し、ＷＤパルスが検出されない場合に故障を検出する第１故障検出回路である。ＷＤＴ２１からの出力信号ＳＹＷＤはリセット信号であり、その中央処理ユニットが正常に動作しているときにはＨレベルであるが、ＷＤパルスが一定時間出力されない場合にはＬレベルとなる。ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット処理部１１及びリセット信号出力回路５０に入力される。 The WDT 21 is a first failure detection circuit that monitors a WD pulse generated by the monitoring signal generator 12 and detects a failure when no WD pulse is detected. The output signal SYWD from the WDT 21 is a reset signal and is at the H level when the central processing unit is operating normally, but is at the L level when the WD pulse is not output for a certain time. An output signal SYWD from the WDT 21 is input to the reset processing unit 11 and the reset signal output circuit 50.

ＴＸ検出回路２２は、他方の中央処理ユニットの制御信号生成部１４から入力されるシリアル制御信号ＴＸを監視し、シリアル制御信号ＴＸが検出されない場合に故障を検出する第２故障検出回路である。ＴＸ検出回路２２からの出力信号ＴＸＤは、他方の中央処理ユニットが正常に動作しているときにはＨレベルであるが、他方の中央処理ユニットからシリアル制御信号ＴＸが一定時間出力されない場合にはＬレベルとなる。ＴＸ検出回路２２からの出力信号ＴＸＤ及び他方の中央処理ユニットのＷＤＴ２１からの出力信号ＳＹＷＤは、それぞれＮＡＮＤ演算回路２３へ入力される。 The TX detection circuit 22 is a second failure detection circuit that monitors the serial control signal TX input from the control signal generation unit 14 of the other central processing unit and detects a failure when the serial control signal TX is not detected. The output signal TXD from the TX detection circuit 22 is at the H level when the other central processing unit is operating normally, but is at the L level when the serial control signal TX is not output from the other central processing unit for a certain period of time. It becomes. The output signal TXD from the TX detection circuit 22 and the output signal SYWD from the WDT 21 of the other central processing unit are input to the NAND operation circuit 23, respectively.

他方の中央処理ユニットが正常に動作しているときには、ＴＸ検出回路２２及び他方の中央処理ユニットのＷＤＴ２１からＮＡＮＤ演算回路２３に入力される信号はいずれもＨレベルであり、ＮＡＮＤ演算回路２３においてＬレベルの出力信号ＴＸＯＮが生成される。一方、他方の中央処理ユニットが故障するなどして、ＴＸ検出回路２２からの出力信号ＴＸＤ及び他方の中央処理ユニットのＷＤＴ２１からの出力信号ＳＹＷＤのいずれかがＬレベルになった場合には、ＮＡＮＤ演算回路２３においてＨレベルの出力信号ＴＸＯＮが生成される。ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮは、中央処理ユニット１，２が故障したことを表す故障検出信号である。 When the other central processing unit is operating normally, the signals input from the TX detection circuit 22 and the WDT 21 of the other central processing unit to the NAND operation circuit 23 are both at the H level. A level output signal TXON is generated. On the other hand, if one of the output signal TXD from the TX detection circuit 22 and the output signal SYWD from the WDT 21 of the other central processing unit becomes L level due to failure of the other central processing unit, NAND The arithmetic circuit 23 generates an H level output signal TXON. The output signal TXON from the NAND operation circuit 23 is a failure detection signal indicating that the central processing units 1 and 2 have failed.

制御信号出力回路３０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介してＴＸ送信用通信線４へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。 The control signal output circuit 30 includes a tri-state buffer, and the serial control signal TX generated by the control signal generation unit 14 is output to the TX transmission communication line 4 via the control signal output circuit 30. ing. A failure detection signal is input from the failure detection circuit 20 to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、制御信号出力回路３０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ送信用通信線４へ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介して、出力信号ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 is at the L level, the control signal output circuit 30 is in the Hi-z state, and the serial signal generated by the control signal generator 14 is generated. The control signal TX is not output to the TX transmission communication line 4. On the other hand, when the other central processing unit breaks down and the NAND operation circuit 23 outputs an H level output signal TXON (failure detection signal), the serial control signal TX generated by the control signal generator 14 is The output signal TXOUT is output to the TX transmission communication line 4 via the control signal output circuit 30.

故障検出制御回路４０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して他方の中央処理ユニットのＴＸ検出回路２２へ入力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。 The failure detection control circuit 40 is constituted by a tristate buffer, and the serial control signal TX generated by the control signal generation unit 14 is input to the TX detection circuit 22 of the other central processing unit via the failure detection control circuit 40. It has become so. A failure detection signal is input from the failure detection circuit 20 to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、故障検出制御回路４０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸは他方の中央処理ユニットへ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して、入力信号ＴＸＩＮとして他方の中央処理ユニットのＴＸ検出回路２２へ入力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 is at the L level, the failure detection control circuit 40 enters the Hi-z state, and the serial signal generated by the control signal generation unit 14 The control signal TX is not output to the other central processing unit. On the other hand, when the other central processing unit breaks down and the NAND operation circuit 23 outputs an H level output signal TXON (failure detection signal), the serial control signal TX generated by the control signal generator 14 is The input signal TXIN is input to the TX detection circuit 22 of the other central processing unit via the failure detection control circuit 40.

リセット信号出力回路５０は、トライステートバッファにより構成され、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。 The reset signal output circuit 50 is configured by a tristate buffer, and an output signal SYWD from the WDT 21 is output to the reset communication line 6 via the reset signal output circuit 50. A failure detection signal is input from the failure detection circuit 20 to the enable pin EN of the tristate buffer.

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、リセット信号出力回路５０がＨｉ−ｚ状態となり、ＷＤＴ２１からの出力信号ＳＹＷＤはリセット用通信線６へ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力される。 When the other central processing unit is operating normally and the output signal TXON in the NAND operation circuit 23 is at L level, the reset signal output circuit 50 is in the Hi-z state, and the output signal SYWD from the WDT 21 is the reset communication. Not output to line 6. On the other hand, when the output signal TXON (failure detection signal) of the H level is output from the NAND operation circuit 23 due to failure of the other central processing unit, the output signal SYWD from the WDT 21 causes the reset signal output circuit 50 to To the reset communication line 6.

本実施の形態では、中央処理ユニット１，２の故障を他方の中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号ＴＸ及びＷＤパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるＷＤパルスに加えて、ＴＸ送信用通信線４を介して被制御ユニット３へ出力されるシリアル制御信号ＴＸを用いて中央処理ユニット１，２の故障検出を行うことができる。したがって、シリアル制御信号ＴＸが正常に出力されていないにもかかわらず、ＷＤパルスでは故障検出を行うことができない場合であっても、故障検出信号ＴＸＯＮを生成することができ、中央処理ユニット１，２の故障検出を確実に行うことができる。 In the present embodiment, the failure of the central processing units 1 and 2 can be detected based on the serial control signal TX and the WD pulse generated by the microprocessor of the other central processing unit. In other words, in addition to the WD pulse periodically generated by the microprocessor, the failure detection of the central processing units 1 and 2 is performed using the serial control signal TX output to the controlled unit 3 via the TX transmission communication line 4. It can be performed. Therefore, even when the serial control signal TX is not normally output, even when the failure detection cannot be performed with the WD pulse, the failure detection signal TXON can be generated. 2 failure detection can be performed reliably.

また、１対の中央処理ユニット１，２が共通のＴＸ送信用通信線４を介して被制御ユニット３に接続され、各中央処理ユニット１，２からのシリアル制御信号ＴＸの出力制御が、当該中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて行われる。このように、共通のＴＸ送信用通信線４を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット１，２の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号ＴＸを用いることにより、故障を早く検出することができる。 In addition, a pair of central processing units 1 and 2 are connected to the controlled unit 3 via a common TX transmission communication line 4, and output control of the serial control signal TX from each central processing unit 1 and 2 This is performed based on a failure detection signal TXON from the central processing unit. Thus, by using the common TX transmission communication line 4, it is not necessary to provide a complicated communication line, and the failure detection of the central processing units 1 and 2 can be performed with a simple configuration. If the communication speed is the same, the signal change is faster in the serial communication than in the parallel communication. Therefore, the failure can be detected earlier by using the serial control signal TX.

また、一方の中央処理ユニットに故障が生じて、シリアル制御信号ＴＸ又はＷＤパルスの出力に異常が生じた場合でも、故障検出回路２０が他方の中央処理ユニットに備えられているので、故障検出回路２０にも故障が生じることにより故障検出信号ＴＸＯＮが出力されないといった事態を防止できる。したがって、一方の中央処理ユニットに故障が生じた場合に、他方の中央処理ユニットにおいて確実に故障検出信号ＴＸＯＮを出力し、その故障検出信号ＴＸＯＮに基づいてシリアル制御信号ＴＸを出力することができるので、被制御ユニット３へ確実にシリアル制御信号ＴＸを出力することができる。 Even when a failure occurs in one central processing unit and an abnormality occurs in the output of the serial control signal TX or WD pulse, the failure detection circuit 20 is provided in the other central processing unit. Therefore, it is possible to prevent a failure detection signal TXON from being output due to a failure occurring in 20. Therefore, when a failure occurs in one central processing unit, the other central processing unit can reliably output the failure detection signal TXON and output the serial control signal TX based on the failure detection signal TXON. The serial control signal TX can be reliably output to the controlled unit 3.

また、故障検出回路２０で生成された故障検出信号ＴＸＯＮに基づいて、シリアル制御信号ＴＸを他方の中央処理ユニットの故障検出回路２０へ入力することにより、他方の中央処理ユニットにおける故障検出回路２０からの故障検出信号ＴＸＯＮの出力を制御することができる。したがって、一方の中央処理ユニットにおいて故障検出信号ＴＸＯＮが出力され、その故障検出信号ＴＸＯＮに基づいて一方の中央処理ユニットにおいてシリアル制御信号ＴＸが出力されている状態で、他方の中央処理ユニットからの故障検出信号ＴＸＯＮの出力を停止させることにより、その他方の中央処理ユニットからシリアル制御信号ＴＸが出力されない状態にすることができる。これにより、１対の中央処理ユニット１，２の両方から被制御ユニット３へシリアル制御信号ＴＸが出力されるのを防止できる。 Further, by inputting the serial control signal TX to the failure detection circuit 20 of the other central processing unit based on the failure detection signal TXON generated by the failure detection circuit 20, the failure detection circuit 20 in the other central processing unit The output of the failure detection signal TXON can be controlled. Therefore, a failure detection signal TXON is output from one central processing unit, and a failure is detected from the other central processing unit in a state where the serial control signal TX is output from one central processing unit based on the failure detection signal TXON. By stopping the output of the detection signal TXON, it is possible to prevent the serial control signal TX from being output from the other central processing unit. Thereby, it is possible to prevent the serial control signal TX from being output to the controlled unit 3 from both the pair of central processing units 1 and 2.

本実施の形態では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号ＴＸが、他方の中央処理ユニットに備えられたＴＸ検出回路２２により検出されるような構成について説明したが、いずれかの中央処理ユニットにおいて生成されるＷＤパルスが、他方の中央処理ユニットに備えられたＷＤＴ２１により検出されるような構成であってもよい。 In the present embodiment, the configuration has been described in which the serial control signal TX generated in one central processing unit is detected by the TX detection circuit 22 provided in the other central processing unit. The configuration may be such that the WD pulse generated in the central processing unit is detected by the WDT 21 provided in the other central processing unit.

本発明は、以上の実施の形態の内容に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。 The present invention is not limited to the contents of the above-described embodiment, and various modifications can be made within the scope of the claims.

本発明の実施の形態１による切替制御システムの一構成例を示したブロック図である。It is the block diagram which showed the example of 1 structure of the switching control system by Embodiment 1 of this invention. 図１の１対の中央処理ユニットの一構成例を示した回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a pair of central processing units in FIG. 1. 図２の故障検出回路における動作の具体例を示したタイミングチャートであり、（ａ）はＷＤＴにおける動作の一例、（ｂ）はＴＸ検出回路における動作の一例を示している。3 is a timing chart showing a specific example of the operation in the failure detection circuit of FIG. 2, wherein (a) shows an example of the operation in WDT, and (b) shows an example of the operation in the TX detection circuit. 本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＷＤＴにおいて故障を検出した場合の一例を示している。It is the timing chart which showed the specific example of the operation | movement in the switching control system of this Embodiment, and shows an example at the time of detecting a failure in WDT. 本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＴＸ検出回路において故障を検出した場合の一例を示している。It is the timing chart which showed the specific example of the operation | movement in the switching control system of this Embodiment, and shows an example at the time of detecting a failure in a TX detection circuit. 本発明の実施の形態２による１対の中央処理ユニットの一構成例を示した回路図である。It is the circuit diagram which showed one structural example of a pair of central processing unit by Embodiment 2 of this invention. 従来の切替制御システムの一構成例を示したブロック図である。It is the block diagram which showed the example of 1 structure of the conventional switching control system.

Explanation of symbols

１第１中央処理ユニット
２第２中央処理ユニット
３被制御ユニット
４ＴＸ送信用通信線
５ＲＸ受信用通信線
６リセット用通信線
７専用ケーブル
１０ＣＰＵ
１１リセット処理部
１２監視用信号生成部
１３割込処理部
１４制御信号生成部
１５応答信号入力部
２０故障検出回路
２１ＷＤＴ
２２ＴＸ検出回路
２３ＮＡＮＤ演算回路
３０制御信号出力回路
４０故障検出制御回路
５０リセット信号出力回路 DESCRIPTION OF SYMBOLS 1 1st central processing unit 2 2nd central processing unit 3 Controlled unit 4 TX transmission communication line 5 RX reception communication line 6 Reset communication line 7 Dedicated cable 10 CPU
11 Reset Processing Unit 12 Monitoring Signal Generation Unit 13 Interrupt Processing Unit 14 Control Signal Generation Unit 15 Response Signal Input Unit 20 Failure Detection Circuit 21 WDT
22 TX detection circuit 23 NAND operation circuit 30 control signal output circuit 40 failure detection control circuit 50 reset signal output circuit

Claims

In a switching control system in which a pair of control units are detachably connected to a control target device via a common serial communication line, and any one control unit controls the control target device.
The control unit is
A microprocessor that generates a serial control signal for controlling the device to be controlled, and periodically generates a monitoring signal;
A failure detection circuit for generating a failure detection signal based on the serial control signal and the monitoring signal;
A switching control system comprising: a control signal output circuit that outputs the serial control signal to the serial communication line based on a failure detection signal from the other control unit.

2. The switching control system according to claim 1, further comprising a failure detection control circuit that inputs the serial control signal to the failure detection circuit based on the failure detection signal from the other control unit.

In a switching control system in which a pair of control units are detachably connected to a control target device via a common serial communication line, and any one control unit controls the control target device.
The control unit is
A microprocessor that generates a serial control signal for controlling the device to be controlled, and periodically generates a monitoring signal;
A failure detection circuit that generates a failure detection signal based on the serial control signal and the monitoring signal both output from the other control unit;
A switching control system comprising: a control signal output circuit that outputs the serial control signal to the serial communication line based on the failure detection signal.

4. The switching control system according to claim 3, further comprising a failure detection control circuit that inputs the serial control signal to the failure detection circuit of the other control unit based on the failure detection signal.

5. The switching control system according to claim 1, wherein the failure detection circuit generates a failure detection signal when either the serial control signal or the monitoring signal is not detected. 6.

In the control unit that is detachably connected to the control target device via the serial communication line and controls the control target device alternatively with the other control unit in a pair,
A microprocessor that generates a serial control signal for controlling the device to be controlled, and periodically generates a monitoring signal;
A failure detection circuit for generating a failure detection signal based on the serial control signal and the monitoring signal;
A control unit comprising a control signal output circuit for outputting the serial control signal to the serial communication line based on a failure detection signal from the other control unit.

In the control unit that is detachably connected to the control target device via the serial communication line and controls the control target device alternatively with the other control unit in a pair,
A microprocessor that generates a serial control signal for controlling the device to be controlled, and periodically generates a monitoring signal;
A failure detection circuit that generates a failure detection signal based on the serial control signal and the monitoring signal both output from the other control unit;
And a control signal output circuit that outputs the serial control signal to the serial communication line based on the failure detection signal.