JP2006345475A - ネットワークのデータ伝送用エラー検出・訂正アーキテクチャ及び方法 - Google Patents

Abstract

【課題】必要とされる複雑性及びコストを効果的に低減させ、デコード中のソフトウェアパフォーマンスを効果的に高めることが可能な、データ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法を提供する。
【解決手段】本発明のアーキテクチャでは、始めに被送信データビットを生成多項式によりエンコードするとともに、それにより発生したパリティビットを該データビットの後にセットして共に送出する。このパリティビットと被送信データとは、送信ユニットとしてのパケットを構成する。受信側が送信チャネルを介して該パケットを受信すると、パリティビットチェッカを用いてパケットの検査を行う。この検査において、パリティビットにエラーが含まれていないと判断されると、受信パケットに対してデコード処理を行わず、パリティビットにエラーが含まれていると判断されると、受信パケットはデコーダに送られてデコードがさらに行われる。
【選択図】図３

Description

本発明は、巡回符号を用いた検出及び訂正のためのアーキテクチャと方法とに関し、特に、データ伝送アーキテクチャに適用され、エラー検出及びエラー訂正を行うための巡回符号を用いたアーキテクチャ及び方法に関するものである。

現在ではインターネットは世界的に普及し、コンピュータネットワークはもはやインターネット接続サービス業者やハイテク企業が独占する権利ではなくなった。一般家庭でもいわゆる「ｅ−世代」に突入し、広帯域インターネットが導入され、個人ユーザーにも受け入れられるようになった。多くの電気通信サービスプロバイダーが市場参入するに伴い、モバイル通信はインターネットと一体化して、ワイヤレスネットワークは急速に展開・発展し続けている。ワイヤレス伝送は、デジタル通信の原理に即して日常のコミュニケーション・ライフスタイルにとってさらに不可欠な要素となった。

デジタル通信はデジタル信号を用いた信号伝送である。デジタル通信システムと称される通信システムはデジタル信号伝送に基づいて設計され、テレックス電信、データ通信、デジタル電話通信、及びその他の同様のシステムは、すべてデジタル通信に属するものである。

デジタル通信には信号源と信号送信先とが含まれ、信号源は送信されたメッセージの発生源であり、信号送信先は人物や機械の形態としての該メッセージの最終的な受信側である。信号源におけるエンコード及びデコードでは、ソースから送出されるアナログ信号は、その連続・不連続を問わずソース・エンコード（信号源符号化）を通じてサンプリング、量子化、エンコードされてデジタル信号となる。総じてソース・エンコードには、アナログ・デジタル変換と、信号のエラーコード比率の低減との二つの主な機能がある。なお、ソース・デコード（信号源復号化）はソース・エンコードとは逆の処理である。

しかしながら送信チャネルエンコード（送信通信路符号化）及び送信チャネルデコード（送信通信路復号化）において、伝送媒体はノイズ障害による影響を受け易い通信路（チャネル）である。また、端末装置もそれ自体にノイズを含んでいるため、通信システムの各セグメントでは信号歪みが発生する可能性がある。そのため、デジタル信号エラーの受信やエラーコードの発生は、ノイズ及び信号歪みによる信号障害に起因している場合がある。

すなわち、端的に言えば、非理想的条件下の通信路と伝送処理中のノイズ障害とが存在することで信号符号語ビットは受信側ではエラーコードを有することになり、複製された符号語ビットは異なったものとなる。そこで、このようなエラーの自動検出または自動訂正を行うべく、従来の方法ではエラーコード検出方法とエラー訂正方法とを採用している。

図１は、一般的なデータパケットの形式を示すとともに、データ伝送のための基本的な要素を示す模式図である。パケットは、固定サイズおよび固定フォーマットを用いたものであり、被送信データを取得するとともに被伝送データを複数のサブデータセットに分割したものである。通常、受信側のデータソースに対する所定の固定サイズのパケットヘッダが各パケットに含まれており、該パケットヘッダには、パケット処理用の複数のパラメータが含まれている。また、伝送用のデータ内容であるパケットペイロードがパケットヘッダの直後に含まれている。

図２は、従来のデータ伝送アーキテクチャを模式的に示すブロック図である。図２において、データソース２１０により送信されたデータビットまたは符号語は、チャネルエンコード／変調ユニット２２０、送信チャネル２３０、及びチャネルデコード／復調ユニット２４０を順次通過し、そして送信されたデータは受信側で取得される。そして、データ伝送処理中に上述のエラーコードの発生を防止するため、通常は受け取ったデータを検査して、エラーが発生したか、或いは必要とされるエラー訂正を行うかを検証する。この方法には、伝統的な巡回冗長検査（ＣＲＣ）または２元巡回符号が含まれる。

巡回冗長検査（ＣＲＣ）は主に固定変調方式として冗長ビットを加えるものである。これは、チャネルエンコード／変調ユニット２２０により、エンコード処理において予め決定された規則に基づく冗長ビットを送信データに加え、その冗長ビットを受信側にてチャネルデコード／復調ユニット２４０により除去して、デコード処理によりデータ伝送の正確性を判断するものである。

巡回冗長検査（ＣＲＣ）では共通の多項式を使用して加えられる冗長をデータに導入している。詳細には、データの受信または該データを使用する際、各固定サイズまたは固定長ブロックを読み込んだ後、次にＣＲＣ文字或いはＣＲＣ値を一般的に読み取る。また、該ＣＲＣ値に対して多項式の計算結果を算出するためのデータを受信側で用いて、受信データの正確性を検証する必要がある。即ち、ＣＲＣコードがパケットに加えられ、受信側が該パケットを受け取ると、上記ＣＲＣコードを用いてパケットに含まれる内容の正確性が検証される。

また、他のデータ伝送用の処理方法としての２元巡回符号処理法は、データのエラー訂正に用いられる２元巡回符号を使用して、パケット内容の不正確なビットを直接訂正している。ここで、パケットが訂正不可能である場合、該パケットは破棄される。

ところで、上記した従来のデータ伝送用処理方法では、データエラー検出とデータエラー訂正とは個別的に且つ単独で処理されている。しかしながら、ワイヤレス伝送を用いた用途等の実際のデータ伝送用途では、データに対するエラー検出及びエラー訂正はいずれも不可欠である。

そこで本発明は、データ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法を提案するものである。本発明においては、データ伝送に際してエラー検出とエラー訂正とが同時に行われ、従来のデータ伝送の不都合を解消している。そのため、データ伝送処理の効率を効果的に高めている。

また、デコード処理はデコードにおいて、エンコード処理と比較して複雑なソフトウェア及びハードウェアインフラに対する多額の支出が必要とされている。従って本発明の目的は、必要とされる複雑性及びコストを効果的に低減させ、デコード中のソフトウェアパフォーマンスを効果的に高めることが可能なデータ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法を提供することにある。

本発明のデータ伝送用エラー検出・エラー訂正アーキテクチャ及び方法において、始めに被送信データビットが生成多項式によりエンコードされ、それにより発生した複数のパリティビットは、該データビットの後にセットされてデータビットと共に送出される。受信側が送信チャネルを介してその送出されたデータを受信すると、該データはまずパリティビットチェッカへと送られて検査される。この検査において、パリティビットにエラーは含まれていないと判断されると、受信データはバックエンド処理に直接送られて処理される。他方、パリティビットにエラーが含まれていると判断されると、受信データはデコーダに再び送出されてデコードがさらに行われる。

即ち、上記した課題を解決するために、本発明のデータ伝送用エラー検出・エラー訂正方法は、パケットを受信するステップと、パリティビットを検査するステップとを有し、前記パケットは、被送信データと前記パリティビットとを含み、該パリティビットは、前記被送信データに基づき生成多項式に応じて生成され、前記パリティビット検査ステップにおいて、前記パリティビットにはエラーが含まれていないと判断された場合にはデコード動作を行わず、前記パリティビットにエラーが含まれている場合には前記デコード動作とエラー訂正とを行うことを特徴とする。

以下は、本発明のデータ伝送用エラー検出・エラー訂正方法の実施形態（１）〜（３）である。相互に矛盾が生じない限り、これらの組み合わせは本発明の好ましい実施形態のうちの一つである。

（１）前記パリティビット検査ステップは前記生成多項式を用いる。

（２）前記パリティビットは、前記被送信データを取得して前記生成多項式で除算し、それにより得られた剰余が前記パリティビットである。

（３）前記パリティ検査ステップは巡回冗長検査法を用いる。

また、上記した課題を解決するために、本発明は、送信側と受信側とを備えるデータ伝送用エラー検出・エラー訂正アーキテクチャであって、前記送信側はエンコーダを備え、該エンコーダは被送信データを用いて生成多項式に基づきパリティビットを生成し、前記被送信データと、パケットヘッダと、前記パリティビットとはパケットを形成し、該パケットは送信チャネルを介して送信され、前記受信側はパリティビットチェッカとデコーダとを備え、該パリティビットチェッカが前記パケットを受信した際、該パケットの前記パリティビットは検査され、前記パリティビットにエラーが含まれていない場合はデコード動作を行わず、前記パリティビットにエラーが含まれている場合には前記デコード動作とエラー訂正とを行うことを特徴とする。

以下は、本発明のデータ伝送用エラー検出・エラー訂正アーキテクチャの実施形態（１）〜（３）である。相互に矛盾が生じない限り、これらの組み合わせは本発明の好ましい実施形態のうちの一つである。

（１）デコーダをさらに備え、前記パリティビットチェッカが前記パケットを検査してエラーが発生していることを示した場合、前記デコーダは前記デコード・エラー訂正動作を行う。

（２）前記エンコーダは複数のシングルビットレジスタと複数のＸＯＲロジックゲートとを備え、これにより前記被送信データを前記生成多項式で除算し、得られた剰余が前記パリティビットである。

（３）前記パリティビットチェッカは、前記生成多項式に基づき前記パリティビットを検査する。

なお、前述の一般的記載と以下の詳細な説明とは共に例示的なもので、特許請求の範囲で請求された発明にさらに説明を加えることを意図したものである。また、添付図面は、本発明の一層の理解を可能とするために含めたものであり、同図面は、本明細書に組み込まれると同時に、本明細書の一部を構成している。そして図面は本発明の実施例を図示し、発明の詳細な説明と合まって、この発明の原理を説明する役割を果すものである。

本発明によれば、送信されたデータに対するエラー検出中にエラーの発生が検出された際に、同時にエラー訂正が行われる。これにより、従来のデータ伝送の不都合を改善してデータ伝送の効率を効果的に高めることができる。また、必要とされるデコードでの複雑性とコストをさらに効果的に低減し、且つ該デコード中のソフトウェアパフォーマンスをより効果的に高めることができる。このため、必要とされる複雑性及びコストを効果的に低減させ、デコード中のソフトウェアパフォーマンスを効果的に高めることが可能な、データ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法を提供することができる。

本発明はデータ伝送用のエラー検出及びエラー訂正のためのアーキテクチャであり、送信されたデータに対するエラー検出とエラー訂正とを同時に行って、エラーが検出された際に訂正を行っている。これにより、従来のデータ伝送の不都合を改善し、且つ送信データの処理効率を効果的に高めている。

また、デコード処理には一般的に巡回冗長検査（ＣＲＣ）法が用いられているが、これはエンコードと比較してソフトウェア及びハードウェアインフラが複雑であることから多額の支出が必要となっている。これに対して、本発明に係るデータ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法は、デコードにおける複雑性及びコストを効果的に低減させ、さらにデコードに対するソフトウェアパフォーマンスを高めることが可能となっている。

本発明の実施例では、巡回冗長検査法のエンコード／デコードと、２元巡回符号のデータ訂正方法とを結合して用いている。始めに、被送信データビットに生成多項式エンコードを行い、生成多項式によって該データビットを除算するとともに、得られた剰余（以下、パリティビットと称す）を該データビットの後にセットして、データビットとパリティビットとを共に送出する。受信側がそのデータを送信チャネルを介して受け取ると、該データはパリティビットチェッカに送られて検査される。この検査によりパリティビットにエラーが含まれていないと判断されると、受信したデータはバックエンド処理に直接送られて処理される。これに対して、パリティビットにはエラーが含まれていると判断されると、受信したデータはデコーダに送られてデコードされる。

本発明の実施例に係る、データ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法では、一般的にほとんどの伝送条件下において、従来のものと比較してパケットのエラー発生率は遥かに少ない。そのため、受信データのすべてをデコード及び訂正する必要がないので、デコードにおける複雑性及びコストを効果的に低減させ、さらにデコードに対するソフトウェアパフォーマンスを高めることが可能となっている。

また、上記の巡回符号検査法のエンコード／デコードは、巡回冗長検査（ＣＲＣ）法とすることができる。さらに、デコーダは、ＣＲＣデコーダまたはシンドローム・デコーダとすることができる。

以下、本発明を図３乃至図６に示した実施例に沿って詳細に説明する。

図３は、本発明の実施例に係る、データ伝送用のエラー検出・訂正のためのアーキテクチャを模式的に示す図である。

始めに、送信側３０１のエラー検出・訂正インフラにて、チャネルエンコード／変調ユニット３１０によりソースデータが処理され、該ソースデータのエンコード及び変調が行われる。次に、このソースデータは送信チャネルに送出され、該データは送信チャネルを介して受信側３０２により受信される。該受信側３０２では、まず受信したデータをパリティビットチェッカ３２０に送り、受信データの検査を行う。検査によりパリティビットからエラーが検出されない場合は、受信データをバックエンド処理に直接送って処理を行い、パリティビットからエラーが検出された場合、受信データをデコーダ３３０に送り、デコードと訂正とを行う。

なお、本データ伝送用のアーキテクチャにおいて、送信チャネルに含まれるトランスミッタ装置とレシーバ装置とは従来のものを使用することができるので、模式的な図を用いて大まかに説明するにとどめ、その詳細については省略する。

ここで、巡回冗長検査（ＣＲＣ）方法は上記エンコード／デコード方法の例として用いられる。また、本発明は他のアーキテクチャでのエンコード／デコード方法の用途にも適している。したがって本発明は、この明細書の記載事項に限定されるものではない。

まず、チャネルエンコード／変調ユニット３１０は生成多項式を用いて被送信データビットをエンコードする。該送信データビットは取得されて該生成多項式によって除算され、次に剰余（以下、パリティビットと称す）を取得し該データビットの後にセットして、データビットとパリティビットとを共に送出する。

なお、本発明の実施例では、パリティビットは被送信データの基本的なユニット形式に含まれることが好ましい。その被送信データの基本ユニット形式は、図４に示すようなパケットである。

その図４において、各パケットは、パケットヘッダ４１０と、パケットペイロード４２０と、複数のパリティビット４３０とを含んでいる。パケットヘッダ４１０は、主にパケットのパラメータ設定の一部を処理するために用いられ、そのパラメータ設定は、送信側３０１と受信側３０２との間の双方向通信用の既存の既知数として使用される。また、パケットペイロード４２０はデータコンテンツの伝送に用いられ、パリティビット４３０は上記生成多項式により形成されたものである。

受信側３０２では、送信チャネルを用いてデータが取得されると、該データはまずパリティビットチェッカ３２０に送られて検査される。この検査を通じて、パリティビットにはエラーが含まれていないと判断されると、その受信データは回線３２２を介してバックエンド処理へと直接送られて処理される。パリティビットにはエラーが含まれていると判断された場合、受信データは回線３２２を介してデコーダ３３０に送られ、デコード及びエラー訂正される。デコーダ３３０はパリティビットチェッカ３２０を用いるとともに回線３２４から送出された信号を通じて、デコード動作及び訂正動作を行うかを検証する。

チャネルエンコード／変調ユニット３１０でのエンコード法は、図５に示す被送信データビットに対する生成多項式に基づくものである。ここで、生成多項式が、ｇ（ｐ）＝ｐ^４＋ｐ＋１で、データソースビットの入力がＸ（ｐ）であると仮定した場合、図５に示すフローチャート図に対応する被送信データビットのエンコード法は、Ｃ３、Ｃ２、Ｃ１及びＣ０の四つのシングルビットレジスタと二つのＸＯＲ論理ゲートとを有するシフトレジスタによって行うことができる。

該シングルビットレジスタＣ３、Ｃ２、Ｃ１、及びＣ０は、フリップフロップユニットまたはユニット遅延素子とすることができる。これらシングルビットレジスタＣ３、Ｃ２、Ｃ１、及びＣ０には外部接続のクロック信号発信器が接続されており、このクロック信号が変化すると、保存されたこれらシングルビットレジスタに対するビットの動きは矢印の方向となる。

また、ゲート５１０はエンコード動作を行うか否かを制御する。エンコード動作が開始されると、タイミングに応じてデータソースＸ（ｐ）がシングルビットレジスタＣ３、Ｃ２、Ｃ１、及びＣ０に入力され、パリティビットが生成される。そして、データソースビットＸ（ｐ）とパリティビットとは統合されて、パケット内のパケットヘッダ、パケットペイロード及びパリティビットを形成する。

デコーダ３３０は、パリティビットチェッカ３２０により回線３２４を介して送信された信号に基づきデコード・訂正動作を行うか否かを検証可能である。ここで、デコーダ３３０のアーキテクチャと、被送信データビットをエンコードする生成多項式を用いるチャネルエンコード／変調ユニット３１０のアーキテクチャとは、全体として図５に示すように基本的に同一となっている。シフトレジスタを形成するＣ３、Ｃ２、Ｃ１及びＣ０の四つのシングルビットレジスタと、二つのＸＯＲ論理ゲートとは、チャネルエンコード／変調ユニット３１０に対しての主要な部分である。

受信側３０２により受信したパケットが正確である場合、出力されるパリティビット（算出後の剰余）は「００００」となるべきである。一方、得られた剰余が「００００」と等しくない場合、受信したデータはデコーダ３３０に送られてデコードとエラー訂正とが行われる。

そのデコーダ３３０に送られる受信データのパケット形式は、図６に示すように、パケットペイロード６１０と複数のパリティビット６２０とを含んでいる。デコーダ３３０により受信されるパリティビット６２０は、パケットヘッダ及びパケットペイロードの部分を持たないオリジナルパケットのデータである。

デコーダ３３０はデータ処理が可能であり、例えば、受け取ったパリティビットが「１０１０」で、且つパケットヘッダが「０００１」である場合、デコーダ３３０により必要とされる巡回符号デコード処理は、「１０１１」のデータに対するものである。

以上のように、本発明のデータ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法では、送信されたデータに対するエラー検出中にエラーが検出された際に、同時にエラー訂正が行われる。

これにより、従来のデータ伝送の不都合を改善してデータ伝送の効率を効果的に高めることができる。また、必要とされるデコードでの複雑性とコストをさらに効果的に低減し、且つ該デコード中のソフトウェアパフォーマンスをより効果的に高めることができる。

このため、本発明に係るデータ伝送に用いられるエラー検出及びエラー訂正用のアーキテクチャ及び方法によれば、必要とされる複雑性及びコストを効果的に低減させ、デコード中のソフトウェアパフォーマンスを効果的に高めることが可能である。

以上、本発明を例示的な実施例の観点から説明したが、当業者であれば、本発明の範囲または精神から逸脱することなく本発明の構成に対して様々な改良や変更が可能であることは容易に分かることであろう。上記記載の観点から、本発明はこの発明の改良や変更を包含することを意図しており、そのような改良や変更は、特許請求の範囲及びその均等物の範囲内に含まれる。

一般的なデータパケットの形式を示すとともに、データ伝送のための基本的な要素を示す模式図である。 従来のデータ伝送用アーキテクチャを模式的に示すブロック図である。 本発明の実施例に係る、データ伝送用のエラー検出・訂正のためのアーキテクチャを模式的に示すフローチャート図である。 図３に示す、本発明の実施例に係るデータ伝送用のエラー検出・訂正のためのアーキテクチャに用いられるパケット形式を模式的に示す図である。 本発明の実施例に係る、被送信データビットに対応する生成多項式を用いたチャネルエンコード／変調ユニットのエンコード方法を示すフローチャート図である。 本発明の実施例に係るデコーダに対するデータ伝送用のパケット形式を模式的に示すブロック図である。

符号の説明

３０１… 送信側
３０２… 受信側
３１０… チャネルエンコード／変調ユニット
３２０… パリティビットチェッカ
３２２… 回線
３２４… 回線
３３０… デコーダ
４１０… パケットヘッダ
４２０… パケットペイロード
４３０… パリティビット
６１０… パケットペイロード
６２０… パリティビット

Claims (8)

1. パケットを受信するステップと、
   パリティビットを検査するステップとを有し、
   前記パケットは、被送信データと前記パリティビットとを含み、該パリティビットは、前記被送信データに基づき生成多項式に応じて生成され、
   前記パリティビット検査ステップにおいて、前記パリティビットにはエラーが含まれていないと判断された場合にはデコード動作を行わず、前記パリティビットにエラーが含まれている場合には前記デコード動作とエラー訂正とを行うことを特徴とする、データ伝送用エラー検出・エラー訂正方法。
2. 前記パリティビット検査ステップは前記生成多項式を用いることを特徴とする、請求項１に記載のデータ伝送用エラー検出・エラー訂正方法。
3. 前記パリティビットは、前記被送信データを取得して前記生成多項式で除算し、それにより得られた剰余が前記パリティビットであることを特徴とする、請求項１または２に記載のデータ伝送用エラー検出・エラー訂正方法。
4. 前記パリティ検査ステップは巡回冗長検査法を用いることを特徴とする、請求項１乃至３のいずれかに記載のデータ伝送用エラー検出・エラー訂正方法。
5. 送信側と受信側とを備えるデータ伝送用エラー検出・エラー訂正アーキテクチャであって、
   前記送信側はエンコーダを備え、該エンコーダは被送信データを用いて生成多項式に基づきパリティビットを生成し、前記被送信データと、パケットヘッダと、前記パリティビットとはパケットを形成し、該パケットは送信チャネルを介して送信され、
   前記受信側はパリティビットチェッカとデコーダとを備え、該パリティビットチェッカが前記パケットを受信した際、該パケットの前記パリティビットは検査され、前記パリティビットにエラーが含まれていない場合はデコード動作を行わず、前記パリティビットにエラーが含まれている場合には前記デコード動作とエラー訂正とを行うことを特徴とする、データ伝送用エラー検出・エラー訂正アーキテクチャ。
6. デコーダをさらに備え、前記パリティビットチェッカが前記パケットを検査してエラーが発生していることを示した場合、前記デコーダは前記デコード・エラー訂正動作を行うことを特徴とする、請求項５に記載のデータ伝送用エラー検出・エラー訂正アーキテクチャ。
7. 前記エンコーダは複数のシングルビットレジスタと複数のＸＯＲロジックゲートとを備え、これにより前記被送信データを前記生成多項式で除算し、得られた剰余が前記パリティビットであることを特徴とする、請求項５または６に記載のデータ伝送用エラー検出・エラー訂正アーキテクチャ。
8. 前記パリティビットチェッカは前記生成多項式に基づき前記パリティビットを検査することを特徴とする、請求項５乃至７のいずれかに記載のデータ伝送用エラー検出・エラー訂正アーキテクチャ。

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