JP2006245545A - Circuit substrate and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To save spacing in a circuit substrate and a semiconductor device each of which includes an inductor. <P>SOLUTION: The semiconductor device 100 includes a base material 101, a plurality of flip-chip mounting pads 102 disposed two-dimensionally on the surface of the base material 101, and a spiral inductor 104 formed so as to enclose at least one flip-chip mounting pad 102 as viewed from above. The flip-chip mounting pads 102 are not electrically connected to the spiral inductor 104 formed thereabout. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、インダクタを含む回路基板および半導体装置に関する。   The present invention relates to a circuit board including an inductor and a semiconductor device.

図１４は、特許文献１に記載された差動増幅回路を示す図である。差動増幅回路は、電流制御トランジスタ３と、電流制御トランジスタ３のドレインにそれぞれソースが接続された一対の能動トランジスタ２ａおよび２ｂと、能動トランジスタ２ａおよび２ｂのドレインにそれぞれ接続された負荷抵抗１ａおよび１ｂと、負荷抵抗１ａおよび１ｂにそれぞれ一端が接続された負荷インダクタ１１ａおよび１１ｂとを含む。電流制御トランジスタ３のソースは、負電源端子８に接続されている。電流制御トランジスタ３のゲートは、電流制御端子６を通して定電圧に固定されている。能動トランジスタ２ａおよび２ｂのゲートに接続された入力端子４ａおよび４ｂには、逆位相の入力信号が印加され、ドレインに流れる電流が入力信号に応じて制御される。負荷インダクタ１１ａおよび１１ｂの他端は、正電源端子７に接続されている。   FIG. 14 is a diagram illustrating the differential amplifier circuit described in Patent Document 1. In FIG. The differential amplifier circuit includes a current control transistor 3, a pair of active transistors 2a and 2b each having a source connected to the drain of the current control transistor 3, a load resistor 1a connected to each drain of the active transistors 2a and 2b, and 1b and load inductors 11a and 11b having one ends connected to load resistors 1a and 1b, respectively. The source of the current control transistor 3 is connected to the negative power supply terminal 8. The gate of the current control transistor 3 is fixed to a constant voltage through the current control terminal 6. Opposite phase input signals are applied to input terminals 4a and 4b connected to the gates of active transistors 2a and 2b, and the current flowing through the drain is controlled in accordance with the input signals. The other ends of the load inductors 11 a and 11 b are connected to the positive power supply terminal 7.

このような差動増幅回路において、高周波になると利得が低下するという現象が生じるが、負荷インダクタ１１ａおよび１１ｂを導入しておくことにより、高周波数でこれらのインピーダンスが大きくなることを利用して、負荷のインピーダンスを上げ、利得の減少を防いでいる。   In such a differential amplifier circuit, a phenomenon occurs in which the gain decreases at a high frequency. However, by introducing the load inductors 11a and 11b, these impedances are increased at a high frequency. The load impedance is increased to prevent the gain from decreasing.

特許文献２には、渦巻き状のスパイラルインダクタの中心部分に位置する端部にバンプによる接続を行うための領域を設けた構成が開示されている。   Patent Document 2 discloses a configuration in which a region for connection by a bump is provided at an end portion located at a central portion of a spiral spiral inductor.

特許文献３には、半導体集積回路内でアルミ配線と外部とを電気的に接続するためにパッドが形成され、そのパッドに高周波信号が通過するように構成された半導体装置が開示されている。この半導体装置において、パッドと半導体集積回路のベースとなる半導体基板との間に存在する寄生容量に並列接続され、パッドと半導体基板との間に位置するように、金属コイルをパッドに一体化させて形成し、寄生容量とコイルとで、高周波信号に対応する共振周波数を有する共振回路を構成している。   Patent Document 3 discloses a semiconductor device in which a pad is formed to electrically connect an aluminum wiring and the outside in a semiconductor integrated circuit, and a high-frequency signal passes through the pad. In this semiconductor device, the metal coil is integrated with the pad so as to be connected in parallel to the parasitic capacitance existing between the pad and the semiconductor substrate serving as the base of the semiconductor integrated circuit and located between the pad and the semiconductor substrate. A parasitic circuit and a coil constitute a resonance circuit having a resonance frequency corresponding to a high-frequency signal.

特許文献４には、高誘電率薄膜キャパシタ、スパイラルインダクタ、接地用バイアホールおよびボンディングパッドからなり、２個の連続した高誘電率膜キャパシタ、バイアホール、ボンディングパッドをスパイラルインダクタの中央に構成した受動素子回路が開示されている。ここで、ボンディングパッドは、スパイラルインダクタの引き出しである。 特許文献２、特許文献３、および特許文献４は、いずれもスパイラルインダクタの一端に設けられたパッドをスパイラルインダクタの中央に配置した構成である。
特開２００４−２７４４６３号公報 特開平１１−３４０４２０号公報 特開２００２−１２４６３８号公報 特開平１０−３３５５９０号公報 Patent Document 4 discloses a passive device comprising a high dielectric constant thin film capacitor, a spiral inductor, a grounding via hole, and a bonding pad, and two continuous high dielectric constant film capacitors, a via hole, and a bonding pad are formed at the center of the spiral inductor. An element circuit is disclosed. Here, the bonding pad is a drawer of the spiral inductor. Patent Document 2, Patent Document 3, and Patent Document 4 all have a configuration in which a pad provided at one end of a spiral inductor is arranged at the center of the spiral inductor.
JP 2004-274463 A Japanese Patent Laid-Open No. 11-340420 JP 2002-124638 A JP-A-10-335590

しかし、要求される動作周波数が高くなると、回路の寄生容量による信号減衰が大きくなるため、それを補うために大きなピーキング量が必要になる。このため、図１４に示した負荷インダクタ１１ａおよび１１ｂのインダクタンスを大きくする必要があり、負荷インダクタ１１ａおよび１１ｂが半導体集積回路に占める面積が増大するという課題があった。   However, as the required operating frequency increases, signal attenuation due to circuit parasitic capacitance increases, and a large amount of peaking is required to compensate for this. Therefore, it is necessary to increase the inductances of the load inductors 11a and 11b shown in FIG. 14, and there is a problem that the area occupied by the load inductors 11a and 11b in the semiconductor integrated circuit increases.

また、半導体集積回路においては、多数の回路が形成されており、それぞれに負荷インダクタを導入しようとすると、多数の負荷インダクタが必要となり、面積が増大するという課題もある。   In addition, in a semiconductor integrated circuit, a large number of circuits are formed, and if a load inductor is to be introduced into each circuit, a large number of load inductors are required, which increases the area.

本発明によれば、
半導体基板と、
前記半導体基板上に形成された多層配線構造と、
前記多層配線構造の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む半導体装置が提供される。 According to the present invention,
A semiconductor substrate;
A multilayer wiring structure formed on the semiconductor substrate;
Flip-chip mounting terminals disposed on the surface of the multilayer wiring structure;
In a plan view, the spiral inductor formed so as to surround the flip chip mounting terminal and not electrically connected to the flip chip mounting terminal;
A semiconductor device is provided.

本発明によれば、
基材と、
前記基材の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む回路基板が提供される。 According to the present invention,
A substrate;
Flip-chip mounting terminals disposed on the surface of the substrate;
In a plan view, the spiral inductor formed so as to surround the flip chip mounting terminal and not electrically connected to the flip chip mounting terminal;
A circuit board is provided.

このような構成とすることにより、スパイラルインダクタ内部のデッドスペースにフリップチップ実装用端子が形成された構成とすることができ、省スペース化することができる。   With such a configuration, a flip chip mounting terminal can be formed in a dead space inside the spiral inductor, and space can be saved.

また、本発明の半導体装置または回路基板において、スパイラルインダクタは、高周波における利得低下を補償するピーキング用に導入される。そのため、本発明のスパイラルインダクタは、インピーダンス整合を目的としたモノリシックマイクロ波集積回路(ＭＭＩＣ)の共振回路のインダクタ程高いＱ値が必要とされない。従って、スパイラルインダクタをフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置または回路基板の利得低下を補償することができる。   Further, in the semiconductor device or circuit board of the present invention, the spiral inductor is introduced for peaking that compensates for gain reduction at high frequencies. Therefore, the spiral inductor of the present invention does not require a Q value as high as that of the inductor of the resonance circuit of the monolithic microwave integrated circuit (MMIC) for impedance matching. Therefore, even when the spiral inductor is disposed so as to surround the flip chip mounting terminal, the gain reduction of the semiconductor device or the circuit board can be compensated for by the spiral inductor.

本発明の半導体装置または回路基板は、前記スパイラルインダクタに囲まれた前記フリップチップ実装用端子を含む複数のフリップチップ実用端子をさらに含むことができ、前記複数のフリップチップ実用端子は、前記基材の表面に平面配置された構成とすることができる。   The semiconductor device or the circuit board according to the present invention may further include a plurality of flip chip practical terminals including the flip chip mounting terminals surrounded by the spiral inductor, and the plurality of flip chip practical terminals include the base material. It can be set as the structure planarly arranged on the surface of this.

本発明の半導体装置または回路基板によれば、多数のスパイラルインダクタを設けた場合でも、そのためのスペース増加を抑えることができ、回路基板のサイズを小さく保つことができる。   According to the semiconductor device or the circuit board of the present invention, even when a large number of spiral inductors are provided, an increase in space for that purpose can be suppressed, and the size of the circuit board can be kept small.

本発明の半導体装置または回路基板において、前記基材は、半導体基板と、当該半導体基板上に形成された多層配線構造とを含むことができる。ここで、半導体基板と多層配線構造を含む半導体装置は、たとえば差動増幅回路として機能するように構成することができる。   In the semiconductor device or the circuit board of the present invention, the base material can include a semiconductor substrate and a multilayer wiring structure formed on the semiconductor substrate. Here, the semiconductor device including the semiconductor substrate and the multilayer wiring structure can be configured to function as a differential amplifier circuit, for example.

本発明において、スパイラルインダクタは、高周波における半導体装置の利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタをフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置の利得低下を補償することができる。   In the present invention, a spiral inductor is introduced for peaking that compensates for a gain reduction of a semiconductor device at a high frequency. Therefore, even if the spiral inductor is disposed so as to surround the flip chip mounting terminal, the gain reduction of the semiconductor device can be compensated for by the spiral inductor.

また、本発明の回路基板において、前記基材には、それぞれその一端が前記フリップチップ実装用端子として機能する複数の貫通電極が設けられ、前記スパイラルインダクタは、前記複数の貫通電極の少なくとも一つと接続された構成とすることができる。   Further, in the circuit board of the present invention, the base material is provided with a plurality of through electrodes each having one end functioning as the flip chip mounting terminal, and the spiral inductor includes at least one of the plurality of through electrodes. It can be a connected configuration.

ここで、スペーサは、たとえばインターポーザとすることができ、その上にＩＣチップ等をフリップチップ実装してパッケージ化することができる。このような場合に、スペーサにスパイラルインダクタが形成されているので、高周波におけるＩＣチップの利得低下を補償することができる。   Here, the spacer can be, for example, an interposer, and an IC chip or the like can be flip-chip mounted thereon for packaging. In such a case, since the spiral inductor is formed in the spacer, it is possible to compensate for the gain reduction of the IC chip at a high frequency.

本発明によれば、インダクタを含む回路基板および半導体装置を省スペース化することができる。   According to the present invention, a circuit board and a semiconductor device including an inductor can be saved.

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第一の実施の形態）
本実施の形態において、回路基板は、半導体装置である。本実施の形態において、基材は、半導体基板および当該半導体基板上に形成された多層配線構造を含む。また、フリップチップ実装用端子は、フリップチップ実装用パッドである。本実施の形態における、半導体装置１００は、上記図１４に示したような差動増幅回路として機能する構成とすることができる。 (First embodiment)
In the present embodiment, the circuit board is a semiconductor device. In the present embodiment, the base material includes a semiconductor substrate and a multilayer wiring structure formed on the semiconductor substrate. The flip chip mounting terminal is a flip chip mounting pad. The semiconductor device 100 in this embodiment can be configured to function as a differential amplifier circuit as shown in FIG.

図１は、本実施の形態における半導体装置の構成を示す上面図である。
半導体装置１００は、基材１０１と、基材１０１の表面に平面配置された複数のフリップチップ実装用パッド１０２と、平面視において、一のフリップチップ実装用パッド１０２を囲むように形成されたスパイラルインダクタ１０４と、を含む。ここで、複数のフリップチップ実装用パッド１０２は、マトリクス状に配置される。スパイラルインダクタ１０４に囲まれたフリップチップ実装用パッド１０２は、当該スパイラルインダクタ１０４と電気的に接続されていない。 FIG. 1 is a top view illustrating a configuration of a semiconductor device according to the present embodiment.
The semiconductor device 100 includes a base material 101, a plurality of flip chip mounting pads 102 arranged in a plane on the surface of the base material 101, and a spiral formed so as to surround one flip chip mounting pad 102 in plan view. And an inductor 104. Here, the plurality of flip chip mounting pads 102 are arranged in a matrix. The flip chip mounting pad 102 surrounded by the spiral inductor 104 is not electrically connected to the spiral inductor 104.

図２は、図１のＡ−Ａ断面図である。
基材１０１は、半導体基板１１０と、その上に形成された多層配線構造とを含む。ここで、多層配線構造は、層間絶縁膜１１２と拡散防止膜１１４との積層構造である。層間絶縁膜１１２には、配線１２０とビアプラグ１３４とが交互に形成される。配線１２０は、たとえば銅を含む配線金属膜１１６およびバリアメタル膜１１８を含む。また、最上層の配線１２０上には、フリップチップ実装用パッド１０２が形成される。フリップチップ実装用パッド１０２は、バリアメタル膜１２４、たとえば銅を含む金属膜１２６、および拡散防止膜１２８により構成される。また、最上層の配線１２０が形成されたのと同じ層中に、スパイラルインダクタ１０４が形成される。スパイラルインダクタ１０４は、たとえば銅を含む金属膜１３０およびバリアメタル膜１３２により構成される。 2 is a cross-sectional view taken along the line AA in FIG.
The base material 101 includes a semiconductor substrate 110 and a multilayer wiring structure formed thereon. Here, the multilayer wiring structure is a laminated structure of the interlayer insulating film 112 and the diffusion preventing film 114. In the interlayer insulating film 112, wirings 120 and via plugs 134 are alternately formed. Wiring 120 includes a wiring metal film 116 and a barrier metal film 118 containing, for example, copper. A flip chip mounting pad 102 is formed on the uppermost wiring 120. The flip chip mounting pad 102 includes a barrier metal film 124, for example, a metal film 126 containing copper and a diffusion prevention film 128. The spiral inductor 104 is formed in the same layer where the uppermost wiring 120 is formed. The spiral inductor 104 is composed of, for example, a metal film 130 containing copper and a barrier metal film 132.

また、多層配線構造の下層部には、抵抗１４４が形成される。抵抗１４４は、たとえばポリシリコンにより構成することができる。スパイラルインダクタ１０４と抵抗１４４は、配線１４０およびビアプラグ１４２により電気的に接続される。なお、ここでは、抵抗１４４が多層配線構造の下層部に形成される例を示したが、抵抗１４４は、多層配線構造中のどの箇所に形成されてもよい。   A resistor 144 is formed in the lower layer portion of the multilayer wiring structure. The resistor 144 can be made of polysilicon, for example. Spiral inductor 104 and resistor 144 are electrically connected by wiring 140 and via plug 142. Although the example in which the resistor 144 is formed in the lower layer portion of the multilayer wiring structure is shown here, the resistor 144 may be formed in any location in the multilayer wiring structure.

ここで、一例として、スパイラルインダクタ１０４は図１４の負荷インダクタ１１ａまたは１１ｂ、抵抗１４４は図１４の負荷抵抗１ａまたは１ｂに対応する。図２には図示していないが、半導体基板１１０上には、トランジスタが形成されており、当該トランジスタは抵抗１４４に接続される。本実施の形態において、スパイラルインダクタ１０４は、高周波における半導体装置１００の利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタ１０４は、インピーダンス整合を目的とする共振回路のインダクタ程高いＱ値が必要とされない。従って、本実施の形態において、スパイラルインダクタ１０４の直下に配線１４０、ビアプラグ１４２、抵抗１４４等の回路素子を配置することができる。また、スパイラルインダクタ１０４をフリップチップ実装用パッド１０２を取り囲むように配置しても、スパイラルインダクタ１０４により、装置１００の利得低下を補償することができる。   Here, as an example, the spiral inductor 104 corresponds to the load inductor 11a or 11b in FIG. 14, and the resistor 144 corresponds to the load resistor 1a or 1b in FIG. Although not shown in FIG. 2, a transistor is formed over the semiconductor substrate 110, and the transistor is connected to the resistor 144. In the present embodiment, the spiral inductor 104 is introduced for peaking that compensates for the gain reduction of the semiconductor device 100 at a high frequency. Therefore, the spiral inductor 104 is not required to have a Q value that is as high as that of an inductor of a resonance circuit for impedance matching. Therefore, in this embodiment, circuit elements such as the wiring 140, the via plug 142, and the resistor 144 can be arranged immediately below the spiral inductor 104. Further, even if the spiral inductor 104 is disposed so as to surround the flip chip mounting pad 102, the spiral inductor 104 can compensate for a decrease in gain of the device 100.

図３は、本実施の形態における半導体装置１００の他の例を示す上面図である。
ここでは、半導体装置１００は、平面視において、複数のフリップチップ実装用パッド１０２をそれぞれ囲むように形成された複数のスパイラルインダクタ１０４を含む。この場合も、基材１０１は、図２に示したのと同様に、半導体基板１１０と、その上に形成された多層配線構造とを含む。 FIG. 3 is a top view illustrating another example of the semiconductor device 100 according to the present embodiment.
Here, the semiconductor device 100 includes a plurality of spiral inductors 104 formed so as to surround the plurality of flip chip mounting pads 102 in plan view. Also in this case, the base material 101 includes the semiconductor substrate 110 and the multilayer wiring structure formed thereon, as shown in FIG.

本実施の形態における半導体装置１００によれば、平面視において、スパイラルインダクタ１０４が、フリップチップ実装用パッド１０２を囲むように形成されるため、省スペース化を図ることができる。そのため、図３に示したように、多数のスパイラルインダクタ１０４を設けた場合でも、そのためのスペース増加を低く抑えることができ、半導体装置１００のサイズを小さく保ったまま、多数のスパイラルインダクタ１０４を含む構成とすることができる。本実施の形態における半導体装置において、スパイラルインダクタは、高周波における利得低下を補償するピーキング用に導入される。そのため、スパイラルインダクタを電気的に接続されていないフリップチップ実装用端子を取り囲むように配置しても、スパイラルインダクタにより、半導体装置または回路基板の利得低下を補償することができる。   According to semiconductor device 100 in the present embodiment, spiral inductor 104 is formed so as to surround flip-chip mounting pad 102 in plan view, so that space can be saved. Therefore, as shown in FIG. 3, even when a large number of spiral inductors 104 are provided, an increase in space for that purpose can be kept low, and the large number of spiral inductors 104 are included while keeping the size of the semiconductor device 100 small. It can be configured. In the semiconductor device according to the present embodiment, a spiral inductor is introduced for peaking that compensates for gain reduction at high frequencies. Therefore, even if the spiral inductor is arranged so as to surround the flip chip mounting terminals that are not electrically connected, the gain reduction of the semiconductor device or the circuit board can be compensated for by the spiral inductor.

以下、半導体装置１００の種々の変形例を説明する。図４は、本実施の形態における半導体装置１００の他の例を示す上面図である。
ここでは、複数のフリップチップ実装用パッド１０２が千鳥状に配置されている。この構成においても、図３に示したように、複数のスパイラルインダクタ１０４を含む構成とすることもできる。このように、複数のフリップチップ実装用パッド１０２は、どのようなパターンに配置されていてもよい。 Hereinafter, various modifications of the semiconductor device 100 will be described. FIG. 4 is a top view showing another example of the semiconductor device 100 according to the present embodiment.
Here, a plurality of flip chip mounting pads 102 are arranged in a staggered pattern. Also in this configuration, as shown in FIG. 3, a configuration including a plurality of spiral inductors 104 may be adopted. Thus, the plurality of flip chip mounting pads 102 may be arranged in any pattern.

図５は、図１のＡ−Ａ断面図の他の例を示す。ここでは、スパイラルインダクタ１０４が形成される層が、最上層の配線１２０と同層ではないという点で、図２に示したものと異なる。このように、スパイラルインダクタ１０４は、多層配線構造のどの層に形成されてもよい。   FIG. 5 shows another example of the AA sectional view of FIG. Here, the layer in which the spiral inductor 104 is formed is different from that shown in FIG. 2 in that it is not the same layer as the uppermost wiring 120. Thus, the spiral inductor 104 may be formed in any layer of the multilayer wiring structure.

図６は、図１のＡ−Ａ断面図の他の例を示す。ここでは、スパイラルインダクタ１０４が、複数の層にわたって形成される点で、図２や図５に示した構成と異なる。ここで、スパイラルインダクタ１０４は、二層にわたって形成されており、それぞれの層に形成されたスパイラルインダクタ１０４ａおよび１０４ｂが接続される。これにより、スパイラルインダクタ１０４の抵抗を下げることができる。なお、図６においては、スパイラルインダクタ１０４が二層に形成された例を示したが、スパイラルインダクタ１０４は、三層以上にわたって形成することもできる。   FIG. 6 shows another example of the AA cross-sectional view of FIG. Here, the spiral inductor 104 differs from the configuration shown in FIGS. 2 and 5 in that it is formed over a plurality of layers. Here, the spiral inductor 104 is formed over two layers, and the spiral inductors 104a and 104b formed in the respective layers are connected. Thereby, the resistance of the spiral inductor 104 can be lowered. Although FIG. 6 shows an example in which the spiral inductor 104 is formed in two layers, the spiral inductor 104 can be formed in three or more layers.

図７は、スパイラルインダクタ１０４が三層にわたって形成された場合の、各層のスパイラルインダクタ１０４ａ、１０４ｂ、および１０４ｃの接続状態を示す図である。ここでは、第一層のスパイラルインダクタ１０４ａ、第二層のスパイラルインダクタ１０４ｂ、および第三のスパイラルインダクタ１０４ｃが、それぞれ上下の層に形成されたスパイラルインダクタ１０４ａ、１０４ｂ、または１０４ｃと２カ所で接続される。このように、複数層に形成されたスパイラルインダクタ１０４ａ〜１０４ｃを並列に接続することにより、スパイラルインダクタ１０４の抵抗を下げることができる。   FIG. 7 is a diagram illustrating a connection state of spiral inductors 104a, 104b, and 104c in each layer when the spiral inductor 104 is formed over three layers. Here, the spiral inductor 104a of the first layer, the spiral inductor 104b of the second layer, and the third spiral inductor 104c are connected to the spiral inductors 104a, 104b, or 104c formed in the upper and lower layers, respectively, at two locations. The Thus, by connecting the spiral inductors 104a to 104c formed in a plurality of layers in parallel, the resistance of the spiral inductor 104 can be lowered.

図８は、スパイラルインダクタ１０４が三層にわたって形成された場合の、各層のスパイラルインダクタ１０４ａ、１０４ｂ、および１０４ｃの接続状態の他の例を示す図である。ここでは、第一層のスパイラルインダクタ１０４ａの一端ａと第二層のスパイラルインダクタ１０４ｂの他端ｂとが接続され、第二層のスパイラルインダクタ１０４ｂの一端ｃと第三のスパイラルインダクタ１０４ｃの一端ｄとがそれぞれ接続される。これにより、スパイラルインダクタ１０４は、渦巻き状のコイルを形成する。このように、異なる層に形成された複数のスパイラルインダクタ１０４ａ〜１０４ｃを渦巻き状に直列に接続することにより、スパイラルインダクタ１０４のインダクタ値を適宜変更することができる。この構成により、インダクタ値の大きいスパイラルインダクタ１０４を省スペースに配置することができる。   FIG. 8 is a diagram illustrating another example of the connection state of the spiral inductors 104a, 104b, and 104c in each layer when the spiral inductor 104 is formed over three layers. Here, one end a of the spiral inductor 104a of the first layer is connected to the other end b of the spiral inductor 104b of the second layer, and one end c of the spiral inductor 104b of the second layer and one end d of the third spiral inductor 104c. Are connected to each other. Thereby, the spiral inductor 104 forms a spiral coil. In this way, by connecting a plurality of spiral inductors 104a to 104c formed in different layers in series in a spiral shape, the inductor value of the spiral inductor 104 can be appropriately changed. With this configuration, the spiral inductor 104 having a large inductor value can be arranged in a space-saving manner.

図９、図１０、および図１１は、本実施の形態における半導体装置１００の他の例を示す上面図である。ここで、スパイラルインダクタ１０４は、平面視において、複数のスパイラルインダクタ１０４を囲むように形成される。このように、スパイラルインダクタ１０４は、種々の形状とすることができ、平面視において、所望の数のフリップチップ実装用パッド１０２を囲むように形成することができる。ここでは各例において、一つのスパイラルインダクタ１０４しか示していないが、いずれの例においても、半導体装置１００は、複数のスパイラルインダクタ１０４を有する構成とすることもできる。   9, FIG. 10 and FIG. 11 are top views showing other examples of the semiconductor device 100 in the present embodiment. Here, the spiral inductor 104 is formed so as to surround the plurality of spiral inductors 104 in a plan view. As described above, the spiral inductor 104 can have various shapes, and can be formed so as to surround a desired number of flip chip mounting pads 102 in a plan view. Here, in each example, only one spiral inductor 104 is shown, but in any example, the semiconductor device 100 may be configured to include a plurality of spiral inductors 104.

なお、以上の実施の形態において、複数のフリップチップ実装用パッド１０２の中には、信号が伝達される信号線に接続されるもの、あるいは電源線またはアース線に接続されるものがある。スパイラルインダクタ１０４は、自己が取り囲んでおらず、電源線またはアース線に接続されたフリップチップ実装用パッド１０２と、基材１０１の多層配線構造中で、電気的に接続されてよい。   In the above embodiment, some of the plurality of flip-chip mounting pads 102 are connected to a signal line through which a signal is transmitted, and some are connected to a power supply line or a ground line. The spiral inductor 104 may not be surrounded by itself but may be electrically connected to the flip chip mounting pad 102 connected to the power supply line or the ground line in the multilayer wiring structure of the substrate 101.

本実施の形態における半導体装置１００によれば、スパイラルインダクタ１０４内部のデッドスペースにフリップチップ実装用パッド１０２が形成された構成とすることができ、省スペース化することができる。   According to the semiconductor device 100 in the present embodiment, the flip chip mounting pad 102 can be formed in the dead space inside the spiral inductor 104, and the space can be saved.

（第二の実施の形態）
本実施の形態において、回路基板は、複数の貫通電極が形成されたスペーサである。本実施の形態において、フリップチップ実装用端子は、貫通電極の一端である。 (Second embodiment)
In the present embodiment, the circuit board is a spacer in which a plurality of through electrodes are formed. In the present embodiment, the flip chip mounting terminal is one end of the through electrode.

図１２は、本実施の形態におけるスペーサの構成を示す図である。図１２（ａ）は、スペーサの上面図、図１２（ｂ）は、図１２（ａ）のＢ−Ｂ断面図である。
スペーサ２００は、基材２０１と、基材２０１の表面にその一端がそれぞれ平面配置された複数の貫通電極２０２ａおよび２０２ｂと、複数の貫通電極２０２ａをそれぞれ囲むように形成された複数のスパイラルインダクタ２０４とを含む。基材２０１は、たとえばガラス基板やシリコン基板とすることができる。本実施の形態において、各スパイラルインダクタ２０４の一端および他端は、いずれかの貫通電極２０２ｂと接続される。スパイラルインダクタ２０４に内包された貫通電極２０２ａは、スパイラルインダクタ２０４とは接続されない。スパイラルインダクタ２０４は、このスパイラルインダクタ２０４が内包しているのとは異なる貫通電極２０２ｂと一端および他端が接続される。 FIG. 12 is a diagram showing the configuration of the spacer in the present embodiment. 12A is a top view of the spacer, and FIG. 12B is a cross-sectional view taken along the line BB in FIG. 12A.
The spacer 200 includes a base material 201, a plurality of through electrodes 202a and 202b each having a planar arrangement on the surface of the base material 201, and a plurality of spiral inductors 204 formed so as to surround the plurality of through electrodes 202a. Including. The base material 201 can be a glass substrate or a silicon substrate, for example. In the present embodiment, one end and the other end of each spiral inductor 204 are connected to one of the through electrodes 202b. The through electrode 202 a included in the spiral inductor 204 is not connected to the spiral inductor 204. The spiral inductor 204 is connected to one end and the other end of the through electrode 202b which is different from the one included in the spiral inductor 204.

基材２０１は、たとえばガラス等の非導電性材料により構成することができる。本実施の形態において、スパイラルインダクタ２０４は、貫通電極２０２ｂに接続されているため、貫通電極２０２ｂを介して、他の回路素子に電気的に接続することができる。また、基材２０１は、シリコン基板とすることもできる。   The base material 201 can be comprised with nonelectroconductive materials, such as glass, for example. In this embodiment, since the spiral inductor 204 is connected to the through electrode 202b, it can be electrically connected to other circuit elements through the through electrode 202b. The base material 201 can also be a silicon substrate.

本実施の形態におけるスペーサ２００をたとえばインターポーザとして用い、その上にＩＣチップ等をフリップチップ実装することができる。このような場合に、スペーサ２００にスパイラルインダクタ２０４が形成されているので、高周波におけるＩＣチップの利得低下を補償することができる。   The spacer 200 in this embodiment can be used as an interposer, for example, and an IC chip or the like can be flip-chip mounted thereon. In such a case, since the spiral inductor 204 is formed in the spacer 200, the gain reduction of the IC chip at a high frequency can be compensated.

図１３は、本実施の形態におけるスペーサ２００の他の例を示す上面図である。
ここでは、スパイラルインダクタ２０４が複数の貫通電極２０２を囲むように形成される。ここで、スパイラルインダクタ２０４は、自己に接続されていない貫通電極２０２を内包する。また、本例でも、スパイラルインダクタ２０４の一端および他端は、いずれかの貫通電極２０２と接続される。ここでは、スパイラルインダクタ２０４の一端および他端のいずれも、それぞれ、スパイラルインダクタ２０４に内包された貫通電極２０２と接続される。 FIG. 13 is a top view showing another example of the spacer 200 in the present embodiment.
Here, the spiral inductor 204 is formed so as to surround the plurality of through electrodes 202. Here, the spiral inductor 204 includes the through electrode 202 that is not connected to itself. Also in this example, one end and the other end of the spiral inductor 204 are connected to one of the through electrodes 202. Here, both one end and the other end of the spiral inductor 204 are connected to the through electrode 202 included in the spiral inductor 204.

なお、本実施の形態においても、貫通電極２０２の配置やスパイラルインダクタ２０４の配置、またはスパイラルインダクタ２０４の形状は、種々の構成とすることができる。   Also in this embodiment, the arrangement of the through electrode 202, the arrangement of the spiral inductor 204, or the shape of the spiral inductor 204 can be various.

以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   The embodiments and examples of the present invention have been described above with reference to the drawings. However, these are examples of the present invention, and various configurations other than the above can be adopted.

実施の形態における半導体装置の構成を示す上面図である。1 is a top view illustrating a structure of a semiconductor device in an embodiment. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 図１のＡ−Ａ断面図の他の例を示す図である。It is a figure which shows the other example of AA sectional drawing of FIG. 図１のＡ−Ａ断面図の他の例を示す図である。It is a figure which shows the other example of AA sectional drawing of FIG. スパイラルインダクタが三層にわたって形成された場合の、各層のスパイラルインダクタの接続状態を示す図である。It is a figure which shows the connection state of the spiral inductor of each layer when a spiral inductor is formed over three layers. スパイラルインダクタが三層にわたって形成された場合の、各層のスパイラルインダクタの接続状態の他の例を示す図である。It is a figure which shows the other example of the connection state of the spiral inductor of each layer when a spiral inductor is formed over three layers. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 実施の形態におけるスペーサの構成を示す図である。It is a figure which shows the structure of the spacer in embodiment. 実施の形態における半導体装置の他の例を示す上面図である。It is a top view which shows the other example of the semiconductor device in embodiment. 差動増幅回路を示す図である。It is a figure which shows a differential amplifier circuit.

符号の説明Explanation of symbols

１００ 半導体装置
１０１ 基材
１０２ フリップチップ実装用パッド
１０４ スパイラルインダクタ
１１０ 半導体基板
１１２ 層間絶縁膜
１１４ 拡散防止膜
１１６ 配線金属膜
１１８ バリアメタル膜
１２０ 配線
１２２ ポリイミド膜
１２４ バリアメタル膜
１２６ 金属膜
１２８ 拡散防止膜
１３０ 金属膜
１３２ バリアメタル膜
１３４ ビアプラグ
１４０ 配線
１４２ ビアプラグ
１４４ 抵抗
２００ スペーサ
２０１ 基材
２０２ 貫通電極
２０２ａ 貫通電極
２０２ｂ 貫通電極
２０４ スパイラルインダクタ DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Base material 102 Flip chip mounting pad 104 Spiral inductor 110 Semiconductor substrate 112 Interlayer insulation film 114 Diffusion prevention film 116 Wiring metal film 118 Barrier metal film 120 Wiring 122 Polyimide film 124 Barrier metal film 126 Metal film 128 Diffusion prevention film 130 Metal film 132 Barrier metal film 134 Via plug 140 Wiring 142 Via plug 144 Resistance 200 Spacer 201 Base material 202 Through electrode 202a Through electrode 202b Through electrode 204 Spiral inductor

Claims (11)

半導体基板と、
前記半導体基板上に形成された多層配線構造と、
前記多層配線構造の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む半導体装置。 A semiconductor substrate;
A multilayer wiring structure formed on the semiconductor substrate;
Flip-chip mounting terminals disposed on the surface of the multilayer wiring structure;
In a plan view, the spiral inductor formed so as to surround the flip chip mounting terminal and not electrically connected to the flip chip mounting terminal;
A semiconductor device including: 請求項１に記載の半導体装置において、
前記スパイラルインダクタは、前記フリップチップ実装用端子が形成された層とは異なる、前記多層配線構造のいずれかの層に形成された半導体装置。 The semiconductor device according to claim 1,
The spiral inductor is a semiconductor device formed in any layer of the multilayer wiring structure different from the layer in which the flip chip mounting terminal is formed. 請求項１または２に記載の半導体装置において、
前記スパイラルインダクタは、前記多層配線構造の複数層にわたって形成された半導体装置。 The semiconductor device according to claim 1 or 2,
The spiral inductor is a semiconductor device formed over a plurality of layers of the multilayer wiring structure. 請求項１から３いずれかに記載の半導体装置において、
前記スパイラルインダクタは、抵抗と接続された半導体装置。 The semiconductor device according to claim 1,
The spiral inductor is a semiconductor device connected to a resistor. 請求項１から４いずれかに記載の半導体装置において、
前記スパイラルインダクタは、高周波における利得低下を補償するピーキング用である半導体装置。 The semiconductor device according to claim 1,
The spiral inductor is a semiconductor device for peaking that compensates for gain reduction at high frequencies. 請求項１から５いずれかに記載の半導体装置において、
前記フリップチップ実装用端子は、前記多層配線構造の複数層にわたって形成された複数の配線とビアとの接続構造に接続された半導体装置。 The semiconductor device according to claim 1,
The flip chip mounting terminal is a semiconductor device connected to a connection structure of a plurality of wirings and vias formed over a plurality of layers of the multilayer wiring structure. 基材と、
前記基材の表面に配置されたフリップチップ実装用端子と、
平面視において、前記フリップチップ実装用端子を囲むように形成されるとともに、当該フリップチップ実装用端子と電気的に接続されていないスパイラルインダクタと、
を含む回路基板。 A substrate;
Flip-chip mounting terminals disposed on the surface of the substrate;
In a plan view, the spiral inductor formed so as to surround the flip chip mounting terminal and not electrically connected to the flip chip mounting terminal;
Circuit board containing. 請求項７に記載の回路基板において、
前記スパイラルインダクタに囲まれた前記フリップチップ実装用端子を含む複数のフリップチップ実用端子をさらに含み、前記複数のフリップチップ実用端子は、前記基材の表面に平面配置された回路基板。 The circuit board according to claim 7,
The circuit board further comprising a plurality of flip chip practical terminals including the flip chip mounting terminals surrounded by the spiral inductor, wherein the plurality of flip chip practical terminals are arranged in a plane on the surface of the substrate. 請求項８に記載の回路基板において、
平面視において、それぞれ少なくとも一の前記フリップチップ実装用端子を囲むように形成された複数のスパイラルインダクタを含む回路基板。 The circuit board according to claim 8,
A circuit board including a plurality of spiral inductors formed so as to surround at least one of the flip chip mounting terminals in plan view. 請求項７から９いずれかに記載の回路基板において、
前記スパイラルインダクタは、高周波における利得低下を補償するピーキング用である回路基板。 The circuit board according to any one of claims 7 to 9,
The spiral inductor is a circuit board for peaking that compensates for gain reduction at high frequencies. 請求項７から１０いずれかに記載の回路基板において、
前記基材には、それぞれその一端が前記フリップチップ実装用端子として機能する複数の貫通電極が設けられ、前記スパイラルインダクタは、前記複数の貫通電極の少なくとも一つと接続された回路基板。
The circuit board according to any one of claims 7 to 10,
The substrate is provided with a plurality of through electrodes each having one end functioning as the flip chip mounting terminal, and the spiral inductor is connected to at least one of the plurality of through electrodes.
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