JP2006179632A

JP2006179632A - Semiconductor device and its manufacturing method

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Publication number: JP2006179632A
Application number: JP2004370398A
Authority: JP
Inventors: Hiroshi Kanamaru; 浩金丸; Naoki Kumagai; 直樹熊谷; Yuichi Harada; 祐一原田; Yoshihiro Ikura; 巧裕伊倉; Takahiro Sato; 高広佐藤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-12-22
Filing date: 2004-12-22
Publication date: 2006-07-06

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive semiconductor device having good element characteristics and a high ESD breakage enduring rate without parasitic effect. <P>SOLUTION: A lateral MOSFET for an output stage is formed in the semiconductor region which comprises a p-type epitaxial layer 2, a thin p-type substrate 1 surrounded by insulating layer 27 formed in the rear surface of the p-type substrate 1, and a trench dielectric part separating layer formed by a trench 16 and an insulating layer 17 with the trench filled up. A vertical zener diode (VZD) which is an ESD protective element is formed in the other semiconductor region which comprises the p-type substrate 1 with thin thickness and the p-type epitaxial layer 2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、高温領域での寄生動作が抑制でき且つ静電気破壊耐量の高い半導体装置に関する。 The present invention relates to a semiconductor device that can suppress a parasitic operation in a high temperature region and has a high resistance to electrostatic breakdown.

自動車分野に適用され、特にエンジン周辺に設置されるパワーＩＣは、例えば２００℃保証、将来は２４０℃程度の保証が必要であると言われている過酷な条件下で使用されるため、ＩＣ回路内に存在する寄生効果は十分考慮した素子開発を行う必要がある。
従来のＩＣ技術では、各素子間（Ｎｃｈ−ＭＯＳＦＥＴやＰｃｈ−ＭＯＳＦＥＴなど）の寄生効果対策として、Ｓｉのｐｎ接合にて絶縁分離する接合分離と、埋め込みトレンチにより絶縁分離するトレンチ分離がある。また、使用する基板（ウェハ）にも２通りあり、通常のＳｉ基板であるＣＺ（チョクラルスキーゾーン）基板やＦＺ（フローティングゾーン）基板やエピタキシャル基板と、もう一方のＳＯＩ（シリコンオンインシュレータ）基板がある。通常のＳｉ基板を用いて接合分離する方法は、基板自体のコストおよび製造コストが低い反面、高温下での寄生効果を抑制する対策が必要がある。一方、ＳＯＩ基板を用いてトレンチ誘電体分離する方法は、基板自体コストが高くなる反面、寄生効果を殆ど考慮せずに回路設計ができるという利点がある。 Power ICs that are applied to the automobile field and are particularly installed around the engine are used under severe conditions where it is said that a guarantee of about 200 ° C., for example, about 240 ° C. is required in the future. It is necessary to develop a device that fully considers the parasitic effects that exist within the device.
In the conventional IC technology, there are two types of countermeasures for parasitic effects between elements (Nch-MOSFET, Pch-MOSFET, etc.): junction isolation that performs insulation isolation using a pn junction of Si and trench isolation that performs isolation isolation using a buried trench. There are also two types of substrates (wafers) to be used: CZ (Czochralski zone) substrates, FZ (floating zone) substrates and epitaxial substrates that are ordinary Si substrates, and another SOI (silicon on insulator) substrate. There is. The method of joining and separating using a normal Si substrate requires a measure to suppress parasitic effects at high temperatures, while the cost of the substrate itself and the manufacturing cost are low. On the other hand, the trench dielectric isolation method using an SOI substrate increases the cost of the substrate itself, but has the advantage that circuit design can be performed with little consideration of parasitic effects.

更に、自動車分野のパワーＩＣにとって非常に重要な特性に静電気破壊耐量（以後、ＥＳＤ破壊耐量と略す）がある。このＥＳＤ破壊のメカニズムは、基本的に素子のエネルギー破壊である。通常のＳｉ基板を用いた接合分離の構造は縦型素子の作製が可能であるので、素子の通電断面積を横型素子構造であるＳＯＩ基板のトレンチ誘電体分離構造に比べ容易に大きくすることができ、高ＥＳＤ破壊耐量の実現が可能である。
図１２は、従来の通常の基板を用いて製作されたパワーＩＣの要部断面図である。この図は、パワーＩＣを接合分離構造を用いて製作した場合の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
まず、出力段用ＭＯＳＦＥＴの形成方法を説明する。ｐ基板１上に形成されたｐエピタキシャル層２と、このｐエピタキシャル層２の表面層に形成したｎウェル領域３とｐコンタクト領域１０と、ｎウェル領域３の表面層に形成したｐウェル領域４とｎコンタクト領域１１と、ｐウェル領域４の表面層に形成したｎソース領域７とｎオフセット領域５とｐコンタクト領域９と、ｎオフセット領域５の表面層に形成したｎドレイン領域８と、ｎオフセット領域５に形成したＬＯＣＯＳ膜と、ｎソース領域７上とｐコンタクト領域９上に形成したソース電極２１と、ｎドレイン領域８上に形成したドレイン電極２２と、ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上にゲート絶縁膜１２を介して形成したゲート電極１３とで構成した出力段用ＭＯＳＦＥＴを有している。 Furthermore, a very important characteristic for power ICs in the automotive field is electrostatic breakdown resistance (hereinafter abbreviated as ESD breakdown resistance). The mechanism of ESD destruction is basically energy destruction of the device. Since the junction isolation structure using a normal Si substrate can produce a vertical element, the current cross-sectional area of the element can be easily increased as compared with the trench dielectric isolation structure of an SOI substrate that is a lateral element structure. It is possible to achieve high ESD breakdown tolerance.
FIG. 12 is a cross-sectional view of a main part of a power IC manufactured using a conventional normal substrate. This figure shows an output stage MOSFET and a vertical Zener diode which is an ESD protection element when a power IC is manufactured using a junction isolation structure. This output stage MOSFET is an Nch-MOSFET of about 50V.
First, a method for forming the output stage MOSFET will be described. p epitaxial layer 2 formed on p substrate 1, n well region 3 and p contact region 10 formed on the surface layer of p epitaxial layer 2, and p well region 4 formed on the surface layer of n well region 3. N contact region 11, n source region 7, n offset region 5, p contact region 9 formed in the surface layer of p well region 4, n drain region 8 formed in the surface layer of n offset region 5, n LOCOS film formed in offset region 5, source electrode 21 formed on n source region 7 and p contact region 9, drain electrode 22 formed on n drain region 8, n source region 7 and n offset region 5 has an output stage MOSFET composed of a gate electrode 13 formed via a gate insulating film 12 on a p-well region 4 sandwiched between 5.

また、ｐエピタキシャル層２に形成し、前記のｎウェル領域３から離して形成したｎドリフト領域１４と、ｎドリフト領域１４の表面層に形成したｎカソード領域１５と、ｎカソード領域１５上に形成したカソード電極２３と、ｐ基板１裏面に形成した絶縁膜をｎドリフト領域１４直下で開口し、その上に形成したアノード電極２８とで構成したＶＺＤを有している。
また、前記の出力段用ＭＯＳＦＥＴとＶＺＤの間に接合分離領域５３を形成する。この接合分離領域５３は、ｎウェル領域３とｎドリフト領域１４に挟まれたｐエピタキシャル層２の表面層にｎ領域５１とこのｎ領域５１の側面を取り囲むように形成したｐ領域５２で構成される。
尚、図中の３１はソース端子、３２はドレイン端子、３３はゲート端子、３４はカソード端子、３５はアノード端子である。 Further, the n drift region 14 formed in the p epitaxial layer 2 and separated from the n well region 3, the n cathode region 15 formed in the surface layer of the n drift region 14, and the n cathode region 15 are formed. It has a VZD composed of the cathode electrode 23 and an anode electrode 28 formed on the insulating film formed on the back surface of the p substrate 1, which is opened immediately below the n drift region 14.
A junction isolation region 53 is formed between the output stage MOSFET and the VZD. The junction isolation region 53 includes an n region 51 and a p region 52 formed on the surface layer of the p epitaxial layer 2 sandwiched between the n well region 3 and the n drift region 14 so as to surround the side surface of the n region 51. The
In the figure, 31 is a source terminal, 32 is a drain terminal, 33 is a gate terminal, 34 is a cathode terminal, and 35 is an anode terminal.

図１３は、従来のＳＯＩ基板を用いて製作したパワーＩＣの要部断面図である。この図は、パワーＩＣをトレンチ誘電体分離構造を用いて製作した場合の横型の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である横型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
ＳＯＩ基板７１の酸化膜６１に達するトレンチ１６を形成し、このトレンチ１６を絶縁膜１７で充填して、トレンチ１６で囲まれた横型の出力段用ＭＯＳＦＥＴを形成し、トレンチ１６で囲まれた別の箇所に横型ツェナーダイオードを形成する。尚、図中の１ｂは支持基板（ｐ型、ｎ型どちらでもよい）、２ａはｐ半導体層（活性層）、６２はｎカソード領域、６３はｐアノード領域、６４はカソード電極、６５はアノード電極、６６はカソード端子、６７はアノード端子である。 FIG. 13 is a cross-sectional view of a main part of a power IC manufactured using a conventional SOI substrate. This figure shows a lateral output stage MOSFET and a lateral Zener diode which is an ESD protection element when a power IC is manufactured using a trench dielectric isolation structure. This output stage MOSFET is an Nch-MOSFET of about 50V.
A trench 16 reaching the oxide film 61 of the SOI substrate 71 is formed, and the trench 16 is filled with an insulating film 17 to form a lateral output stage MOSFET surrounded by the trench 16, and another trench surrounded by the trench 16 is formed. A lateral Zener diode is formed at In the figure, 1b is a support substrate (which may be either p-type or n-type), 2a is a p-semiconductor layer (active layer), 62 is an n-cathode region, 63 is a p-anode region, 64 is a cathode electrode, and 65 is an anode. An electrode, 66 is a cathode terminal, and 67 is an anode terminal.

図１４は、従来の部分ＳＯＩ基板を用いて製作したパワーＩＣの要部断面図である。この図は、パワーＩＣを誘電体分離構造を用いて製作した場合の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
部分ＳＯＩ基板７２の酸化膜６１ａに達するトレンチ１６を形成し、このトレンチ１６を絶縁膜１７で充填して、酸化膜６１ａとトレンチ１６で囲まれた横型の出力段用ＭＯＳＦＥＴを形成し、酸化膜６１ａがない箇所に縦型ツェナーダイオードを形成する。尚、図１４では、１ｂの支持基板はｐ型である。
また、前記のように、用途の異なる半導体素子を混載することができる半導体装置の例が開示されている（特許文献１など）。 FIG. 14 is a cross-sectional view of a main part of a power IC manufactured using a conventional partial SOI substrate. This figure shows an output stage MOSFET and a vertical Zener diode as an ESD protection element when a power IC is manufactured using a dielectric isolation structure. This output stage MOSFET is an Nch-MOSFET of about 50V.
A trench 16 reaching the oxide film 61a of the partial SOI substrate 72 is formed, and the trench 16 is filled with the insulating film 17, thereby forming a lateral output stage MOSFET surrounded by the oxide film 61a and the trench 16, and the oxide film A vertical Zener diode is formed in a place where there is no 61a. In FIG. 14, the support substrate 1b is p-type.
In addition, as described above, an example of a semiconductor device in which semiconductor elements having different uses can be mixedly mounted is disclosed (for example, Patent Document 1).

また、高性能バイポーラトランジスタを搭載した半導体集積回路装置において、製造コストを上げることなく、所望する耐圧を有するＥＳＤ保護ダイオードを形成する方法が開示されている（特許文献２など）。
特開２００２−２９９５９１号公報特開２００３−１９７７６２号公報 Also, a method of forming an ESD protection diode having a desired withstand voltage without increasing the manufacturing cost in a semiconductor integrated circuit device equipped with a high-performance bipolar transistor is disclosed (Patent Document 2, etc.).
JP 2002-299951 A JP 2003-197762 A

図１２の場合、出力段用ＭＯＳＦＥＴと縦型ツェナーダイオードを接合分離領域５３で分離しているが、この接合分離領域５３を介して両素子間にｎｐｎｐ（ｎドリフト領域１４−ｐエピタキシャル層２−ｐ領域５２−ｎ領域５１−ｐ領域５２−ｐエピタキシャル層２−ｐコンタクト領域１０）の寄生サイリスタが形成される。高温になるとこの寄生サイリスタの漏れ電流が大きくなり、両素子が互いに影響し合う「寄生効果」が大きくなり、高温動作に支障をきたす。また、この接合分離領域５３の形成により、チップ面積が大きくなり製造コストが高くなる。
図１３の場合、寄生効果はないが、横型ツェナーダイオードは通電箇所が表面層であり、通電断面積が小さいため、ＥＳＤが印加されたときの動作抵抗が大きく、出力段用ＭＯＳＦＥＴに過大な電圧が印加され、ＥＳＤ破壊耐量が低下する。また、トレンチ誘電体分離構造にすることで接合分離構造より分離領域の面積を１／６程度に縮小できるが、ＳＯＩ基板７１自体が高価なため、製造コストは高くなる。 In the case of FIG. 12, the output stage MOSFET and the vertical Zener diode are separated by the junction isolation region 53. The npnp (n drift region 14-p epitaxial layer 2- Parasitic thyristors of p region 52-n region 51-p region 52-p epitaxial layer 2-p contact region 10) are formed. When the temperature rises, the leakage current of the parasitic thyristor increases, and the “parasitic effect” in which the two elements influence each other increases, impeding high-temperature operation. Further, the formation of the junction isolation region 53 increases the chip area and increases the manufacturing cost.
In the case of FIG. 13, there is no parasitic effect, but the lateral Zener diode has a surface layer at the energized portion and a small energization cross-sectional area. Is applied, and the ESD breakdown tolerance decreases. In addition, the trench dielectric isolation structure can reduce the area of the isolation region to about 1/6 of the junction isolation structure, but the manufacturing cost increases because the SOI substrate 71 itself is expensive.

図１４の場合、寄生効果はないが、縦型ツェナーダイオードの厚さ（ｐエピタキシャル層２ａと支持基板１ｂを合わせた厚さ）が数１００μｍあり、ＥＳＤが印加されたときの動作抵抗が大きく、出力段用ＭＯＳＦＥＴに過大な電圧が印加され、ＥＳＤ破壊耐量が低下する。また、トレンチ誘電体分離構造にすることで接合分離構造より分離領域の面積を１／６程度に縮小できるが、部分ＳＯＩ基板７２自体が高価なため、製造コストは高くなる。さらに、部分ＳＯＩ基板７２のｐ半導体層２ａ（活性層）は、ＣＺ基板やＦＺ基板など通常の基板と比べて欠陥が多く、そのため、オン電圧や耐圧などの素子特性が必ずしも良好でない。
この発明の目的は、前記の課題を解決して、寄生効果が無く、低コストで高ＥＳＤ破壊耐量を有し、良好な素子特性が得られる半導体装置を提供することにある。 In the case of FIG. 14, although there is no parasitic effect, the thickness of the vertical Zener diode (the thickness of the p epitaxial layer 2a and the support substrate 1b combined) is several hundreds μm, and the operating resistance when ESD is applied is large. An excessive voltage is applied to the output stage MOSFET, and the ESD breakdown tolerance is reduced. In addition, the trench dielectric isolation structure can reduce the area of the isolation region to about 1/6 that of the junction isolation structure, but the manufacturing cost increases because the partial SOI substrate 72 itself is expensive. Furthermore, the p semiconductor layer 2a (active layer) of the partial SOI substrate 72 has more defects than a normal substrate such as a CZ substrate or an FZ substrate, and therefore device characteristics such as on-voltage and breakdown voltage are not always good.
An object of the present invention is to provide a semiconductor device that solves the above-described problems, has no parasitic effect, has a high ESD breakdown tolerance at low cost, and provides good element characteristics.

前記の目的を達成するために、横型素子と、縦型素子と、前記横型素子と前記縦型素子を絶縁分離する分離領域とが同一半導体基板に形成された半導体装置において、
前記分離領域が前記半導体基板を貫通して形成されたトレンチ誘電体分離構造であり、前記横型素子を形成する部分の前記半導体基板の裏面に前記分離領域と接する絶縁膜が形成され、前記縦型素子を形成する部分の前記半導体基板の裏面に縦型素子の１電極が形成される構成とする。
また、前記半導体基板が、ＦＺ基板、ＣＺ基板、ＳＯＩ基板、部分ＳＯＩ基板およびエピタキシャル成長基板のいずれか一つであるとよい。
また、前記縦型素子が、ＥＳＤ保護素子であるとよい。
また、前記ＥＳＤ保護素子が、ツェナーダイオード、バイポーラトランジスタ、ＩＧＢＴおよびＭＯＳＦＥＴのいずれか一つであるとよい。 In order to achieve the above object, in a semiconductor device in which a horizontal element, a vertical element, and an isolation region for insulating and separating the horizontal element and the vertical element are formed on the same semiconductor substrate,
The isolation region is a trench dielectric isolation structure formed through the semiconductor substrate, and an insulating film in contact with the isolation region is formed on a back surface of the semiconductor substrate at a portion where the lateral element is formed, and the vertical type One electrode of the vertical element is formed on the back surface of the semiconductor substrate in the part where the element is formed.
The semiconductor substrate may be any one of an FZ substrate, a CZ substrate, an SOI substrate, a partial SOI substrate, and an epitaxial growth substrate.
The vertical element may be an ESD protection element.
The ESD protection element may be any one of a Zener diode, a bipolar transistor, an IGBT, and a MOSFET.

また、前記絶縁層と接する箇所の前記半導体基板の裏面に該半導体基板より高濃度で、該半導体基板と同一導電型の不純物層を形成するとよい。
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記トレンチで囲まれない第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有する製造方法とする。
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記第１領域とは異なる前記トレンチで囲まれた第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有する製造方法とする。 In addition, an impurity layer having the same conductivity type as that of the semiconductor substrate may be formed on the back surface of the semiconductor substrate in contact with the insulating layer at a higher concentration than the semiconductor substrate.
A step of forming a trench in the surface layer of the semiconductor substrate; a step of filling the trench with an insulating material; a step of forming a lateral element in a first region surrounded by the trench; and A step of forming a vertical element in a non-second region, a step of grinding the back surface of the semiconductor substrate to the trench formation location, and a step of forming an insulating layer on the back surface of the first region of the semiconductor substrate. Let it be a manufacturing method.
A step of forming a trench in a surface layer of the semiconductor substrate; a step of filling the trench with an insulating material; a step of forming a lateral element in a first region surrounded by the trench; and the first region; Forming a vertical element in a second region surrounded by the different trenches, a step of grinding the back surface of the semiconductor substrate to the trench formation location, and an insulating layer on the back surface of the first region of the semiconductor substrate The manufacturing method which has a process of forming.

この発明によれば、誘電体分離構造とすることで寄生効果をなくし、通常のＣＺ基板、ＦＺ基板およびエピタキシャル基板を用いることで低コストで、良好な素子特性を得ることができ、縦型ツェナーダイオードの厚さを薄くすることで動作抵抗を小さくしＥＳＤ破壊耐量を向上させることができる。
また、ＳＯＩ基板および部分ＳＯＩ基板の支持基板をＳＯＩ基板の酸化膜をストッパーとして研削して除去して本発明の半導体装置を形成することで、ＥＳＤ破壊耐量の高い半導体装置とすることができる。 According to the present invention, the dielectric isolation structure eliminates the parasitic effect, and the use of a normal CZ substrate, FZ substrate, and epitaxial substrate can provide good device characteristics at a low cost. By reducing the thickness of the diode, the operating resistance can be reduced and the ESD breakdown tolerance can be improved.
In addition, by forming the semiconductor device of the present invention by grinding and removing the support substrate of the SOI substrate and the partial SOI substrate by using the oxide film of the SOI substrate as a stopper, a semiconductor device with high ESD breakdown resistance can be obtained.

実施の最良の形態として、トレンチ誘電体分離層と基板の裏面に形成した絶縁膜で囲まれた厚みの薄い半導体領域に出力段用ＭＯＳＦＥＴなどの横型素子を形成し、それ以外の厚みの薄い箇所にＥＳＤ保護素子などの縦型素子を形成することで、寄生効果をなくし、縦型素子の動作抵抗を低減する。詳細な説明は以下の実施例で行う。 As the best mode of implementation, a lateral element such as a MOSFET for an output stage is formed in a thin semiconductor region surrounded by a trench dielectric isolation layer and an insulating film formed on the back surface of the substrate, and other thin portions are provided. In addition, by forming a vertical element such as an ESD protection element, the parasitic effect is eliminated and the operating resistance of the vertical element is reduced. Detailed description will be given in the following examples.

図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオード（以後、ＶＺＤと略す）の断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
この半導体装置は、ｐ基板１上に形成されたｐエピタキシャル層２と、このｐエピタキシャル層２の表面層に形成したｎウェル領域３とｐコンタクト領域１０と、ｎウェル領域３の表面層に形成したｐウェル領域４とｎコンタクト領域１１と、ｐウェル領域４の表面層に形成したｎソース領域７とｎオフセット領域５とｐコンタクト領域９と、ｎオフセット領域５の表面層に形成したｎドレイン領域８と、ｎオフセット領域５に形成したＬＯＣＯＳ膜６と、ｎソース領域７上とｐコンタクト領域９上に形成したソース電極２１と、ｎドレイン領域８上に形成したドレイン電極２２と、ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上にゲート絶縁膜１２を介して形成したゲート電極１３とで構成した出力段用ＭＯＳＦＥＴを有している。 FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. This figure is a sectional view of an output stage MOSFET and a vertical Zener diode (hereinafter abbreviated as VZD) which is an ESD protection element. This output stage MOSFET is an Nch-MOSFET of about 50V.
The semiconductor device includes a p epitaxial layer 2 formed on a p substrate 1, an n well region 3 and a p contact region 10 formed on the surface layer of the p epitaxial layer 2, and a surface layer of the n well region 3. P well region 4 and n contact region 11, n source region 7, n offset region 5 and p contact region 9 formed in the surface layer of p well region 4, and n drain formed in the surface layer of n offset region 5 Region 8, LOCOS film 6 formed in n offset region 5, source electrode 21 formed on n source region 7 and p contact region 9, drain electrode 22 formed on n drain region 8, n source An output stage MOSFET comprising a gate electrode 13 formed via a gate insulating film 12 on a p-well region 4 sandwiched between a region 7 and an n offset region 5 It is.

また、ｐエピタキシャル層２に形成し、前記のｎウェル領域３から離して形成したｎドリフト領域１４と、ｎドリフト領域１４の表面層に形成したｎカソード領域１５と、ｎカソード領域１５上に形成したカソード電極２３と、ｐ基板１裏面に形成した絶縁膜をｎドリフト領域１４直下で開口し、その上に形成したアノード電極２８とで構成したＶＺＤを有している。
また、前記の出力段用ＭＯＳＦＥＴとＶＺＤの間にトレンチ誘電体分離構造を形成する。このトレンチ誘電体分離構造は、ｎウェル領域３とｎドリフト領域１４の間のｐエピタキシャル層２とｐ基板１を貫通するトレンチ１６と、このトレンチ１６を充填する絶縁膜１７とで構成する。
前記の出力段用ＭＯＳＦＥＴとＶＺＤはトレンチ１６で囲まれた別々の領域にそれぞれ形成される場合と、出力段用ＭＯＳＦＥＴのみトレンチ１６で囲まれた領域に形成される場合がある。 Further, the n drift region 14 formed in the p epitaxial layer 2 and separated from the n well region 3, the n cathode region 15 formed in the surface layer of the n drift region 14, and the n cathode region 15 are formed. It has a VZD composed of the cathode electrode 23 and an anode electrode 28 formed on the insulating film formed on the back surface of the p substrate 1, which is opened immediately below the n drift region 14.
Further, a trench dielectric isolation structure is formed between the output stage MOSFET and VZD. This trench dielectric isolation structure includes a p epitaxial layer 2 between the n well region 3 and the n drift region 14, a trench 16 penetrating the p substrate 1, and an insulating film 17 filling the trench 16.
The output stage MOSFET and the VZD may be formed in separate regions surrounded by the trench 16, or only the output stage MOSFET may be formed in a region surrounded by the trench 16.

前記のアノード電極２８を、後述の図６に示すリードフレームなどの金属ベース３６に半田３７などで固着する。あるいは、アノード電極２８に導電性接着材を用いて金属ベース３６に固着してもよい。いずれにしろ、半導体装置の固着を考え、出力段要ＭＯＳＦＥＴの下の部分にも絶縁膜２７を介してアノード電極２８が配設されるのがよい。
尚、図中の２６はポリイミドなどの絶縁膜、３１はソース端子、３２はドレイン端子、３３はゲート端子、３４はカソード端子、３５はアノード端子である。
図２〜図６は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図２において、最初に出力段ＭＯＳＦＥＴの素子構造について記す。０．００１Ωｃｍ程度のｐ基板１上に厚さが１０μｍで、比抵抗が数１０Ωｃｍ程度のｐエピタキシャル層２を形成する。このｐエピタキシャル層２の表面層に厚さが数μｍで、ドーズ量が１×１０¹³ｃｍ^-2程度のｎウェル領域３と、ドーズ量が１×１０¹⁵ｃｍ^-2程度のｐコンタクト領域１０を形成し、ｎウェル領域３の表面層にｎウェル領域３より高いドーズ量のｐウェル領域４と、ドーズ量が１×１０¹⁵ｃｍ^-2程度のｎコンタクト領域１１を形成する。ｐウェル領域４の表面層にドーズ量が１×１０¹⁵ｃｍ^-2程度のｎソース領域７と、ドーズ量が１×１０¹⁵ｃｍ^-2程度のｐコンタクト領域９とｐウェル領域４より高いドーズ量のｎオフセット領域５を形成し、このｎオフセット領域５にＬＯＣＯＳ膜６と、ドーズ量が１×１０¹⁵ｃｍ^-2程度のｎドレイン領域８を形成する。 The anode electrode 28 is fixed to a metal base 36 such as a lead frame shown in FIG. Alternatively, the anode electrode 28 may be fixed to the metal base 36 using a conductive adhesive. In any case, it is preferable that the anode electrode 28 is disposed under the output stage required MOSFET via the insulating film 27 in consideration of the fixation of the semiconductor device.
In the figure, 26 is an insulating film such as polyimide, 31 is a source terminal, 32 is a drain terminal, 33 is a gate terminal, 34 is a cathode terminal, and 35 is an anode terminal.
2 to 6 are cross-sectional views of the main part manufacturing process shown in the order of steps in the method for manufacturing the semiconductor device of FIG.
In FIG. 2, the element structure of the output stage MOSFET will be described first. A p epitaxial layer 2 having a thickness of 10 μm and a specific resistance of about several tens of Ωcm is formed on a p substrate 1 having a thickness of about 0.001 Ωcm. An n well region 3 having a thickness of several μm and a dose of about 1 × 10 ¹³ cm ⁻² and a p contact region 10 having a dose of about 1 × 10 ¹⁵ cm ⁻² are formed on the surface layer of the p epitaxial layer 2. Then, a p-well region 4 having a higher dose than the n-well region 3 and an n-contact region 11 having a dose of about 1 × 10 ¹⁵ cm ⁻² are formed on the surface layer of the n-well region 3. p and n source region 7 dose on the surface layer is about 1 × 10 ¹⁵ cm ^-2 in the well region 4, a dose higher than 1 × 10 ¹⁵ cm ^-2 order of p contact region 9 and the p-well region 4 dose The n offset region 5 is formed in the amount, and the LOCOS film 6 and the n drain region 8 having a dose amount of about 1 × 10 ¹⁵ cm ⁻² are formed in the n offset region 5.

ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上に数十ｎｍのゲート絶縁膜１２を介してポリシリコンでゲート電極１３を形成する。このポリシリコンの厚みは、素子の微細化に伴い薄型化が図られており数１００ｎｍのオーダーである。
次に、ＶＺＤの素子構造について記す。ＶＺＤは、ｐエピタキシャル層２の表面層にドーズ量が１×１０¹⁵ｃｍ^-2程度で厚みが８μｍ程度のｎドリフト領域１４が形成され、このｎドリフト領域１４の表面層にドーズ量が１×１０¹⁵ｃｍ^-2程度で厚みが１μｍ程度のｎカソード領域１５を形成する。ｎドリフト領域１４を不純物濃度が高く、また厚さを厚く形成するのは、ＥＳＤ印加時のＶＺＤの動作抵抗を低抵抗にしてＥＳＤ保護しやすくするためである。
前記の工程に続いて、分離用のトレンチ１６を形成する。このとき、トレンチ１６の深さは、表面からｐ基板１に達する深さとする。その後、トレンチ１６内を絶縁膜１７で埋めて、表面を平坦としてトレンチ誘電体分離構造とする。尚、このトレンチ誘電体分離構造は、前記の各部を形成する前でも、途中でも構わない。またトレンチ誘電体分離構造はトレンチ１６の側壁に酸化膜を形成し、その溝をポリシリコンで埋め込む構造でも構わない。 A gate electrode 13 is formed of polysilicon on a p-well region 4 sandwiched between the n source region 7 and the n offset region 5 through a gate insulating film 12 of several tens of nm. The thickness of this polysilicon is on the order of several hundreds of nanometers as the thickness of the element is reduced with the miniaturization of the element.
Next, the element structure of VZD will be described. In VZD, an n drift region 14 having a dose of about 1 × 10 ¹⁵ cm ⁻² and a thickness of about 8 μm is formed on the surface layer of the p epitaxial layer 2, and the dose amount is 1 × on the surface layer of the n drift region 14. An n cathode region 15 having a thickness of about 10 ¹⁵ cm ⁻² and a thickness of about 1 μm is formed. The reason why the n drift region 14 is formed to have a high impurity concentration and a large thickness is to make the ESD protection easy by reducing the operating resistance of the VZD when ESD is applied.
Following the above process, isolation trenches 16 are formed. At this time, the trench 16 has a depth reaching the p substrate 1 from the surface. Thereafter, the trench 16 is filled with an insulating film 17, and the surface is flattened to form a trench dielectric isolation structure. This trench dielectric isolation structure may be before or during the formation of the above-described portions. The trench dielectric isolation structure may be a structure in which an oxide film is formed on the sidewall of the trench 16 and the groove is filled with polysilicon.

続いて、層間絶縁膜となるポリイミドなどの絶縁膜２６が被覆され、この絶縁膜２６を開口して、ｎソース領域７上とｐコンタクト領域９上にソース電極２１が形成され、ｎドレイン領域８上にドレイン電極２２が形成され、ｎカソード領域１５上にカソード電極が形成され、ｐコンタクト領域１０上に金属膜２４が形成され、ｎコンタクト領域１１上に金属膜２５が形成されている。これらの金属膜２４、２５はソース電極２１とドレイン電極２２に接続されている。
つぎに、図示しない金属配線と絶縁するための層間絶縁膜の形成工程と、その上の金属配線を形成する工程を行い、続いてパッシベーション膜を形成して、表面構造は完了する以下、図３〜図６を用いて説明する。
つぎに、ｐ基板１の裏面側をバックグラインドして薄型化を行う。このバックグラインド厚みは、ｐ基板１の縦型抵抗成分をなるべく小さくさせるために、トレンチ１６に達するようにし、ｎドリフト領域１４下に残ったｐ基板１はｐアノード領域となり、その厚みは裏面コンタクトのオーミック接合が得られる程度の厚み（１０μｍ以上）とする（図３）。 Subsequently, an insulating film 26 such as polyimide serving as an interlayer insulating film is coated, the insulating film 26 is opened, and a source electrode 21 is formed on the n source region 7 and the p contact region 9, and the n drain region 8. A drain electrode 22 is formed thereon, a cathode electrode is formed on the n cathode region 15, a metal film 24 is formed on the p contact region 10, and a metal film 25 is formed on the n contact region 11. These metal films 24 and 25 are connected to the source electrode 21 and the drain electrode 22.
Next, a step of forming an interlayer insulating film for insulating from a metal wiring (not shown) and a step of forming a metal wiring thereon are performed, and then a passivation film is formed to complete the surface structure. Description will be made with reference to FIG.
Next, the back side of the p substrate 1 is back-ground to reduce the thickness. This back grind thickness reaches the trench 16 in order to make the vertical resistance component of the p substrate 1 as small as possible, and the p substrate 1 remaining under the n drift region 14 becomes a p anode region, and its thickness is a back contact. The thickness is such that an ohmic junction of 10 μm or more is obtained (FIG. 3).

つぎに、ｐ基板１の裏面側を酸化膜などの絶縁膜２７で被覆し、ＶＺＤのアノード電極と接触する箇所のみ絶縁膜２７を開口する。尚、この絶縁膜２７の開口部形成に当たっては、表面側のような微細化は必要でなく、その寸法精度は数１００μｍのオーダーで良い。そのため、フォトリソグラフィー工程は不要であり、ｐ基板１の裏面にマスクを介して絶縁材（エポキシ樹脂など）などの媒体を塗布するスクリーン印刷技術などが適用できる（図４）。
つぎに、ｐ基板１の裏面にチタン−ニッケル−金などでアノード電極２８を形成する（図５）。
つぎに、アノード電極２８を半田３７を介してリードフレームなどの金属ベース３６に固着する。尚、半田３７の代わりに導電性接着材（導電性エポキシなど）を用いて、リードフレームなどの金属ベースに固着して、アノード電極２８を省くことができる（図６）。 Next, the back surface side of the p-substrate 1 is covered with an insulating film 27 such as an oxide film, and the insulating film 27 is opened only at the portions that are in contact with the anode electrode of VZD. In forming the opening of the insulating film 27, it is not necessary to make the surface finer, and the dimensional accuracy may be on the order of several hundreds of micrometers. Therefore, a photolithography process is unnecessary, and a screen printing technique for applying a medium such as an insulating material (such as an epoxy resin) to the back surface of the p substrate 1 through a mask can be applied (FIG. 4).
Next, the anode electrode 28 is formed on the back surface of the p substrate 1 with titanium-nickel-gold or the like (FIG. 5).
Next, the anode electrode 28 is fixed to a metal base 36 such as a lead frame via the solder 37. Note that the anode electrode 28 can be omitted by using a conductive adhesive (conductive epoxy or the like) instead of the solder 37 and being fixed to a metal base such as a lead frame (FIG. 6).

尚、前記の分離用のトレンチ１６は、他の箇所に形成されるアナログ系の要素素子間の分離にも用いることができる。
図７は、図１の半導体装置のＥＳＤ破壊耐量を示す図である。比較のために、従来の図１４の半導体装置のＥＳＤ破壊耐量も点線で示した。
ＥＳＤ試験の条件は、Ｒ＝１５０Ω、Ｃ＝１５０ｐＦのヒューマンボディモデル（人間−素子間の放電モデル）の条件とした。ｐ基板１の厚みの薄い図１の方が、動作抵抗が小さいため、ＥＳＤ破壊耐量が大きい。
前記のように、トレンチ誘電体分離構造とすることで寄生効果をなくし、通常の基板を用いることで製造コストを低下させ、縦型ツェナーダイオードの厚さを薄くすることで動作抵抗を小さくし、ＥＳＤ破壊耐量を向上させ、通常の基板を用いることで、基板に含まれる欠陥が少なくなり、良好な素子特性を得ることができる。 The isolation trench 16 can also be used for isolation between analog element elements formed in other locations.
FIG. 7 is a diagram showing the ESD breakdown tolerance of the semiconductor device of FIG. For comparison, the ESD breakdown resistance of the conventional semiconductor device of FIG. 14 is also indicated by a dotted line.
The conditions of the ESD test were those of a human body model (discharge model between human and device) of R = 150Ω and C = 150 pF. Since the operating resistance is smaller in FIG. 1 where the thickness of the p-substrate 1 is thinner, the ESD breakdown resistance is larger.
As described above, the parasitic effect is eliminated by adopting the trench dielectric isolation structure, the manufacturing cost is reduced by using a normal substrate, the operating resistance is reduced by reducing the thickness of the vertical Zener diode, By improving the ESD breakdown tolerance and using a normal substrate, defects contained in the substrate are reduced and good device characteristics can be obtained.

また、ｐ基板１が高濃度のため、ｐ基板１で空乏層が停止され、絶縁膜２７の界面に到達しない。通常、半導体基板裏面に絶縁膜を形成しただけの構造では、半導体基板裏面と絶縁膜の界面に表面準位が存在し、そのため、この箇所に空乏層が到達すると漏れ電流が増大する。この構造では、前記したように高濃度のｐ基板１で空乏層を停止させ、表面準位のある箇所まで空乏層を広がらなくさせることで、漏れ電流の増大を防止できる。
また、ｐ型のＣＺ基板またはＦＺ基板を用いて、図１のｐ基板１に相当した箇所をｐ基板１と同一の導電型のボロンなどをイオン注入して、金属膜２５が変質しない低温（例えば、５００℃以下）またはレーザーアニールなどにより活性化させ、高濃度層を形成する。この高濃度層を形成することで、空乏層を止めるフィールドストップ構造となり、漏れ電流の増大を防止することができる。勿論、ｎ型のＣＺ基板またはＦＺ基板の場合はリンなどをイオン注入して高濃度層を形成すればよい。 Further, since the p substrate 1 has a high concentration, the depletion layer is stopped at the p substrate 1 and does not reach the interface of the insulating film 27. Usually, in a structure in which an insulating film is simply formed on the back surface of a semiconductor substrate, a surface state exists at the interface between the back surface of the semiconductor substrate and the insulating film. Therefore, when a depletion layer reaches this location, leakage current increases. In this structure, as described above, the depletion layer is stopped by the high-concentration p substrate 1, and the depletion layer is prevented from spreading to a portion having a surface level, thereby preventing an increase in leakage current.
Further, using a p-type CZ substrate or FZ substrate, ions corresponding to the p-substrate 1 in FIG. For example, it is activated by laser annealing or the like to form a high concentration layer. By forming this high-concentration layer, a field stop structure for stopping the depletion layer is obtained, and an increase in leakage current can be prevented. Of course, in the case of an n-type CZ substrate or FZ substrate, phosphorus or the like may be ion-implanted to form a high concentration layer.

また、図１の構造ではトレンチ１６を充填する絶縁膜１７の裏面の形状は平坦になるか、裏面のエッチングにより凹部の形状となる。この平坦な絶縁膜１７または凹部の絶縁膜１７を被覆するように絶縁膜２７は形成される。 Further, in the structure of FIG. 1, the shape of the back surface of the insulating film 17 filling the trench 16 is flattened or the shape of the recess is formed by etching the back surface. An insulating film 27 is formed so as to cover the flat insulating film 17 or the insulating film 17 in the recess.

図８は、この発明の第２実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＶＺＤの断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
図１との違いは、ｐ基板１がｐ型のＣＺ基板１ａ（ＣＺウェハ）を用いていることである。ウェハプロセスは図２〜図６とほぼ同じであるが、異なるのは、ＣＺ基板１ａの裏面側の絶縁膜２７を形成した後で、裏面コンタクトを得るためのｐ⁺層を兼ねたｐアノード領域２９を形成するプロセスが追加されている点である。このｐアノード領域２９は、開口した絶縁膜２７をマスクにボロンのイオン注入を行い、その後で、レーザーアニール（ＹＡＧ系）を行うことで形成することができる。尚、ＣＺ基板１ａの代わりにＦＺ基板（ＦＺウェハ）を用いても構わない。また、この場合も第１実施例と同様の効果が得られる。 FIG. 8 is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention. This figure is a cross-sectional view of the output stage MOSFET and VZD. This output stage MOSFET is an Nch-MOSFET of about 50V.
The difference from FIG. 1 is that the p substrate 1 uses a p-type CZ substrate 1a (CZ wafer). The wafer process is almost the same as in FIGS. 2 to 6 except that the p anode region that also serves as a p ⁺ layer for obtaining a back contact after the formation of the insulating film 27 on the back side of the CZ substrate 1a is different. 29 is added. The p anode region 29 can be formed by performing boron ion implantation using the opened insulating film 27 as a mask and then performing laser annealing (YAG system). Note that an FZ substrate (FZ wafer) may be used instead of the CZ substrate 1a. Also in this case, the same effect as the first embodiment can be obtained.

また、この場合も絶縁膜２７と接っするＣＺ基板１の裏面に図示しない空乏層を停止させる働きをする高濃度のｐ領域を形成することで、出力段ＭＯＳＦＥＴの漏れ電流を低減することができる。 Also in this case, the leakage current of the output stage MOSFET can be reduced by forming a high-concentration p region that functions to stop a depletion layer (not shown) on the back surface of the CZ substrate 1 in contact with the insulating film 27. it can.

図９は、この発明の第３実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＶＺＤの断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
これは、図１３の半導体装置のＳＯＩ基板７１の支持基板１ｂの酸化膜６１をストッパーにして支持基板１ｂを切削して除去し、その後、図８と同様に酸化膜６１を開口して、この酸化膜６１をマスクにボロンのイオン注入を行い、その後、レーザーアニール（ＹＡＧ系）を行うことでｐ⁺層のｐアノード領域２９を形成する。勿論、図１４のように部分的に酸化膜がある部分ＳＯＩ基板７２の支持基板１ｂを酸化膜６１ａをストッパーにしてウェハを切削して除去し、その後、酸化膜６１ａの開口部からボロンのイオン注入を行い、その後、レーザーアニール（ＹＡＧ系）を行うことでｐ⁺層であるｐアノード領域２９を形成してもよい。 FIG. 9 is a fragmentary cross-sectional view of a semiconductor device according to a third embodiment of the present invention. This figure is a cross-sectional view of the output stage MOSFET and VZD. This output stage MOSFET is an Nch-MOSFET of about 50V.
This is because the oxide film 61 of the support substrate 1b of the SOI substrate 71 of the semiconductor device of FIG. 13 is used as a stopper to cut and remove the support substrate 1b, and then the oxide film 61 is opened as in FIG. Boron ions are implanted using the oxide film 61 as a mask, and then laser annealing (YAG system) is performed to form the p anode region 29 of the p ⁺ layer. Of course, as shown in FIG. 14, the support substrate 1b of the partial SOI substrate 72 partially having an oxide film is removed by cutting the wafer using the oxide film 61a as a stopper, and then boron ions from the opening of the oxide film 61a. The p anode region 29 that is a p ⁺ layer may be formed by performing implantation and then performing laser annealing (YAG system).

これらの場合は、従来の図１３、図１４のようなＳＯＩ基板７１、部分ＳＯＩ基板７２を用いた半導体装置の場合より、支持基板１ｂの切削にコストがかかり、製造コストは上昇する。しかし、ＶＺＤの厚さが薄くなるため、動作抵抗を低減できて、ＥＳＤ破壊耐量を向上させることができる。また、トレンチ誘電体分離構造のため寄生効果を無くすることができる。
前記の第１実施例〜第３実施例のＶＺＤを、図１０のようにｎドリフト領域１４の表面層にｐ領域３０を形成し、このｐ領域３０の表面層にｐコンタクト領域１５ａを形成したｐｎｐ型トランジスタに置き換えてもよい。ｐｎｐ型トランジスタにすると、ＧＮＤ（基板）−高電位側間でも耐圧を持つことができるようになる。この構造は、車載向けなどのパワーＩＣなどにおいて、ヒューマンエラーによるバッテリの逆接続時に回路が破損しないようにＧＮＤ（基板）−高電位側間に耐圧を持たせることで回路を保護するときに非常に有効な構造となる。勿論、第２、第３実施例のＶＺＤをｐｎｐトランジスタに置き換えると同様の効果が得られる。 In these cases, compared to the conventional semiconductor device using the SOI substrate 71 and the partial SOI substrate 72 as shown in FIGS. 13 and 14, the cutting of the support substrate 1b is more costly and the manufacturing cost is increased. However, since the thickness of VZD is reduced, the operating resistance can be reduced and the ESD breakdown tolerance can be improved. Also, the parasitic effect can be eliminated due to the trench dielectric isolation structure.
In the VZD of the first to third embodiments, the p region 30 is formed in the surface layer of the n drift region 14 as shown in FIG. 10, and the p contact region 15 a is formed in the surface layer of the p region 30. A pnp transistor may be substituted. When a pnp transistor is used, a withstand voltage can be provided between GND (substrate) and the high potential side. This structure is very useful when protecting a circuit in a power IC for automobiles, etc. by providing a withstand voltage between the GND (substrate) and the high potential side so that the circuit is not damaged when the battery is reversely connected due to a human error. It becomes an effective structure. Of course, the same effect can be obtained by replacing the VZD of the second and third embodiments with a pnp transistor.

また、図１１のように、前記のＶＺＤを縦型ＩＧＢＴとし、出力段用ＭＯＳＦＥＴをこの縦型ＩＧＢＴを制御する回路用ＭＯＳＦＥＴとすることで、イグナイター素子としても用いることができる。この縦型ＩＧＢＴは出力段用ＭＯＳＦＥＴと同等の働きも兼ねている。ＥＳＤが印加されたとき、その電圧を図示しない低耐圧のツェナーダイオードを介して縦型ＩＧＢＴのゲートに入れることで、縦型ＩＧＢＴを点弧させて、ＥＳＤ保護を行う。
尚、図中の１ｃはｎ領域（ＣＺ基板）、３ａは回路用ＭＯＳＦＥＴのｐウェル領域、４１〜５０は縦型ＩＧＢＴの各部に付した番号であり、４１はｐウェル領域、４２はｎエミッタ領域、４３はゲート絶縁膜、４４はゲート電極、４５はｐコレクタ領域、４６はエミッタ電極、４７はコレクタ電極、４８はエミッタ端子、４９はゲート端子、５０はコレクタ端子である。 Further, as shown in FIG. 11, the VZD is a vertical IGBT, and the output stage MOSFET is a circuit MOSFET for controlling the vertical IGBT, so that it can also be used as an igniter element. This vertical IGBT also has the same function as the output stage MOSFET. When ESD is applied, the voltage is input to the gate of the vertical IGBT via a low-voltage zener diode (not shown) to ignite the vertical IGBT and perform ESD protection.
In the figure, 1c is an n region (CZ substrate), 3a is a p-well region of a circuit MOSFET, 41 to 50 are numbers assigned to each part of the vertical IGBT, 41 is a p-well region, and 42 is an n-emitter. The region, 43 is a gate insulating film, 44 is a gate electrode, 45 is a p collector region, 46 is an emitter electrode, 47 is a collector electrode, 48 is an emitter terminal, 49 is a gate terminal, and 50 is a collector terminal.

前記の縦型ＩＧＢＴには寄生ｐｎｐトランジスタが存在するため、高温領域での漏れ電流がｐｎダイオードであるＶＺＤよりも大きい。しかし、トレンチ誘電体分離構造を適用することで、漏れ電流（キャリア）による回路用ＭＯＳＦＥＴへの寄生効果をなくすることができる。
尚、裏面のｐコレクタ領域４５の形成は、図８と同じイオン注入とレーザーアニール（ＹＡＧ系）を適用することで、低注入のｐコレクタ領域４５を形成できる。この低注入のｐコレクタ領域４５の不純物濃度を制御することで、ライフタイムキラーを用いずに特性制御が可能となり、正の温度特性を持つＥＳＤ破壊耐量が高い縦型ＩＧＢＴの作製が可能となる。
また、このｐコレクタ領域４５を、イオン種をｐ型からｎ型に変えることで縦型ＭＯＳＦＥＴにすることができる。 Since the vertical IGBT has a parasitic pnp transistor, the leakage current in the high temperature region is larger than VZD which is a pn diode. However, by applying the trench dielectric isolation structure, the parasitic effect on the circuit MOSFET due to the leakage current (carrier) can be eliminated.
The p collector region 45 on the back surface can be formed by applying the same ion implantation and laser annealing (YAG system) as in FIG. By controlling the impurity concentration of the low-implanted p collector region 45, it is possible to control the characteristics without using a lifetime killer, and it is possible to fabricate a vertical IGBT having positive temperature characteristics and high ESD breakdown tolerance. .
Further, the p collector region 45 can be formed into a vertical MOSFET by changing the ion species from p-type to n-type.

この発明の第１実施例の半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device of 1st Example of this invention. 図１の半導体装置の要部製造工程断面図FIG. 1 is a cross-sectional view of the main part manufacturing process of the semiconductor device of FIG. 図２に続く、図１の半導体装置の要部製造工程断面図FIG. 2 is a cross-sectional view of the main part manufacturing process of the semiconductor device of FIG. 図３に続く、図１の半導体装置の要部製造工程断面図FIG. 3 is a cross-sectional view of the main part manufacturing process of the semiconductor device of FIG. 図４に続く、図１の半導体装置の要部製造工程断面図FIG. 4 is a cross-sectional view of the main part manufacturing process of the semiconductor device of FIG. 図５に続く、図１の半導体装置の要部製造工程断面図FIG. 5 is a cross-sectional view of the main part manufacturing process of the semiconductor device of FIG. 図１の半導体装置のＥＳＤ破壊耐量を示す図The figure which shows the ESD destruction tolerance of the semiconductor device of FIG. この発明の第２実施例の半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device of 2nd Example of this invention この発明の第３実施例の半導体装置の要部断面図Sectional drawing of the principal part of the semiconductor device of 3rd Example of this invention. ＶＺＤをｐｎｐ型トランジスタに置き換えた場合の要部断面図Cross-sectional view of the main part when VZD is replaced with a pnp transistor ＶＺＤを縦型ＩＧＢＴに置き換え、出力段用ＭＯＳＦＥＴを縦型ＩＧＢＴを制御する回路用ＭＯＳＦＥＴに置き換えた場合の要部断面図Cross-sectional view of the main part when VZD is replaced with a vertical IGBT and the output stage MOSFET is replaced with a circuit MOSFET for controlling the vertical IGBT 従来の通常の基板を用いて製作されたパワーＩＣの要部断面図Cross-sectional view of the main part of a power IC manufactured using a conventional normal substrate 従来のＳＯＩ基板を用いて製作したパワーＩＣの要部断面図Cross section of the main part of a power IC manufactured using a conventional SOI substrate 従来の部分ＳＯＩ基板を用いて製作したパワーＩＣの要部断面図Cross-sectional view of the main part of a power IC manufactured using a conventional partial SOI substrate

Explanation of symbols

１ｐ基板
１ａｐ領域
１ｂ支持基板
１ｃＣＺ基板
２ｐエピタキシャル層
２ａｐ半導体層（活性層）
３ｎウェル領域
３ａ、４、４１ｐウェル領域
５ｎオフセット領域
６ＬＯＣＯＳ膜
７ｎソース領域
８ｎドレイン領域
９、１０ｐコンタクト領域
１１、１５ａｎコンタクト領域
１２、４３ゲート絶縁膜
１３、４４ゲート電極
１４ｎドリフト領域
１５、６２ｎカソード領域
１６トレンチ
１７絶縁膜
２１ソース電極
２２ドレイン電極
２３、６４カソード電極
２４、２５金属膜
２６、２７絶縁膜
２８、６５アノード電極
２９ｐアノード領域
３０ｐ領域
３１ソース端子
３２ドレイン端子
３３、４９ゲート端子
３４、６６カソード端子
３５、６７アノード端子
３６金属ベース
３７半田
４２ｎエミッタ領域
４５ｐコレクタ領域
４６エミッタ電極
４７コレクタ電極
４８エミッタ端子
５０コレクタ端子
５１ｎ領域
５２ｐ領域
５３接合分離領域
６１、６１ａ酸化膜
７１ＳＯＩ基板
７２部分ＳＯＩ基板 1 p substrate 1a p region 1b support substrate 1c CZ substrate 2 p epitaxial layer 2a p semiconductor layer (active layer)
3 n well region 3a, 4, 41 p well region 5 n offset region 6 LOCOS film 7 n source region 8 n drain region 9, 10 p contact region 11, 15a n contact region 12, 43 Gate insulating film 13, 44 Gate electrode 14 n drift region 15, 62 n cathode region 16 trench 17 insulating film 21 source electrode 22 drain electrode 23, 64 cathode electrode 24, 25 metal film 26, 27 insulating film 28, 65 anode electrode 29 p anode region 30 p region 31 source Terminal 32 Drain terminal 33, 49 Gate terminal 34, 66 Cathode terminal 35, 67 Anode terminal 36 Metal base 37 Solder 42 n Emitter region 45 p Collector region 46 Emitter electrode 47 Collector electrode 48 Emitter terminal 50 Collector terminal 51 n region 52 p region 53 junction isolation region 61,61a oxide film 71 SOI substrate 72 partial SOI substrate

Claims

In a semiconductor device in which a horizontal element, a vertical element, and an isolation region for insulating and separating the horizontal element and the vertical element are formed on the same semiconductor substrate,
The isolation region is a trench dielectric isolation structure formed through the semiconductor substrate, and an insulating layer in contact with the isolation region is formed on the back surface of the semiconductor substrate at a portion where the lateral element is formed, and the vertical type 1. A semiconductor device, wherein one electrode of a vertical element is formed on the back surface of the semiconductor substrate in a portion where an element is to be formed.

2. The semiconductor device according to claim 1, wherein the semiconductor substrate is any one of an FZ substrate, a CZ substrate, an SOI substrate, a partial SOI substrate, and an epitaxial growth substrate.

The semiconductor device according to claim 1, wherein the vertical element is an ESD protection element.

The semiconductor device according to claim 3, wherein the ESD protection element is one of a Zener diode, a bipolar transistor, an IGBT, and a MOSFET.

2. The semiconductor device according to claim 1, wherein an impurity layer having a higher concentration than the semiconductor substrate and having the same conductivity type as that of the semiconductor substrate is provided on a back surface of the semiconductor substrate at a position in contact with the insulating layer.

Forming a trench in a surface layer of the semiconductor substrate; filling an insulating material in the trench; forming a lateral element in a first region surrounded by the trench; and a first not surrounded by the trench. Forming a vertical element in two regions, grinding a back surface of the semiconductor substrate to the trench formation location, and forming an insulating layer on the back surface of the first region of the semiconductor substrate. A method of manufacturing a semiconductor device.

The step of forming a trench in the surface layer of the semiconductor substrate, the step of filling the trench with an insulating material, the step of forming a lateral element in the first region surrounded by the trench, and the first region are different. Forming a vertical element in a second region surrounded by the trench; grinding a back surface of the semiconductor substrate to the trench formation location; and forming an insulating layer on the back surface of the first region of the semiconductor substrate. A method for manufacturing a semiconductor device.