JP2006165498A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can be applied to large electric power by forming an electrical insulation with a structure that is mechanically strong in addition to having good electrical insulation performance and thermal conduction performance, and to provide a method of manufacturing the semiconductor device achieving these functions. <P>SOLUTION: On the backside of a circuit pattern part 14, there is formed a ceramic layer 14 that is a normal-temperature impact solidifying film formed through junction by colliding a plurality of ceramic particulates by an aerosol deposition method. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、放熱能力の向上を図る半導体半導体装置に関する。
また、これらのような半導体装置の製造方法に関する。 The present invention relates to a semiconductor semiconductor device that improves heat dissipation capability.
The present invention also relates to a method for manufacturing such a semiconductor device.

電力変換機能を有する半導体装置は、家庭用エアコン・冷蔵庫などの民生機器、サーボコントローラなどの産業機器または電気自動車などの輸送機器にわたり、広範囲に適用されている。
このような半導体装置の従来技術は、例えば、半導体素子、絶縁基板、金属板による積層体を樹脂ケースでパッケージジングした構造体とし、さらにこの構造体を冷却体へ取付けたものが知られている。構造体と冷却体との固着には、サーマルコンパウンドを使用している。
また、熱抵抗を小さくするため、サーマルコンパウンドに代えて高熱伝導率を有するとともに電気的絶縁を確保できる樹脂シートを用いて構造体を冷却体に取り付ける半導体装置も知られている。 Semiconductor devices having a power conversion function are widely applied to consumer equipment such as home air conditioners and refrigerators, industrial equipment such as servo controllers, and transport equipment such as electric vehicles.
As a prior art of such a semiconductor device, for example, a structure in which a laminated body of a semiconductor element, an insulating substrate, and a metal plate is packaged with a resin case, and this structure is attached to a cooling body is known. . A thermal compound is used for fixing the structure and the cooling body.
In order to reduce thermal resistance, there is also known a semiconductor device in which a structure is attached to a cooling body using a resin sheet that has high thermal conductivity and can ensure electrical insulation instead of a thermal compound.

これら従来技術のうち樹脂シートを用いる半導体装置について図を参照しつつ説明する。図１１は、従来技術の半導体装置を概念的に示した図である。
半導体装置１０００は、半導体素子１、半田２、金属板３、樹脂シート４、冷却体５を備えている。
発熱量が大きい半導体素子１が半田２を介して金属板３の上に機械的・熱的に接続されている。さらに、この金属板３は樹脂シート４を介して冷却体５の上に固着されている。この樹脂シート４は金属板３と冷却体５との電気的絶縁を確保する。また、樹脂シート４は熱抵抗が低く、熱伝導性に優れている。このような半導体装置１０００では、半導体素子１で発した熱が、半田２、金属板３、樹脂シート４を介して冷却体５へ伝わり、冷却体５が放熱する。これにより半導体装置１０００の温度上昇を抑えるものである。このような半導体装置１０００では熱抵抗が高いサーマルコンパウンドを使用しないため、放熱特性の向上を可能とする。 Among these conventional techniques, a semiconductor device using a resin sheet will be described with reference to the drawings. FIG. 11 is a diagram conceptually showing a conventional semiconductor device.
The semiconductor device 1000 includes a semiconductor element 1, solder 2, a metal plate 3, a resin sheet 4, and a cooling body 5.
A semiconductor element 1 having a large calorific value is mechanically and thermally connected to a metal plate 3 via a solder 2. Further, the metal plate 3 is fixed on the cooling body 5 via the resin sheet 4. The resin sheet 4 ensures electrical insulation between the metal plate 3 and the cooling body 5. Moreover, the resin sheet 4 has low thermal resistance and excellent thermal conductivity. In such a semiconductor device 1000, the heat generated by the semiconductor element 1 is transmitted to the cooling body 5 via the solder 2, the metal plate 3, and the resin sheet 4, and the cooling body 5 dissipates heat. Thereby, the temperature rise of the semiconductor device 1000 is suppressed. Since such a semiconductor device 1000 does not use a thermal compound having a high thermal resistance, the heat dissipation characteristics can be improved.

また、半導体装置によっては、特に放熱特性を高めた絶縁基板を用いることもある。このような絶縁基板について図を参照しつつ説明する。図１２は、従来技術の絶縁基板の構造図である。
絶縁基板２０００は、セラミクス基板６、下側回路パターン部７、上側回路パターン部８を備えている。
セラミクス基板６は、アルミナ（Ａｌ２Ｏ３）、窒化珪素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）などを主材とする基板であり、厚さは０．２ｍｍ〜０．８ｍｍ程度である。 バルクの熱伝導率はアルミナ（Ａｌ２Ｏ３）で約２０Ｗ／ｍ・Ｋ、窒化アルミ（ＡｌＮ）で約１６０〜１８０Ｗ／ｍ・Ｋ、窒化珪素（Ｓｉ３Ｎ４）で約８０Ｗ／ｍ・Ｋ程度ある。 Depending on the semiconductor device, an insulating substrate with improved heat dissipation characteristics may be used. Such an insulating substrate will be described with reference to the drawings. FIG. 12 is a structural diagram of a conventional insulating substrate.
The insulating substrate 2000 includes a ceramic substrate 6, a lower circuit pattern portion 7, and an upper circuit pattern portion 8.
The ceramic substrate 6 is a substrate mainly composed of alumina (Al 2 O 3 ), silicon nitride (Si 3 N 4 ), aluminum nitride (AlN), and the thickness is about 0.2 mm to 0.8 mm. . The bulk thermal conductivity is about 20 W / m · K for alumina (Al 2 O 3 ), about 160 to 180 W / m · K for aluminum nitride (AlN), and about 80 W / m · K for silicon nitride (Si 3 N 4 ). There are about K.

下側回路パターン部７は、セラミクス基板６の下側に形成されるパターン部であり、銅やアルミニウムの金属箔で形成され、直接接合もしくはろう材によりセラミクス基板６に接合される。通常は、回路パターンが形成されずに単なる一面ベタのプレート体となる。この下側回路パターン部７はアースに接続される。また、図示しない放熱ベースに半田接合される。放熱ベースはさらに、図１１のように冷却体に固定される。
上側回路パターン部８は、セラミクス基板６の上側に形成されるパターン部であり、銅やアルミニウムの金属箔で形成され、直接接合もしくはろう材によりセラミクス基板６に接合される。上側は、通常の回路パターンである。上側を樹脂ケースにて囲み、樹脂ケースは外部導出端子を支持するとともに、樹脂ケース内にシリコーンゲルや無機充填剤を配合したエポキシ樹脂などを注入して封止している。 The lower circuit pattern portion 7 is a pattern portion formed on the lower side of the ceramic substrate 6 and is formed of a metal foil of copper or aluminum and bonded to the ceramic substrate 6 by direct bonding or brazing material. Normally, the circuit pattern is not formed, and the plate body is simply a single flat surface. The lower circuit pattern portion 7 is connected to the ground. Further, it is soldered to a heat dissipation base (not shown). The heat dissipation base is further fixed to the cooling body as shown in FIG.
The upper circuit pattern portion 8 is a pattern portion formed on the upper side of the ceramic substrate 6 and is formed of a metal foil of copper or aluminum and bonded to the ceramic substrate 6 by direct bonding or brazing material. The upper side is a normal circuit pattern. The upper side is surrounded by a resin case, and the resin case supports an external lead-out terminal and is sealed by injecting an epoxy resin or the like containing silicone gel or an inorganic filler into the resin case.

このような熱伝導率が高いセラミクス基板６を挟んで両側に回路パターン部が形成された絶縁基板２０００では、上側回路パターン部８に搭載した図示しないパワー半導体で発生した熱をセラミクス基板６→下側回路パターン部７と経由させて放熱させる。このような絶縁基板２０００では放熱特性を高めることができ、電流容量が大容量のパワー素子・パワー半導体を搭載した半導体装置とすることができる。
また、放熱特性の向上を図る半導体装置の他の従来技術として、例えば、特許文献１の発明が開示されている。この、特許文献１ではエアロゾルデポジション法により、導体基板の一方の面にセラミックス層を形成する技術が開示されている。
また、放熱特性の向上を図る半導体装置の他の従来技術として、例えば、特許文献２の発明が開示されている。この、特許文献２ではリードフレームとヒートシンクとの間に高熱伝導樹脂を充填する技術が開示されている。 In the insulating substrate 2000 in which the circuit pattern portions are formed on both sides of the ceramic substrate 6 having such a high thermal conductivity, heat generated in a power semiconductor (not shown) mounted on the upper circuit pattern portion 8 is transferred from the ceramic substrate 6 to the bottom. Heat is radiated through the side circuit pattern portion 7. Such an insulating substrate 2000 can improve heat dissipation characteristics, and can be a semiconductor device including a power element / power semiconductor having a large current capacity.
As another prior art of a semiconductor device for improving heat dissipation characteristics, for example, the invention of Patent Document 1 is disclosed. Patent Document 1 discloses a technique for forming a ceramic layer on one surface of a conductor substrate by an aerosol deposition method.
As another prior art of a semiconductor device for improving heat dissipation characteristics, for example, the invention of Patent Document 2 is disclosed. Patent Document 2 discloses a technique of filling a high thermal conductive resin between a lead frame and a heat sink.

特許文献２には、製造コストを低減するために、トランスファー成形によるフルモールド半導体モジュールが開示されている。
フルモールド半導体モジュールは、図１３に示すように、リードフレーム１３の上にパワー半導体１１、その制御ＩＣ１１’を実装し、ワイヤ（接続部）１６にて相互に接続されている。このように接続が完了した時点で、図示しない金型にセットし、封止樹脂１５を注入・硬化させて樹脂封止し、フルモールド半導体モジュールを構成する。図１４はフルモールド半導体モジュールの他の例で、ヒートシンク（冷却体）を備え、リードフレームをヒートシンク３３とともにモールドしたものである。また図１５には金属絶縁基板３０００上にパワー半導体，制御ＩＣを配置し、実装・接続した後、素子搭載面をモールドしたものである。金属絶縁基板は、金属ベース板上に絶縁層を介して回路パターンを形成したものであり、金属ベース板がヒートシンクの機能を備えるものである。
特開２００４−４７８６３号公報（段落番号００２６〜００３２、図１、図２、図３） 特開平９−１３９４６１号公報（段落番号００３８、図１、図２） Patent Document 2 discloses a full mold semiconductor module by transfer molding in order to reduce manufacturing costs.
In the full mold semiconductor module, as shown in FIG. 13, the power semiconductor 11 and its control IC 11 ′ are mounted on a lead frame 13, and are connected to each other by wires (connection portions) 16. When the connection is completed in this way, it is set in a mold (not shown), the sealing resin 15 is injected and cured, and the resin is sealed, thereby forming a full mold semiconductor module. FIG. 14 shows another example of a full mold semiconductor module, which includes a heat sink (cooling body) and molds a lead frame together with the heat sink 33. In FIG. 15, the power semiconductor and the control IC are arranged on the metal insulating substrate 3000, mounted and connected, and then the element mounting surface is molded. The metal insulating substrate has a circuit pattern formed on a metal base plate via an insulating layer, and the metal base plate has a heat sink function.
Japanese Unexamined Patent Publication No. 2004-47863 (paragraph numbers 0026 to 0032, FIG. 1, FIG. 2, FIG. 3) JP-A-9-139461 (paragraph number 0038, FIG. 1 and FIG. 2)

図１１で示した従来技術の半導体装置１０００では、半導体素子１が半田２を介して金属板３に固着され、さらにこの金属板３が樹脂シート４を介して冷却体５に取付けられる構成を採用している。しかしながら、金属板３の角部周辺の縁辺部に金属バリがある場合、または、冷却体５への取付時に偏荷重が加わる場合、樹脂シート４へは集中した力が加わって容易に破れて、電気的絶縁が確保できなくなるおそれがあった。パワーデバイス・パッケージを構成する半導体装置１０００では、金属板３と冷却体５とが短絡するような事態は回避したいという要請があった。
また、図１２で示す絶縁基板２０００では放熱特性を高めているが、構成が複雑になるだけでなく、金属絶縁基板やリードフレームを用いた構成に比べコストが増大するという課題があり、放熱特性を更に向上させたいという要請もあった。 In the conventional semiconductor device 1000 shown in FIG. 11, the semiconductor element 1 is fixed to the metal plate 3 via the solder 2, and the metal plate 3 is attached to the cooling body 5 via the resin sheet 4. is doing. However, if there is a metal burr on the edge around the corner of the metal plate 3, or if an uneven load is applied when mounting to the cooling body 5, a concentrated force is applied to the resin sheet 4 and it is easily torn. There was a risk that electrical insulation could not be secured. In the semiconductor device 1000 constituting the power device package, there has been a demand for avoiding a situation in which the metal plate 3 and the cooling body 5 are short-circuited.
In addition, although the heat dissipation characteristics are improved in the insulating substrate 2000 shown in FIG. 12, not only the configuration becomes complicated, but there is a problem that the cost increases as compared with the configuration using a metal insulating substrate or a lead frame. There was also a request to improve further.

また、製造コストを低減するためのフルモールド半導体モジュールでは、大容量化ができないという課題があった。すなわち、電流容量が５０Ａを超えると、パワー半導体での損失も大きくなるとともに、損失による発熱が大きくなってしまい、封止樹脂の冷却特性が不十分となってしまう。これに対し、図１３のような構成では、底部の封止樹脂の厚さを薄くすればよいのであるが、成形樹脂の充填性を確保（充填後の割れ・はがれ等を防ぐ）するには、３００μｍ程度の厚みが必要となり、放熱を妨げていた。
図１４のような構成とすれば、ヒートシンクとリードフレームとの封止樹脂の厚さを２００μｍ以下にすることができるが、このようなわずかな空間に封止樹脂を充填せねばならず、未充填部が生じて絶縁不良を引き起こし、未充填をなくすために樹脂注入圧力を高めるとワイヤの変形・断線の原因となってしまう。 Moreover, the full mold semiconductor module for reducing the manufacturing cost has a problem that the capacity cannot be increased. That is, when the current capacity exceeds 50 A, the loss in the power semiconductor increases, heat generation due to the loss increases, and the cooling characteristics of the sealing resin become insufficient. On the other hand, in the configuration as shown in FIG. 13, it is only necessary to reduce the thickness of the sealing resin at the bottom, but in order to ensure the filling property of the molding resin (to prevent cracking / peeling after filling). , A thickness of about 300 μm is required, which hinders heat dissipation.
With the configuration as shown in FIG. 14, the thickness of the sealing resin between the heat sink and the lead frame can be reduced to 200 μm or less, but such a small space must be filled with the sealing resin. If a filling portion is generated to cause insulation failure and the resin injection pressure is increased to eliminate unfilling, the wire may be deformed or disconnected.

図１５のように、金属絶縁基板を用いるとパワー半導体下部の熱抵抗を小さくすることができるが、金属絶縁基板を別途用意する必要があり、リードフレームを用いた構成に比べ工数が増えコストの増大を招いてしまうという問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電気的な絶縁性能、および、熱伝導性能が良好であることに加え、機械的にも強固な構造の絶縁層を形成して大電力に適用可能とした半導体装置、および、これら機能を実現するような半導体装置の製造方法を提供することにある。
また、複数の半導体素子を搭載した半導体モジュールについても同様である。 As shown in FIG. 15, when a metal insulating substrate is used, the thermal resistance of the lower part of the power semiconductor can be reduced. There was a problem that it would increase.
The present invention has been made in view of such problems, and its object is to have a mechanically strong structure in addition to good electrical insulation performance and heat conduction performance. An object of the present invention is to provide a semiconductor device which can be applied to high power by forming an insulating layer, and a method of manufacturing a semiconductor device which realizes these functions.
The same applies to a semiconductor module on which a plurality of semiconductor elements are mounted.

上記の課題を解決するため、請求項１にかかる発明の半導体装置は、電気回路となる回路パターン部と、前記回路パターン部に接合された半導体素子と、前記回路パターン部の裏面に設けられ、熱伝導率が大きい絶縁層と、を備える半導体装置であって、前記絶縁層は、複数のセラミクス微粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であるものとする。
また、請求項２にかかる発明の半導体装置は、請求項１に記載の半導体装置において、前記絶縁層は、少なくとも前記回路パターン部の裏面を覆うものとする。
また、請求項３にかかる発明の半導体装置は、請求項２に記載の半導体装置において、前記絶縁層は、前記回路パターン部の裏面に連接する側面の一部または全部を覆うものとする。 In order to solve the above problems, a semiconductor device according to a first aspect of the present invention is provided on a circuit pattern portion to be an electric circuit, a semiconductor element bonded to the circuit pattern portion, and a back surface of the circuit pattern portion. An insulating layer having a high thermal conductivity, wherein the insulating layer is a ceramic layer of a room temperature impact solidified film formed by bonding a plurality of ceramic fine particles to at least the circuit pattern portion. Suppose that
A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the insulating layer covers at least a back surface of the circuit pattern portion.
A semiconductor device according to a third aspect of the present invention is the semiconductor device according to the second aspect, wherein the insulating layer covers a part or all of the side surface connected to the back surface of the circuit pattern portion.

請求項４にかかる発明の半導体装置は、請求項１または請求項２に記載の半導体装置において、前記回路パターン部は、複数の回路パターン部が組み合わされて形成され、複数の半導体素子を搭載してなり、半導体素子と回路パターン部との間に架設される接続部により配線されるものである。
請求項５にかかる発明の半導体装置は、請求項１〜請求項４の何れか一項に記載の半導体装置において、回路パターン部に電気的に接続されるリード端子と、絶縁層が外部に露出し、リード端子が外部に引き出された状態で封止される樹脂パッケージと、を備えるものである。
請求項６にかかる発明の半導体装置は、請求項５に記載の半導体装置において、前記絶縁層は、前記回路パターンの裏面および該回路パターン裏面と略同一面にて連続する前記樹脂パッケージ面を覆うことものである。 A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the first or second aspect, wherein the circuit pattern portion is formed by combining a plurality of circuit pattern portions and includes a plurality of semiconductor elements. In other words, wiring is performed by a connecting portion provided between the semiconductor element and the circuit pattern portion.
A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to any one of the first to fourth aspects, wherein the lead terminal electrically connected to the circuit pattern portion and the insulating layer are exposed to the outside. And a resin package that is sealed in a state in which the lead terminals are drawn out to the outside.
A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to the fifth aspect, wherein the insulating layer covers the back surface of the circuit pattern and the resin package surface that is substantially flush with the back surface of the circuit pattern. It is a thing.

請求項７にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記絶縁層は、酸化珪素，酸化アルミニウム，窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であるものとする。
請求項８にかかる発明の半導体装置は、請求項７に記載の半導体装置において、前記絶縁層は、酸化珪素，酸化アルミニウムからなる第１の群の少なくとも１種と、窒化珪素，窒化ホウ素，窒化アルミニウムからなる第２の群の少なくとも１種と、によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であるものとする。 A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to any one of the first to sixth aspects, wherein the insulating layer is made of silicon oxide, aluminum oxide, silicon nitride, boron nitride, or aluminum nitride. It is assumed that the ceramic layer is a room temperature impact solidified film formed by bonding at least one kind of ceramic particles by colliding with at least the circuit pattern portion.
The semiconductor device according to an eighth aspect of the present invention is the semiconductor device according to the seventh aspect, wherein the insulating layer is at least one member selected from the group consisting of silicon oxide and aluminum oxide, silicon nitride, boron nitride, and nitride. It is assumed that the ceramic layer of the room temperature impact solidified film is formed by bonding ceramic particles made of at least one of the second group of aluminum and colliding with at least the circuit pattern portion.

請求項９にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記絶縁層は、何れも表面に酸化アルミニウムの被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムのうち少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であるものとする。
請求項１０にかかる発明の半導体装置は、請求項１〜請求項６の何れか一項に記載の半導体装置において、前記絶縁層は、何れも表面に酸化珪素の被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であるものとする。 A semiconductor device according to a ninth aspect of the present invention is the semiconductor device according to any one of the first to sixth aspects, wherein the insulating layer is silicon nitride in which an aluminum oxide film is formed on the surface, It is assumed that the ceramic layer is a room temperature impact solidified film formed by bonding ceramic particles of at least one of boron nitride and aluminum nitride by colliding with at least the circuit pattern portion.
A semiconductor device according to a tenth aspect of the present invention is the semiconductor device according to any one of the first to sixth aspects, wherein each of the insulating layers is silicon nitride having a silicon oxide film formed on a surface thereof. It is assumed that the ceramic layer is a room temperature impact solidified film formed by bonding ceramic particles made of at least one of boron nitride and aluminum nitride by colliding with at least the circuit pattern portion.

請求項１１にかかる発明の半導体装置は、請求項１〜請求項１０の何れか一項に記載の半導体装置において、冷却体と、前記絶縁層と冷却体との間に設けられる熱伝導部と、をさらに備え、熱伝導部は、樹脂により形成され、熱伝導率が少なくとも２．０Ｗ／ｍ・Ｋ以上とする。
請求項１２にかかる発明の半導体装置の製造方法は、エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜ののセラミクス層による絶縁層を形成する絶縁層形成工程と、半導体素子を回路パターン部に電気的・機械的に接合する接合工程と、を備えるものとする。
請求項１３にかかる発明の半導体装置の製造方法は、エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、粒界相で前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、半導体素子を回路パターン部に電気的・機械的に接合する接合工程と、前記絶縁層を外部に露出し、前記回路パターン部に接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、を備えるものとする。 A semiconductor device according to an eleventh aspect of the present invention is the semiconductor device according to any one of the first to tenth aspects, wherein the cooling body, and a heat conduction portion provided between the insulating layer and the cooling body, The heat conduction part is made of resin and has a heat conductivity of at least 2.0 W / m · K.
The method for manufacturing a semiconductor device according to a twelfth aspect of the present invention includes an aerosol deposition method in which an aerosol in which a large number of ceramic fine particles are dispersed in a gas is ejected from a nozzle to collide with at least the back surface of the circuit pattern portion. An insulating layer forming step of forming an insulating layer by a ceramic layer of a room temperature impact solidified film to which the ceramic fine particles are bonded, and a bonding step of electrically and mechanically bonding a semiconductor element to a circuit pattern portion; To do.
According to a method of manufacturing a semiconductor device of the invention of claim 13, by aerosol deposition, an aerosol in which a large number of ceramic fine particles are dispersed in a gas is ejected from a nozzle to collide with at least the back surface of the circuit pattern portion. An insulating layer forming step of forming an insulating layer by a ceramic layer of a room temperature impact solidified film in which the ceramic fine particles are bonded in a grain boundary phase; a bonding step of electrically and mechanically bonding a semiconductor element to a circuit pattern portion; and And a sealing step of forming a resin package by exposing the insulating layer to the outside and sealing the lead terminals connected to the circuit pattern portion in a state of being drawn out.

請求項１４にかかる発明の半導体装置の製造方法は、半導体素子および電子部品を回路パターン部に電気的・機械的に接合するする接合工程と、回路パターン部の裏面を外部に露出し、前記回路パターン部に接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。
請求項１５にかかる発明の半導体装置の製造方法は、請求項１４に記載の半導体装置の製造方法において、エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して、前記回路パターンの裏面および該回路パターン裏面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、を備えるものとする。 A method for manufacturing a semiconductor device according to a fourteenth aspect of the present invention includes a bonding step of electrically and mechanically bonding a semiconductor element and an electronic component to a circuit pattern portion, and exposing a back surface of the circuit pattern portion to the outside. From the nozzle, an aerosol in which a large number of ceramic fine particles are dispersed in the gas is formed by a sealing process in which the lead terminal connected to the pattern portion is sealed in a state where the lead terminal is pulled out to form a resin package, and by an aerosol deposition method. And an insulating layer forming step of forming an insulating layer by a ceramic layer of a room temperature impact solidified film to which the ceramic fine particles are bonded by ejecting and colliding with at least the back surface of the circuit pattern portion.
A semiconductor device manufacturing method according to a fifteenth aspect of the present invention is the semiconductor device manufacturing method according to the fourteenth aspect, wherein an aerosol in which a large number of ceramic fine particles are dispersed in a gas is ejected from a nozzle by an aerosol deposition method. Then, the insulating layer is formed by the ceramic layer of the room temperature impact solidified film to which the ceramic fine particles are bonded by colliding with the back surface of the circuit pattern and the resin package surface that is continuous with the back surface of the circuit pattern. And an insulating layer forming step.

請求項１６にかかる発明の半導体装置の製造方法は、請求項１２〜請求項１５の何れか一項に記載の半導体装置の製造方法において、前記リード端子が回路パターン部と一体に繋がったリードフレームを用いるものとする。
請求項１７にかかる発明の半導体装置の製造方法は、請求項１２〜請求項１６の何れか一項に記載の半導体装置の製造工程と、前記絶縁層の露出面と、冷却体の取付け面と、を高熱伝導樹脂により接着する接着工程と、真空引きにより高熱伝導樹脂内のボイド（空孔）を除去するボイド除去工程と、高熱伝導樹脂を硬化させて熱伝導部を形成する熱伝導部形成工程と、を備えるものとする。 A semiconductor device manufacturing method according to a sixteenth aspect of the present invention is the semiconductor device manufacturing method according to any one of the twelfth to fifteenth aspects, wherein the lead terminal is integrally connected to the circuit pattern portion. Shall be used.
According to a seventeenth aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the twelfth to sixteenth aspects, an exposed surface of the insulating layer, and a mounting surface of a cooling body. Are bonded with a high thermal conductive resin, a void removing process is performed to remove voids (voids) in the high thermal conductive resin by evacuation, and a thermal conductive portion is formed by curing the high thermal conductive resin. And a process.

このような本発明によれば、電気的な絶縁性能、および、熱伝導性能が良好であることに加え、機械的にも強固な構造の電気絶縁部を形成して大電力に適用可能とした半導体モジュール、および、このような半導体モジュールを搭載した半導体装置を提供することができる。
また、これら機能を実現するような半導体モジュールの製造方法、および、半導体装置の製造方法を提供することができる。 According to the present invention as described above, in addition to good electrical insulation performance and heat conduction performance, the electrical insulation portion having a mechanically strong structure can be formed and applied to high power. A semiconductor module and a semiconductor device mounted with such a semiconductor module can be provided.
Further, it is possible to provide a method for manufacturing a semiconductor module and a method for manufacturing a semiconductor device that realize these functions.

続いて、本発明を実施するための最良の形態に係る半導体装置、および半導体装置の製造方法について、図を参照しつつ説明する。
図１は本形態の半導体装置の構成図である。この半導体装置は、詳しくはＩＧＢＴ（Insulated Gate Bipolar Transistor ）などのパワー半導体素子を搭載したパワー半導体装置であり、さらに複数のパワー半導体素子を搭載したパワーモジュールでの適用が好適である。以下において、複数のパワー半導体素子を搭載したものを半導体モジュールといい、半導体モジュールを例に説明する。
図１（ａ），（ｂ）において、１０は半導体モジュール、１１はＩＧＢＴなどの半導体素子、１２ははんだ、１３は回路パターン部、１４は絶縁層、１５は封止樹脂、１７はリード端子である。同図（ａ）では、少なくとも回路パターン部の裏面（図１では下面）に絶縁層１４が形成され、同図（ｂ）では、半導体モジュールの裏面全面に絶縁層が形成されている。 半導体素子１１は回路パターン部１３に電気的・機械的に接合されており、接合には半田１２が用いられている。接合に用いる部材としては他にろう材を用いたり、導電性の接着剤を用いることもできる。熱伝導性や導電性，製造コスト等を勘案すると、半田による接合が有利である。半導体素子１１と回路パターン部１３とを直接接合する場合はこれら接合のための層は不要となる。 Next, a semiconductor device and a method for manufacturing the semiconductor device according to the best mode for carrying out the present invention will be described with reference to the drawings.
FIG. 1 is a configuration diagram of a semiconductor device of this embodiment. More specifically, this semiconductor device is a power semiconductor device in which a power semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) is mounted, and is further suitable for application in a power module in which a plurality of power semiconductor elements are mounted. Hereinafter, a semiconductor module having a plurality of power semiconductor elements mounted thereon is referred to as a semiconductor module, and the semiconductor module will be described as an example.
1A and 1B, 10 is a semiconductor module, 11 is a semiconductor element such as IGBT, 12 is solder, 13 is a circuit pattern portion, 14 is an insulating layer, 15 is a sealing resin, and 17 is a lead terminal. is there. In FIG. 1A, an insulating layer 14 is formed at least on the back surface (lower surface in FIG. 1) of the circuit pattern portion, and in FIG. 1B, an insulating layer is formed on the entire back surface of the semiconductor module. The semiconductor element 11 is electrically and mechanically joined to the circuit pattern portion 13, and solder 12 is used for joining. As a member used for bonding, a brazing material or a conductive adhesive can be used. Considering thermal conductivity, conductivity, manufacturing cost, etc., joining with solder is advantageous. When the semiconductor element 11 and the circuit pattern portion 13 are directly joined, a layer for joining them is not necessary.

半導体素子１１は、詳しくは下側の素子表面から上側の素子裏面まで電流が流れる縦型半導体素子である。半導体素子１１の素子裏面には図示しないが裏面電極が形成されている。縦型半導体素子とは、パワーデバイス・パワー半導体のように発熱が問題となる場合に採用されることが多い。半導体素子の上下方向に電流を流すことで電流経路を短くし、ジュール熱の発生の低減を図るものである。
回路パターン部１３は、電気回路のパターンである。また、裏面に熱伝導率が大きい絶縁層１４がそれぞれ形成される（絶縁層１４については後述する）。
半田１２は、半導体素子１１の裏面電極と、回路パターン部１３の電気回路とを電気的に接続する。これにより、回路パターン部１３による電気回路と半導体素子１１とによる電力変換回路が形成される。なお、ここでは図示しないが、上記の構成に加え、回路パターン部１３に前記半導体素子１１の駆動回路（ＩＣなど）を搭載し、ＩＰＭ（Intelligent Power Module）として構成することもできる。また、抵抗、コンデンサ、インダクタなどの機能を有した表面実装用のチップ・素子である電子部品も半田付けされて搭載することが可能である
また、半田１２は、半導体素子１１を回路パターン部１３に機械的に固着する機能も有している。 Specifically, the semiconductor element 11 is a vertical semiconductor element in which current flows from the lower element surface to the upper element back surface. Although not shown, a back surface electrode is formed on the back surface of the semiconductor element 11. The vertical semiconductor element is often employed when heat generation becomes a problem, as in power devices and power semiconductors. The current path is shortened by flowing a current in the vertical direction of the semiconductor element, thereby reducing the generation of Joule heat.
The circuit pattern portion 13 is an electric circuit pattern. In addition, insulating layers 14 having high thermal conductivity are respectively formed on the back surface (insulating layer 14 will be described later).
The solder 12 electrically connects the back electrode of the semiconductor element 11 and the electric circuit of the circuit pattern portion 13. As a result, an electric circuit formed by the circuit pattern portion 13 and a power conversion circuit formed by the semiconductor element 11 are formed. Although not shown here, in addition to the above-described configuration, a drive circuit (IC or the like) of the semiconductor element 11 may be mounted on the circuit pattern unit 13 and configured as an IPM (Intelligent Power Module). In addition, electronic components which are chips / elements for surface mounting having functions of resistors, capacitors, inductors, and the like can be soldered and mounted. Also, the solder 12 is used to mount the semiconductor element 11 on the circuit pattern portion 13. It also has the function of being mechanically fixed to.

さらにまた、半田１２は、半導体素子１１と回路パターン部１３とを熱的に接続する経路の役割も果たしている。この機械的接続を強固にし、また、熱抵抗を小さくするため、半田１２は、可能な限り半導体素子１１の裏面の広い領域にわたり形成される。
回路パターン部１３に形成される絶縁層１４は、エアロゾルデポジション法によりセラミクスを堆積させて形成した常温衝撃固化層である。この常温衝撃固化層は、詳しくは径が５ｎｍ〜１μｍ程度である多数のセラミクス微粒子を高速で衝突させて堆積させたセラミクス層である。セラミクス微粒子に粒径が数１０ｎｍ程度までのものを用いた場合は、セラミクス微粒子が相互に（一部は後述のように破砕・変形して）結合し、緻密なセラミクス層を形成する。また、セラミクス微粒子に粒径が数１０ｎｍ〜１μｍ程度のものを用いた場合は、衝突の衝撃により、セラミクス微粒子が厚さ（大きさ）が０．５ｎｍ〜２０ｎｍ程度に破砕・変形され、破砕片同士が接合して緻密なセラミクス層を形成する。このセラミクス層では、粒界が判別できない程度にセラミクスが緻密に結合している。 Furthermore, the solder 12 also serves as a path for thermally connecting the semiconductor element 11 and the circuit pattern portion 13. In order to strengthen this mechanical connection and reduce the thermal resistance, the solder 12 is formed over the wide area of the back surface of the semiconductor element 11 as much as possible.
The insulating layer 14 formed on the circuit pattern portion 13 is a room temperature impact solidified layer formed by depositing ceramics by an aerosol deposition method. This room temperature impact solidified layer is a ceramic layer in which a large number of ceramic fine particles having a diameter of about 5 nm to 1 μm are collided at high speed and deposited. When ceramic fine particles having a particle size up to about several tens of nanometers are used, the ceramic fine particles are bonded to each other (partially crushed and deformed as described later) to form a dense ceramic layer. In addition, when ceramic fine particles having a particle size of about several tens of nm to 1 μm are used, the ceramic fine particles are crushed and deformed to a thickness (size) of about 0.5 nm to 20 nm due to the impact of a collision. They are joined together to form a dense ceramic layer. In this ceramic layer, the ceramics are tightly bonded to such an extent that the grain boundaries cannot be distinguished.

このように形成された絶縁層１４は微細なセラミクス粒子が緻密に結合して形成されたセラミクス層であるため、厚さａ（回路パターン部１３の裏面からの厚さ）は数μｍ〜１００μｍ程度まで薄くできる。
なお、数１０ｎｍ〜１μｍ程度のセラミクス微粒子を用いた方が、絶縁層１４の製膜速度の観点では有利である。 このセラミクス微粒子として、酸化珪素，酸化アルミニウム，窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミクス粒子を用いればよい。このように、少なくとも１種のセラミクス微粒子を用いることにより、粒界が判別できない程度の緻密な絶縁層を形成することができる。
あるいは、酸化珪素，酸化アルミニウムからなる第１の群の少なくとも１種と、窒化珪素，窒化ホウ素，窒化アルミニウムからなる第２の群の少なくとも１種と、によるセラミック粒子を用いてもよい。このように２つの群からそれぞれ少なくとも１種類のセラミクス微粒子を選択して用いることにより、第１の群のセラミクス微粒子と第２の群のセラミクス微粒子とが強固に結合し、粒界が判別できない程度の緻密な絶縁層を形成することができる。 あるいは、何れも表面に酸化アルミニウムの被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムのうち少なくとも１種によるセラミック粒子や、何れも表面に酸化珪素の被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を用いることもできる。このように表面に酸化アルミニウムもしくは酸化珪素の被膜が形成されたセラミクス微粒子を用いることにより、酸化アルミニウムもしくは酸化珪素と窒化珪素，窒化ホウ素，窒化アルミニウムの微粒子とが強固に結合し、粒界が判別できない程度の緻密な絶縁層を形成することができる。 Since the insulating layer 14 thus formed is a ceramic layer formed by finely bonding fine ceramic particles, the thickness a (thickness from the back surface of the circuit pattern portion 13) is about several μm to 100 μm. Can be thin.
Note that the use of ceramic fine particles of about several tens of nm to 1 μm is advantageous from the viewpoint of the film formation speed of the insulating layer 14. As the ceramic fine particles, ceramic particles made of at least one of silicon oxide, aluminum oxide, silicon nitride, boron nitride, and aluminum nitride may be used. As described above, by using at least one kind of ceramic fine particles, it is possible to form a dense insulating layer having a grain boundary that cannot be distinguished.
Alternatively, ceramic particles of at least one of the first group consisting of silicon oxide and aluminum oxide and at least one kind of the second group consisting of silicon nitride, boron nitride and aluminum nitride may be used. Thus, by selecting and using at least one kind of ceramic fine particle from each of the two groups, the first group of ceramic fine particles and the second group of ceramic fine particles are firmly bonded, and the grain boundary cannot be discriminated. A dense insulating layer can be formed. Alternatively, ceramic particles of at least one of silicon nitride, boron nitride, and aluminum nitride each having an aluminum oxide film formed on the surface, silicon nitride, boron nitride, each having a silicon oxide film formed on the surface, Ceramic particles made of at least one of aluminum nitride can also be used. By using ceramic fine particles with aluminum oxide or silicon oxide film formed on the surface in this way, aluminum oxide or silicon oxide and silicon nitride, boron nitride, and aluminum nitride fine particles are firmly bonded, and the grain boundaries are discriminated. A dense insulating layer that cannot be formed can be formed.

図１６は、セラミクス微粒子の構成を示すものであり、６０は窒化珪素，窒化ホウ素，窒化アルミニウムのコアフィラーでありその粒径は５ｎｍ〜１μｍ、６１はコアフィラー６０の表面に厚さ１ｎｍ〜１００ｎｍでコートされた酸化アルミニウムあるいは酸化珪素の被膜である。
例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）が望ましく、特に熱伝導率が大きい窒化アルミニウム（ＡｌＮ）を主剤とするのが望ましい。
このような回路パターン部１３に形成される絶縁層１４はエアロゾルデポジション法によるセラミクス層であり、通常のセラミクス基板（例えば図１０のセラミクス基板６参照）よりも約１０倍以上高い電気的絶縁性能を有するという特徴がある。 FIG. 16 shows the structure of ceramic fine particles. 60 is a core filler of silicon nitride, boron nitride, and aluminum nitride, the particle diameter is 5 nm to 1 μm, and 61 is 1 nm to 100 nm in thickness on the surface of the core filler 60. A coating of aluminum oxide or silicon oxide coated with
For example, aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and silicon nitride (Si 3 N 4 ) are desirable, and aluminum nitride (AlN) having a particularly high thermal conductivity is desirably used as a main agent.
The insulating layer 14 formed on the circuit pattern portion 13 is a ceramic layer formed by an aerosol deposition method, and has an electrical insulating performance that is about 10 times higher than that of a normal ceramic substrate (see, for example, the ceramic substrate 6 in FIG. 10). It has the feature of having.

仮に酸化アルミニウム（Ａｌ２Ｏ３）のセラミクス基板６では、破壊電圧を考慮して一般に２５０〜６３５μｍ厚さの基板が使用されるが、本発明の絶縁層１４では破壊電圧が１０倍以上あるため厚さが１／１０以下、つまり２５．０〜６３．５μｍの厚さがあれば、従来技術と同様の破壊電圧を確保できる。このため、回路パターン部１３および絶縁層１４を合わせた厚さを薄くできることとなり、回路パターン部１３および絶縁層１４の熱抵抗を大幅に低減できる。
続いて、この半導体モジュール１０の製造方法について図を参照しつつ説明する。図２は、半導体モジュール１０の製造方法を概念的に示した図である。
まず、図２（ａ）で示すように、エアロゾルデポジション法により、径が５ｎｍ〜１μｍ程度である多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して回路パターン部１３の裏面に衝突させることにより、厚さが数μｍ〜５００μｍ程度の常温衝撃固化膜のであるセラミクス層を成長させる。図２（ｂ）で示すように、セラミクス微粒子の粒界が破壊されセラミクスが接合された構造物のセラミクス層である絶縁層１４を形成する（絶縁部形成工程）。この工程では回路パターン部１３の裏面のみ露出するように側面をマスキングした上でセラミクス微粒子を吹き付けることで、裏面にのみ絶縁層１４が形成される。 If the ceramic substrate 6 made of aluminum oxide (Al 2 O 3 ) is used, a substrate having a thickness of 250 to 635 μm is generally used in consideration of the breakdown voltage, but the breakdown voltage is 10 times or more in the insulating layer 14 of the present invention. If the thickness is 1/10 or less, that is, a thickness of 25.0 to 63.5 μm, a breakdown voltage similar to that of the prior art can be secured. For this reason, the combined thickness of the circuit pattern portion 13 and the insulating layer 14 can be reduced, and the thermal resistance of the circuit pattern portion 13 and the insulating layer 14 can be greatly reduced.
Then, the manufacturing method of this semiconductor module 10 is demonstrated, referring a figure. FIG. 2 is a diagram conceptually illustrating a method for manufacturing the semiconductor module 10.
First, as shown in FIG. 2A, an aerosol in which a large number of ceramic fine particles having a diameter of about 5 nm to 1 μm are dispersed in a gas is ejected from a nozzle by an aerosol deposition method, and the back surface of the circuit pattern portion 13. The ceramic layer which is a room temperature impact solidified film having a thickness of about several μm to 500 μm is grown. As shown in FIG. 2B, the insulating layer 14 is formed as a ceramic layer of the structure in which the grain boundaries of the ceramic fine particles are broken and the ceramics are joined (insulating part forming step). In this step, the insulating layer 14 is formed only on the back surface by spraying ceramic fine particles after masking the side surface so that only the back surface of the circuit pattern portion 13 is exposed.

図１７（ａ）〜（ｃ）は回路パターン部１３と絶縁層１４の接合部を概念的に示した図である。図１７（ａ）は、セラミクス微粒子に１種類のセラミクス（例えば窒化アルミニウム）を用いたものである。回路パターン部１３への衝突で破砕・変形した微粒子の一部か回路パターン部１３の表面に食い込み、順次積層されていく。図中点線で囲った部分が破砕片であるが、粒界が破壊されているため、実際には明確な粒界は見られない。
図１７（ｂ）は、２種類のセラミクス微粒子（例えば酸化アルミニウムと窒化珪素）を用いた例である。図１７（ａ）と同様に、回路パターン部１３への衝突で破砕・変形した微粒子の一部か回路パターン部１３の表面に食い込み、順次積層されていく。図中点線で囲った部分が破砕片であり、２種類のセラミクス微粒子が緻密に結合している。粒界は破壊されているため、実際には明確な粒界は見られない。 FIGS. 17A to 17C are diagrams conceptually showing a joint portion between the circuit pattern portion 13 and the insulating layer 14. FIG. 17A shows a case where one type of ceramic (for example, aluminum nitride) is used for the ceramic fine particles. Part of the fine particles crushed and deformed by the collision with the circuit pattern portion 13 or the surface of the circuit pattern portion 13 is bitten and sequentially stacked. The part surrounded by the dotted line in the figure is a crushed piece, but since the grain boundary is broken, no clear grain boundary is actually seen.
FIG. 17B is an example using two types of ceramic fine particles (for example, aluminum oxide and silicon nitride). Similarly to FIG. 17A, a part of the fine particles crushed or deformed by the collision with the circuit pattern portion 13 or the surface of the circuit pattern portion 13 is bitten and sequentially stacked. The portion surrounded by the dotted line in the figure is a crushed piece, and two types of ceramic fine particles are closely bonded. Since the grain boundary is destroyed, no clear grain boundary is actually seen.

図１７（ｃ）は、表面に被膜（例えば酸化アルミニウム）が形成された２種類のセラミクス微粒子（例えば窒化珪素，窒化アルミニウム）を用いた例である。図１７（ａ）と同様に、回路パターン部１３への衝突で破砕・変形した微粒子の一部か回路パターン部１３の表面に食い込み、順次積層されていく。図中点線で囲った部分が破砕片であり、実線部が被膜を形成していた酸化アルミニウムである。２種類のセラミクス微粒子と被膜とが緻密に結合している。粒界は破壊されているため、実際には明確な粒界は見られない。
図２に戻って説明する。図２（ｃ）で示すように、半導体素子１１の裏面電極と回路パターン部１３との間を半田１２によって電気的に接続するとともに、半導体素子１１を回路パターン部１３に機械的に固着する（固着工程）。
続いて、図２（ｄ）の如く、半導体素子搭載面の所望の部位を樹脂封止する（封止工程）。このようにして半導体モジュール１０を完成させる。 FIG. 17C shows an example in which two types of ceramic fine particles (for example, silicon nitride and aluminum nitride) having a film (for example, aluminum oxide) formed on the surface are used. Similarly to FIG. 17A, a part of the fine particles crushed or deformed by the collision with the circuit pattern portion 13 or the surface of the circuit pattern portion 13 is bitten and sequentially stacked. In the figure, the part surrounded by a dotted line is a crushed piece, and the solid line part is aluminum oxide forming a film. Two kinds of ceramic fine particles and the film are closely bonded. Since the grain boundary is destroyed, no clear grain boundary is actually seen.
Returning to FIG. As shown in FIG. 2C, the back electrode of the semiconductor element 11 and the circuit pattern portion 13 are electrically connected by solder 12 and the semiconductor element 11 is mechanically fixed to the circuit pattern portion 13 ( Fixing process).
Subsequently, as shown in FIG. 2D, a desired portion of the semiconductor element mounting surface is resin-sealed (sealing step). In this way, the semiconductor module 10 is completed.

このように本形態の半導体モジュール１０は、エアロゾルデポジション法によるセラミクスの絶縁層１４を採用したため、以下のような利点がある。
（１）絶縁耐圧が向上する。
エアロゾルデポジション法では室温（常温）で成膜が可能であり、かつ音速レベルのスピードでサブミクロンオーダーのセラミクス微粒子を基板に衝突させるため、活性な新生面が露出したセラミクス微粒子が結合し、非常に緻密な電気絶縁膜であるセラミクス微粒子層を形成することが可能となり、膜内に空孔（ボイド）が含まれないため、従来の焼結法により形成されたセラミクス基板よりも単位長さ当たりの破壊電圧が１０倍程度向上する。
（２）熱抵抗を低くする。 As described above, the semiconductor module 10 of the present embodiment employs the ceramic insulating layer 14 by the aerosol deposition method, and thus has the following advantages.
(1) Withstand voltage is improved.
With the aerosol deposition method, film formation is possible at room temperature (room temperature), and submicron-order ceramic fine particles collide with the substrate at the speed of sound speed. It becomes possible to form a ceramic fine particle layer that is a dense electrical insulating film, and since there are no voids in the film, the unit per unit length is longer than the ceramic substrate formed by the conventional sintering method. The breakdown voltage is improved about 10 times.
(2) Lower the thermal resistance.

熱伝導率はバルクと同等であり、熱伝導率はアルミナ（Ａｌ２Ｏ３）で約２０Ｗ／ｍ・Ｋ、窒化アルミ（ＡｌＮ）で約１６０〜１８０Ｗ／ｍ・Ｋ、窒化珪素（Ｓｉ３Ｎ４）で約８０Ｗ／ｍ・Ｋ程度確保できる。これに加えて単位長さ当たりの破壊電圧が向上するため、絶縁層１４を薄く形成することができ、このため全体の熱抵抗が低くなる。
これら（１），（２）のように高絶縁と低熱抵抗とを共に確保することが可能となる。また、セラミクス微粒子を回路パターン部に堆積させるため、機械的に強固に固着させることができる。
例えば、半導体モジュール１０の具体例として１２００Ｖ耐圧系のＩＧＢＴモジュールについて検討する。このＩＧＢＴモジュールでは回路パターン部１３の裏面にエアロゾルデポジション法により絶縁層１４が形成される。 Thermal conductivity is equivalent to bulk, thermal conductivity is about 20 W / m · K for alumina (Al 2 O 3 ), about 160 to 180 W / m · K for aluminum nitride (AlN), silicon nitride (Si 3 N 4 ) can secure about 80 W / m · K. In addition, since the breakdown voltage per unit length is improved, the insulating layer 14 can be formed thin, and the overall thermal resistance is lowered.
As in (1) and (2), both high insulation and low thermal resistance can be ensured. Further, since the ceramic fine particles are deposited on the circuit pattern portion, it can be mechanically firmly fixed.
For example, as a specific example of the semiconductor module 10, a 1200V withstand voltage IGBT module is considered. In this IGBT module, an insulating layer 14 is formed on the back surface of the circuit pattern portion 13 by an aerosol deposition method.

従来技術の図１０で示したセラミクス基板６と本形態の絶縁層１４とを比較すると、同程度の絶縁性、曲げ強度を確保する場合、従来技術のセラミクス基板６が２５０μｍ以上の厚さを必用とするのに対し、本形態の絶縁層１４では厚さを１／１０程度に薄くできる。したがって、本形態では回路パターン部１３と絶縁層１４とを合わせた厚さであっても、同程度の性能で従来技術よりも薄くすることができる。
このため本形態の構造によるＩＧＢＴモジュールは、絶縁性、曲げ強度、熱抵抗等を共に向上させた低熱抵抗絶縁型ＩＧＢＴモジュールとすることができる。 Comparing the ceramic substrate 6 shown in FIG. 10 of the prior art with the insulating layer 14 of this embodiment, the ceramic substrate 6 of the prior art needs to have a thickness of 250 μm or more in order to ensure the same degree of insulation and bending strength. In contrast, the thickness of the insulating layer 14 of this embodiment can be reduced to about 1/10. Therefore, in this embodiment, even if the thickness of the circuit pattern portion 13 and the insulating layer 14 is combined, the thickness can be made thinner than that of the prior art with the same level of performance.
For this reason, the IGBT module having the structure of this embodiment can be a low thermal resistance insulation type IGBT module with improved insulation, bending strength, thermal resistance and the like.

＜リードフレーム裏面に先に絶縁層を形成する例＞
続いて、半導体モジュール１０のさらに詳しい製造工程を説明する。図３Ａ〜図３Ｅは図１（ａ）に示した半導体モジュール１０の製造工程を示す図である。
図３Ａ（ａ）において、リード端子１７が回路パターン部１３と一体に構成されたリードフレーム状の部材１３０を用いている。
図３Ａ（ａ）はリードフレーム状部材１３０の上面図、（ｂ）は同じく正面図、（ｃ）は（ａ）のＡ−Ａ線の矢視断面図である。図３Ａ（ａ）において、１３ａ〜１３ｅは回路パターン部であり、タイバー１３１により外枠１３２に保持されている。このような外枠付きの回路パターン部は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の板をネスティングにより打抜き形成しても良い。または、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の板をプレス成形により多数回にわたりプレスし、半導体素子を搭載する箇所を厚めに、また、リード端子となる箇所を薄めに形成するようにしても良い。例えば、０．３ｍｍ〜１ｍｍ程度の銅板を所定のパターンに打ち抜いて形成する。 <Example of forming an insulating layer on the back of the lead frame first>
Subsequently, a more detailed manufacturing process of the semiconductor module 10 will be described. 3A to 3E are views showing manufacturing steps of the semiconductor module 10 shown in FIG.
In FIG. 3A (a), a lead frame-like member 130 in which the lead terminal 17 is formed integrally with the circuit pattern portion 13 is used.
3A is a top view of the lead frame member 130, FIG. 3B is a front view thereof, and FIG. 3C is a cross-sectional view taken along line AA in FIG. In FIG. 3A (a), reference numerals 13 a to 13 e denote circuit pattern portions, which are held on the outer frame 132 by tie bars 131. Such a circuit pattern portion with an outer frame may be formed by punching a plate such as copper (Cu) or aluminum (Al) by nesting. Alternatively, for example, a plate made of copper (Cu) or aluminum (Al) is pressed many times by press molding so that the portion where the semiconductor element is mounted is made thicker and the portion that becomes the lead terminal is made thinner. Also good. For example, a copper plate of about 0.3 mm to 1 mm is formed by punching into a predetermined pattern.

まず、図３Ｂ（ａ）の上面図で示すように、リードフレーム状部材１３０の裏面側（半導体素子を搭載しない側）に、少なくとも回路パターン部１３の裏面側を露出するように開口部５１が形成された金属マスク５０を配置する。図３Ｂ（ｂ）の断面図に示すように、金属マスク５０には開口部５１と遮蔽部５２とが形成されており、回路パターン部１３の裏面側にエアロゾルデポジション法によりセラミクス微粒子を吹き付ける。
すると、図３Ｃ（ａ）の上面図に示すように、金属マスク５０の開口部５１を経てセラミクス微粒子がリードフレーム状部材１３０の裏面の所望の箇所に堆積し、少なくとも回路パターン部１３の裏面側の領域に絶縁層１４を形成する。ここで、リード端子１７の裏面の一部にも絶縁層１４が形成されているが、この部分は後述の工程で表側（素子搭載側）が樹脂で覆われ、その先で屈曲するためである。リード端子１７裏面の絶縁層１４はリード端子の屈曲の形状に応じて形成すればよい。図３Ｃ（ａ）ならびに（ｂ）の断面図において、金属マスク５０の遮蔽部５２で遮蔽され、絶縁層が形成されなかった部分が、後の工程でリード端子１７に成形される。 First, as shown in the top view of FIG. 3B (a), an opening 51 is formed on the back side of the lead frame member 130 (the side on which no semiconductor element is mounted) so that at least the back side of the circuit pattern portion 13 is exposed. The formed metal mask 50 is disposed. As shown in the cross-sectional view of FIG. 3B (b), an opening 51 and a shielding part 52 are formed in the metal mask 50, and ceramic fine particles are sprayed on the back side of the circuit pattern part 13 by an aerosol deposition method.
Then, as shown in the top view of FIG. 3C (a), ceramic fine particles are deposited on a desired portion of the back surface of the lead frame member 130 through the opening 51 of the metal mask 50, and at least the back surface side of the circuit pattern portion 13. An insulating layer 14 is formed in the region. Here, the insulating layer 14 is also formed on a part of the back surface of the lead terminal 17, but this part is because the front side (element mounting side) is covered with a resin in a later-described process and bent at the tip. . The insulating layer 14 on the back surface of the lead terminal 17 may be formed according to the bent shape of the lead terminal. In the cross-sectional views of FIGS. 3C (a) and 3 (b), the portion that is shielded by the shielding portion 52 of the metal mask 50 and is not formed with the insulating layer is formed into the lead terminal 17 in a later step.

図３Ｃ（ｃ）は、図３Ｃ（ｂ）のＢの四角で囲んだ部分の拡大図（変形例）である。エアロゾルデポジション法により堆積するセラミクス微粒子は、リードフレーム状部材１３０に対し、直角よりやや傾斜して衝突させることにより、図３（ｃ）の如く、回路パターン部１３の裏面に接する側面にも絶縁層１４を付着形成さることができる。
なお、図３Ｃ（ｃ）の例では側面のうち角部周辺の縁辺部のみに絶縁層１４を形成した形態を図示しているが、これに代えて側面の全面を覆うような絶縁層１４（図示せず）を形成しても良い。いずれの場合でも、沿面距離が長くなって、側面から短絡するおそれを低減し、絶縁信頼性を向上させることができる。
なお、図３Ｃ（ｃ）に示すように、回路パターン部の側面に絶縁層１４を形成するには次のように行えばよい。エアロゾルデポジション法による絶縁層形成工程において、リードフレーム状部材１３０に向けて噴射ノズル（図示せず）より噴射されるセラミック微粒子は、若干の角度をもって拡散しながら噴射される。すなわち、リードフレーム状部材１３０に略直角に衝突するセラミクス微粒子と直角よりやや傾斜して衝突するセラミクス微粒子が存在する。噴射ノズル（あるいはリードフレーム状部材１３０）を走査するように万遍なく噴射することにより、金属マスクで覆われていない回路パターン部１３裏面と、その側面にもセラミクス微粒子が堆積する。 FIG. 3C (c) is an enlarged view (modification) of a portion surrounded by a square B in FIG. 3C (b). The ceramic fine particles deposited by the aerosol deposition method are made to insulate against the side surface in contact with the back surface of the circuit pattern portion 13 as shown in FIG. Layer 14 can be deposited.
In the example of FIG. 3C (c), the form in which the insulating layer 14 is formed only on the edge portion around the corner portion of the side surface is illustrated, but instead the insulating layer 14 ( (Not shown) may be formed. In any case, the creepage distance becomes long, the possibility of short-circuiting from the side surface can be reduced, and the insulation reliability can be improved.
As shown in FIG. 3C (c), the insulating layer 14 may be formed on the side surface of the circuit pattern portion as follows. In the insulating layer forming process by the aerosol deposition method, ceramic fine particles injected from an injection nozzle (not shown) toward the lead frame member 130 are injected while diffusing at a slight angle. That is, there are ceramic fine particles that collide with the lead frame member 130 at a substantially right angle and ceramic fine particles that collide with a slight inclination from the right angle. By spraying uniformly so as to scan the spray nozzle (or the lead frame member 130), ceramic fine particles are deposited on the back surface of the circuit pattern portion 13 which is not covered with the metal mask and on the side surfaces thereof.

さらに、回路パターン部１３のおもて面（素子搭載側）の表面を覆い、かつ回路パターン部１３の側面の一部または全部と裏面とが露出するように金属マスクでマスキングした状態でセラミクス微粒子を吹き付けたり、または、回路パターン部１３の表面のみ隠れるように下側に向け、かつ裏面を上側に向けた状態でセラミクス微粒子を吹き付ければ、裏面はもちろんのこと、側面１３１の角部周辺まで到達するため、側面１３１の一部または全部に緻密な絶縁層１４を形成することができる。
続いて図３Ｄ（ａ）の上面図に示すように、回路パターン部１３ｂ，１３ｄの所定位置に半導体素子１１を半田１２により接続固定する。図３Ｄの例では、半導体素子１１として、ＩＧＢＴ１１ａ，１１ｂとＦＷＤ（Free Wheeling Diode）１１ｃ，１１ｄを配置している。図３Ｄ（ａ）に示す配置では、ＩＧＢＴ１１ａ，１１ｂの裏面のコレクタ電極を回路パターン部１３ｂ，１３ｄに半田接合し、表（おもて）面にはエミッタ電極とゲート電極が形成されている。同じくダイオード１１ｃ，１１ｄの裏面のカソード電極を回路パターン部１３ｂ，１３ｄに半田接合している。 Further, the ceramic fine particles are covered with a metal mask so as to cover the front surface (element mounting side) of the circuit pattern portion 13 and to expose part or all of the side surface of the circuit pattern portion 13 and the back surface. Or the ceramic fine particles are sprayed in a state in which only the surface of the circuit pattern portion 13 is hidden and directed to the lower side and the back surface is directed to the upper side. Therefore, the dense insulating layer 14 can be formed on part or all of the side surface 131.
Subsequently, as shown in the top view of FIG. 3D (a), the semiconductor element 11 is connected and fixed by solder 12 at predetermined positions of the circuit pattern portions 13b and 13d. In the example of FIG. 3D, IGBTs 11 a and 11 b and FWDs (Free Wheeling Diodes) 11 c and 11 d are arranged as the semiconductor elements 11. In the arrangement shown in FIG. 3D (a), the collector electrodes on the back surfaces of the IGBTs 11a and 11b are soldered to the circuit pattern portions 13b and 13d, and the emitter electrode and the gate electrode are formed on the front (front) surface. Similarly, the cathode electrodes on the back surfaces of the diodes 11c and 11d are soldered to the circuit pattern portions 13b and 13d.

半田接合は、リードフレーム状部材１３０（回路パターン部）の表面酸化膜を除去し、半田の濡れ性を向上させるために、例えば、水素還元雰囲気において行えばよい。このときの半田には、例えば、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリー半田を用いる。半導体素子と回路パターン部との間の半田の中にボイドが残留すると、熱抵抗が高くなってしまうので、これを防ぐために半田が溶融している状態で１０Ｔｏｒｒ以下まで減圧するとよい。
図３Ｄ（ａ）ではＩＧＢＴ１１ａのエミッタ電極とＦＷＤ１１ｃのアノード電極をアルミワイヤ１６で回路パターン部１３ｃにそれぞれワイヤボンディングで接続する。アルミワイヤには線径が１２５μｍ〜５００μｍ程度のものを超音波接合する。ＩＧＢＴの駆動ＩＣをさらに搭載してＩＰＭを構成する場合、駆動ＩＣには線径が１０μｍ程度の金ワイヤを用いる。同様に、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第１並列回路）を形成し、同様に、ＩＧＢＴ１１ｂのエミッタ電極とＦＷＤ１１ｄのアノード電極をアルミワイヤ１６で回路パターン部１３ｂにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第２並列回路）を形成する。また、ＩＧＢＴ１１ａ，１１ｂのゲート端子は同様にワイヤボンディングにて回路パターン部１３ａ，１３ｅにそれぞれ接続される。第１並列回路と第２並列回路は回路パターン部１３ｂにより直列に接続され、インバータなど電力変換装置に用いる１アームに相当する回路を構成する。ここで、リード端子１７ｂは、上記１アームの出力端子となる。等価回路を図３Ｄ（ｃ）に示す。なお、ボンディングワイヤはアルミワイヤに限るものではないし、ワイヤボンディングに代えて、金属板による接続としても良い。図３Ｄ（ｂ）はＡ−Ａの矢視断面図である。 Solder bonding may be performed, for example, in a hydrogen reduction atmosphere in order to remove the surface oxide film of the lead frame member 130 (circuit pattern portion) and improve the wettability of the solder. For example, Sn-Ag-Cu lead-free solder is used as the solder at this time. If voids remain in the solder between the semiconductor element and the circuit pattern portion, the thermal resistance becomes high. To prevent this, the pressure may be reduced to 10 Torr or less while the solder is melted.
In FIG. 3D (a), the emitter electrode of the IGBT 11a and the anode electrode of the FWD 11c are connected to the circuit pattern portion 13c by an aluminum wire 16 by wire bonding. An aluminum wire having a diameter of about 125 μm to 500 μm is ultrasonically bonded. When an IPM is configured by further mounting an IGBT drive IC, a gold wire having a wire diameter of about 10 μm is used for the drive IC. Similarly, a parallel circuit (first parallel circuit) of the IGBT 11a and the FWD 11c is formed, and similarly, the emitter electrode of the IGBT 11b and the anode electrode of the FWD 11d are connected to the circuit pattern portion 13b with the aluminum wire 16 by wire bonding, respectively. A parallel circuit (second parallel circuit) of the FWD 11c is formed. Similarly, the gate terminals of the IGBTs 11a and 11b are respectively connected to the circuit pattern portions 13a and 13e by wire bonding. The first parallel circuit and the second parallel circuit are connected in series by the circuit pattern unit 13b, and constitute a circuit corresponding to one arm used for a power converter such as an inverter. Here, the lead terminal 17b becomes an output terminal of the one arm. An equivalent circuit is shown in FIG. Note that the bonding wire is not limited to the aluminum wire, and may be connected by a metal plate instead of the wire bonding. FIG. 3D (b) is a cross-sectional view taken along the line AA.

上記のように、回路パターン部１３への半導体素子１１の接合・接続が完了した後、図示しない封止型にセットし、図３Ｅ（ａ）の上面図に点線で示す領域の裏面の絶縁層１４が露出するように、所望の部分を封止樹脂１５にて樹脂封止する。封止型内の平坦な面に絶縁層１４を密着させて封止樹脂を注型することにより、図３Ｅ（ｂ）の断面図に示すように、回路パターン部１３の側面にも封止樹脂が流入する。
樹脂封止は、例えば次のように行う。まず金型を１７０℃〜１８０℃程度に保温しておき、リードフレーム状部材を金型にセットする。そして溶融したエポキシ樹脂をプランジャーより型内に流入させる。エポキシ樹脂には、酸化珪素，酸化アルミニウム，窒化珪素，窒化アルミニウム，窒化ホウ素からなるフィラー群の１種類以上が含まれ、熱伝導率は２〜５Ｗ／ｍ・Ｋのものを用いる。エポキシ樹脂は注型後数十秒で硬化する。その後金型から取り出して、恒温槽内で後硬化を行って封止を完了する。 As described above, after the joining / connection of the semiconductor element 11 to the circuit pattern portion 13 is completed, the semiconductor element 11 is set in a sealing mold (not shown), and the insulating layer on the back surface of the region indicated by the dotted line in the top view of FIG. A desired portion is resin-sealed with a sealing resin 15 so that 14 is exposed. As shown in the cross-sectional view of FIG. 3E (b), the sealing resin is also applied to the side surface of the circuit pattern portion 13 by casting the sealing resin by bringing the insulating layer 14 into close contact with the flat surface in the sealing mold. Flows in.
Resin sealing is performed as follows, for example. First, the mold is kept warm at about 170 ° C. to 180 ° C., and the lead frame member is set in the mold. Then, the molten epoxy resin is caused to flow into the mold from the plunger. The epoxy resin includes at least one filler group consisting of silicon oxide, aluminum oxide, silicon nitride, aluminum nitride, and boron nitride, and has a thermal conductivity of 2 to 5 W / m · K. Epoxy resins cure in tens of seconds after casting. Thereafter, it is taken out from the mold and post-cured in a thermostatic bath to complete the sealing.

このようにして、半導体モジュール１０の裏面（底部）には、絶縁層１４と、封止樹脂１５一部が裏面に露出し、裏面は、回路パターン部１３がない隙間箇所へも樹脂が充填されて凹凸がない面となる。
そして、樹脂封止が完了した後、タイバー１３１を図３Ｅの一点差線で示す位置にて切断し、回路パターン部１３より外部へ導出されたリード端子１７を独立させる。そして、必用に応じて図３Ｅ（ｃ）に示すようにリード端子１７を折り曲げても良い。
なお、回路パターン部１３，リード端子１７の配置は図示の例に限るものではなく、適宜変更が可能である。以下の他の例についても同様である。 In this way, the insulating layer 14 and a part of the sealing resin 15 are exposed on the back surface (bottom portion) of the semiconductor module 10, and the back surface is filled with resin even in a gap where there is no circuit pattern portion 13. The surface will not be uneven.
Then, after the resin sealing is completed, the tie bar 131 is cut at a position indicated by a one-dotted line in FIG. 3E, and the lead terminal 17 led out from the circuit pattern portion 13 is made independent. Then, if necessary, the lead terminal 17 may be bent as shown in FIG. 3E (c).
The arrangement of the circuit pattern portion 13 and the lead terminal 17 is not limited to the illustrated example, and can be appropriately changed. The same applies to the following other examples.

＜モールド後に絶縁層を形成する例＞
次に、半導体モジュールの製造方法の他の形態について説明する。図４は、半導体モジュール１０’の製造方法を概念的に示した図である。
まず、図４（ａ）で示すように、半導体素子１１の裏面電極と回路パターン部１３との間を半田１２によって電気的に接続するとともに、半導体素子１１を回路パターン部１３に機械的に固着する（固着工程）。
続いて、図４（ｂ）に示すように、半導体素子搭載面の所望の部位を樹脂封止する（封止工程）。そして、エアロゾルデポジション法により、径が５ｎｍ〜５００ｎｍ程度である多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して回路パターン部１３の裏面に衝突させ、厚さが０．５ｎｍ〜５ｎｍ程度の粒界相を成長させ、図４（ｃ）に示すように、このような粒界相によりセラミクス微粒子を接合させた構造物のセラミクス微粒子層である絶縁層１４を形成する（絶縁部形成工程）。この工程では回路パターン部１３の裏面のみ露出するように側面をマスキングした上でセラミクス微粒子を吹き付けることで、裏面にのみ絶縁層１４が形成される。 <Example of forming an insulating layer after molding>
Next, another embodiment of the semiconductor module manufacturing method will be described. FIG. 4 is a diagram conceptually showing a method for manufacturing the semiconductor module 10 ′.
First, as shown in FIG. 4A, the back electrode of the semiconductor element 11 and the circuit pattern portion 13 are electrically connected by solder 12 and the semiconductor element 11 is mechanically fixed to the circuit pattern portion 13. (Fixing process).
Subsequently, as shown in FIG. 4B, a desired portion of the semiconductor element mounting surface is resin-sealed (sealing step). Then, an aerosol in which a large number of ceramic fine particles having a diameter of about 5 nm to 500 nm are dispersed in the gas is ejected from the nozzle by the aerosol deposition method, and is made to collide with the back surface of the circuit pattern portion 13, and the thickness is 0.5 nm. A grain boundary phase of about ˜5 nm is grown, and as shown in FIG. 4C, an insulating layer 14 that is a ceramic fine particle layer of a structure in which ceramic fine particles are joined by such a grain boundary phase is formed (insulating). Part forming step). In this step, the insulating layer 14 is formed only on the back surface by spraying ceramic fine particles after masking the side surface so that only the back surface of the circuit pattern portion 13 is exposed.

このように本形態の半導体モジュール１０’は、エアロゾルデポジション法によるセラミクスの絶縁層１４を採用したため、前述の、半導体モジュール１０の場合と同様の利点がある。
続いて、半導体モジュール１０’のさらに詳しい製造工程を説明する。図５Ａ〜図５Ｃは図１（ｂ）に示した半導体モジュール１０’の製造工程を示す図である。図３と同様の構成については同じ符号を付し、説明を省略する。
図５Ａ（ａ）において、リード端子１７が回路パターン部１３と一体に構成されたリードフレーム状の部材１３０を用いている点では図３に示した半導体モジュール１０と同様である。
図５Ａ（ａ）はリードフレーム状部材１３０の上面図、（ｂ）は（ａ）のＡ−Ａ線の矢視断面図である。 As described above, the semiconductor module 10 ′ of the present embodiment employs the ceramic insulating layer 14 by the aerosol deposition method, and thus has the same advantages as those of the semiconductor module 10 described above.
Subsequently, a more detailed manufacturing process of the semiconductor module 10 ′ will be described. 5A to 5C are views showing a manufacturing process of the semiconductor module 10 'shown in FIG. The same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted.
5A, the lead terminal 17 uses a lead frame-like member 130 that is formed integrally with the circuit pattern portion 13, and is the same as the semiconductor module 10 shown in FIG.
FIG. 5A (a) is a top view of the lead frame member 130, and FIG. 5 (b) is a cross-sectional view taken along line AA in FIG. 5 (a).

続いて図５Ａ（ａ）の上面図に示すように、回路パターン部１３ｂ，１３ｄの所定位置に半導体素子１１を半田１２により接続固定する。図５Ａの例では、半導体素子１１として、ＩＧＢＴ１１ａ，１１ｂとＦＷＤ１１ｃ，１１ｄを配置している。図５Ａ（ａ）に示す配置では、ＩＧＢＴ１１ａ，１１ｂの裏面のコレクタ電極を回路パターン部１３ｂ，１３ｄに半田接合し、表（おもて）面にはエミッタ電極とゲート電極が形成されている。同じくダイオード１１ｃ，１１ｄの裏面のカソード電極を回路パターン部１３ｂ，１３ｄに半田接合している。
図５Ａ（ａ）ではＩＧＢＴ１１ａのエミッタ電極とＦＷＤ１１ｃのアノード電極をアルミワイヤ１６で回路パターン部１３ｃにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第１並列回路）を形成し、同様に、ＩＧＢＴ１１ｂのエミッタ電極とＦＷＤ１１ｄのアノード電極をアルミワイヤ１６で回路パターン部１３ｂにそれぞれワイヤボンディングで接続し、ＩＧＢＴ１１ａとＦＷＤ１１ｃの並列回路（第２並列回路）を形成する。また、ＩＧＢＴ１１ａ，１１ｂのゲート電極は同様にワイヤボンディングにて回路パターン部１３ａ，１３ｅにそれぞれ接続される。第１並列回路と第２並列回路は回路パターン部１３ｂにより直列に接続され、インバータなど電力変換装置に用いる１アームに相当する回路を構成する。ここで、リード端子１７ｂは、上記１アームの出力端子となる。等価回路は図３Ｄ（ｃ）に示したものと同じである。なお、ボンディングワイヤはアルミワイヤに限るものではないし、ワイヤボンディングに代えて、金属板による接続としても良い。 Subsequently, as shown in the top view of FIG. 5A (a), the semiconductor element 11 is connected and fixed to the predetermined positions of the circuit pattern portions 13b and 13d by the solder 12. In the example of FIG. 5A, IGBTs 11 a and 11 b and FWDs 11 c and 11 d are arranged as the semiconductor element 11. In the arrangement shown in FIG. 5A (a), the collector electrodes on the back surfaces of the IGBTs 11a and 11b are soldered to the circuit pattern portions 13b and 13d, and the emitter electrode and the gate electrode are formed on the front (front) surface. Similarly, the cathode electrodes on the back surfaces of the diodes 11c and 11d are soldered to the circuit pattern portions 13b and 13d.
In FIG. 5A, the emitter electrode of the IGBT 11a and the anode electrode of the FWD 11c are connected to the circuit pattern portion 13c by an aluminum wire 16 by wire bonding to form a parallel circuit (first parallel circuit) of the IGBT 11a and the FWD 11c. The emitter electrode of the IGBT 11b and the anode electrode of the FWD 11d are connected to the circuit pattern portion 13b by an aluminum wire 16 by wire bonding, respectively, thereby forming a parallel circuit (second parallel circuit) of the IGBT 11a and the FWD 11c. Similarly, the gate electrodes of the IGBTs 11a and 11b are connected to the circuit pattern portions 13a and 13e, respectively, by wire bonding. The first parallel circuit and the second parallel circuit are connected in series by the circuit pattern unit 13b, and constitute a circuit corresponding to one arm used for a power converter such as an inverter. Here, the lead terminal 17b becomes an output terminal of the one arm. The equivalent circuit is the same as that shown in FIG. 3D (c). Note that the bonding wire is not limited to the aluminum wire, and may be connected by a metal plate instead of the wire bonding.

上記のように、回路パターン部１３への半導体素子１１の接合・接続が完了した後、図示しない封止型にセットし、図５Ａ（ａ）の上面図に点線で示す領域をリードフレーム状部材１３０の裏面が露出するように、封止樹脂１５にて樹脂封止する。封止型内の平坦な面にリードフレーム状部材１３０の裏面を密着させて封止樹脂を注型することにより、図５Ａ（ｂ）の断面図に示すように、回路パターン部１３の側面にも封止樹脂が流入する。したがって、樹脂封止後の裏面には、リードフレーム状部材１３の裏面と、回路パターン部１３がない隙間箇所へも充填された樹脂が露出し、裏面は凹凸がない面となる。
続いて、図５Ｂ（ａ）の上面図で示すように、リードフレーム状部材１３０の裏面側（半導体素子を搭載しない側）に、少なくとも回路パターン部１３の裏面側を露出するように開口部５１が形成された金属マスク５０を配置する。図５Ｂ（ｂ）の断面図に示すように、金属マスク５０には開口部５１と遮蔽部５２とが形成されており、回路パターン部１３の裏面側にエアロゾルデポジション法によりセラミクス微粒子を吹き付ける。 As described above, after the joining / connection of the semiconductor element 11 to the circuit pattern portion 13 is completed, the semiconductor element 11 is set in a sealing mold (not shown), and a region indicated by a dotted line in the top view of FIG. Resin sealing is performed with a sealing resin 15 so that the back surface of 130 is exposed. As shown in the sectional view of FIG. 5A (b), the back surface of the lead frame member 130 is brought into close contact with the flat surface in the sealing mold to cast the sealing resin onto the side surface of the circuit pattern portion 13. The sealing resin also flows. Therefore, the resin filled in the back surface of the lead frame-like member 13 and the gap portion where the circuit pattern portion 13 is not exposed is exposed on the back surface after resin sealing, and the back surface is a surface having no unevenness.
Subsequently, as shown in the top view of FIG. 5B (a), the opening 51 is exposed so that at least the back surface side of the circuit pattern portion 13 is exposed on the back surface side (side on which the semiconductor element is not mounted) of the lead frame member 130. A metal mask 50 on which is formed is disposed. As shown in the cross-sectional view of FIG. 5B (b), the metal mask 50 has an opening 51 and a shielding part 52, and ceramic fine particles are sprayed on the back side of the circuit pattern part 13 by an aerosol deposition method.

すると、図５Ｂ（ａ）の上面図に示すように、金属マスク５０の開口部５１を経てセラミクス微粒子がリードフレーム状部材１３０の裏面および、裏面に露出している封止樹脂上に堆積する。図５Ｃ（ａ）の断面図に示すように、回路パターン部１３の裏面側の領域の金属マスク５０で遮蔽されなかった部分全面に絶縁層１４が形成される。ここで、リード端子１７の裏面の一部にも絶縁層１４が形成されているが、この部分は先の工程で表側（素子搭載側）が樹脂で覆われており、後の工程でその先端部を屈曲するためである。リード端子１７裏面の絶縁層１４はリード端子の屈曲の形状に応じて形成すればよい。図５Ｂ（ａ）ならびに（ｂ）の断面図において、金属マスク５０の遮蔽部５２で遮蔽され、絶縁層が形成されなかった部分が、後の工程でリード端子１７に成形される。
そして、絶縁層１４が形成された後、タイバー１３１を図５Ｃ（ａ）の一点差線で示す位置にて切断し、回路パターン部１３より外部へ導出されたリード端子１７を独立させる。そして、必用に応じて図５Ｃ（ｂ）に示すようにリード端子１７を折り曲げても良い。 Then, as shown in the top view of FIG. 5B (a), ceramic fine particles are deposited on the back surface of the lead frame member 130 and the sealing resin exposed on the back surface through the opening 51 of the metal mask 50. As shown in the sectional view of FIG. 5C (a), the insulating layer 14 is formed on the entire surface of the circuit pattern portion 13 that is not shielded by the metal mask 50 in the region on the back surface side. Here, the insulating layer 14 is also formed on a part of the back surface of the lead terminal 17, and this portion is covered with resin on the front side (element mounting side) in the previous process, and the tip is formed in the later process. This is because the part is bent. The insulating layer 14 on the back surface of the lead terminal 17 may be formed according to the bent shape of the lead terminal. In the cross-sectional views of FIGS. 5B (a) and 5 (b), the portion that is shielded by the shielding portion 52 of the metal mask 50 and is not formed with the insulating layer is formed into the lead terminal 17 in a later step.
After the insulating layer 14 is formed, the tie bar 131 is cut at a position indicated by a one-dotted line in FIG. 5C (a), and the lead terminal 17 led out from the circuit pattern portion 13 is made independent. Then, as necessary, the lead terminal 17 may be bent as shown in FIG. 5C (b).

ここで、リードフレーム状部材１３０において、回路パターン部１３の面積が大きくなると、回路パターン部から連続するリード端子１７の先端部のタイバー１３１のみでは、安定して回路パターン部を支持できない場合がある。あるいは、リード端子を持たない独立した回路パターン部を形成する場合これを支持するためのタイバーが必要となる。
このような場合に、図５Ａ（ａ）に一点鎖線で示すように、補助的なタイバー１３３を設けることがある。
図５Ｃ（ｃ）は、図５Ａ（ａ）においてＣの四角で囲んだ部分の変形例の拡大図であり、図５Ｃ（ｄ）はそのＤ−Ｄ断面図である。
補助タイバー１３３は回路パターン部１３ｄのコーナ部に設けられており、上記の樹脂封止工程により点線の部分で樹脂封止され、タイバーの切断工程において、同じく点線の箇所にて切断される。このような例では、タイバーの切断端部は封止樹脂の側面に露出することになる。 Here, in the lead frame member 130, when the area of the circuit pattern portion 13 is increased, the circuit pattern portion may not be stably supported only by the tie bar 131 at the tip end portion of the lead terminal 17 continuous from the circuit pattern portion. . Or when forming the independent circuit pattern part which does not have a lead terminal, the tie bar for supporting this is needed.
In such a case, an auxiliary tie bar 133 may be provided as shown by a one-dot chain line in FIG. 5A (a).
FIG. 5C (c) is an enlarged view of a modification of the portion surrounded by the square C in FIG. 5A (a), and FIG. 5C (d) is a DD cross-sectional view thereof.
The auxiliary tie bar 133 is provided at the corner portion of the circuit pattern portion 13d, and is resin-sealed at the dotted line portion by the resin sealing step, and is cut at the dotted line portion in the tie bar cutting step. In such an example, the cut end portion of the tie bar is exposed on the side surface of the sealing resin.

そこで、上記のエアロゾルデポジション法による絶縁層１４の形成工程を、タイバーの切断工程のあとに行い、セラミクス微粒子を、リードフレーム状部材１３０に対し、直角よりやや傾斜して衝突させることにより、図５Ｃ（ｄ）に示すように、補助タイバーの切断端部も覆うように封止樹脂の側面にも絶縁層１４を付着形成することが可能である。
なお、図５Ｃ（ｄ）に示すように、補助タイバーの切断端部に絶縁層１４を形成するには次のように行えばよい。エアロゾルデポジション法による絶縁層形成工程において、リードフレーム状部材１３０に向けて噴射ノズル（図示せず）より噴射されるセラミック微粒子は、若干の角度をもって拡散しながら噴射される。すなわち、リードフレーム状部材１３０に略直角に衝突するセラミクス微粒子と直角よりやや傾斜して衝突するセラミクス微粒子が存在する。噴射ノズル（あるいはリードフレーム状部材１３０）を走査するように万遍なく噴射することにより、金属マスクで覆われていない側面にもセラミクス微粒子が堆積する。噴射ノズルの噴射方向とリードフレーム状部材１３０とを直交するからば３０°程度の角度を与えてもよい。切断端部（側面）にも絶縁層を形成することができる。 Therefore, the formation process of the insulating layer 14 by the aerosol deposition method is performed after the cutting process of the tie bar, and the ceramic fine particles are caused to collide with the lead frame member 130 at a slight inclination from a right angle. As shown in FIG. 5C (d), the insulating layer 14 can be formed on the side surface of the sealing resin so as to cover the cut end portion of the auxiliary tie bar.
As shown in FIG. 5C (d), the insulating layer 14 may be formed on the cut end portion of the auxiliary tie bar as follows. In the insulating layer forming process by the aerosol deposition method, ceramic fine particles injected from an injection nozzle (not shown) toward the lead frame member 130 are injected while diffusing at a slight angle. That is, there are ceramic fine particles that collide with the lead frame member 130 at a substantially right angle and ceramic fine particles that collide with a slight inclination from the right angle. By spraying uniformly so as to scan the spray nozzle (or the lead frame member 130), ceramic fine particles are deposited also on the side surface not covered with the metal mask. If the injection direction of the injection nozzle and the lead frame member 130 are orthogonal, an angle of about 30 ° may be given. An insulating layer can also be formed on the cut end (side surface).

＜ディスクリート型の例＞
続いて他の形態の半導体装置の製造方法について図を参照しつつ説明する。図６Ａ〜図６Ｆは半導体装置２０の製造方法の説明図である。本形態は図３を用いて説明した半導体モジュール１０の変形形態である。すなわち、図３に示した半導体モジュールでは、複数の半導体素子を封入しているのに対し、図６に示す例では、１つのＩＧＢＴ１１のみ封止したディスクリート型の半導体装置を形成している点が異なっている。図３と同様の構成については一部の説明を省略する。
図６Ａ（ａ）はリードフレーム状部材１３０の上面図、（ｂ）は同じく正面図、（ｃ）は（ａ）のＡ−Ａ線の矢視断面図である。図６Ａ（ａ）において、回路パターン部１３は、タイバー１３１により外枠１３２に保持されている。このようなリードフレーム状部材１３０は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の板をネスティングにより打抜き形成しても良い。または、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の板をプレス成形により多数回にわたりプレスし、半導体素子を搭載する箇所を厚めに、また、リード端子となる箇所を薄めに形成するようにしても良い。 <Example of discrete type>
Next, another method for manufacturing a semiconductor device will be described with reference to the drawings. 6A to 6F are explanatory views of a method for manufacturing the semiconductor device 20. This embodiment is a modification of the semiconductor module 10 described with reference to FIG. That is, the semiconductor module shown in FIG. 3 encloses a plurality of semiconductor elements, whereas the example shown in FIG. 6 forms a discrete semiconductor device in which only one IGBT 11 is sealed. Is different. A part of the description of the same configuration as in FIG. 3 is omitted.
6A is a top view of the lead frame member 130, FIG. 6B is a front view thereof, and FIG. 6C is a cross-sectional view taken along line AA in FIG. In FIG. 6A (a), the circuit pattern portion 13 is held on the outer frame 132 by a tie bar 131. Such a lead frame member 130 may be formed by punching a plate of copper (Cu), aluminum (Al) or the like by nesting, for example. Alternatively, for example, a plate made of copper (Cu) or aluminum (Al) is pressed many times by press molding so that the portion where the semiconductor element is mounted is made thicker and the portion that becomes the lead terminal is made thinner. Also good.

続いて、図６Ｂで示すように、回路パターン部１３の裏面側に金属マスク５０を配置する。金属マスク５０には開口部５１と遮蔽部５２とが形成されており、回路パターン部１３の裏面側にエアロゾルデポジション法によりセラミクス微粒子を吹き付ける。
すると、図６Ｃで示すように、金属マスク５０の開口部を経由してセラミクス微粒子が堆積し、回路パターン部１３の裏面側の所望の領域に絶縁層１４を形成する。金属マスク５０の遮蔽部で遮蔽した回路パターン部１３の一部は、その後のリード端子１７となる。ここで、リード端子１７の裏面の一部にも絶縁層１４が形成されているが、この部分は後述の工程で表側（素子搭載側）が樹脂で覆われ、その先で屈曲するためである。リード端子１７裏面の絶縁層１４はリード端子の屈曲の形状に応じて形成すればよい。図３Ｃ（ａ）ならびに（ｂ）の断面図において、金属マスク５０の遮蔽部５２で遮蔽され、絶縁層が形成されなかった部分が、後の工程でリード端子１７に成形される。 Subsequently, as shown in FIG. 6B, a metal mask 50 is disposed on the back side of the circuit pattern portion 13. An opening 51 and a shielding part 52 are formed in the metal mask 50, and ceramic fine particles are sprayed on the back side of the circuit pattern part 13 by an aerosol deposition method.
Then, as shown in FIG. 6C, ceramic fine particles are deposited through the opening of the metal mask 50, and the insulating layer 14 is formed in a desired region on the back side of the circuit pattern portion 13. A part of the circuit pattern portion 13 shielded by the shielding portion of the metal mask 50 becomes the subsequent lead terminal 17. Here, the insulating layer 14 is also formed on a part of the back surface of the lead terminal 17, but this part is because the front side (element mounting side) is covered with a resin in a later-described process and bent at the tip. . The insulating layer 14 on the back surface of the lead terminal 17 may be formed according to the bent shape of the lead terminal. In the cross-sectional views of FIGS. 3C (a) and 3 (b), the portion that is shielded by the shielding portion 52 of the metal mask 50 and is not formed with the insulating layer is formed into the lead terminal 17 in a later step.

なお、図示はしていないが、図３（ｃ）に示した例と同様に、回路パターン部１３の裏面に接する側面に絶縁層１４を付着形成する構成としてもよい。
続いて図６Ｄで示すように、回路パターン部１３の所定位置に半導体素子１１を半田１２により接続固定する。半導体素子１１がＩＧＢＴの場合、裏面にはコレクタ電極、表面にはエミッタ電極とゲート電極が形成されている。図６Ｄではエミッタ電極、ゲート電極をワイヤボンディングで接続してアルミワイヤによる接続部１６を形成する。なお、ワイヤボンディングに代えて、金属板による接続部１６としても良い。
続いて、図６Ｅで示すように、裏面の電気絶縁部１４を露出させた状態で、所望の部分を樹脂封止し、最終的に樹脂パッケージ１８が形成される。裏面は、回路パターン部１３がない隙間箇所へも樹脂が充填されて凹凸がない面となる。 Although not shown, the insulating layer 14 may be formed on the side surface in contact with the back surface of the circuit pattern portion 13 as in the example shown in FIG.
Subsequently, as shown in FIG. 6D, the semiconductor element 11 is connected and fixed to a predetermined position of the circuit pattern portion 13 with solder 12. When the semiconductor element 11 is an IGBT, a collector electrode is formed on the back surface, and an emitter electrode and a gate electrode are formed on the front surface. In FIG. 6D, the emitter electrode and the gate electrode are connected by wire bonding to form a connection portion 16 made of aluminum wire. In addition, it may replace with wire bonding and it is good also as the connection part 16 by a metal plate.
Subsequently, as shown in FIG. 6E, a desired portion is resin-sealed with the electrical insulating portion 14 on the back surface exposed, and the resin package 18 is finally formed. The back surface is a surface that is filled with resin even in a gap where there is no circuit pattern portion 13 and has no unevenness.

そして、樹脂パッケージ１８が形成されてからタイバー１３１を切断し、回路パターン部１３の外部へ導出されたリード端子１７を形成する。必用時には図６Ｆで示すようにリード端子１７を折り曲げても良い。   Then, after the resin package 18 is formed, the tie bar 131 is cut, and the lead terminal 17 led out to the outside of the circuit pattern portion 13 is formed. When necessary, the lead terminal 17 may be bent as shown in FIG. 6F.

＜モールド後に絶縁層を形成する例＞
さらに、他の形態の半導体装置の製造方法について図を参照しつつ説明する。図７は半導体装置２０’の製造方法の説明図である。本形態は図５を用いて説明した半導体モジュール１０’の変形形態である。すなわち、図５に示した半導体モジュールでは、複数の半導体素子を封入しているのに対し、図７に示す例では、１つのＩＧＢＴ１１のみ封止したディスクリート型の半導体装置を形成している点が異なっている。図５と同様の構成については一部の説明を省略する。
図７（ａ）はリードフレーム状部材１３０の上面図であり、図５Ａ（ａ）と同様に、回路パターン部１３の所定位置に半導体素子１１を半田１２により接続固定する。図５Ａの例では、半導体素子１１として、ＩＧＢＴ１１を配置している。 <Example of forming an insulating layer after molding>
Further, another method for manufacturing a semiconductor device will be described with reference to the drawings. FIG. 7 is an explanatory diagram of a method for manufacturing the semiconductor device 20 ′. This embodiment is a modification of the semiconductor module 10 ′ described with reference to FIG. That is, the semiconductor module shown in FIG. 5 encloses a plurality of semiconductor elements, whereas in the example shown in FIG. 7, a discrete type semiconductor device in which only one IGBT 11 is sealed is formed. Is different. A part of the description of the same configuration as in FIG. 5 is omitted.
FIG. 7A is a top view of the lead frame-like member 130, and the semiconductor element 11 is connected and fixed to a predetermined position of the circuit pattern portion 13 with the solder 12, as in FIG. 5A. In the example of FIG. 5A, the IGBT 11 is disposed as the semiconductor element 11.

図７（ａ）ではＩＧＢＴ１１のエミッタ電極とゲート電極はワイヤボンディングにて回路パターン部１３それぞれ接続される。なお、ボンディングワイヤはアルミワイヤに限るものではないし、ワイヤボンディングに代えて、金属板による接続としても良い。
上記のように、回路パターン部１３への半導体素子１１の接合・接続が完了した後、図示しない封止型にセットし、図７（ａ）の上面図ならびに（ｂ）の断面図で示ようにリードフレーム状部材１３０の裏面が露出するように、封止樹脂１５にて樹脂封止する。封止型内の平坦な面にリードフレーム状部材１３０の裏面を密着させて封止樹脂を注型することにより、図７（ｂ）の断面図に示すように、回路パターン部１３の側面にも封止樹脂が流入する。したがって、樹脂封止後の裏面には、リードフレーム状部材１３の裏面と、回路パターン部１３がない隙間箇所へも充填された樹脂が露出し、裏面は凹凸がない面となる。 In FIG. 7A, the emitter electrode and the gate electrode of the IGBT 11 are connected to each of the circuit pattern portions 13 by wire bonding. Note that the bonding wire is not limited to the aluminum wire, and may be connected by a metal plate instead of the wire bonding.
As described above, after the joining / connection of the semiconductor element 11 to the circuit pattern portion 13 is completed, the semiconductor element 11 is set in a sealing mold (not shown) and shown in a top view of FIG. 7A and a cross-sectional view of FIG. The resin is sealed with a sealing resin 15 so that the back surface of the lead frame member 130 is exposed. As shown in the cross-sectional view of FIG. 7B, the side surface of the circuit pattern portion 13 is formed by casting the sealing resin by bringing the back surface of the lead frame member 130 into close contact with the flat surface in the sealing mold. The sealing resin also flows. Therefore, the resin filled in the back surface of the lead frame-like member 13 and the gap portion where the circuit pattern portion 13 is not exposed is exposed on the back surface after resin sealing, and the back surface is a surface having no unevenness.

続いて、図７（ｂ）で示すように、リードフレーム状部材１３０の裏面側（半導体素子を搭載しない側）に、少なくとも回路パターン部１３の裏面側を露出するように開口部５１が形成された金属マスク５０を配置し、回路パターン部１３の裏面側にエアロゾルデポジション法によりセラミクス微粒子を吹き付ける。
すると、図７（ｂ）に示すように、回路パターン部１３の裏面側の領域の金属マスク５０で遮蔽されなかった部分全面に絶縁層１４が形成される。ここで、リード端子１７の裏面の一部にも絶縁層１４が形成されているが、この部分は先の工程で表側（素子搭載側）が樹脂で覆われており、後の工程でその先端部を屈曲するためである。リード端子１７裏面の絶縁層１４はリード端子の屈曲の形状に応じて形成すればよい。
そして、絶縁層１４が形成された後、タイバー１３１を図７（ｂ）の一点差線で示す位置にて切断し、回路パターン部１３より外部へ導出されたリード端子１７を独立させる。必用に応じて図７（ｃ）に示すようにリード端子１７を折り曲げても良い。 Subsequently, as shown in FIG. 7B, an opening 51 is formed on the back side of the lead frame member 130 (side where no semiconductor element is mounted) so as to expose at least the back side of the circuit pattern portion 13. The metal mask 50 is disposed, and ceramic fine particles are sprayed on the back side of the circuit pattern portion 13 by an aerosol deposition method.
Then, as shown in FIG. 7B, the insulating layer 14 is formed on the entire surface of the circuit pattern portion 13 that is not shielded by the metal mask 50 in the region on the back surface side. Here, the insulating layer 14 is also formed on a part of the back surface of the lead terminal 17, and this portion is covered with resin on the front side (element mounting side) in the previous process, and the tip is formed in the later process. This is because the part is bent. The insulating layer 14 on the back surface of the lead terminal 17 may be formed according to the bent shape of the lead terminal.
After the insulating layer 14 is formed, the tie bar 131 is cut at a position indicated by a one-dotted line in FIG. 7B, and the lead terminal 17 led out from the circuit pattern portion 13 is made independent. If necessary, the lead terminal 17 may be bent as shown in FIG.

＜パワー半導体装置に適用した例＞
さらに別の形態の半導体装置について説明する。図８に示す半導体装置１００は、上述した半導体ジュール１０，１０’や半導体装置２０，２０’を搭載したパワー半導体装置で採用可能な構造である。以下において半導体モジュール１０に適用した場合を例として説明する。
図４で示す半導体装置１００は、半導体モジュール１０、熱伝導部３１、冷却体３２を備えている。この半導体モジュール１０または１０’は、先に図２〜図５を用いて説明した形態と同じであり、半導体素子１１、半田１２、回路パターン部１３、絶縁層１４を備えている。
熱伝導部３１０は、半導体モジュール１０から冷却体３２までの熱抵抗を低くするために用いる。半導体モジュール１０の底面には絶縁層１４と封止樹脂１５が露出している。絶縁層１４は、回路パターン部の裏面に緻密に形成されており、回路パターン部裏面の平坦度にほぼ等しい平坦度を持ち、封止樹脂においても、樹脂成形時の型の精度で平坦である（他の半導体モジュール１０’，半導体装置２０，２０’の場合も同様）。他方の冷却体の半導体モジュールとの接触面も、加工時の機械的な精度で平坦に形成されているが、両者とも厳密には完全な平坦ではなく、仮に半導体モジュール１０を冷却体３２に直接取付けると、両者の間は隙間だらけになる。つまり熱伝導率が低い空気が多く介在するため、このままでは熱抵抗が大きい。この対策として、流動性の高い樹脂でこのような隙間を埋めて、上記の熱伝導部３１を形成するものである。 <Examples applied to power semiconductor devices>
Still another form of semiconductor device will be described. The semiconductor device 100 shown in FIG. 8 has a structure that can be adopted in a power semiconductor device on which the semiconductor modules 10 and 10 ′ and the semiconductor devices 20 and 20 ′ described above are mounted. Hereinafter, a case where the present invention is applied to the semiconductor module 10 will be described as an example.
A semiconductor device 100 shown in FIG. 4 includes a semiconductor module 10, a heat conducting unit 31, and a cooling body 32. The semiconductor module 10 or 10 ′ is the same as that described with reference to FIGS. 2 to 5, and includes a semiconductor element 11, solder 12, a circuit pattern portion 13, and an insulating layer 14.
The heat conducting unit 310 is used to reduce the thermal resistance from the semiconductor module 10 to the cooling body 32. The insulating layer 14 and the sealing resin 15 are exposed on the bottom surface of the semiconductor module 10. The insulating layer 14 is densely formed on the back surface of the circuit pattern portion, has a flatness substantially equal to the flatness of the back surface of the circuit pattern portion, and is flat with the accuracy of the mold at the time of resin molding even in the sealing resin. (The same applies to other semiconductor modules 10 'and semiconductor devices 20, 20'). The contact surface of the other cooling body with the semiconductor module is also formed flat with mechanical accuracy at the time of processing. However, both of them are not perfectly flat, and the semiconductor module 10 is directly connected to the cooling body 32. When installed, there will be plenty of gaps between them. That is, since a lot of air with low thermal conductivity is present, the thermal resistance is high as it is. As a countermeasure, the gaps are filled with a resin having high fluidity to form the heat conducting portion 31.

この熱伝導部３１の熱伝導率は少なくとも２．０Ｗ／ｍ・Ｋ以上であることが望ましい。熱伝導率の２．０Ｗ／ｍ・Ｋという値は、一般に使用されているサーマルコンパウンドの２倍以上となっており、十分に高い値である。一般的に樹脂の熱伝導率は金属のように高くなく、２．０Ｗ／ｍ・Ｋでも高熱伝導な樹脂になる。
このような熱伝導樹脂の一例として、例えば、酸化珪素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化珪素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）からなるフィラー群の１種類以上を含むエポキシ樹脂を用いることができる。この場合、熱伝導率は２．０〜５．０Ｗ／ｍ・Ｋを確保できる。
冷却体３２は、通常の放熱フィンであれば良いが、他にも各種冷却体を採用することができる。 The heat conductivity of the heat conducting portion 31 is desirably at least 2.0 W / m · K. The value of thermal conductivity of 2.0 W / m · K is more than twice that of a commonly used thermal compound, and is a sufficiently high value. In general, the thermal conductivity of a resin is not as high as that of a metal, and a resin having a high thermal conductivity even at 2.0 W / m · K.
As an example of such a heat conductive resin, for example, silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), silicon nitride (Si 3 N 4 ), aluminum nitride (AlN), and boron nitride (BN) are used. An epoxy resin containing at least one filler group can be used. In this case, a thermal conductivity of 2.0 to 5.0 W / m · K can be secured.
The cooling body 32 may be a normal radiating fin, but various other cooling bodies may be employed.

このように形成された半導体装置１００では、特に熱伝導部３１がボイド（空孔）による接触熱抵抗を排除しており、半導体モジュール１０で発生した熱は、半導体モジュール１０→熱伝導部３１→冷却体３２という経路で熱が流れて効率良く冷却体３２に伝導することが可能となり、放熱能力を高めている。
この半導体装置１００の製造方法であるが、まず、上記したような半導体モジュールの製造方法により半導体モジュール１０を形成する（半導体モジュール製造工程）。
次に、半導体モジュール１０の絶縁層１４の表面（図８では下側の面。以下露出面という。）と、冷却体３２の表面（図８では上側の面。以下取付面という。）とを、高熱伝導樹脂により接着する（接着工程）。
この接着工程の際、詳しくは半導体モジュール１０の絶縁層１４の露出面、または、冷却体３２の取付面の何れかに高熱伝導樹脂を塗布して、半導体モジュール１０と冷却体３２とを接着する。 In the semiconductor device 100 formed in this way, the heat conduction part 31 particularly eliminates contact thermal resistance due to voids (holes), and the heat generated in the semiconductor module 10 is changed from the semiconductor module 10 to the heat conduction part 31 → Heat can flow through the path of the cooling body 32 and can be efficiently conducted to the cooling body 32, and the heat dissipation capability is enhanced.
In this semiconductor device 100 manufacturing method, first, the semiconductor module 10 is formed by the semiconductor module manufacturing method as described above (semiconductor module manufacturing process).
Next, the surface of the insulating layer 14 of the semiconductor module 10 (lower surface in FIG. 8; hereinafter referred to as an exposed surface) and the surface of the cooling body 32 (upper surface in FIG. 8; hereinafter referred to as a mounting surface). Bonding with a high thermal conductive resin (bonding process).
In this bonding step, in detail, a high thermal conductive resin is applied to either the exposed surface of the insulating layer 14 of the semiconductor module 10 or the mounting surface of the cooling body 32 to bond the semiconductor module 10 and the cooling body 32. .

次に、例えば真空チャンバ（図示せず）内に配置して、真空引きにより真空チャンバ内を真空状態にすることで、高熱伝導樹脂内のボイド（空孔）を抜き、ボイドがない高熱伝導樹脂を最終的に形成する（ボイド除去工程）。
最後に高熱伝導樹脂を硬化させて熱伝導部３１を形成する（熱伝導部形成工程）。例えば、樹脂に応じて熱硬化や紫外線硬化などを採用できる。
このようにして半導体装置１００を製造する。
このような半導体装置１００では、先に説明したように半導体モジュール１０の熱抵抗が低くなっていることに加え、さらに熱伝導部３１も十分低い熱抵抗となっており、半導体モジュール１０→熱伝導部３１→冷却体３２という経路で効率的に熱が伝導し、放熱特性を向上させることができる。 Next, for example, it is placed in a vacuum chamber (not shown) and the inside of the vacuum chamber is evacuated by evacuation, thereby removing voids (voids) in the high thermal conductive resin, and high thermal conductive resin without voids. Is finally formed (void removal step).
Finally, the high thermal conductive resin is cured to form the thermal conductive portion 31 (thermal conductive portion forming step). For example, thermal curing or ultraviolet curing can be employed depending on the resin.
In this way, the semiconductor device 100 is manufactured.
In such a semiconductor device 100, in addition to the low thermal resistance of the semiconductor module 10 as described above, the heat conducting portion 31 also has a sufficiently low thermal resistance. Heat can be efficiently conducted through the path of the part 31 → the cooling body 32, and the heat dissipation characteristics can be improved.

なお、上記の製造方法は他の半導体モジュール１０’，半導体装置２０，２０’さらにそれらの変形例についても同様に適用できることは言うまでもない。   Needless to say, the above-described manufacturing method can be similarly applied to other semiconductor modules 10 ′, semiconductor devices 20, 20 ′, and modifications thereof.

＜パワー半導体装置に適用した例＞
続いて他の形態の半導体装置について説明する。図９は他の形態の半導体装置内の半導体モジュールの構成平面図、図１０図９に示す半導体装置のＡ−Ａ線断面図である。この半導体装置１００’は、詳しくは図３Ｄ（ｃ）の等価回路に示すように２個組のＩＧＢＴモジュールを搭載したパワー半導体装置などで採用可能な構造である。図９，図１０で示す半導体モジュール１０”は、半導体素子を多数（図９ではＩＧＢＴとＦＷＤを二組）搭載する複合形モジュールであり、半導体素子１１、半田１２、回路パターン部１３ワイヤ（接続部）１６、リード端子１７、樹脂パッケージ１８を備える。この回路パターン部１３の表面にはそれぞれ電気回路が形成され、また、裏面では絶縁層１４が設けられており、図の例では４枚にて回路パターンを構成する。そして、図７で示す半導体装置１００”は、半導体モジュール１０”、熱伝導部３１、冷却体３２を備えている。 <Examples applied to power semiconductor devices>
Next, another form of semiconductor device will be described. 9 is a configuration plan view of a semiconductor module in a semiconductor device according to another embodiment, and FIG. 10 is a cross-sectional view taken along line AA of the semiconductor device shown in FIG. Specifically, the semiconductor device 100 ′ has a structure that can be employed in a power semiconductor device or the like on which two IGBT modules are mounted as shown in the equivalent circuit of FIG. 3D (c). The semiconductor module 10 ″ shown in FIGS. 9 and 10 is a composite module on which a large number of semiconductor elements (in FIG. 9, two sets of IGBT and FWD) are mounted. The semiconductor element 11, the solder 12, and the circuit pattern portion 13 wires (connection) Part) 16, lead terminal 17, and resin package 18. An electric circuit is formed on the surface of the circuit pattern part 13, and an insulating layer 14 is provided on the back surface. The semiconductor device 100 ″ shown in FIG. 7 includes a semiconductor module 10 ″, a heat conducting unit 31, and a cooling body 32.

半導体モジュール１０”では、回路パターン部１３に半導体素子１１を半田１２により接合し、さらにアルミワイヤやリードフレームなどの接続部１６により半導体素子１１と他の回路パターン部１３との間あるいは、回路パターン１３間を配線して電力変換回路を形成している。さらに、全体を樹脂パッケージ１８でパッケージングしている。この樹脂パッケージ１８は、絶縁層１４が外界へ露出している。このような形態としても先の形態の説明と同様に放熱特性を向上させることができる。
続いて、半導体モジュール１０”および半導体装置１００”の製造方法について説明する。半導体モジュール１０”の製造方法は２種類ある。
まず、第１の製造方法について説明する。エアロゾルデポジション法により、径が５ｎｍ〜５００ｎｍ程度である多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して回路パターン部の裏面に衝突させ、厚さが０．５ｎｍ〜５ｎｍ程度の粒界相により前記セラミクス微粒子を接合させた構造物のセラミクス微粒子層である絶縁層１４を形成する（絶縁部形成工程）。 In the semiconductor module 10 ″, the semiconductor element 11 is joined to the circuit pattern portion 13 with the solder 12, and the connection portion 16 such as an aluminum wire or a lead frame is connected between the semiconductor element 11 and another circuit pattern portion 13 or the circuit pattern. A power conversion circuit is formed by wiring between 13. Further, the whole is packaged with a resin package 18. In this resin package 18, the insulating layer 14 is exposed to the outside. However, the heat radiation characteristics can be improved as in the description of the previous embodiment.
Next, a method for manufacturing the semiconductor module 10 ″ and the semiconductor device 100 ″ will be described. There are two types of manufacturing methods for the semiconductor module 10 ″.
First, the first manufacturing method will be described. By aerosol deposition, an aerosol in which a large number of ceramic fine particles with a diameter of about 5 nm to 500 nm are dispersed in a gas is ejected from a nozzle and collided with the back surface of the circuit pattern portion, and the thickness is about 0.5 nm to 5 nm. The insulating layer 14 is formed as a ceramic fine particle layer of the structure in which the ceramic fine particles are joined by the grain boundary phase (insulating portion forming step).

この絶縁部形成工程の段階において、回路パターン部１３やリード端子１７の全ては外枠（例えば図３Ａの外枠１３２のような外枠）と連結されて一体構成されている。このようなユニット回路パターン部１３およびリード端子１７にエアロゾルデポジション法によりセラミクス微粒子層を堆積していくと絶縁層１４が形成される。本形態での絶縁層１４は実際には図１０で示すような一枚板状ではなく、隙間部には絶縁層１４は形成されない。
そして、半田１２により半導体素子１１と回路パターン部１３とを電気的に接続するとともに、半導体素子１１を回路パターン部１３に機械的に固着する（固着工程）。なお、この固着工程の際に、半田１２によりリード端子１７および電子部品（図示せず）と回路パターン部１３とを電気的に接続するとともに、リード端子１７および電子部品を回路パターン部１３に機械的に固着する。 At the stage of the insulating portion forming process, the circuit pattern portion 13 and the lead terminals 17 are all integrally connected to an outer frame (for example, an outer frame 132 such as the outer frame 132 in FIG. 3A). When the ceramic fine particle layer is deposited on the unit circuit pattern portion 13 and the lead terminal 17 by the aerosol deposition method, the insulating layer 14 is formed. The insulating layer 14 in this embodiment is not actually a single plate as shown in FIG. 10, and the insulating layer 14 is not formed in the gap.
Then, the semiconductor element 11 and the circuit pattern portion 13 are electrically connected by the solder 12, and the semiconductor element 11 is mechanically fixed to the circuit pattern portion 13 (fixing step). In this fixing process, the lead terminal 17 and electronic component (not shown) are electrically connected to the circuit pattern portion 13 by the solder 12 and the lead terminal 17 and electronic component are mechanically connected to the circuit pattern portion 13. It sticks.

次に、絶縁層１４が外部に露出され、また、リード端子１７が外部に引き出された状態で封止して樹脂パッケージ１８を形成する（封止工程）。
そして、最後に外枠からユニット回路パターン部１３およびリード端子１７を切り離す。
これで半導体モジュール１０”が製造される。
続いて、半導体モジュール１０”の絶縁層１４の表面と、冷却体３２の取付け面とを、高熱伝導樹脂により接着する（接着工程）。
次に、真空チャンバ内に配置し、真空引きにより高熱伝導樹脂内のボイド（空孔）を除去する（ボイド除去工程）。
最後に高熱伝導樹脂を硬化させて熱伝導部３１を形成する（熱伝導部形成工程）。 Next, the resin package 18 is formed by sealing in a state where the insulating layer 14 is exposed to the outside and the lead terminals 17 are drawn to the outside (sealing process).
Finally, the unit circuit pattern portion 13 and the lead terminal 17 are separated from the outer frame.
Thus, the semiconductor module 10 ″ is manufactured.
Subsequently, the surface of the insulating layer 14 of the semiconductor module 10 ″ and the mounting surface of the cooling body 32 are bonded with a high thermal conductive resin (bonding step).
Next, it is placed in a vacuum chamber, and voids (voids) in the high thermal conductive resin are removed by evacuation (void removal step).
Finally, the high thermal conductive resin is cured to form the thermal conductive portion 31 (thermal conductive portion forming step).

これにより半導体装置１００”が製造される。
続いて半導体装置１００”の第２の製造方法について説明する。
ユニット回路パターン部１３ａ，１３ｂ，１３ｃ，１３ｄおよびリード端子１７はタイバーにより外枠に連結されているものとする。
まず、半田により半導体素子１１とユニット回路パターン部１３とを電気的に接続するとともに、半導体素子１１をユニット回路パターン部１３に機械的に固着する（固着工程）。なお、この固着工程の際に、半田１２によりリード端子１７および電子部品（図示せず）と回路パターン部１３とを電気的に接続するとともに、リード端子１７および電子部品を回路パターン部１３に機械的に固着する。
次に、ユニット回路パターン部１３の裏面が外部に露出され、また、リード端子１７が外部に引き出された状態で封止して樹脂パッケージ１８を形成する（封止工程）。この封止工程により回路パターン部１３およびリード端子１７が固定される。そして、回路パターン部１３およびリード端子１７と外枠をつなぐタイバーを切り離す。 As a result, the semiconductor device 100 ″ is manufactured.
Next, a second manufacturing method of the semiconductor device 100 ″ will be described.
The unit circuit pattern portions 13a, 13b, 13c, 13d and the lead terminals 17 are connected to the outer frame by tie bars.
First, the semiconductor element 11 and the unit circuit pattern portion 13 are electrically connected by soldering, and the semiconductor element 11 is mechanically fixed to the unit circuit pattern portion 13 (fixing step). In this fixing process, the lead terminal 17 and electronic component (not shown) are electrically connected to the circuit pattern portion 13 by the solder 12 and the lead terminal 17 and electronic component are mechanically connected to the circuit pattern portion 13. It sticks.
Next, the resin package 18 is formed by sealing in a state where the back surface of the unit circuit pattern portion 13 is exposed to the outside and the lead terminals 17 are drawn to the outside (sealing process). The circuit pattern portion 13 and the lead terminal 17 are fixed by this sealing process. And the tie bar which connects the circuit pattern part 13 and the lead terminal 17, and an outer frame is cut off.

次に、エアロゾルデポジション法により、径が５ｎｍ〜５００ｎｍ程度である多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出してユニット回路パターン部１３の裏面に衝突させ、厚さが０．５ｎｍ〜５ｎｍ程度の粒界相により前記セラミクス微粒子を接合させた構造物のセラミクス微粒子層である絶縁層１４を形成する（絶縁部形成工程）。この場合、金属マスクを用いてユニット回路パターン部１３のみ覆うように絶縁層１４を形成してもよいし、また、ユニット回路パターン部１３および樹脂パッケージ１８の裏面をともに覆うように絶縁層１４を形成しても良い。
このようにして半導体モジュール１０”を製造する。
続いて、半導体モジュール１０”の絶縁層１４および樹脂パッケージ１８の表面と、冷却体３２の取付け面とを、高熱伝導樹脂により接着する（接着工程）。 Next, an aerosol in which a large number of ceramic fine particles having a diameter of about 5 nm to 500 nm are dispersed in a gas is ejected from a nozzle by the aerosol deposition method, and is made to collide with the back surface of the unit circuit pattern portion 13 to have a thickness of 0. An insulating layer 14 that is a ceramic fine particle layer of a structure in which the ceramic fine particles are bonded together by a grain boundary phase of about 5 nm to 5 nm is formed (insulating portion forming step). In this case, the insulating layer 14 may be formed so as to cover only the unit circuit pattern portion 13 using a metal mask, or the insulating layer 14 may be covered so as to cover both the unit circuit pattern portion 13 and the back surface of the resin package 18. It may be formed.
In this way, the semiconductor module 10 ″ is manufactured.
Subsequently, the surfaces of the insulating layer 14 and the resin package 18 of the semiconductor module 10 ″ and the mounting surface of the cooling body 32 are bonded with a high thermal conductive resin (bonding step).

次に、図示しない真空チャンバ内に配置し真空引きにより高熱伝導樹脂内のボイド（空孔）を除去する（ボイド除去工程）。
次に、高熱伝導樹脂を硬化させて熱伝導部３１を形成する（熱伝導部形成工程）。
これにより半導体装置１００”が製造される。
ここで、上記の例では、リード端子１７を回路パターン部と一体に連続して形成した例で説明したが、回路パターン部とは別部品として、回路パターン部上に接合されたものでもよい。
以上、本形態の半導体モジュール１０，１０’１０”および半導体装置２０，２０'，１００，１００’，１００”について説明した。これらはさらに各種の変形形態が可能である。 Next, it is placed in a vacuum chamber (not shown), and voids (voids) in the high thermal conductive resin are removed by evacuation (void removal step).
Next, the high thermal conductive resin is cured to form the thermal conductive portion 31 (thermal conductive portion forming step).
As a result, the semiconductor device 100 ″ is manufactured.
Here, in the above example, the lead terminal 17 is described as being formed integrally and continuously with the circuit pattern portion. However, the lead terminal 17 may be joined to the circuit pattern portion as a separate component from the circuit pattern portion.
The semiconductor module 10, 10′10 ″ and the semiconductor devices 20, 20 ′, 100, 100 ′, 100 ″ of the present embodiment have been described above. These can be further variously modified.

本形態はＩＧＢＴモジュールで好適であると説明したが、ＩＧＢＴモジュールに限定したものでなく、変形形態としてＭＯＳＦＥＴなどの半導体装置やパワーモジュールで採用しても良く、放熱特性の向上が可能である。
また、パワーモジュール以外に、ＣＰＵ・ＣＣＤ・メモリなど信号を扱う半導体であっても、放熱特性が考慮される場合には適用しても良い。また、ＣＰＵ・ＣＣＤ・メモリの場合は横型半導体素子であることが一般的であるが、横型半導体素子であって例えば裏面電極が形成されてない場合でも、側面に突出して形成されている端子と電気回路とを半田で接続して熱経路・電気経路を形成すれば、本形態の効果を奏しうるものとなる。
また他の形態として、図示しないが、先に図２，４で示した半導体モジュール１０，１０’を図１０で示したように樹脂パッケージ１８で封止する構成を、半導体モジュールに含めても良い。 Although the present embodiment has been described as being suitable for an IGBT module, the present invention is not limited to the IGBT module, but may be employed in a semiconductor device such as a MOSFET or a power module as a modified form, and the heat dissipation characteristics can be improved.
In addition to the power module, even a semiconductor such as a CPU, a CCD, or a memory that handles signals may be applied when heat dissipation characteristics are considered. Further, in the case of a CPU / CCD / memory, a horizontal semiconductor element is generally used. However, even when the back surface electrode is not formed, for example, a lateral semiconductor element, If the heat path / electric path is formed by connecting the electric circuit with solder, the effect of this embodiment can be obtained.
As another form, although not shown, the semiconductor module may include a configuration in which the semiconductor modules 10 and 10 ′ previously shown in FIGS. 2 and 4 are sealed with the resin package 18 as shown in FIG. .

さらにまた他の形態として、図９，図１０で示したように回路パターン部１３が複数枚の回路パターン部から構成される半導体モジュール１０”および半導体装置１００”において、絶縁層１４に代えて、図３Ｃの変形例で示したような絶縁層１４（裏面に加え側面の一部または全部を覆うように形成される絶縁層）を採用しても良い。このようにしても側面からの短絡を防止し、絶縁信頼性を向上させることができる。
以上説明した本発明によれば、回路パターン部の半導体素子が接合される面とは反対の面に薄膜の絶縁層を形成することで、パッケージの絶縁と低熱抵抗との向上を実現する半導体モジュールの供給が可能となる。
また、半導体モジュールを高熱伝導樹脂を用い、冷却体に取付けることで、接触熱抵抗を排除でき、低Ｔｊを安定的に実現できる半導体装置の提供が可能となる。 As still another form, in the semiconductor module 10 ″ and the semiconductor device 100 ″ in which the circuit pattern portion 13 is composed of a plurality of circuit pattern portions as shown in FIGS. 9 and 10, instead of the insulating layer 14, An insulating layer 14 (an insulating layer formed so as to cover part or all of the side surface in addition to the back surface) as shown in the modification of FIG. 3C may be employed. Even if it does in this way, the short circuit from a side surface can be prevented and insulation reliability can be improved.
According to the present invention described above, the semiconductor module that realizes the improvement of the insulation of the package and the low thermal resistance by forming the thin insulating layer on the surface opposite to the surface to which the semiconductor element of the circuit pattern portion is bonded. Can be supplied.
Further, by attaching the semiconductor module to the cooling body using a high thermal conductive resin, it is possible to provide a semiconductor device that can eliminate contact thermal resistance and can stably realize low Tj.

本発明を実施するための最良の形態の半導体モジュールの構成図である。It is a block diagram of the semiconductor module of the best form for implementing this invention. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体モジュールの製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor module. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of a semiconductor device. 半導体装置の構成を示す図である。It is a figure which shows the structure of a semiconductor device. 半導体モジュールの構成を示す図である。It is a figure which shows the structure of a semiconductor module. 半導体モジュールの構成を示す図である。It is a figure which shows the structure of a semiconductor module. 半導体モジュールの構成を示す図である。It is a figure which shows the structure of a semiconductor module. 従来の半導体装置を示す図である。It is a figure which shows the conventional semiconductor device. 従来の絶縁基板の構成を示す図である。It is a figure which shows the structure of the conventional insulated substrate. 従来の半導体モジュールを示す図である。。It is a figure which shows the conventional semiconductor module. . 従来の半導体モジュールを示す図である。It is a figure which shows the conventional semiconductor module. 従来の半導体モジュールを示す図である。It is a figure which shows the conventional semiconductor module. セラミクス微粒子の構造を示す図である。It is a figure which shows the structure of ceramic fine particles. 絶縁層の接合部を概念的に示した図である。It is the figure which showed notionally the junction part of the insulating layer.

符号の説明Explanation of symbols

１０，１０’，１０”：半導体モジュール
１００，１００’，１００”：半導体装置
１１，１１ａ，１１ｂ：半導体素子
１２：半田
１３：回路パターン部
１３１：側面
１３ａ，１３ｂ，１３ｃ，１３ｄ：ユニット回路パターン部
１４，：絶縁層
１５：封止樹脂
１６：接続部
１７：リード端子
１８：樹脂パッケージ
３１：熱伝導部
３２：冷却体 10, 10 ', 10 ": Semiconductor module 100, 100', 100": Semiconductor device 11, 11a, 11b: Semiconductor element 12: Solder 13: Circuit pattern part 131: Side surface 13a, 13b, 13c, 13d: Unit circuit pattern Part 14: insulating layer 15: sealing resin 16: connecting part 17: lead terminal 18: resin package 31: heat conduction part 32: cooling body

Claims (17)

電気回路となる回路パターン部と、
前記回路パターン部に接合された半導体素子と、
前記回路パターン部の裏面に設けられ、熱伝導率が大きい絶縁層と、
を備える半導体装置であって、
前記絶縁層は、複数のセラミクス微粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であることを特徴とする半導体装置。 A circuit pattern part to be an electric circuit;
A semiconductor element bonded to the circuit pattern portion;
An insulating layer provided on the back surface of the circuit pattern portion and having a high thermal conductivity;
A semiconductor device comprising:
The semiconductor device according to claim 1, wherein the insulating layer is a ceramic layer of a room temperature impact solidified film formed by bonding a plurality of ceramic fine particles to at least the circuit pattern portion. 請求項１に記載の半導体装置において、
前記絶縁層は、少なくとも前記回路パターン部の裏面を覆うことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the insulating layer covers at least a back surface of the circuit pattern portion. 請求項２に記載の半導体装置において、
前記絶縁層は、前記回路パターン部の裏面に連接する側面の一部または全部を覆うことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, wherein the insulating layer covers a part or all of a side surface connected to a back surface of the circuit pattern portion. 請求項１または請求項２に記載の半導体装置において、
前記回路パターン部は、複数の回路パターン部が組み合わされて形成され、複数の半導体素子を搭載してなり、半導体素子と回路パターン部との間に架設される接続部により配線されることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The circuit pattern portion is formed by combining a plurality of circuit pattern portions, mounted with a plurality of semiconductor elements, and wired by a connecting portion laid between the semiconductor elements and the circuit pattern portion. A semiconductor device. 請求項１〜請求項４の何れか一項に記載の半導体装置において、
回路パターン部に電気的に接続されるリード端子と、
絶縁層が外部に露出し、リード端子が外部に引き出された状態で封止される樹脂パッケージと、
を備えることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 4,
A lead terminal electrically connected to the circuit pattern portion;
A resin package that is sealed in a state in which the insulating layer is exposed to the outside and the lead terminal is drawn to the outside;
A semiconductor device comprising: 請求項５に記載の半導体装置において、
前記絶縁層は、前記回路パターンの裏面および該回路パターン裏面と略同一面にて連続する前記樹脂パッケージ面を覆うことを特徴とする半導体装置。 The semiconductor device according to claim 5,
The semiconductor device according to claim 1, wherein the insulating layer covers the back surface of the circuit pattern and the resin package surface that is substantially flush with the back surface of the circuit pattern. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
前記絶縁層は、酸化珪素，酸化アルミニウム，窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The insulating layer is a ceramic layer of a room temperature impact solidified film formed by bonding ceramic particles of at least one of silicon oxide, aluminum oxide, silicon nitride, boron nitride, and aluminum nitride by colliding with at least the circuit pattern portion. A semiconductor device characterized by the above. 請求項７に記載の半導体装置において、
前記絶縁層は、酸化珪素，酸化アルミニウムからなる第１の群の少なくとも１種と、窒化珪素，窒化ホウ素，窒化アルミニウムからなる第２の群の少なくとも１種と、によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であることを特徴とする半導体装置。 The semiconductor device according to claim 7,
The insulating layer includes at least ceramic particles made of at least one of a first group of silicon oxide and aluminum oxide and at least one of a second group of silicon nitride, boron nitride, and aluminum nitride. A semiconductor device characterized by being a ceramic layer of a room temperature impact solidified film formed by being brought into contact with a portion. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
前記絶縁層は、何れも表面に酸化アルミニウムの被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムのうち少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The insulating layer is formed by bonding at least the circuit pattern portion with ceramic particles made of at least one of silicon nitride, boron nitride, and aluminum nitride having an aluminum oxide film formed on the surface. A semiconductor device characterized by being a ceramic layer of a room temperature impact solidified film. 請求項１〜請求項６の何れか一項に記載の半導体装置において、
前記絶縁層は、何れも表面に酸化珪素の被膜が形成された窒化珪素，窒化ホウ素，窒化アルミニウムの少なくとも１種によるセラミック粒子を少なくとも前記回路パターン部に衝突させることにより接合されて形成された常温衝撃固化膜のセラミクス層であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The insulating layer is formed by bonding at least the ceramic pattern made of at least one of silicon nitride, boron nitride, and aluminum nitride having a silicon oxide film formed on the surface thereof by colliding with at least the circuit pattern portion. A semiconductor device characterized by being a ceramic layer of an impact solidified film. 請求項１〜請求項１０の何れか一項に記載の半導体装置において、
冷却体と、
前記絶縁層と冷却体との間に設けられる熱伝導部と、
をさらに備え、
熱伝導部は、樹脂により形成され、熱伝導率が少なくとも２．０Ｗ／ｍ・Ｋ以上になされることを特徴とする半導体装置。 In the semiconductor device according to any one of claims 1 to 10,
A cooling body;
A heat conducting part provided between the insulating layer and the cooling body;
Further comprising
The semiconductor device is characterized in that the heat conducting portion is made of resin and has a thermal conductivity of at least 2.0 W / m · K. エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、
半導体素子を回路パターン部に電気的・機械的に接合する接合工程と、
を備えることを特徴とする半導体装置の製造方法。 A ceramics layer of a room temperature impact solidified film in which the ceramic fine particles are joined by ejecting an aerosol in which a large number of ceramic fine particles are dispersed in a gas by an aerosol deposition method and causing the aerosol to collide with at least the back surface of the circuit pattern portion. An insulating layer forming step of forming an insulating layer by:
A bonding step of electrically and mechanically bonding the semiconductor element to the circuit pattern portion;
A method for manufacturing a semiconductor device, comprising: エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、
半導体素子を回路パターン部に電気的・機械的に接合する接合工程と、
前記絶縁層を外部に露出し、前記回路パターン部に接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
を備えることを特徴とする半導体装置の製造方法。 A ceramics layer of a room temperature impact solidified film in which the ceramic fine particles are joined by ejecting an aerosol in which a large number of ceramic fine particles are dispersed in a gas by an aerosol deposition method and causing the aerosol to collide with at least the back surface of the circuit pattern portion. An insulating layer forming step of forming an insulating layer by:
A bonding step of electrically and mechanically bonding the semiconductor element to the circuit pattern portion;
A sealing step of forming the resin package by exposing the insulating layer to the outside and sealing the lead terminals connected to the circuit pattern portion in a state of being pulled out;
A method for manufacturing a semiconductor device, comprising: 半導体素子および電子部品を回路パターン部に電気的・機械的に接合するする接合工程と、
回路パターン部の裏面を外部に露出し、前記回路パターン部に接続されたリード端子を外部に引き出した状態で封止して樹脂パッケージを形成する封止工程と、
エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して少なくとも回路パターン部の裏面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、
を備えることを特徴とする半導体装置の製造方法。 A bonding step of electrically and mechanically bonding the semiconductor element and the electronic component to the circuit pattern portion;
A sealing step of forming a resin package by exposing the back surface of the circuit pattern part to the outside and sealing the lead terminals connected to the circuit pattern part in a state of being pulled out to the outside;
A ceramics layer of a room temperature impact solidified film in which the ceramic fine particles are joined by ejecting an aerosol in which a large number of ceramic fine particles are dispersed in a gas by an aerosol deposition method and causing the aerosol to collide with at least the back surface of the circuit pattern portion. An insulating layer forming step of forming an insulating layer by:
A method for manufacturing a semiconductor device, comprising: 請求項１４に記載の半導体装置の製造方法において、
エアロゾルデポジション法により、多数のセラミクス微粒子をガス中に分散させたエアロゾルをノズルから噴出して、前記回路パターンの裏面および該回路パターン裏面と略同一面にて連続する前記樹脂パッケージ面に衝突させることにより、前記セラミクス微粒子を接合させた常温衝撃固化膜のセラミクス層による絶縁層を形成する絶縁層形成工程と、
を備えることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 14,
By aerosol deposition, an aerosol in which a large number of ceramic fine particles are dispersed in a gas is ejected from a nozzle and collides with the back surface of the circuit pattern and the surface of the resin package that is substantially flush with the back surface of the circuit pattern. An insulating layer forming step of forming an insulating layer by a ceramic layer of a room temperature impact solidified film to which the ceramic fine particles are bonded,
A method for manufacturing a semiconductor device, comprising: 請求項１２〜請求項１５の何れか一項に記載の半導体装置の製造方法において、
前記リード端子が回路パターン部と一体に繋がったリードフレームを用いることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 12 to 15,
A method of manufacturing a semiconductor device, wherein a lead frame in which the lead terminals are integrally connected to a circuit pattern portion is used. 請求項１２〜請求項１６の何れか一項に記載の半導体装置の製造工程と、
前記絶縁層の露出面と、冷却体の取付け面と、を高熱伝導樹脂により接着する接着工程と、
真空引きにより高熱伝導樹脂内のボイドを除去するボイド除去工程と、
高熱伝導樹脂を硬化させて熱伝導部を形成する熱伝導部形成工程と、
を備えることを特徴とする半導体装置の製造方法。 A manufacturing process of the semiconductor device according to any one of claims 12 to 16,
An adhesion step of bonding the exposed surface of the insulating layer and the mounting surface of the cooling body with a high thermal conductive resin;
A void removal step of removing voids in the high thermal conductive resin by evacuation;
A heat conduction part forming step of curing the high heat conductive resin to form a heat conduction part; and
A method for manufacturing a semiconductor device, comprising:
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