JP2005228055A

JP2005228055A - Ic for memory control

Info

Publication number: JP2005228055A
Application number: JP2004036235A
Authority: JP
Inventors: Katsuhiro Takehara; 勝博竹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-02-13
Filing date: 2004-02-13
Publication date: 2005-08-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide an IC for memory control for inexpensively manufacturing an information processor for which RAM and ROM whose data bus width is different are used. <P>SOLUTION: Even when an ROM module 23 whose data bus width is 32 bits is connected, or an ROM module 23 whose data bus width is 16 bits is connected, an IC 10 for memory control is configured so that the ROM module 23 can be used as an ROM module whose data bus width is 32 bits by a CPU 21. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＲＡＭ及びＲＯＭを制御するためのメモリ制御用ＩＣに関する。 The present invention relates to a memory control IC for controlling a RAM and a ROM.

周知のように、一般的な情報処理装置のハードウェア構成は、ＣＰＵとメモリモジュールとの間にメモリモジュールを制御するためのＩＣ（以下、メモリ制御用ＩＣと表記する）が設けられたもの（ＣＰＵとメモリモジュールとが直結されていないもの）となっている。 As is well known, the hardware configuration of a general information processing apparatus is such that an IC (hereinafter referred to as a memory control IC) for controlling the memory module is provided between the CPU and the memory module (hereinafter referred to as a memory control IC). CPU and memory module are not directly connected).

そして、メモリ制御用ＩＣとしては、ＲＯＭモジュール及びＲＡＭモジュールの双方を接続できない（ＲＯＭモジュール或いはＲＡＭモジュールしか接続できない）ものや、別々のバスによりＲＯＭモジュール及びＲＡＭモジュールと接続されるものが、知られている。また、図１０に示したような構成のメモリ制御用ＩＣ、すなわち、共通バス（共通アドレスバスと共通データバス）によりＲＯＭモジュール及びＲＡＭモジュールと接続されるメモリ制御用ＩＣ（特許文献１参照）も知られている。 As memory control ICs, there are known ICs in which both the ROM module and the RAM module cannot be connected (only the ROM module or the RAM module can be connected), and those in which the ROM module and the RAM module are connected by separate buses. ing. Also, a memory control IC configured as shown in FIG. 10, that is, a memory control IC connected to the ROM module and the RAM module by a common bus (common address bus and common data bus) (see Patent Document 1). Are known.

このメモリ制御用ＩＣ（図１０）を用いれば、サイズが小さいメインボード（ＣＰＵが搭載された回路基板）を安価に製造できることになる。しかしながら、このメモリ制御用ＩＣは、データバス幅が等しいＲＡＭモジュールとＲＯＭモジュールとを接続しなければならないものであるため、データバス幅が異なるＲＡＭ及びＲＯＭとが用いられた情報処理装置を、このメモリ制御用ＩＣを利用して製造することは出来なかった。
特開２００３−１９６１５３号公報 If this memory control IC (FIG. 10) is used, a small main board (a circuit board on which a CPU is mounted) can be manufactured at low cost. However, since this memory control IC must connect a RAM module and a ROM module having the same data bus width, an information processing apparatus using a RAM and a ROM having different data bus widths can be used. It was not possible to manufacture using a memory control IC.
JP 2003-196153 A

そこで、本発明の課題は、データバス幅が異なるＲＡＭ及びＲＯＭとが用いられた情報処理装置を安価に製造することが出来るメモリ制御用ＩＣを提供することにある。 Therefore, an object of the present invention is to provide a memory control IC that can inexpensively manufacture an information processing apparatus using a RAM and a ROM having different data bus widths.

上記課題を解決するために、本発明では、メモリ制御用ＩＣを、ＣＰＵとＣＰＵ用バスにより接続され、データバス幅がＮビットのＲＡＭ，及び，データバス幅がＮビット或いは（Ｎ／２^K）ビット（Ｋは、自然数）のＲＯＭとメモリバスにより接続された状態で使用されるものであると共に、接続されているＲＯＭが、データバス幅がＮビットのＲＯＭ，データバス幅が（Ｎ／２^K）ビットのＲＯＭのいずれであるかを示すＲＯＭタイプ信号を入力するためのＲＯＭタイプ信号入力端子と、ＣＰＵからＲＯＭに対するアクセス要求が出されたときにＲＯＭタイプ信号入力端子に入力されているＲＯＭタイプ信号に応じた内容の処理を行うことにより、接続されているＲＯＭを、その実際のデータバス幅に依らず、データバス幅がＮビットのＲＯＭとしてＣＰＵに利用させる内部回路とを備えるものとしておく。 In order to solve the above-described problem, in the present invention, a memory control IC is connected to a CPU and a CPU bus, a RAM having a data bus width of N bits, and a data bus width of N bits or (N / 2 ^K ) Bits (K is a natural number) are used in a state of being connected to a ROM by a memory bus, and the connected ROM is a ROM having a data bus width of N bits and a data bus width of (N / 2 ^K ) ROM type signal input terminal for inputting a ROM type signal indicating which of the ROM is a bit ROM, and input to the ROM type signal input terminal when an access request to the ROM is issued from the CPU. By processing the contents in accordance with the ROM type signal, the connected ROM can be connected to an N-bit data bus width regardless of its actual data bus width. Keep those comprising an internal circuit to be used by the CPU as OM.

要するに、本発明のメモリ制御用ＩＣは、自ＩＣに接続されているＣＰＵに、自ＩＣに接続されているＲＯＭを、そのデータバス幅がＮビット、（Ｎ／２^K）ビット（Ｋは、自然数）のいずれであっても、データバス幅がＮビットのＲＯＭとして利用させることが可能な構成を有する。従って、このメモリ制御用ＩＣを用いて、データバス幅がＮビットのＲＯＭを搭載する装置、データバス幅が（Ｎ／２^K）ビットのＲＯＭを搭載する装置の双方を製造するようにすれば、メモリ制御用ＩＣを大量に製造できることになる分、メモリ制御用ＩＣの単価が低下することになり、その結果として、各情報処理装置を安価なものとすることが可能になる。 In short, the memory control IC of the present invention has a CPU connected to its own IC, a ROM connected to its own IC, its data bus width is N bits, (N / 2 ^K ) bits (K is Any natural number) can be used as a ROM having an N-bit data bus width. Therefore, if this memory control IC is used, both a device mounting a ROM having a data bus width of N bits and a device mounting a ROM having a data bus width of (N / 2 ^K ) bits can be manufactured. Since the memory control ICs can be manufactured in large quantities, the unit price of the memory control ICs decreases, and as a result, each information processing apparatus can be made inexpensive.

なお、本発明のメモリ制御用ＩＣは、ＲＡＭ／ＲＯＭとして、ＲＡＭ／ＲＯＭチップが接続されるものとして構成しておいても良く、ＲＡＭ／ＲＯＭモジュールが接続されるものとして構成しておいても良い。また、本発明のメモリ制御用ＩＣは、ＣＰＵからの，ＲＯＭに対する単純なリードアクセス要求にしか行えないものとして実現しておいても良い。また、上記に加え、ＣＰＵからの，ＲＯＭに対するバーストアクセス要求や、データ書き込み要求に応答可能なものとして実現しても良い。 Note that the memory control IC of the present invention may be configured as a RAM / ROM to which a RAM / ROM chip is connected, or may be configured to be connected to a RAM / ROM module. good. In addition, the memory control IC of the present invention may be realized as a device that can only make a simple read access request to the ROM from the CPU. In addition to the above, it may be realized as a response to a burst access request or data write request from the CPU to the ROM.

以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.

まず、図１を用いて、本発明の一実施形態に係るメモリ制御用ＩＣ１０の概要を、説明する。 First, an outline of a memory control IC 10 according to an embodiment of the present invention will be described with reference to FIG.

図１に示してあるように、本実施形態に係るメモリ制御用ＩＣ１０は、ＣＰＵ２１とＣＰＵ用バス２４（データバス，アドレスバス及び制御バス）により接続され、データバス幅が３２ビットのＲＡＭモジュール２２とＲＡＭ用制御バス２５，３０ビット幅の共通アドレスバス２６及び３２ビット幅の共通データバス２７により接続され、データバス幅が３２ビット或いは１６ビットのＲＯＭモジュール２３（本実施形態では、１バイト単位でのライトが可能なもの）とＲＯＭ用制御バス２８，共通アドレスバス２６及び共通データバス２７により接続されて使用されるデバイス（ＡＳＩＣ）である。また、メモリ制御用ＩＣ１０は、所定の端子（以下、ROM16X用端子と表記する）に、ＲＯＭモジュール２３のデータバス幅が３２ビットであるか１６ビットであるかをそのレベル（３２ビットであるときが“１”）で示す信号ROM16Xが入力された状態で使用されるデバイスとなっている。 As shown in FIG. 1, a memory control IC 10 according to this embodiment is connected to a CPU 21 by a CPU bus 24 (data bus, address bus, and control bus), and a data bus width is a 32-bit RAM module 22. And a RAM control bus 25, a 30-bit wide common address bus 26 and a 32-bit wide common data bus 27, and a data bus width of a 32-bit or 16-bit ROM module 23 (in this embodiment, in units of 1 byte) And a device (ASIC) used by being connected by a ROM control bus 28, a common address bus 26, and a common data bus 27. Further, the memory control IC 10 determines whether the data bus width of the ROM module 23 is 32 bits or 16 bits at a predetermined terminal (hereinafter referred to as a ROM 16X terminal) (when it is 32 bits). Is a device that is used in a state where the signal ROM 16X indicated by “1”) is input.

このメモリ制御用ＩＣ１０の基本的な動作は、ＲＡＭモジュール，ＲＯＭモジュールが共通バスに接続される既存のメモリ制御用ＩＣ（図１０）と同様に、ＲＡＭモジュール２２に対するアクセス要求を受け取った場合には、ＲＡＭ用制御バス２５等を利用してＲＡＭモジュール２２を制御し、ＲＯＭモジュール２３に対するアクセス要求を受け取った場合には、ＲＯＭ用制御バス２８等を利用してＲＯＭモジュール２３を制御するといったものである。 The basic operation of the memory control IC 10 is as follows when an access request for the RAM module 22 is received, as in the existing memory control IC (FIG. 10) in which the RAM module and the ROM module are connected to the common bus. When the RAM module 22 is controlled using the RAM control bus 25 or the like and an access request to the ROM module 23 is received, the ROM module 23 is controlled using the ROM control bus 28 or the like. is there.

ただし、メモリ制御用ＩＣ１０は、ＲＯＭモジュール２３に対するアクセス要求を受け取った場合、ROM16X用端子に入力されているROM16Xのレベルに応じた内容の制御をＲＯＭモジュール２３に対して行うように構成されている。 However, the memory control IC 10 is configured to control the ROM module 23 in accordance with the level of the ROM 16X inputted to the ROM 16X terminal when receiving an access request to the ROM module 23. .

以上のことを前提に、以下、本実施形態に係るメモリ制御用ＩＣ１０の構成及び動作を、具体的に説明する。 Based on the above, the configuration and operation of the memory control IC 10 according to the present embodiment will be specifically described below.

図２に、メモリ制御用ＩＣ１０の機能ブロック図を示す。なお、この機能ブロック図は、メモリ制御用ＩＣ１０の，ＲＯＭモジュール２３の制御に関係する部分の構成のみを示したものである。 FIG. 2 shows a functional block diagram of the memory control IC 10. This functional block diagram shows only the configuration of the memory control IC 10 relating to the control of the ROM module 23.

図示したように、メモリ制御用ＩＣ１０は、ＣＰＵ２１とＣＰＵ用バス２４により接続されるＣＰＵＩＦ部１１と、データバス幅が３２ビット或いは１６ビットのＲＯＭモジュール２３とＲＯＭ用制御バス２８，共通データバス２７及び共通アドレスバス２６により接続されるメモリＩＦ部１２とを備えている。なお、以下の説明では、共通アドレスバス２６によりＲＯＭモジュール３２に供給される信号のことをMEMAと表記し、共通データバス２７にＲＯＭモジュール３２，メモリＩＦ部１２間で授受される信号のことをMEMDと表記するが、１６ビットＲＯＭモジュール３２は、MEMD[15:0]を授受できるように、メモリ制御用ＩＣ１０（共通データバス２７）と接続される。 As shown in the figure, the memory control IC 10 includes a CPU IF unit 11 connected by a CPU 21 and a CPU bus 24, a ROM module 23 having a data bus width of 32 bits or 16 bits, a ROM control bus 28, and a common data bus 27. And a memory IF unit 12 connected by a common address bus 26. In the following description, a signal supplied to the ROM module 32 through the common address bus 26 is expressed as MEMA, and a signal transmitted / received between the ROM module 32 and the memory IF unit 12 to the common data bus 27. Although expressed as MEMD, the 16-bit ROM module 32 is connected to the memory control IC 10 (common data bus 27) so that MEMD [15: 0] can be exchanged.

ＣＰＵＩＦ部１１は、ＣＰＵ２１との間で実際に情報交換を行う回路である。このＣＰＵＩＦ部１１がメモリＩＦ部１２に供給しているCADR[29:2],CBST[2:0],CBENX[3:0],CRWXは、ＲＯＭモジュール２３に対して行うべき処理の内容を示す信号（ＣＰＵ２１から供給される信号）である。具体的には、CADR[29:2]は、アクセス（リードアクセスorライトアクセス）すべきアドレスを表す信号であり、CBST[2:0]は、シングルリード（CBST[2:0]="0xx"）、２バーストリード（CBST[2:0]="100"）、４バーストリード（CBST[2:0]="101"）、８バーストリード（CBST[2:0]="110"）のいずれのリードアクセスを行うべきかを表す信号である。CBENX[3:0]は、図３に示したように、ＲＯＭモジュール２３（３２ビットＲＯＭモジュール）の，どのバイトにデータを書き込むかを表す信号である。そして、CRWXは、ＲＯＭモジュール２３に対して行うべきアクセスが、リードまたはライトのいずれであるかを表す信号である。 The CPUIF unit 11 is a circuit that actually exchanges information with the CPU 21. CADR [29: 2], CBST [2: 0], CBENX [3: 0], and CRWX supplied to the memory IF unit 12 by the CPUIF unit 11 indicate the contents of processing to be performed on the ROM module 23. (A signal supplied from the CPU 21). Specifically, CADR [29: 2] is a signal indicating an address to be accessed (read access or write access), and CBST [2: 0] is a single read (CBST [2: 0] = "0xx ") 2 burst read (CBST [2: 0] =" 100 "), 4 burst read (CBST [2: 0] =" 101 "), 8 burst read (CBST [2: 0] =" 110 ") This signal indicates which read access should be performed. As shown in FIG. 3, CBENX [3: 0] is a signal indicating in which byte of the ROM module 23 (32-bit ROM module) data is written. CRWX is a signal indicating whether the access to be performed on the ROM module 23 is read or write.

ＣＰＵＩＦ部１１がメモリＩＦ部１２に供給しているCROMREQXは、CADR[29:2]に基づきＣＰＵＩＦ部１１が生成する，ＣＰＵ２１からのアクセス要求がＲＡＭモジュール２２に対するものであるかＲＯＭモジュール２３に対するものであるかを示す信号（ＲＯＭモジュール２３に対するものであるときに“０”となる信号）である。 CROMREQX supplied to the memory IF unit 12 by the CPUIF unit 11 is generated by the CPUIF unit 11 based on CADR [29: 2], and an access request from the CPU 21 is to the RAM module 22 or to the ROM module 23 (A signal that becomes “0” when the signal is for the ROM module 23).

ＣＰＵＩＦ部１１とメモリＩＦ部１２との間で授受されているCDATA[31:0]は、ＣＰＵ用バス２４を構成しているデータバス上の信号をそのまま取り込んだ信号／当該データバス上に出力される信号である。メモリＩＦ部１２がＣＰＵＩＦ部１１に供給しているCROMACKXは、ＲＯＭモジュール２３に対するアクセスが完了したことをＣＰＵＩＦ部１１に（ＣＰＵＩＦ部１１を介してＣＰＵ２１に）知らせるための信号である。 CDATA [31: 0] exchanged between the CPU IF unit 11 and the memory IF unit 12 is a signal obtained by directly taking in the signal on the data bus constituting the CPU bus 24 / output on the data bus. Signal. CROMACKX supplied from the memory IF unit 12 to the CPUIF unit 11 is a signal for informing the CPUIF unit 11 (via the CPUIF unit 11 to the CPU 21) that the access to the ROM module 23 has been completed.

メモリＩＦ部１２は、ＣＰＵＩＦ部１１からの信号（ＣＰＵ２１からのアクセス要求）に応じた内容の制御をＲＯＭモジュール２３（及びＲＡＭモジュール２２）に対して行う回路であり、上記したROM16Xは、このメモリＩＦ部１２に入力されている。 The memory IF unit 12 is a circuit that controls the contents of the ROM module 23 (and the RAM module 22) in accordance with a signal from the CPUIF unit 11 (access request from the CPU 21). Input to the IF unit 12.

そして、メモリＩＦ部１２は、ＲＯＭモジュール２３を制御する必要が生じた場合、ROM16X端子に入力されているROM16Xのレベルに応じた内容の制御を行う回路となっている。 The memory IF unit 12 is a circuit that controls the contents in accordance with the level of the ROM 16X input to the ROM 16X terminal when the ROM module 23 needs to be controlled.

以下、このメモリＩＦ部１２の動作内容を、ＣＰＵ２１からのアクセス要求の内容別に説明する。 Hereinafter, the operation content of the memory IF unit 12 will be described according to the content of the access request from the CPU 21.

まず、ＲＯＭモジュール２３上の４バイトデータ（３２ビットＲＯＭの場合、１回のアクセスで読み出せるデータ）のリード要求（つまり、通常のリード要求）に対するメモリＩＦ部１２の動作（CROMREQXが“0”に変化したときに、CBST[2]=0，CRWX=1であった場合のメモリＩＦ部１２の動作）を、説明する。 First, the operation of the memory IF unit 12 (CROMREQX is “0”) in response to a read request (that is, a normal read request) of 4-byte data on the ROM module 23 (data that can be read by one access in the case of 32-bit ROM). The operation of the memory IF unit 12 when CBST [2] = 0 and CRWX = 1 when the change is made will be described.

ROM16Xが“1”である状態（ＲＯＭモジュール２３として、データバス幅が３２ビットのＲＯＭモジュールが接続されている状態）で、リード要求を受け取った場合、メモリＩＦ部１２は、図４に示したように動作する。すなわち、この場合、メモリＩＦ部１２は、CADR[29:2]をそのままMEMA[29:2]として出力することにより（正確には、CADR[29:2]をそのままMEMA[29:2]として出力し、CSX、RDXのレベルを変化させることにより）、ＲＯＭモジュール２３にデータを出力させる。そして、メモリＩＦ部１２は、MEMD[31:0]（ＲＯＭモジュール２３が出力した４バイトデータ）を取り込んで、取り込んだデータ(data0）の上位成分（data0H）、下位成分（data0L）を、それぞれ、上位成分（DATA[31:16]），下位成分（CDATA[15:0]）としたCDATA[31:0]を出力する。要するに、メモリＩＦ部１２は、取り込んだMEMD[31:0]をそのままCDATA[31:0]として出力する。なお、メモリＩＦ部１２は、CDATA[31:0]を出力する際、CROMACKXのレベルを変化させる処理も行う。 When the ROM 16X is “1” (a ROM module having a data bus width of 32 bits is connected as the ROM module 23) and the read request is received, the memory IF unit 12 is shown in FIG. To work. That is, in this case, the memory IF unit 12 outputs CADR [29: 2] as MEMA [29: 2] as it is (to be exact, CADR [29: 2] is directly used as MEMA [29: 2]. The data is output to the ROM module 23 by changing the CSX and RDX levels). Then, the memory IF unit 12 captures MEMD [31: 0] (4-byte data output from the ROM module 23), and converts the upper component (data0H) and lower component (data0L) of the captured data (data0), respectively. , CDATA [31: 0] as the higher component (DATA [31:16]) and the lower component (CDATA [15: 0]) are output. In short, the memory IF unit 12 outputs the fetched MEMD [31: 0] as CDATA [31: 0] as it is. The memory IF unit 12 also performs a process of changing the level of CROMACKX when outputting CDATA [31: 0].

一方、ROM16Xが“0”である状態（ＲＯＭモジュール２３として、データバス幅が１６ビットのＲＯＭモジュールが接続されている状態）で、リード要求を受け取った場合、メモリＩＦ部１２は、図５に示したように動作する。すなわち、この場合、メモリＩＦ部１２は、まず、[CADR[28:2],0]（第ｎ＋１ビット〔ｎ＝２〜２８〕の値が、CADRの第ｎビットと一致し、第２ビットが“０”の信号)をMEMA[29:2]として出力することにより、ＲＯＭモジュール２３にデータ（data0）を出力させる。次いで、メモリＩＦ部１２は、MEMD[31:0]（下位成分がＲＯＭモジュール２３が出力したデータとなっている４バイトデータ）を取り込んでその下位成分を記憶する。その後、メモリＩＦ部１２は、[CADR[28:2],1]をMEMA[29:2]として出力することにより、再び、ＲＯＭモジュール２３にデータ（data1）を出力させる。そして、メモリＩＦ部１２は、MEMD[31:0]を取り込み、今回、取り込んだMEMD[31:0]の下位成分(data1L)と、前回、取り込んだMEMD[31:0]の下位成分(data0L)とを、それぞれ、下位成分(CDATA[15:0])，上位成分(CDATA[31:16])としたCDATA[31:0]を出力する。 On the other hand, when the ROM 16X is “0” (when a ROM module having a data bus width of 16 bits is connected as the ROM module 23) and the read request is received, the memory IF unit 12 performs the processing shown in FIG. Works as shown. In other words, in this case, the memory IF unit 12 first determines that the value of [CADR [28: 2], 0] (n + 1th bit [n = 2 to 28] matches the nth bit of CADR, and the second bit Is output as MEMA [29: 2], thereby causing the ROM module 23 to output data (data0). Next, the memory IF unit 12 takes in MEMD [31: 0] (4-byte data whose lower component is data output from the ROM module 23) and stores the lower component. Thereafter, the memory IF unit 12 outputs [CADR [28: 2], 1] as MEMA [29: 2], thereby causing the ROM module 23 to output data (data1) again. Then, the memory IF unit 12 fetches MEMD [31: 0], and this time, the lower order component (data1L) of MEMD [31: 0] fetched this time and the lower order component (data0L) of MEMD [31: 0] fetched last time ) Are output as CDATA [31: 0] with the lower component (CDATA [15: 0]) and the higher component (CDATA [31:16]), respectively.

なお、メモリＩＦ部１２の，MEMDからCDATAを生成する部分の回路構成（タイミング制御関連の回路構成を除いた回路構成）は、図６に示したように、MEMD[31:0]を取り込んで、romd[31:0]として出力するLATCHと、LATCHが出力するromd[15:0]（romd[31:0]の下位成分）を取り込んでrromd[15:0]として出力するLATCHと、ROM16Xが“0”であった場合（ＲＯＭモジュール２３のデータバス幅が３２ビットである場合）には、romd[31:0]をCDATA[31:0]として出力し、ROM16Xが“１”であった場合（ＲＯＭモジュール２３のデータバス幅が１６ビットである場合）には、romd[31:0]の上位成分（romd[31:16]）とromd[15:0]からなるCDATA[31:0]を出力するＣＤＡＴＡ生成回路を組み合わせたものとなっている。 Note that the circuit configuration of the memory IF unit 12 that generates CDATA from the MEMD (the circuit configuration excluding the circuit configuration related to timing control) incorporates MEMD [31: 0] as shown in FIG. , LATCH output as romd [31: 0], LATCH output from LATCH [romd [15: 0] (lower component of romd [31: 0]) and output as rromd [15: 0], ROM16X Is 0 (when the data bus width of the ROM module 23 is 32 bits), romd [31: 0] is output as CDATA [31: 0], and ROM16X is “1”. When the data bus width of the ROM module 23 is 16 bits, CDATA [31: consisting of the higher order component (romd [31:16]) of romd [31: 0] and romd [15: 0] 0] is combined with a CDATA generation circuit.

次に、バーストリード要求に対するメモリＩＦ部１２の動作（CROMREQXが“0”に変化したときに、CBST[2]=1，CRWX=1であった場合のメモリＩＦ部１２の動作）を、４バーストリード要求(CBST[2]=101)を例に、説明する。 Next, the operation of the memory IF unit 12 in response to the burst read request (the operation of the memory IF unit 12 when CBST [2] = 1 and CRWX = 1 when CROMREQX changes to “0”) is 4 A burst read request (CBST [2] = 101) will be described as an example.

ROM16Xが“1”である状態（ＲＯＭモジュール２３として、データバス幅が３２ビットのＲＯＭモジュールが接続されている状態）で、４バーストリード要求を受け取った場合、メモリＩＦ部１２は、図７に示したように、指定されているアドレス（CADR[29:2]）のデータ以降の４個のデータ（４バイトデータ）をそれぞれＲＯＭモジュール２３から読み出して、CDATA[31:0]として出力する。すなわち、この場合、メモリＩＦ部１２は、既存の３２ビットＲＯＭ用のメモリ制御用ＩＣ（内のメモリＩＦ部）と同様に、動作する。 When the ROM 16X is “1” (when the ROM module 23 is connected with a ROM module having a data bus width of 32 bits), when the 4-burst read request is received, the memory IF unit 12 As shown, four data (4-byte data) after the data at the designated address (CADR [29: 2]) are read from the ROM module 23 and output as CDATA [31: 0]. That is, in this case, the memory IF unit 12 operates in the same manner as an existing memory control IC for 32-bit ROM (internal memory IF unit).

一方、ROM16Xが“0”である状態（ＲＯＭモジュール２３として、データバス幅が１６ビットのＲＯＭモジュールが接続されている状態）で、４バーストリード要求を受け取った場合、メモリＩＦ部１２は、図８に示したように、CADR[29:2]に相当する，１６ビットＲＯＭモジュール用のアドレス（[CADR[28:2],0]）を求めた上で、そのアドレスからの，１６ビットＲＯＭモジュールに対する４バーストリード処理に相当する処理（MEMD[31:0]の下位成分をそのまま出力すれば、１６ビットＲＯＭに対する４バーストリード処理となる処理）を、２回、繰り返すことによって、４個の４バイトデータをＣＰＵＩＦ部１１に供給する。 On the other hand, when the ROM 16X is “0” (when a ROM module having a data bus width of 16 bits is connected as the ROM module 23) and receiving a 4-burst read request, the memory IF unit 12 As shown in Fig. 8, after obtaining the address ([CADR [28: 2], 0]) for the 16-bit ROM module corresponding to CADR [29: 2], the 16-bit ROM from that address is obtained. By repeating the process corresponding to the 4-burst read process for the module (a process that becomes a 4-burst read process for 16-bit ROM if the lower component of MEMD [31: 0] is output as it is) 4-byte data is supplied to the CPUIF unit 11.

次に、ライト要求に対するメモリＩＦ部１２の動作（CROMREQXが“0”に変化したときに、CRWX=0であった場合のメモリＩＦ部１２の動作）を、説明する。なお、ROM16Xが“1”である状態でライト要求を受け取った場合のメモリＩＦ部１２の動作は、既存の３２ビットＲＯＭ用のメモリ制御用ＩＣと同様のものである。このため、当該動作の説明は省略することにする。 Next, the operation of the memory IF unit 12 in response to a write request (the operation of the memory IF unit 12 when CRWX = 0 when CROMREQX changes to “0”) will be described. Note that the operation of the memory IF unit 12 when a write request is received while the ROM 16X is “1” is the same as the memory control IC for an existing 32-bit ROM. For this reason, description of the operation will be omitted.

ROM16Xが“0”である状態（ＲＯＭモジュール２３として、データバス幅が１６ビットのＲＯＭが接続されている状態）で、ライト要求を受け取った場合、メモリＩＦ部１２は、CBENX[3:0]の値（図３参照）に応じた内容の処理を開始する。 When the ROM 16X is “0” (when a ROM having a data bus width of 16 bits is connected as the ROM module 23) and the write request is received, the memory IF unit 12 receives the CBENX [3: 0] The processing of the content corresponding to the value of (see FIG. 3) is started.

具体的には、CBENX[3:0]の値が、ＲＯＭモジュール２３に対して１回ライトアクセスを行えば良いものであった場合、メモリＩＦ部１２は、CADR[29:2]とCBENX[3:0]とから求めた、データを書き込むべき，１６ビットＲＯＭモジュール用のアドレス（[CADR[28:2],0]or[CADR[28:2],1]）をMEMA[29:2]として出力すると共に、CDATA[31:0]の，書き込むべきデータを含む方の成分を、下位成分としたMEMD[31:0]を出力する処理を行う。 Specifically, when the value of CBENX [3: 0] is sufficient to perform a write access to the ROM module 23 once, the memory IF unit 12 uses CADR [29: 2] and CBENX [ 3: 0] and the address ([CADR [28: 2], 0] or [CADR [28: 2], 1]) for the 16-bit ROM module to which the data should be written is MEMA [29: 2 ] And also outputs MEMD [31: 0] with CDATA [31: 0] containing the data to be written as a lower component.

要するに、メモリＩＦ部１２は、CBENX[3:0]が"0011"であった場合（bit31-16の２バイトライトが必要な場合）には、図９（Ａ）に示したように、MEMA[29:2]、MEMD[15:0]として、それぞれ、[CADR[28:2],0]、CDATA[31:16]を出力することにより、ＲＯＭモジュール２３へのデータ書き込みを行う。また、メモリＩＦ部１２は、CBENX[3:0]が"1100"であった場合（bit15-0の２バイトライトが必要な場合）には、図９（Ｂ）に示したように、MEMA[29:2]、MEMD[15:0]として、それぞれ、[CADR[28:2],1]、CDATA[15:0]を出力することにより、ＲＯＭモジュール２３へのデータ書き込みを行う。 In short, when the CBENX [3: 0] is “0011” (when the 2-byte write of bits 31-16 is necessary), the memory IF unit 12 performs the MEMA as shown in FIG. Data is written to the ROM module 23 by outputting [CADR [28: 2], 0] and CDATA [31:16] as [29: 2] and MEMD [15: 0], respectively. In addition, when CBENX [3: 0] is “1100” (when 2-byte write of bit 15-0 is necessary), the memory IF unit 12 performs MEMA as shown in FIG. 9B. Data is written to the ROM module 23 by outputting [CADR [28: 2], 1] and CDATA [15: 0] as [29: 2] and MEMD [15: 0], respectively.

また、CBENX[3:0]の値が、ＲＯＭモジュール２３に対して２回ライトアクセスを行わなければならないものであった場合、メモリＩＦ部１２は、上記のような処理を２回繰り返す処理を行う（[CADR[28:2],0]に対するライトアクセスと[CADR[28:2],1]に対するライトアクセスとを実行する）。 Also, if the value of CBENX [3: 0] is one that requires two write accesses to the ROM module 23, the memory IF unit 12 repeats the above process twice. (Write access to [CADR [28: 2], 0] and write access to [CADR [28: 2], 1] are performed).

以上の説明から明らかなように、本実施形態に係るメモリ制御用ＩＣ１０は、ＲＯＭモジュール２３のデータバス幅が３２ビット，１６ビットのいずれであっても、ＣＰＵ２１に、ＲＯＭモジュール２３を、データバス幅が３２ビットのＲＯＭモジュールとして利用させることが可能なＡＳＩＣとなっている。従って、このメモリ制御用ＩＣ１０を用いて、データバス幅が３２ビットのＲＯＭモジュール３２を搭載する装置、データバス幅が１６ビットのＲＯＭモジュールを搭載する装置の双方を製造するようにすれば、メモリ制御用ＩＣ１０を大量に製造できることになる分、メモリ制御用ＩＣ１０の単価が低下することになり、その結果として、各種装置を安価に製造できることになる。 As is clear from the above description, the memory control IC 10 according to the present embodiment allows the CPU module 21 to connect the ROM module 23 to the data bus regardless of whether the ROM module 23 has a data bus width of 32 bits or 16 bits. The ASIC can be used as a ROM module having a 32-bit width. Therefore, by using the memory control IC 10 to manufacture both a device mounting a ROM module 32 having a data bus width of 32 bits and a device mounting a ROM module having a data bus width of 16 bits, the memory Since the control IC 10 can be manufactured in large quantities, the unit price of the memory control IC 10 decreases, and as a result, various devices can be manufactured at low cost.

＜変形形態＞
上記したメモリ制御用ＩＣ１０は、各種の変形が可能である。例えば、ＲＯＭモジュール２３へのライトアクセスが行えないように、メモリ制御用ＩＣ１０を変形しておいても良い。また、接続可能なＲＯＭモジュール２３のデータバス幅の種類が上記したものとは異なるように、メモリ制御用ＩＣ１０を変形しても良く、Little_Endian形式のＣＰＵ用のものに、メモリ制御用ＩＣ１０を変形しても良い。 <Deformation>
The memory control IC 10 described above can be variously modified. For example, the memory control IC 10 may be modified so that write access to the ROM module 23 cannot be performed. Further, the memory control IC 10 may be modified so that the type of data bus width of the connectable ROM module 23 is different from that described above, and the memory control IC 10 is modified to be used for a Little_Endian CPU. You may do it.

実施形態のメモリ制御用ＩＣの使用形態を説明するための図。The figure for demonstrating the usage condition of IC for memory control of embodiment. 実施形態のメモリ制御用ＩＣの機能ブロック図。The functional block diagram of IC for memory control of embodiment. CBENX[3:0]の用途を説明するための図。The figure for demonstrating the use of CBENX [3: 0]. メモリ制御用ＩＣが備えるメモリＩＦ部のリード要求に対する動作を説明するためのタイミング図。FIG. 6 is a timing chart for explaining an operation in response to a read request of a memory IF unit included in the memory control IC. メモリＩＦ部のリード要求に対する動作を説明するためのタイミング図。The timing diagram for demonstrating the operation | movement with respect to the read request of a memory IF part. メモリＩＦ部の，CDATAを生成する部分の回路構成を示した図。The figure which showed the circuit structure of the part which produces | generates CDATA of a memory IF part. メモリＩＦ部のバーストリード要求に対する動作を説明するためのタイミング図。The timing diagram for demonstrating the operation | movement with respect to the burst read request | requirement of a memory IF part. メモリＩＦ部のバーストリード要求に対する動作を説明するためのタイミング図。The timing diagram for demonstrating the operation | movement with respect to the burst read request | requirement of a memory IF part. メモリＩＦ部のライト要求に対する動作を説明するためのタイミング図。The timing diagram for demonstrating the operation | movement with respect to the write request of a memory IF part. 既存の，ＲＡＭモジュール及びＲＯＭモジュール用の共通バスを有するメモリ制御用ＩＣの説明図。Explanatory drawing of memory control IC which has a common bus for RAM modules and ROM modules.

Explanation of symbols

１０メモリ制御用ＩＣ、１１ＣＰＵＩＦ部、１２メモリＩＦ部
２１ＣＰＵ、２２ＲＡＭモジュール、２３ＲＯＭモジュール
２６共通アドレスバス、２７共通データバス DESCRIPTION OF SYMBOLS 10 Memory control IC, 11 CPUIF part, 12 Memory IF part 21 CPU, 22 RAM module, 23 ROM module 26 Common address bus, 27 Common data bus

Claims

Connected by CPU and CPU bus, RAM with data bus width of N bits, and with data bus width of N bits or (N / 2 ^K ) bits (K is a natural number) ROM and memory bus IC for memory control used in
A ROM type signal input terminal for inputting a ROM type signal indicating whether the connected ROM is a ROM having a data bus width of N bits and a ROM having a data bus width of (N / 2 ^K ) bits; ,
When an access request to the ROM is issued from the CPU, processing of contents corresponding to the ROM type signal input to the ROM type signal input terminal is performed, so that the connected ROM is changed to its actual data. A memory control IC comprising: an internal circuit used by the CPU as a ROM having an N-bit data bus width regardless of the bus width.

The memory control IC according to claim 1, wherein the internal circuit is a circuit capable of responding to a burst access request to the ROM from the CPU.

The memory control IC according to claim 1, wherein the internal circuit is a circuit that can respond to a data write request from the CPU to the ROM.