JP2005227401A - Subfield coding circuit, video signal processing circuit, and plasma display device - Google Patents
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Abstract
Description
本発明は、入力映像信号(RGB映像信号)をサブフィールドコーディングデータに変換するサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置に関する。 The present invention relates to a subfield coding circuit, a video signal processing circuit, and a plasma display device that convert an input video signal (RGB video signal) into subfield coding data.
フラットパネルディスプレイを備えた表示デバイスとして、プラズマディスプレイパネル(PDP)、有機/無機エレクトロルミネッセンス(EL)パネル、ダイレクトミラーデバイス(DMD)を用いたプロジェクションパネルが例示される。 Examples of the display device having a flat panel display include a plasma display panel (PDP), an organic / inorganic electroluminescence (EL) panel, and a projection panel using a direct mirror device (DMD).
これらの表示デバイスは、その表示セルの各々が「発光」或いは「非発光」の2値しかとり得ないようなディジタルデバイスであるため、各表示セルの発光回数を制御することにより階調表現を行う。つまり、カラー表示に利用されるR(赤)、G(緑)、B(青)の各表示セルにおける例えば8ビットの階調表現を行う場合は、各表示セルの発光回数を0から255の間(或いは、0から255の公倍数、及びそれぞれの値に近い整数値)で適宜の値に制御することにより中間階調を表現する。これにより、自然画像の表示が可能となる。なお、以下では、R、G、Bの各表示セルをカラーセルといい、R、G、Bのカラーセルを一つずつ備えて構成されるひとまとまりの表示セル群を画素ということとする。 Since these display devices are digital devices in which each of the display cells can take only binary values of “light emission” or “non-light emission”, gradation expression can be achieved by controlling the number of times of light emission of each display cell. Do. That is, in the case of performing, for example, 8-bit gradation expression in each of the R (red), G (green), and B (blue) display cells used for color display, the number of times of light emission of each display cell is 0 to 255. An intermediate gradation is expressed by controlling to an appropriate value between (or a common multiple of 0 to 255 and an integer value close to each value). Thereby, a natural image can be displayed. In the following description, each of the R, G, and B display cells is referred to as a color cell, and a group of display cells each including one R, G, and B color cell is referred to as a pixel.
このように表示セルの発光回数を制御することで階調表現を行う表示デバイスにおいては、一般に、サブフレーム法(サブフィールド法)が適用される。サブフレーム法(サブフィールド法)とは、1フレーム(或いは1フィールド)の映像を表示するに際し、1フレーム(或いは1フィールド)を複数のサブフレーム(或いはサブフィールド)に分割し、各サブフレーム(或いはサブフィールド)に発光回数を割り当てるようにした処理をいう。このような処理をサブフレームコーディング処理(サブフィールドコーディング処理)ともいう。なお、以下では、簡単のため、「フレーム」との表現には「フィールド」の意を含むこととするとともに、サブフレームをSFと略記する。 In such a display device that performs gradation expression by controlling the number of times of light emission of the display cell as described above, the subframe method (subfield method) is generally applied. In the subframe method (subfield method), when displaying one frame (or one field) video, one frame (or one field) is divided into a plurality of subframes (or subfields), and each subframe ( Or, a process in which the number of times of light emission is assigned to a subfield). Such processing is also referred to as subframe coding processing (subfield coding processing). In the following, for the sake of simplicity, the expression “frame” includes the meaning of “field”, and the subframe is abbreviated as SF.
例えば、前述のカラーセル毎の8ビット階調表現を行うには、1フレーム内での表示順序が最初(1番目)となるSF1から表示順序が最後(8番目)となるSF8までの8つのSFに対し、各々の発光回数を1、2、4、8、16、32、64、128と割り当てて、各カラーセル毎に独立に、各SFを発光/非発光制御する技術があった。 For example, in order to perform the 8-bit gradation expression for each color cell described above, there are eight from SF1 in which the display order within one frame is first (first) to SF8 in which the display order is last (eighth). There has been a technology in which the number of times of light emission is assigned as 1, 2, 4, 8, 16, 32, 64, and 128 to the SF, and each SF is controlled to emit / not emit light independently for each color cell.
しかしながら、特にPDPのようなSF毎の表示期間が比較的長い表示デバイス(1フレーム期間のうちの多くの時間を表示発光時間に用いる表示デバイス)の場合は、上記のように入力映像信号(映像データ)のビット数と同数のSFに分割して階調表現を行うと、動画偽輪郭と呼ばれる画質劣化が生じてしまうという問題があった。
このため、動画偽輪郭発生による画質劣化を防止する目的で「冗長コーディング」と呼ばれる手法を適用することが一般的である。
However, particularly in the case of a display device such as a PDP that has a relatively long display period for each SF (a display device that uses a lot of time in one frame period as a display light emission time), the input video signal (video When gradation expression is performed by dividing the number of SFs into the same number of SFs as the number of bits of (data), there is a problem that image quality deterioration called moving image false contour occurs.
For this reason, it is common to apply a technique called “redundant coding” for the purpose of preventing image quality deterioration due to the generation of a moving image false contour.
冗長コーディングを適用する場合、映像信号(入力映像信号)の階調数(階調レベル)をNとし、1フレームに含まれるSF数をnとすると、nとNとの関係は、n>log2Nとなる。実際のPDPでは、例えば、8ビットの映像信号(階調数N=256)の入力に対してSF数nの値は11又は12が用いられる。また、10ビットの映像信号(階調数N=256)の入力に対してSF数nの値は13が用いられる。 When redundant coding is applied, assuming that the number of gradations (gradation level) of the video signal (input video signal) is N and the number of SFs included in one frame is n, the relationship between n and N is n> log. 2 N. In an actual PDP, for example, 11 or 12 is used as the value of the SF number n for an input of an 8-bit video signal (gradation number N = 256). For the input of a 10-bit video signal (gradation number N = 256), the value of SF number n is 13.
ところで、表示装置への入力映像信号は、従来において最も一般的であったCRT(Cathode Ray Tube;ブラウン管)の表示方式に則り、1フレーム(1画面)分の入力映像信号(映像データ)を、表示画面における最上段の走査ラインに対応する映像データから最下段の走査ラインに対応する映像データへと順次入力するとともに、各走査ラインに対応する映像データは、走査ライン上における左端のカラーセルに対応する映像データから右端のカラーセルに対応するデータへと順次入力する方式が一般的である。 By the way, the input video signal to the display device is an input video signal (video data) for one frame (one screen) in accordance with a CRT (Cathode Ray Tube) display method which has been most commonly used in the past. The video data corresponding to the uppermost scanning line on the display screen is sequentially input to the video data corresponding to the lowermost scanning line, and the video data corresponding to each scanning line is input to the leftmost color cell on the scanning line. A general method is to sequentially input corresponding video data to data corresponding to the rightmost color cell.
これに対し、SF法による表示を行う表示装置では、1フレーム内で表示順序が1番目のSF(つまりSF1)の表示前に、1フレーム(1画面)分の全てのSF(つまり、例えばSF1〜SF11或いは12まで)の、画素毎の発光/非発光情報(階調値の情報)を表示デバイスに入力しておく必要がある。このため、SF法を用いる表示装置においては、上記のようにCRTの走査順序に則り入力され、SFコーディングが施された1フレーム分の映像信号を、表示デバイスへの出力前に一旦保持する(バッファリング動作を行う)フレームメモリが必須となる(例えば、特許文献1の図3参照)。 On the other hand, in a display device that performs display using the SF method, all the SFs for one frame (one screen) (that is, SF1 for example) are displayed before the display of the first SF (that is, SF1) in one frame. To SF11 or 12), it is necessary to input light emission / non-light emission information (tone value information) for each pixel to the display device. For this reason, in the display device using the SF method, the video signal for one frame input according to the scanning order of the CRT and subjected to the SF coding as described above is temporarily held before being output to the display device ( A frame memory that performs a buffering operation is essential (see, for example, FIG. 3 of Patent Document 1).
ここで、表示装置の一例としてのプラズマ表示装置について説明する。プラズマ表示装置は、表示デバイスを具備する。表示デバイスは、PDP、走査ドライバ、データドライバ、高圧パルス部を備えている。
高圧パルス部は、PDP及び走査ドライバにパルス電圧を供給する。
PDPは、行列状に配列された画素を有し、その行には走査電極が配列され、その列にはデータ電極が配列されている。
走査ドライバには、走査ドライバを制御する走査ドライバ制御信号が高圧パルス部を介して入力される。走査ドライバは、走査ドライバ制御信号に応じて、走査電極を制御、駆動する。
データドライバには、データドライバを制御するデータドライバ制御信号が入力される。データドライバは、データドライバ制御信号に応じて、データ電極を制御、駆動する。
PDPは、走査ドライバによる走査電極の制御とデータドライバによるデータ電極の制御とに基づいて、行列状に配列された画素のうちの所定の画素を点灯又は非点灯することにより、所望の映像を表示する。
Here, a plasma display device as an example of the display device will be described. The plasma display device includes a display device. The display device includes a PDP, a scan driver, a data driver, and a high voltage pulse unit.
The high voltage pulse unit supplies a pulse voltage to the PDP and the scan driver.
The PDP has pixels arranged in a matrix, scanning electrodes are arranged in rows, and data electrodes are arranged in columns.
A scan driver control signal for controlling the scan driver is input to the scan driver via the high voltage pulse unit. The scan driver controls and drives the scan electrode according to the scan driver control signal.
A data driver control signal for controlling the data driver is input to the data driver. The data driver controls and drives the data electrode according to the data driver control signal.
The PDP displays a desired image by lighting or not lighting a predetermined pixel among the pixels arranged in a matrix based on the control of the scan electrode by the scan driver and the control of the data electrode by the data driver. To do.
プラズマ表示装置は、更に、第1従来例に係る映像信号処理回路を具備する。図1は、第1従来例に係る映像信号処理回路の構成を示すブロック図である。 The plasma display device further includes a video signal processing circuit according to the first conventional example. FIG. 1 is a block diagram showing a configuration of a video signal processing circuit according to a first conventional example.
図1に示すように、第1従来例に係る映像信号処理回路は、ビデオ信号処理部131と、SFコーディング回路132と、フレームメモリ制御部133と、シリアル/パラレル変換部134と、フレームメモリ135とを備えている。
As shown in FIG. 1, the video signal processing circuit according to the first conventional example includes a video
第1従来例に係る映像信号処理回路が備える各構成要素のうち、フレームメモリ135を除く各構成要素は、信号処理LSI(Large−Scale Integrated circuit)123に設けられている。この信号処理LSI123(信号処理LSIチップ123)は、フレームメモリ135とともにディジタルボード125上に設けられている。
Of the components included in the video signal processing circuit according to the first conventional example, the components other than the
第1従来例に係る映像信号処理回路の動作について説明する。
R(赤)、G(緑)、B(青)の映像信号(RGB各10ビット)は、信号処理LSI123に入力される。この映像信号はガンマ変換されている。ビデオ信号処理部131は、入力された映像信号に対してビデオ信号処理を施す。ビデオ信号処理として、ビデオ信号処理部131は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してSFコーディング回路132に出力する。多階調化処理として、公知であるディザ法や誤差拡散法が用いられる。
SFコーディング回路132は、ビデオ信号処理部131からの映像信号にSFコーディング処理を施す。SFコーディング処理として、SFコーディング回路132は、ビデオ信号処理部131からの映像信号をSFコーディングデータに変換してフレームメモリ制御部133に出力する。
フレームメモリ制御部133は、SFコーディング回路132からのSFコーディングデータを、フレームメモリ135への書き込みに適した信号に変換し、フレームメモリ135に書き込む(一旦格納する)。
フレームメモリ制御部133は、フレームメモリ135に一旦格納されたSFコーディングデータを所定のタイミングで走査ライン毎に読み出してシリアル/パラレル変換部134に出力する。
シリアル/パラレル変換部134は、フレームメモリ制御部133からのSFコーディングデータにシリアル/パラレル変換処理を施す。シリアル/パラレル変換処理として、シリアル/パラレル変換部134は、フレームメモリ制御部133からのSFコーディングデータを、データドライバが必要とする構成のデータに変換し、上記のデータドライバ制御信号としてデータドライバに出力する。
The operation of the video signal processing circuit according to the first conventional example will be described.
R (red), G (green), and B (blue) video signals (10 bits each for RGB) are input to the
The
The frame
The frame
The serial /
図2に示されるように、SFコーディング回路132が、スタティックダイナミックランダムアクセスメモリ(SRAM)161を有し、SRAM161をLUT(ルックアップテーブル)メモリとして使用する方式が一般的に知られている。まず、あらかじめに映像信号の階調値とSFコーディングデータとをSF毎にSRAM161(LUTメモリ)に書き込んでおく。次に、SFコーディング回路132は、入力した映像信号をアドレスとしてSRAM161(LUTメモリ)をアクセスすることで、入力した映像信号に対応するSFコーディングデータをSRAM161(LUTメモリ)から読み出して出力する。
例えば、入力10ビット、SF分割数が13の場合、アドレス方向が1024ワード(10bit)であり、データビット幅が13bitであるため、LUTメモリ161のメモリ容量(SRAM容量)は、13Kbitである。SRAM容量が13KbitであるLUTメモリ161を、入力映像信号(R、G、B)に対して3個必要とする。
これに対し、特許文献1では、SRAMを時分割でアクセスすることによりLUTメモリ161をRGBで共有することにより、LUTメモリ161を1個にし、LUTメモリ161の数量を1/3に低減する方式が提案されている。
As shown in FIG. 2, the SF
For example, when the input is 10 bits and the number of SF divisions is 13, since the address direction is 1024 words (10 bits) and the data bit width is 13 bits, the memory capacity (SRAM capacity) of the
On the other hand, in
ここで、フレームメモリ135のメモリ容量は、例えば、1走査ライン当たり1365画素、1フレーム当たり768ラインのW−XGA表示において、以下の(1)式で表すことができる。
Here, the memory capacity of the
メモリ容量:1365×768×3×n×2=約6×n(Mb)・・・・・・(1)
上記の(1)式において乗算される各値のうち、「1365」は、1走査ライン当たりの画素数であり、「768」は、1フレーム当たりの走査ライン数であり、「3」は、1画素に含まれるカラーセル数(R、G、Bの3つ)に対応する値であり、「n」は、1フレームのSF数に対応する値であり、「2」は、1フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。
Memory capacity: 1365 × 768 × 3 × n × 2 = about 6 × n (Mb) (1)
Of the values multiplied in the above equation (1), “1365” is the number of pixels per scan line, “768” is the number of scan lines per frame, and “3” is This is a value corresponding to the number of color cells (three R, G, and B) included in one pixel, “n” is a value corresponding to the number of SFs in one frame, and “2” is one frame worth This value takes into account the double buffering necessary to simultaneously write and read the data.
上記のように、PDPにおけるSF分割数nは、例えば13であるが、この場合のフレームメモリ容量としては、78Mbが必要となることが上記の(1)式より導かれる。
しかも、表示動作を円滑に実行するには、上記の(1)式で規定される容量の映像信号を1フレーム期間内にフレームメモリに入力(書き込み)及び出力(フレームメモリからの読み出し)可能な転送レートでのデータ転送を実現するためのメモリバスバンド幅が必要である。
As described above, the number of SF divisions n in the PDP is 13, for example, but it is derived from the above equation (1) that 78 Mb is required as the frame memory capacity in this case.
Moreover, in order to smoothly execute the display operation, a video signal having a capacity defined by the above equation (1) can be input (written) and output (read from the frame memory) to the frame memory within one frame period. A memory bus bandwidth is required to realize data transfer at a transfer rate.
ところで、1フレーム期間は、例えば60Hz表示の場合には1/60=約16.67ms(ミリ秒)となる。PDPのような表示デバイスでは、映像表示のために図3に示すようなプライミング期間、走査期間(表示データ書き込み期間)及び発光維持期間が1フレーム期間内に必要であるため、映像データのフレームメモリへの書き込み・読み出しに利用できる期間は、1フレームの表示期間のうちの一部だけとなる。また、1フレーム分の映像データをフレームメモリに対して読み出し・書き込みするのに必要な時間は走査期間と密接な関連を持ち、実際には走査周期(走査周期;横1ライン分の画素データを表示デバイスに書き込む時間)により最大メモリバスバンド幅が規定される。つまり、走査周期はフレームメモリからのデータ読み出し速度を決定し、メモリ制御部133とフレームメモリ135との映像信号の送受信においては、フレームメモリ135からのデータ読み出し時に最大メモリバスバンド幅が必要となることが一般的となる。なお、現在のPDPではカラーセルの発光・電気特性から1ラインの走査周期は1μs(マイクロ秒)〜2μs程度である。従って、W−XGA表示で必要とされる最大メモリバスバンド幅は、走査周期を例えば1μsとすると以下の(2)式で定義される。
Incidentally, one frame period is, for example, 1/60 = about 16.67 ms (milliseconds) in the case of 60 Hz display. In a display device such as a PDP, a priming period, a scanning period (display data writing period), and a light emission sustain period as shown in FIG. The period that can be used for writing / reading to / from is only a part of the display period of one frame. In addition, the time required to read / write video data for one frame to / from the frame memory is closely related to the scanning period, and actually the scanning period (scanning period; pixel data for one horizontal line) The maximum memory bus bandwidth is defined by the time for writing to the display device. That is, the scanning cycle determines the data reading speed from the frame memory, and in the transmission / reception of the video signal between the
最大メモリバスバンド幅:1365×3×2/1(μs)=約8.2(Gb/s)・・・・・・(2)
上記の(2)式において乗算される各値のうち、「1365」は、1走査ライン当たりの画素数であり、「3」は、1画素に含まれるカラーセル数(R、G、Bの3つ)に対応する値であり、「2」は、1フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。
さらに、一度に2ライン分のデータを表示デバイスに書き込むデュアルスキャン方式をとる場合、最大メモリバスバンド幅は上記(2)式で定義される値の2倍のバンド幅が必要となる。
Maximum memory bus bandwidth: 1365 × 3 × 2/1 (μs) = about 8.2 (Gb / s) (2)
Of the values multiplied in the above equation (2), “1365” is the number of pixels per scanning line, and “3” is the number of color cells (R, G, B) included in one pixel. 3), and “2” is a value in consideration of double buffering necessary for simultaneously writing and reading data for one frame.
Furthermore, when the dual scan method for writing data for two lines at a time to the display device is adopted, the maximum memory bus bandwidth needs to be twice as large as the value defined by the above equation (2).
フレームメモリ135(フレームバッファともいう)をメモリLSIにより構成する場合には、上記の(1)式で定義される容量を確保するためにダイナミックランダムアクセスメモリ(DRAM)を用いることが一般的である。
例えば、SF分割数を13、走査周期を1μsとしてW−XGA表示を行う場合、現在主流となっているシンクロナスDRAMの場合では128Mbで32IO(×32と表示される場合もある)のものを256MHzで動作させることで、上記(1)式及び(2)式の条件を共に満足するフレームメモリを構成することができる。また、ダブルデータレートシンクロナスDRAMの場合では128Mbで32IOのものを128MHzで動作させることで、上記(1)式及び(2)式の条件を共に満足するフレームメモリを構成することができる。
When the frame memory 135 (also referred to as a frame buffer) is configured by a memory LSI, a dynamic random access memory (DRAM) is generally used to secure the capacity defined by the above equation (1). .
For example, when W-XGA display is performed with the number of SF divisions set to 13 and the scanning cycle set to 1 μs, in the case of a synchronous DRAM which is currently mainstream, it is 128 Mb and 32IO (may be displayed as x32). By operating at 256 MHz, it is possible to configure a frame memory that satisfies both the conditions of the above equations (1) and (2). Further, in the case of a double data rate synchronous DRAM, a frame memory satisfying both the conditions of the above expressions (1) and (2) can be configured by operating a 128 Mb 32IO memory at 128 MHz.
上述のように、第1従来例に係る映像信号処理回路は、信号処理LSIチップ123と専用DRAMチップ{外部メモリ(フレームメモリ135)}で構成されている。近年の半導体プロセスの進歩により、DRAMを混載したLSI(LSIチップ)を具備する映像信号処理回路(第2従来例に係る映像信号処理回路)が実現されている。
ただし、DRAM混載LSIチップにおけるDRAMは、高速動作(特に高速での並列アクセス)が可能であることと、ポート数が多いことが利点であるが、専用DRAMチップ(外部メモリ)に比べてメモリ容量が取れない欠点がある。また、専用DRAMチップ(外部メモリ)は、大容量であることが(メモリ容量が多く取れることが)利点であるが、ポート数が最大32しかとれない欠点がある。
As described above, the video signal processing circuit according to the first conventional example includes the signal
However, DRAM in a DRAM-embedded LSI chip has the advantages of being capable of high-speed operation (especially high-speed parallel access) and having a large number of ports, but has a memory capacity compared to a dedicated DRAM chip (external memory). There is a drawback that cannot be removed. The dedicated DRAM chip (external memory) is advantageous in that it has a large capacity (a large memory capacity can be obtained), but has a disadvantage that the maximum number of ports is 32.
第2従来例に係る映像信号処理回路について説明する。プラズマ表示装置は、更に、第1従来例に係る映像信号処理回路に代えて、第2従来例に係る映像信号処理回路を具備する。図4は、第2従来例に係る映像信号処理回路の構成を示すブロック図である。 A video signal processing circuit according to a second conventional example will be described. The plasma display device further includes a video signal processing circuit according to the second conventional example instead of the video signal processing circuit according to the first conventional example. FIG. 4 is a block diagram showing a configuration of a video signal processing circuit according to the second conventional example.
図4に示すように、第2従来例に係る映像信号処理回路は、ビデオ信号処理部231と、SFコーディング回路232と、フレームメモリ制御部233と、シリアル/パラレル変換部234と、フレームメモリ235とを備えている。
As shown in FIG. 4, the video signal processing circuit according to the second conventional example includes a video
第2従来例に係る映像信号処理回路が備える各構成要素の全ては、信号処理LSI223(信号処理LSIチップ223)に設けられている。 All of the components included in the video signal processing circuit according to the second conventional example are provided in the signal processing LSI 223 (signal processing LSI chip 223).
第2従来例に係る映像信号処理回路の動作について説明する。
R(赤)、G(緑)、B(青)の映像信号(RGB各10ビット)は、信号処理LSI223に入力される。この映像信号はガンマ変換されている。ビデオ信号処理部231は、入力された映像信号に対してビデオ信号処理を施す。ビデオ信号処理として、ビデオ信号処理部231は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してフレームメモリ制御部233に出力する。多階調化処理として、第1従来例と同様に、公知であるディザ法や誤差拡散法が用いられる。
フレームメモリ制御部233は、ビデオ信号処理部231からの映像信号を、フレームメモリ235への書き込みに適した信号に変換し、フレームメモリ235に書き込む(一旦格納する)。
フレームメモリ制御部233は、フレームメモリ235に一旦格納された映像信号を所定のタイミングで走査ライン毎に読み出してSFコーディング回路232に出力する。
SFコーディング回路232は、フレームメモリ制御部233からの映像信号にSFコーディング処理を施す。SFコーディング処理として、SFコーディング回路232は、フレームメモリ制御部233からの映像信号をSFコーディングデータに変換してシリアル/パラレル変換部234に出力する。
シリアル/パラレル変換部234は、SFコーディング回路232からのSFコーディングデータにシリアル/パラレル変換処理を施す。シリアル/パラレル変換処理として、シリアル/パラレル変換部234は、SFコーディング回路232からのSFコーディングデータを、データドライバが必要とする構成のデータに変換し、上記のデータドライバ制御信号としてデータドライバに出力する。
The operation of the video signal processing circuit according to the second conventional example will be described.
R (red), G (green), and B (blue) video signals (10 bits for each of RGB) are input to the
The frame
The frame
The
The serial /
ここで、図2に示されるように、SFコーディング回路232は、第1従来例におけるSFコーディング回路132と同様に、SRAM161を有し、SRAM161をLUT(ルックアップテーブル)メモリとして使用する。まず、あらかじめに映像信号の階調値とSFコーディングデータとをSRAM161(LUTメモリ)に書き込んでおく。次に、SFコーディング回路232は、入力した映像信号をアドレスとしてSRAM161(LUTメモリ)をアクセスすることで、入力した映像信号に対応するSFコーディングデータをSRAM161(LUTメモリ)から読み出して出力する。
Here, as shown in FIG. 2, the
第2従来例に係る映像信号処理回路において、SFコーディング回路(SFコーディング回路232)をフレームメモリ(フレームメモリ235)の後に配置する場合、フレームメモリに格納されるデータは、第1従来例における冗長コーディングされたSFコーディングデータに代えて、第2従来例におけるビデオ信号処理された映像信号となる。このため、フレームメモリに要求するメモリ容量を減少することが出来る。 In the video signal processing circuit according to the second conventional example, when the SF coding circuit (SF coding circuit 232) is arranged after the frame memory (frame memory 235), the data stored in the frame memory is redundant in the first conventional example. Instead of the coded SF coding data, a video signal processed by the video signal in the second conventional example is obtained. For this reason, the memory capacity required for the frame memory can be reduced.
ここで、フレームメモリ235が必要とするメモリ容量は、例えば、1走査ライン当たり1365画素、1フレーム当たり768ラインのW−XGA表示において、以下の(3)式で表すことができる。
Here, the memory capacity required by the
メモリ容量:1365×768×3×m×2=約6×m(Mb)・・・・・・(3)
上記の(3)式において乗算される各値のうち、「1365」は、1走査ライン当たりの画素数であり、「768」は、1フレーム当たりの走査ライン数であり、「3」は、1画素に含まれるカラーセル数(R、G、Bの3つ)に対応する値であり、「m」は、入力映像信号のビット数であり、「2」は1フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値である。
Memory capacity: 1365 × 768 × 3 × m × 2 = about 6 × m (Mb) (3)
Of the values multiplied in the above equation (3), “1365” is the number of pixels per scan line, “768” is the number of scan lines per frame, and “3” is This is a value corresponding to the number of color cells (three R, G, and B) included in one pixel, “m” is the number of bits of the input video signal, and “2” is a data write for one frame. And double buffering necessary for simultaneous reading.
フレームメモリ235(フレームバッファともいう)としては、上記の(3)式で定義されるメモリ容量を確保するためにDRAMを用いることが一般的である。
例えば入力映像信号が10ビットであり、SF分割数が13である場合、第2従来例においてフレームメモリ235に必要なメモリ容量は、式(3)より60Mbになり、第1従来例におけるフレームメモリ135に必要なメモリ容量78Mbにくらべ、18Mb低減される。
As the frame memory 235 (also referred to as a frame buffer), a DRAM is generally used in order to ensure the memory capacity defined by the above equation (3).
For example, when the input video signal is 10 bits and the number of SF divisions is 13, the memory capacity required for the
しかし、第1従来例においてフレームメモリ135からSF毎に1SF分のSFコーディングデータを読出すことに対し、第2従来例においてフレームメモリ235から入力映像信号をそのまま読み出す必要があり、メモリバスバンド幅が増大することになる。
例えば、走査周期が1μs、デュアルスキャン方式、W−XGA表示の場合の最大メモリバスバンド幅は以下の式(4)で定義される。
However, in contrast to reading SF coding data for 1 SF for each SF from the
For example, the maximum memory bus bandwidth when the scanning cycle is 1 μs, the dual scan method, and the W-XGA display is defined by the following equation (4).
最大メモリバスバンド幅:1365×3×2×m/1(μs)=約8.2×m(Gb/s)・・・・・・(4)
上記の(4)式において乗算される各値のうち、「1365」は、1走査ライン当たりの画素数であり、「3」は、1画素に含まれるカラーセル数(R、G、Bの3つ)に対応する値であり、「2」は、1フレーム分のデータの書き込みと読み出しを同時に行うために必要なダブルバッファリングを考慮した値であり、「m」は、入力映像信号のビット数である。
Maximum memory bus bandwidth: 1365 × 3 × 2 × m / 1 (μs) = about 8.2 × m (Gb / s) (4)
Of the values multiplied in the above equation (4), “1365” is the number of pixels per scanning line, and “3” is the number of color cells (R, G, B) included in one pixel. 3), “2” is a value that takes into account double buffering necessary to simultaneously write and read data for one frame, and “m” is the value of the input video signal. The number of bits.
例えば、入力映像データを8ビット、走査周期が1μs、デュアルスキャン方式、W−XGA表示でのバスバンド幅は、式(4)より約65.5Gb/sになる。
これは、60Mbのメモリ容量を持ったDRAM(フレームメモリ235)を100MHzで動作させる場合には、656ポートのデータ入出力があれば式(4)を満足することになる。
For example, the input video data is 8 bits, the scanning cycle is 1 μs, the dual scan system, and the bus bandwidth in the W-XGA display is about 65.5 Gb / s from the equation (4).
This means that when a DRAM (frame memory 235) having a memory capacity of 60 Mb is operated at 100 MHz, Equation (4) is satisfied if there is 656 ports of data input / output.
しかしながら、第2従来例に係る映像信号処理回路において、SFコーディング回路232のLUTメモリとして使用するSRAM161のメモリ容量が増大する問題がある。
例えば、入力映像信号を8ビット、SF分割数が13、走査周期が1μs、デュアルスキャン方式、W−XGA表示、フレームメモリ235の動作速度100MHzとすると、SFコーディング回路233の入力信号数が656ビットとなり、上記のSRAM161(13Kbit)が82個必要となり、SRAM161の合計のメモリ容量は1066Kbitになる。
また、特許文献1に開示されているような、SRAM161を時分割でアクセスするSFコーディング方式を用いた場合、SRAMの動作速度をフレームメモリの3倍である300MHzにしても、上記のSRAM161(13Kbit)が28個必要となり、SRAM161の合計のメモリ容量は364Kbitまでしか低減できない。
However, in the video signal processing circuit according to the second conventional example, there is a problem that the memory capacity of the
For example, if the input video signal is 8 bits, the number of SF divisions is 13, the scanning period is 1 μs, the dual scan method, W-XGA display, and the operation speed of the
In addition, when the SF coding method for accessing the
本発明の課題は、メモリ容量を低減することができるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。 An object of the present invention is to provide a subfield coding circuit, a video signal processing circuit, and a plasma display device capable of reducing the memory capacity.
本発明の他の課題は、高速動作が可能であるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。 Another object of the present invention is to provide a subfield coding circuit, a video signal processing circuit, and a plasma display device that can operate at high speed.
本発明の更に他の課題は、LSIチップの面積を削減することができるサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置を提供することにある。 Still another object of the present invention is to provide a subfield coding circuit, a video signal processing circuit, and a plasma display device that can reduce the area of an LSI chip.
以下に、[発明を実施するための最良の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and the description of [Best Mode for Carrying Out the Invention]. It should not be used to interpret the technical scope of the invention described in “
本発明のサブフィールドコーディング回路(32)は、映像信号処理回路(30)に適用される。本発明の映像信号処理回路(30)は、プラズマ表示装置(20)に適用される。 The subfield coding circuit (32) of the present invention is applied to the video signal processing circuit (30). The video signal processing circuit (30) of the present invention is applied to the plasma display device (20).
本発明のプラズマ表示装置(20)は、映像信号処理回路(30)と、映像信号処理回路(30)に接続された表示部(24)とを具備する。
映像信号処理回路(30)は、フレームメモリ(35)と、フレームメモリ制御部(33)と、サブフィールドコーディング回路(32)とを具備する。フレームメモリ制御部(33)は、映像信号をフレームメモリ(35)に格納し、フレームメモリ(35)に格納された映像信号を走査ライン毎に読み出して出力する。サブフィールドコーディング回路(32)は、フレームメモリ制御部(33)からの映像信号にサブフレームコーディング処理を施して表示部(24)に出力する。
このサブフィールドコーディング回路(32)は、キャッシュメモリ(41)と、サブフィールドコーディングメモリ(42)と、サブフィールドコーディング制御部(43)とを具備する。キャッシュメモリ(41)には、予めに決められた映像信号の階調値である設定階調値(70)と、サブフィールドコーディングデータ(71−j;j=1、2、…、13)とが、サブフィールド(SFj)毎に対応付けられて格納されている。サブフィールドコーディングメモリ(42)は、フレームメモリ制御部(33)からの映像信号を入力する。サブフィールドコーディング制御部(43)は、サブフィールド(SFj)毎に、キャッシュメモリ(41)から設定階調値(70)とサブフィールドコーディングデータ(71−j)とを読み出してサブフィールドコーディングメモリ(42)に書き込む。サブフィールドコーディング制御部(43)は、入力された映像信号の階調値をアドレスとしてサブフィールドコーディングメモリ(42)をアクセスし、サブフィールド(SFj)毎に、設定階調値(70)の中から、入力された映像信号の階調値に対応するサブフィールドコーディングデータ(71−j)を出力する。
The plasma display device (20) of the present invention includes a video signal processing circuit (30) and a display unit (24) connected to the video signal processing circuit (30).
The video signal processing circuit (30) includes a frame memory (35), a frame memory control unit (33), and a subfield coding circuit (32). The frame memory control unit (33) stores the video signal in the frame memory (35), reads out the video signal stored in the frame memory (35) for each scanning line, and outputs it. The subfield coding circuit (32) performs a subframe coding process on the video signal from the frame memory control unit (33) and outputs it to the display unit (24).
The subfield coding circuit (32) includes a cache memory (41), a subfield coding memory (42), and a subfield coding control unit (43). In the cache memory (41), a set gradation value (70) which is a gradation value of a predetermined video signal, subfield coding data (71-j; j = 1, 2,..., 13) Are stored in association with each subfield (SFj). The subfield coding memory (42) receives the video signal from the frame memory control unit (33). For each subfield (SFj), the subfield coding control unit (43) reads the set gradation value (70) and the subfield coding data (71-j) from the cache memory (41) to obtain a subfield coding memory ( 42). The sub-field coding control unit (43) accesses the sub-field coding memory (42) using the gradation value of the input video signal as an address, and sets the set gradation value (70) for each sub-field (SFj). To the subfield coding data (71-j) corresponding to the gradation value of the input video signal.
本発明のプラズマ表示装置(20)によれば、上記の構成により、サブフィールドコーディングメモリ(42)のメモリ容量をサブフィールド1つ分にすることで、サブフィールドコーディング回路(32)内のメモリ容量{サブフィールドコーディング回路(32)の合計のメモリ容量}を低減することができる。 According to the plasma display device (20) of the present invention, with the above configuration, the memory capacity of the subfield coding circuit (32) is reduced by setting the memory capacity of the subfield coding memory (42) to one subfield. {Total memory capacity of subfield coding circuit (32)} can be reduced.
本発明のプラズマ表示装置(20)は、更に、表示制御部(21)を具備する。表示制御部(21)は、サブフィールド(SFj)毎にキャッシュデータ書換信号(65)をサブフィールドコーディング制御部(43)に出力する。
サブフィールドコーディング制御部(43)は、キャッシュデータ書換信号(65)に応じて、キャッシュメモリ(41)から設定階調値(70)とサブフィールドコーディングデータ(71−j)とを読み出してサブフィールドコーディングメモリ(42)に書き込む。
The plasma display device (20) of the present invention further includes a display control unit (21). The display control unit (21) outputs a cache data rewrite signal (65) to the subfield coding control unit (43) for each subfield (SFj).
The subfield coding control unit (43) reads the set gradation value (70) and the subfield coding data (71-j) from the cache memory (41) according to the cache data rewrite signal (65), and reads the subfield coding control unit (43). Write to coding memory (42).
表示制御部(21)は、サブフィールド(SFj)毎にサブフィールド番号信号(67)とキャッシュデータ書換信号(65)をサブフィールドコーディング制御部(43)に出力する。
サブフィールド番号信号(67)がサブフィールド(SF1〜SF13)のうちの第1サブフィールド(SFj)を表すとき、サブフィールドコーディング制御部(43)は、サブフィールド番号信号(67)とキャッシュデータ書換信号(65)とに応じて、キャッシュメモリ(41)から、設定階調値(70)と、サブフィールド番号信号(67)が表す第1サブフィールド(SFj)に対するサブフィールドコーディングデータ(71−j)とを読み出してサブフィールドコーディングメモリ(42)に書き込む。
The display control unit (21) outputs a subfield number signal (67) and a cache data rewrite signal (65) to the subfield coding control unit (43) for each subfield (SFj).
When the subfield number signal (67) represents the first subfield (SFj) of the subfields (SF1 to SF13), the subfield coding control unit (43) rewrites the subfield number signal (67) and the cache data. In response to the signal (65), subfield coding data (71-j) from the cache memory (41) for the set gradation value (70) and the first subfield (SFj) represented by the subfield number signal (67). ) And is written to the subfield coding memory (42).
表示制御部(21)は、サブフィールド(SFj)毎にサブフィールドコーディングスタート信号(66)をサブフィールドコーディング制御部(43)に出力する。
サブフィールドコーディング制御部(43)は、サブフィールドコーディングスタート信号(66)に応じて、入力された映像信号の階調値をアドレスとしてサブフィールドコーディングメモリ(42)をアクセスし、対応するサブフィールドコーディングデータ(71−j)を出力する。
The display control unit (21) outputs a subfield coding start signal (66) to the subfield coding control unit (43) for each subfield (SFj).
In response to the subfield coding start signal (66), the subfield coding control unit (43) accesses the subfield coding memory (42) using the gradation value of the input video signal as an address, and performs the corresponding subfield coding. Data (71-j) is output.
表示制御部(21)は、第1サブフィールド(SFj)の走査期間前にサブフィールド番号信号(67)とキャッシュデータ書換信号(65)をサブフィールドコーディング制御部(43)に出力する。表示制御部(21)は、第1サブフィールド(SFj)の走査期間中にサブフィールドコーディングスタート信号(66)をサブフィールドコーディング制御部(43)に出力する。 The display control unit (21) outputs the subfield number signal (67) and the cache data rewrite signal (65) to the subfield coding control unit (43) before the scanning period of the first subfield (SFj). The display control unit (21) outputs a subfield coding start signal (66) to the subfield coding control unit (43) during the scanning period of the first subfield (SFj).
映像信号処理回路(30)は、LSIチップ(23)に設けられている。フレームメモリ(35)は、ダイナミックランダムアクセスメモリ(DRAM)である。サブフィールドコーディングメモリ(42)は、スタティックダイナミックランダムアクセスメモリ(SRAM)である。 The video signal processing circuit (30) is provided in the LSI chip (23). The frame memory (35) is a dynamic random access memory (DRAM). The subfield coding memory (42) is a static dynamic random access memory (SRAM).
通常、LSIチップにおけるフレームメモリ(DRAM)は、高速動作(特に高速での並列アクセス)が可能であり、ポート数が多いが、専用DRAMチップ{外部メモリ;第1従来例におけるフレームメモリ(135)(DRAM)}に比べてメモリ容量が取れない。本発明のプラズマ表示装置(20)によれば、サブフィールドコーディング回路(32)をフレームメモリ(35)の後に配置することにより、前述の第1従来例におけるフレームメモリ(135)(DRAM)に比べて、フレームメモリ(35)(DRAM)に要求するメモリ容量を低減することができる。しかし、サブフィールドコーディング回路(32)をフレームメモリ(35)の後に配置することにより、サブフィールドコーディング回路(32)のSRAMのメモリ容量が増大する可能性がある。本発明のプラズマ表示装置(20)によれば、更に、サブフィールドコーディング回路(32)のサブフィールドコーディングメモリ(42)(SRAM)のメモリ容量を低減することにより、LSIチップ(23)に設けられた映像信号処理回路(30)は、高速動作が可能である。 Normally, a frame memory (DRAM) in an LSI chip is capable of high-speed operation (particularly, parallel access at high speed) and has a large number of ports, but a dedicated DRAM chip {external memory; frame memory (135) in the first conventional example] Compared to (DRAM)}, the memory capacity cannot be taken. According to the plasma display device (20) of the present invention, the subfield coding circuit (32) is arranged after the frame memory (35), so that it can be compared with the frame memory (135) (DRAM) in the first conventional example. Thus, the memory capacity required for the frame memory (35) (DRAM) can be reduced. However, if the subfield coding circuit (32) is arranged after the frame memory (35), the memory capacity of the SRAM of the subfield coding circuit (32) may increase. According to the plasma display device (20) of the present invention, it is further provided in the LSI chip (23) by reducing the memory capacity of the subfield coding memory (42) (SRAM) of the subfield coding circuit (32). The video signal processing circuit (30) can operate at high speed.
本発明のプラズマ表示装置(20)によれば、フレームメモリ(35)(DRAM)に要求するメモリ容量とサブフィールドコーディング回路(32)内のメモリ容量とを低減することができるため、低減したメモリ容量分だけLSIチップ(23)の面積を削減することができる。本発明のプラズマ表示装置(20)によれば、LSIチップ(23)の面積を削減することにより、LSIチップ(23)のコスト(例示;製造コスト)が低減する。 According to the plasma display device (20) of the present invention, the memory capacity required for the frame memory (35) (DRAM) and the memory capacity in the subfield coding circuit (32) can be reduced. The area of the LSI chip (23) can be reduced by the capacity. According to the plasma display device (20) of the present invention, by reducing the area of the LSI chip (23), the cost (example: manufacturing cost) of the LSI chip (23) is reduced.
以上により、本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、メモリ容量を低減することができる。 As described above, the subfield coding circuit, the video signal processing circuit, and the plasma display device of the present invention can reduce the memory capacity.
本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、高速動作が可能である。 The subfield coding circuit, video signal processing circuit, and plasma display device of the present invention can operate at high speed.
本発明のサブフィールドコーディング回路、映像信号処理回路、プラズマ表示装置は、LSIチップの面積を削減することができる。 The subfield coding circuit, video signal processing circuit, and plasma display device of the present invention can reduce the area of the LSI chip.
添付図面を参照して、本発明によるプラズマ表示装置を実施するための最良の形態を以下に説明する。 The best mode for carrying out a plasma display device according to the present invention will be described below with reference to the accompanying drawings.
図5は、本発明のプラズマ表示装置20の構成を示すブロック図である。本発明のプラズマ表示装置20は、表示制御部21と、映像信号処理回路30と、表示デバイス(表示部)24とを具備する。映像信号処理回路30は、信号処理LSI23(信号処理LSIチップ23)に設けられている。
FIG. 5 is a block diagram showing the configuration of the
表示制御部21と映像信号処理回路30には、データクロック信号50が入力される。
表示制御部21には、同期信号51が入力される。表示制御部21は、データクロック信号50と同期信号51とに応じて、走査ドライバ制御信号52を表示デバイス24に出力する。
映像信号処理回路30には、入力映像信号53が入力される。映像信号処理回路30は、入力映像信号53をデータドライバ制御信号54に変換して表示デバイス24に出力する。
A
A
An
表示デバイス24は、プラズマディスプレイパネル(PDP)25と、走査ドライバ26と、データドライバ27と、高圧パルス部28と、電力回収部29とを備えている。
高圧パルス部28は、PDP25及び走査ドライバ26にパルス電圧を供給する。
PDP25は、行列状に配列された画素を有し、その行には走査電極が配列され、その列にはデータ電極が配列されている。
走査ドライバ26には、表示制御部21からの走査ドライバ制御信号52が高圧パルス部28を介して入力される。走査ドライバ26は、走査ドライバ制御信号52に応じて、走査電極を制御、駆動する。
データドライバ27には、映像信号処理回路30からのデータドライバ制御信号54が入力される。データドライバ27は、データドライバ制御信号54に応じて、データ電極を制御、駆動する。
PDP25は、走査ドライバ26による走査電極の制御とデータドライバ27によるデータ電極の制御とに基づいて、行列状に配列された画素のうちの所定の画素を点灯又は非点灯することにより、所望の映像を表示する。
The
The high
The
A scan
A data
The
映像信号処理回路30は、ビデオ信号処理部31と、サブフィールド(SF)コーディング回路32と、フレームメモリ制御部33と、シリアル/パラレル変換部34と、フレームメモリ35とを備えている。フレームメモリ35(フレームバッファともいう)としては、前述の(3)式で定義されるメモリ容量を確保するためにダイナミックランダムアクセスメモリ(DRAM)が用いられる。
The video
本発明のプラズマ表示装置20では、例えば10bit階調表現を行うために、冗長コーディングを適用する。冗長コーディングを適用する場合、映像信号(入力映像信号)の階調数(階調レベル)をNとし、1フレームに含まれるサブフィールド(SF)数をnとすると、n>log2Nが成り立つように、SF数nを13とする。
In the
映像信号処理回路30の動作について、図5と図6とを参照して説明する。図6は、本発明のプラズマ表示装置20の映像信号処理回路30の動作を示すフローチャートである。
The operation of the video
R(赤)、G(緑)、B(青)を表す1フレーム(1画面)分の入力映像信号は、信号処理LSI23に入力される。この入力映像信号(映像信号)はガンマ変換されている。ビデオ信号処理部31は、入力された映像信号に対してビデオ信号処理を施す(ステップS1)。ビデオ信号処理(ステップS1)では、ビデオ信号処理部31は、入力された映像信号を逆ガンマ変換して、逆ガンマ変換された映像信号に多階調化処理を施してフレームメモリ制御部33に出力する。多階調化処理として、公知であるディザ法や誤差拡散法が用いられる。
Input video signals for one frame (one screen) representing R (red), G (green), and B (blue) are input to the
フレームメモリ制御部33は、フレームメモリ書込処理(ステップS2)とフレームメモリ読出処理(ステップS3)とを行う。
フレームメモリ書込処理(ステップS2)では、フレームメモリ制御部33は、ビデオ信号処理部31からの映像信号を、フレームメモリ35への書き込みに適した信号に変換し、フレームメモリ35に書き込む(一旦格納する)。
フレームメモリ読出処理(ステップS3)では、フレームメモリ制御部33は、フレームメモリ35に一旦格納された映像信号を所定のタイミングで走査ライン毎に読み出してSFコーディング回路32に出力する。
The frame
In the frame memory writing process (step S2), the frame
In the frame memory reading process (step S3), the frame
SFコーディング回路32は、フレームメモリ制御部33からの映像信号にSFコーディング処理を施す(ステップS4)。SFコーディング処理(ステップS4)では、SFコーディング回路32は、フレームメモリ制御部33からの映像信号をSFコーディングデータに変換してシリアル/パラレル変換部34に出力する。SFコーディング処理(ステップS4)の詳細については後述する。
The
シリアル/パラレル変換部34は、SFコーディング回路32からのSFコーディングデータにシリアル/パラレル変換処理を施す(ステップS5)。シリアル/パラレル変換処理(ステップS5)では、シリアル/パラレル変換部34は、SFコーディング回路32からのSFコーディングデータを、データドライバ27が必要とする構成のデータに変換し、上記のデータドライバ制御信号54としてデータドライバ27に出力する。
The serial /
DRAM混載LSIチップ(信号処理LSIチップ23)におけるフレームメモリ35(DRAM)は、高速動作(特に高速での並列アクセス)が可能であり、ポート数が多いが、専用DRAMチップ{外部メモリ;第1従来例におけるフレームメモリ135(DRAM)}に比べてメモリ容量が取れない。本発明のプラズマ表示装置20によれば、SFコーディング回路32をフレームメモリ35の後に配置することにより、前述の第1従来例におけるフレームメモリ135(DRAM)に比べて、フレームメモリ35(DRAM)に要求するメモリ容量を低減することができる。1走査ライン当たり1365画素、1フレーム当たり768ラインのW−XGA表示において、例えば入力映像信号が10ビットであり、SF分割数が13である場合、本発明においてフレームメモリ35(DRAM)に必要なメモリ容量は、前述の式(3)より60Mbになる。従って、本発明のプラズマ表示装置20によれば、フレームメモリ35(DRAM)に必要なメモリ容量は、第1従来例におけるフレームメモリ135(DRAM)に必要なメモリ容量78Mbに比べて、18Mb低減される。
The frame memory 35 (DRAM) in the DRAM-embedded LSI chip (signal processing LSI chip 23) is capable of high-speed operation (particularly high-speed parallel access) and has a large number of ports, but the dedicated DRAM chip {external memory; first Compared with the frame memory 135 (DRAM)} in the conventional example, the memory capacity cannot be taken. According to the
本発明のプラズマ表示装置20において、SFコーディング回路32は、スタティックダイナミックランダムアクセスメモリ(SRAM)を有し、SFコーディング処理を行うためのLUT(ルックアップテーブル)メモリとしてSRAMを使用する。SFコーディング回路32をフレームメモリ35の後に配置することにより、SFコーディング回路32のLUTメモリとして使用するSRAMのメモリ容量が増大する可能性がある。このため、SFコーディング回路32内のメモリ容量を低減する必要がある。
In the
本発明のプラズマ表示装置20は、更に、不揮発性メモリ22を具備する。不揮発性メモリ22には、各種モードの設定SFコーディングデータが格納されている。各種モードとしては、電源投入時、リセット時を含む。設定SFコーディングデータは、予めに決められた映像信号の階調値である設定階調値とSFコーディングデータとをSF毎に対応付ける。
The
映像信号処理回路30は、SFコーディングキャッシュメモリ41と、SFコーディングメモリ42と、SFコーディング制御部43とを具備する。SFコーディングメモリ42としては、スタティック ダイナミックランダムアクセスメモリ(SRAM)が例示される。SFコーディングメモリ42(SRAM)は、ルックアップテーブル(LUT)メモリとして使用される。以下、SFコーディングメモリ42をLUTメモリ42と称する。
The video
表示制御部21には、各種モードのうちの1つのモード(表示モード)を表す各種制御信号61が入力される。表示制御部21は、各種制御信号61に応じて、表示モードに対応する設定SFコーディングデータ68を不揮発性メモリ22から読み出してSFコーディングキャッシュメモリ41に書き込むための指示信号62をSFコーディング制御部43に出力する。同時に、表示制御部21は、各種制御信号61に応じて、表示モードに対応する不揮発性メモリ22の上位アドレスを指定するための指示信号63を不揮発性メモリ22に出力する。SFコーディング制御部43は、指示信号62に応じて、表示モードに対応する不揮発性メモリ22の下位アドレスを指定するための指示信号64を不揮発性メモリ22に出力する。同時に、SFコーディング制御部43は、指示信号62に応じて、表示モードに対応する設定SFコーディングデータ68が不揮発性メモリ22から読み出されてSFコーディングキャッシュメモリ41に書き込まれるように、SFコーディングキャッシュメモリ41を制御する。
Various control signals 61 representing one mode (display mode) of various modes are input to the
SFコーディングキャッシュメモリ41に書き込まれた設定SFコーディングデータ68の一例を図7に示す。設定SFコーディングデータ68は、上記の設定階調値70と、SF1〜SF13に対するSFコーディングデータ71−1〜71−13とを対応付ける。
設定SFコーディングデータ68は、1組のSF(SF1〜SF13)を重みに対応付け、各重みのSFが表示される順番を示している。たとえば、SFコーディングデータ71−1として、SF1には、重み“1”が対応付けられている。SFコーディングデータ71−2として、SF2には、重み“2”が対応付けられている。SFコーディングデータ71−3として、SF3には、重み“4”が対応付けられている。SFコーディングデータ71−4として、SF4には、重み“7”が対応付けられている。SFコーディングデータ71−5として、SF5には、重み“10”が対応付けられている。SFコーディングデータ71−6として、SF6には、重み“15”が対応付けられている。SFコーディングデータ71−7として、SF7には、重み“18”が対応付けられている。SFコーディングデータ71−8として、SF8には、重み“22”が対応付けられている。SFコーディングデータ71−9として、SF9には、重み“26”が対応付けられている。SFコーディングデータ71−10として、SF10には、重み“30”が対応付けられている。SFコーディングデータ71−11として、SF11には、重み“35”が対応付けられている。SFコーディングデータ71−12として、SF12には、重み“40”が対応付けられている。SFコーディングデータ71−13として、SF13には、重み“45”が対応付けられている。
An example of the set
The set
設定SFコーディングデータ68は、さらに、階調(設定階調値70)を1組のSFから取り出されるSFの組み合わせに対応付けている。たとえば、その組み合わせは、設定階調値70が“1”を示すときに、SFコーディングデータ71−1から形成される。その組み合わせは、設定階調値70が“2”を示すときに、SFコーディングデータ71−2から形成される。その組み合わせは、設定階調値70が“3”を示すときに、SFコーディングデータ71−1、71−2から形成される。その組み合わせは、設定階調値70が“4”を示すときに、SFコーディングデータ71−3から形成される。その組み合わせは、設定階調値70が“5”を示すときに、SFコーディングデータ71−1、71−3から形成される。その組み合わせは、設定階調値70が“6”を示すときに、SFコーディングデータ71−2、71−3から形成される。その組み合わせは、設定階調値70が“7”を示すときに、SFコーディングデータ71−1、71−2、71−3から形成される。その組み合わせは、設定階調値70が“8”を示すときに、SFコーディングデータ71−1、71−4から形成される。その組み合わせは、設定階調値70が“9”を示すときに、SFコーディングデータ71−2、71−4から形成される。その組み合わせは、設定階調値70が“10”を示すときに、SFコーディングデータ71−1、71−2、71−4から形成される。その組み合わせは、設定階調値70が“11”を示すときに、SFコーディングデータ71−3、71−4から形成される。その組み合わせは、設定階調値70が“12”を示すときに、SFコーディングデータ71−1、71−3、71−4から形成される。その組み合わせは、設定階調値70が“254”を示すときに、SFコーディングデータ71−2〜71−13から形成される。その組み合わせは、設定階調値70が“255”を示すときに、SFコーディングデータ71−1〜71−13から形成される。
The set
上記のSFコーディング処理(ステップS4)について、図5〜図8を用いて詳細に説明する。 The SF coding process (step S4) will be described in detail with reference to FIGS.
表示制御部21は、SF毎に予めに決められたタイミングで、キャッシュデータ書換信号65、SFコーディングスタート信号66、SF番号信号67をSFコーディング制御部43に出力する。SF番号信号67は、SFの順番(番号)を表す。
The
図8は、SFコーディング回路32の動作を示すタイミングチャートである。SF1〜SF13の各々は、プライミング期間、走査期間(表示データ書き込み期間)及び発光維持期間を含む。表示制御部21は、SF1〜SF13のプライミング期間、走査期間(表示データ書き込み期間)及び発光維持期間を認識している。表示制御部21は、フレームメモリ35に一旦格納された映像信号をフレームメモリ制御部33が出力する所定のタイミング(1走査ライン単位)を認識している。
FIG. 8 is a timing chart showing the operation of the
表示制御部21は、SF13の走査期間の開始から発光維持期間の終了まで、SF番号が“1”を示すSF番号信号67“1”をSFコーディング制御部43に出力する。
次に、表示制御部21は、SF13の発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号65をSFコーディング制御部43に出力する。SFコーディング制御部43は、キャッシュデータ書換信号65とSF番号信号67“1”とに応じて、SFコーディングキャッシュメモリ41から設定階調値70とSFコーディングデータ71−1とを読み出してLUTメモリ42に書き込む。
次いで、表示制御部21は、次のフィールドであるSF1の走査期間中に、SFコーディングスタート信号66をSFコーディング制御部43に出力する。SFコーディング制御部43は、SFコーディングスタート信号66に応じて、フレームメモリ制御部33からの映像信号の階調値をアドレスとしてLUTメモリ42をアクセスし、設定階調値70の中から、フレームメモリ制御部33からの映像信号の階調値に対応するSFコーディングデータ71−1を出力する。例えば、フレームメモリ制御部33からの映像信号の階調値が“3”を示す場合、SFコーディング制御部43は、その映像信号の階調値“3”に対応するSFコーディングデータ71−1“1”を出力する。
The
Next, the
Next, the
表示制御部21は、次のフィールドであるSF1の走査期間の開始から発光維持期間の終了まで、SF番号が“2”を示すSF番号信号67“2”をSFコーディング制御部43に出力する。
次に、表示制御部21は、SF1の発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号65をSFコーディング制御部43に出力する。SFコーディング制御部43は、キャッシュデータ書換信号65とSF番号信号67“2”とに応じて、SFコーディングキャッシュメモリ41から設定階調値70とSFコーディングデータ71−2とを読み出してLUTメモリ42に書き込む。
次いで、表示制御部21は、SF2の走査期間中に、SFコーディングスタート信号66をSFコーディング制御部43に出力する。SFコーディング制御部43は、SFコーディングスタート信号66に応じて、フレームメモリ制御部33からの映像信号の階調値をアドレスとしてLUTメモリ42をアクセスし、設定階調値70の中から、フレームメモリ制御部33からの映像信号の階調値に対応するSFコーディングデータ71−2を出力する。例えば、フレームメモリ制御部33からの映像信号の階調値が“3”を示す場合、SFコーディング制御部43は、その映像信号の階調値“3”に対応するSFコーディングデータ71−2“2”を出力する。
The
Next, the
Next, the
表示制御部21は、SFi(i=1、2、…、13)の走査期間の開始から発光維持期間の終了まで、SF番号が“j”(j=i+1、j=14の場合はj=1)を示すSF番号信号67“j”をSFコーディング制御部43に出力する。
次に、表示制御部21は、SFiの発光維持期間の開始と同時に、ワンショットパルスとしてキャッシュデータ書換信号65をSFコーディング制御部43に出力する。SFコーディング制御部43は、キャッシュデータ書換信号65とSF番号信号67“j”とに応じて、SFコーディングキャッシュメモリ41から設定階調値70とSFコーディングデータ71−jとを読み出してLUTメモリ42に書き込む。
次いで、表示制御部21は、SFjの走査期間中に、SFコーディングスタート信号66をSFコーディング制御部43に出力する。SFコーディング制御部43は、SFコーディングスタート信号66に応じて、フレームメモリ制御部33からの映像信号の階調値をアドレスとしてLUTメモリ42をアクセスし、設定階調値70の中から、フレームメモリ制御部33からの映像信号の階調値に対応するSFコーディングデータ71−jを出力する。
From the start of the scanning period of SFi (i = 1, 2,..., 13) to the end of the light emission maintenance period, the
Next, the
Next, the
本発明のプラズマ表示装置20によれば、SFコーディング回路32(SFコーディング制御部43)は、SF毎に、SFコーディングキャッシュメモリ41から設定階調値70とSFコーディングデータとを読み出してLUTメモリ42に書き込み、フレームメモリ制御部33からの映像信号の階調値をアドレスとしてLUTメモリ42をアクセスし、設定階調値70の中から、LUTメモリ42に入力された映像信号の階調値に対応するSFコーディングデータをシリアル/パラレル変換部34に出力する。このため、本発明のプラズマ表示装置20によれば、LUTメモリ42のメモリ容量をSF1つ分にすることにより、SFコーディング回路32内のメモリ容量(SFコーディング回路32の合計のメモリ容量)を低減することができる。これにより、映像信号処理回路30内のメモリ容量を低減することができる。即ち、本発明のプラズマ表示装置20内のメモリ容量を低減することができる。
According to the
図5〜図9を参照して、SFコーディング回路32内のメモリ容量を低減することについて、数値を用いて説明する。
Reducing the memory capacity in the
10bit階調表現を行うために階調1画素10bit×3(RGB)を表す1フレーム(1画面)分の入力映像信号(映像信号)がビデオ信号処理部31に入力される。ビデオ信号処理部31は、入力された映像信号(10bit×3)を逆ガンマ変換して多階調化処理を施してフレームメモリ制御部33に出力する(ステップS1;ビデオ信号処理)。
In order to perform 10-bit gradation expression, an input video signal (video signal) for one frame (one screen) representing one
フレームメモリ制御部33は、ビデオ信号処理部31からの映像信号(10bit×3)をフレームメモリ35に書き込む(ステップS2;フレームメモリ書込処理)。
フレームメモリ制御部33は、フレームメモリ35に書き込まれた映像信号(10bit×3)のうち、1走査ラインに対応する映像信号(10bit×28)を所定のタイミングで読み出す。1フレーム(1画面)の映像信号をフレームメモリ35に1回書き込み、SFの数だけ(本実施例では13回)映像信号をフレームメモリ35から読み出すため、読み出し動作を高速で行う必要がある。フレームメモリ制御部33は、読み出した映像信号(10bit×28)をSFコーディング回路32のLUTメモリ42に出力する(ステップS3;フレームメモリ読出処理)。
The frame
The frame
SFコーディング回路32のLUTメモリ42は、図9に示されるように、28個のメモリブロックとしてメモリ部42−1〜42−28を有する。メモリ部42−1〜42−28のメモリ容量は1Kbitであり、10bit入力、1bit出力を行う。SFコーディング回路32(LUTメモリ42)は、高速動作を実行するために、上記のSFコーディング処理を28個パラレルで行う。SFコーディングキャッシュメモリ41がメモリブロックを28個有する場合はメモリ容量が大きくなるため、SFコーディングキャッシュメモリ41を1系統とし、LUTメモリ42がメモリブロックを28個有することでメモリ容量を低減している。従って、上記の映像信号(10bit×28)である映像信号53−1〜53−28(10bit×1)は、それぞれ、LUTメモリ42のメモリ部42−1〜42−28に出力される。
SFコーディング回路32のSFコーディング制御部43は、表示制御部21からのキャッシュデータ書換信号65とSF番号信号67“j”とに応じて、SFコーディングキャッシュメモリ41から設定階調値70とSFコーディングデータ71−jとを読み出して、LUTメモリ42のメモリ部42−1〜42−28に書き込む。メモリ部42−1〜42−28には、同じ内容(設定階調値70とSFコーディングデータ71−j)が書き込まれる。SFコーディング制御部43は、表示制御部21からのSFコーディングスタート信号66に応じて、フレームメモリ制御部33からの映像信号の階調値をアドレスとしてLUTメモリ42のメモリ部42−Y(Y=1、2、…、28)をアクセスし、設定階調値70の中から、フレームメモリ制御部33からの映像信号53−Y(10bit×1)の階調値に対応するSFコーディングデータ71−j(1bit×1)をSFコーディングデータ60−Yとしてシリアル/パラレル変換部34に出力する(ステップS4;SFコーディング処理)。
As shown in FIG. 9, the LUT memory 42 of the
In response to the cache
W−XGA表示のPDP25において、1走査ライン当たり1365画素、表示素子数が1365×3であるため、1365×3個のデータドライバが必要である。データドライバは通常1LSIで96ドライバが内蔵されているため、43個のデータドライバLSIがデータドライバ27として配置される。データドライバLSIは、通常4bit入力であり、内部でシリアル/パラレル変換する。従って、シリアル/パラレル変換部34は、SFコーディング制御部43によりLUTメモリ42から出力された28bitのSFコーディングデータ{SFコーディングデータ60−1〜6−28(1bit×1)}をパラレルに入力し、上記のデータドライバ制御信号54として43×4bitのSFコーディングデータをパラレルにデータドライバ27に出力する(ステップS5;シリアル/パラレル変換処理)。
In the W-
データドライバ27は、走査ライン毎に1365×3bitのSFコーディングデータを対応する表示素子に書き込む。データドライバ27は、通常、表示画面における最上段(1番目)の走査ラインから最下段(768番目)の走査ラインへと順次書き込み、1フレーム(1画面)分のSFコーディングデータを書き込んだ後、プラズマ表示装置20は発光維持期間に移行する。
The data driver 27 writes 1365 × 3 bit SF coding data for each scanning line in the corresponding display element. The data driver 27 normally writes sequentially from the uppermost (first) scanning line on the display screen to the lowermost (768th) scanning line, after writing SF coding data for one frame (one screen), The
1走査ライン当たり1365画素、1フレーム当たり768ラインのW−XGA表示において、例えば入力映像信号が10ビットであり、SF分割数が13であり、走査周期が1μsであり、フレームメモリ35の動作速度300MHzとした場合、SFコーディングキャッシュメモリ41のメモリ容量が13Kbitであり、LUTメモリ42(SRAM)のメモリ容量が28Kbit(1Kbit×28)であり、SFコーディング回路32内のメモリ容量(SFコーディング回路32の合計のメモリ容量)は、40Kbitである。従って、本発明のプラズマ表示装置20によれば、SFコーディング回路32内のメモリ容量は、第2実施例に係る映像信号処理回路のSFコーディング回路232内のメモリ容量364Kbitに比べて、1/9に低減される。
In W-XGA display with 1365 pixels per scan line and 768 lines per frame, for example, the input video signal is 10 bits, the number of SF divisions is 13, the scan cycle is 1 μs, and the operation speed of the
以上の説明により、本発明のプラズマ表示装置20によれば、LUTメモリ42のメモリ容量をSF1つ分にすることにより、SFコーディング回路32内のメモリ容量(SFコーディング回路32の合計のメモリ容量)を低減することができる。
As described above, according to the
上述したように、DRAM混載LSIチップ(信号処理LSIチップ23)におけるフレームメモリ35(DRAM)は、高速動作(特に高速での並列アクセス)が可能であり、ポート数が多いが、専用DRAMチップ{外部メモリ;第1従来例におけるフレームメモリ135(DRAM)}に比べてメモリ容量が取れない。本発明のプラズマ表示装置20によれば、SFコーディング回路32をフレームメモリ35の後に配置することにより、前述の第1従来例におけるフレームメモリ135(DRAM)に比べて、フレームメモリ35(DRAM)に要求するメモリ容量を低減することができる。しかし、SFコーディング回路32をフレームメモリ35の後に配置することにより、SFコーディング回路32のLUTメモリ(SRAM)のメモリ容量が増大する可能性がある。本発明のプラズマ表示装置20によれば、更に、SFコーディング回路32のLUTメモリ42(SRAM)のメモリ容量を低減することにより、信号処理LSIチップ23に設けられた映像信号処理回路30は、高速動作が可能である。
As described above, the frame memory 35 (DRAM) in the DRAM-embedded LSI chip (signal processing LSI chip 23) can operate at high speed (particularly, parallel access at high speed) and has a large number of ports. External memory; the memory capacity cannot be taken as compared with the frame memory 135 (DRAM)} in the first conventional example. According to the
本発明のプラズマ表示装置20によれば、フレームメモリ35(DRAM)に要求するメモリ容量とSFコーディング回路32内のメモリ容量とを低減することができるため、低減したメモリ容量分だけ信号処理LSIチップ23の面積を削減することができる。
According to the
本発明のプラズマ表示装置20によれば、信号処理LSIチップ23の面積を削減することにより、信号処理LSIチップ23のコスト(例示;製造コスト)が低減する。
According to the
20 プラズマ表示装置
21 表示制御部
22 不揮発性メモリ
23 信号処理LSI(信号処理LSIチップ)
24 表示デバイス(表示部)
25 プラズマディスプレイパネル(PDP)
26 走査ドライバ
27 データドライバ
28 高圧パルス部
29 高圧パルス部
30 映像信号処理回路
31 ビデオ信号処理部
32 サブフィールド(SF)コーディング回路
33 フレームメモリ制御部
34 シリアル/パラレル変換部
35 フレームメモリ
41 サブフィールド(SF)コーディングデータキャッシュメモリ
42 ルックアップテーブル(LUT)メモリ
43 サブフィールド(SF)コーディング制御部
50 データクロック信号
51 同期信号
52 走査ドライバ制御信号
53 入力映像信号(映像信号)
53−1〜53−28 映像信号
54 データドライバ制御信号
60−1〜60−28 サブフィールド(SF)コーディングデータ
61 各種制御信号
62、63、64 指示信号
65 キャッシュデータ書換信号
66 サブフィールド(SF)コーディングスタート信号
67 サブフィールド(SF)番号信号
68 設定SFコーディングデータ
70 設定階調値
71−1〜71−13 サブフィールド(SF)コーディングデータ
131 ビデオ信号処理部
132 サブフィールド(SF)コーディング回路
133 フレームメモリ制御部
134 シリアル/パラレル変換部
135 フレームメモリ
161 ルックアップテーブル(LUT)メモリ
231 ビデオ信号処理部
232 サブフィールド(SF)コーディング回路
233 フレームメモリ制御部
234 シリアル/パラレル変換部
235 フレームメモリ
20
24 Display device (display unit)
25 Plasma display panel (PDP)
26 Scan Driver 27
53-1 to 53-28
Claims (21)
映像信号を入力するサブフィールドコーディングメモリと、
前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
サブフィールドコーディング回路。 A cache memory in which a set gradation value that is a gradation value of a predetermined video signal and subfield coding data are stored in association with each subfield;
A subfield coding memory for inputting a video signal;
A subfield coding control unit that reads the set gradation value and the subfield coding data from the cache memory and writes the subfield coding data to the subfield coding memory for each subfield;
The subfield coding control unit accesses the subfield coding memory by using the gradation value of the input video signal as an address, and the input video from the set gradation value for each subfield. A subfield coding circuit that outputs subfield coding data corresponding to the gradation value of the signal.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にキャッシュデータ書換信号が入力され、
前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
サブフィールドコーディング回路。 The subfield coding circuit according to claim 1,
The subfield coding control unit receives a cache data rewrite signal for each subfield,
The subfield coding control unit reads out the set gradation value and the subfield coding data from the cache memory and writes them into the subfield coding memory according to the cache data rewrite signal.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号が入力され、
前記サブフィールド番号信号が前記サブフィールドのうちの第1サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第1サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
サブフィールドコーディング回路。 The subfield coding circuit according to claim 2,
The subfield coding control unit receives a subfield number signal and the cache data rewrite signal for each subfield,
When the subfield number signal represents a first subfield of the subfields, the subfield coding control unit determines whether the subfield number signal and the cache data rewrite signal are from the cache memory according to the subfield number signal and the cache data rewrite signal. A sub-field coding circuit that reads a set gradation value and the sub-field coding data for the first sub-field represented by the sub-field number signal and writes the read data to the sub-field coding memory.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールドコーディングスタート信号が入力され、
前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
サブフィールドコーディング回路。 The subfield coding circuit according to claim 3,
The subfield coding control unit receives a subfield coding start signal for each subfield,
In response to the subfield coding start signal, the subfield coding control unit accesses the subfield coding memory using the gradation value of the input video signal as an address, and outputs the corresponding subfield coding data. Subfield coding circuit.
前記サブフィールド番号信号と前記キャッシュデータ書換信号は、前記第1サブフィールドの走査期間前に前記サブフィールドコーディング制御部に入力され、
前記サブフィールドコーディングスタート信号は、前記第1サブフィールドの走査期間中に前記サブフィールドコーディング制御部に入力される
サブフィールドコーディング回路。 The subfield coding circuit according to claim 4,
The subfield number signal and the cache data rewrite signal are input to the subfield coding control unit before the scanning period of the first subfield,
The subfield coding start signal is input to the subfield coding controller during a scan period of the first subfield.
映像信号を前記フレームメモリに格納し、前記フレームメモリに格納された映像信号を走査ライン毎に読み出して出力するフレームメモリ制御部と、
前記フレームメモリ制御部からの映像信号にサブフレームコーディング処理を施して表示部に出力するサブフィールドコーディング回路とを具備し、
前記サブフィールドコーディング回路は、
予めに決められた映像信号の階調値である設定階調値とサブフィールドコーディングデータとがサブフィールド毎に対応付けられて格納されたキャッシュメモリと、
前記フレームメモリ制御部からの映像信号を入力するサブフィールドコーディングメモリと、
前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
映像信号処理回路。 Frame memory,
A frame memory control unit for storing a video signal in the frame memory, and reading and outputting the video signal stored in the frame memory for each scanning line;
A subfield coding circuit that performs a subframe coding process on the video signal from the frame memory control unit and outputs the subframe coding process to a display unit;
The subfield coding circuit includes:
A cache memory in which a set gradation value that is a gradation value of a predetermined video signal and subfield coding data are stored in association with each subfield;
A subfield coding memory for inputting a video signal from the frame memory control unit;
A subfield coding control unit that reads the set gradation value and the subfield coding data from the cache memory and writes the subfield coding data to the subfield coding memory for each subfield;
The subfield coding control unit accesses the subfield coding memory by using the gradation value of the input video signal as an address, and inputs the input video from the set gradation value for each subfield. A video signal processing circuit that outputs subfield coding data corresponding to the gradation value of the signal.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にキャッシュデータ書換信号が入力され、
前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
映像信号処理回路。 The video signal processing circuit according to claim 6, wherein
The subfield coding control unit receives a cache data rewrite signal for each subfield,
The subfield coding control unit reads out the set gradation value and the subfield coding data from the cache memory and writes them into the subfield coding memory in accordance with the cache data rewriting signal.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号が入力され、
前記サブフィールド番号信号が前記サブフィールドのうちの第1サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第1サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
映像信号処理回路。 The video signal processing circuit according to claim 7,
The subfield coding control unit receives a subfield number signal and the cache data rewrite signal for each subfield,
When the subfield number signal represents a first subfield of the subfields, the subfield coding control unit determines whether the subfield number signal and the cache data rewrite signal are from the cache memory according to the subfield number signal and the cache data rewrite signal. A video signal processing circuit that reads out a set gradation value and the subfield coding data for the first subfield represented by the subfield number signal and writes the subfield coding data in the subfield coding memory.
前記サブフィールドコーディング制御部には、前記サブフィールド毎にサブフィールドコーディングスタート信号が入力され、
前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
映像信号処理回路。 The video signal processing circuit according to claim 8, wherein
The subfield coding control unit receives a subfield coding start signal for each subfield,
In response to the subfield coding start signal, the subfield coding control unit accesses the subfield coding memory using the gradation value of the input video signal as an address, and outputs the corresponding subfield coding data. Video signal processing circuit.
前記サブフィールド番号信号と前記キャッシュデータ書換信号は、前記第1サブフィールドの走査期間前に前記サブフィールドコーディング制御部に入力され、
前記サブフィールドコーディングスタート信号は、前記第1サブフィールドの走査期間中に前記サブフィールドコーディング制御部に入力される
映像信号処理回路。 The video signal processing circuit according to claim 9,
The subfield number signal and the cache data rewrite signal are input to the subfield coding control unit before the scan period of the first subfield,
The subfield coding start signal is input to the subfield coding control unit during a scanning period of the first subfield.
映像信号処理回路。 The video signal processing circuit according to claim 6, wherein the video signal processing circuit is provided in an LSI chip.
前記フレームメモリは、ダイナミックランダムアクセスメモリ(DRAM)である
映像信号処理回路。 The video signal processing circuit according to claim 11,
The frame memory is a dynamic random access memory (DRAM).
前記サブフィールドコーディングメモリは、スタティックダイナミックランダムアクセスメモリ(SRAM)である
映像信号処理回路。 The video signal processing circuit according to claim 12,
The video signal processing circuit, wherein the subfield coding memory is a static dynamic random access memory (SRAM).
前記映像信号処理回路に接続された表示部とを具備し、
前記映像信号処理回路は、
フレームメモリと、
映像信号を前記フレームメモリに格納し、前記フレームメモリに格納された映像信号を走査ライン毎に読み出して出力するフレームメモリ制御部と、
前記フレームメモリ制御部からの映像信号にサブフレームコーディング処理を施して前記表示部に出力するサブフィールドコーディング回路とを具備し、
前記サブフィールドコーディング回路は、
予めに決められた映像信号の階調値である設定階調値とサブフィールドコーディングデータとがサブフィールド毎に対応付けられて格納されたキャッシュメモリと、
前記フレームメモリ制御部からの映像信号を入力するサブフィールドコーディングメモリと、
前記サブフィールド毎に、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込むサブフィールドコーディング制御部とを具備し、
前記サブフィールドコーディング制御部は、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記サブフィールド毎に、前記設定階調値の中から、前記入力された映像信号の階調値に対応するサブフィールドコーディングデータを出力する
プラズマ表示装置。 A video signal processing circuit;
A display unit connected to the video signal processing circuit,
The video signal processing circuit includes:
Frame memory,
A frame memory control unit for storing a video signal in the frame memory, and reading and outputting the video signal stored in the frame memory for each scanning line;
A subfield coding circuit that performs a subframe coding process on the video signal from the frame memory control unit and outputs the video signal to the display unit;
The subfield coding circuit includes:
A cache memory in which a set gradation value that is a gradation value of a predetermined video signal and subfield coding data are stored in association with each subfield;
A subfield coding memory for inputting a video signal from the frame memory control unit;
A subfield coding control unit that reads the set gradation value and the subfield coding data from the cache memory and writes the subfield coding data to the subfield coding memory for each subfield;
The subfield coding control unit accesses the subfield coding memory by using the gradation value of the input video signal as an address, and the input video from the set gradation value for each subfield. A plasma display device that outputs subfield coding data corresponding to the gradation value of a signal.
更に、表示制御部を具備し、
前記表示制御部は、前記サブフィールド毎にキャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
前記サブフィールドコーディング制御部は、前記キャッシュデータ書換信号に応じて、前記キャッシュメモリから前記設定階調値と前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
プラズマ表示装置。 The plasma display device according to claim 14, wherein
Furthermore, a display control unit is provided,
The display control unit outputs a cache data rewrite signal for each subfield to the subfield coding control unit,
The subfield coding control unit reads out the set gradation value and the subfield coding data from the cache memory and writes them into the subfield coding memory in accordance with the cache data rewrite signal. Plasma display device.
前記表示制御部は、前記サブフィールド毎にサブフィールド番号信号と前記キャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
前記サブフィールド番号信号が前記サブフィールドのうちの第1サブフィールドを表すとき、前記サブフィールドコーディング制御部は、前記サブフィールド番号信号と前記キャッシュデータ書換信号とに応じて、前記キャッシュメモリから、前記設定階調値と、前記サブフィールド番号信号が表す前記第1サブフィールドに対する前記サブフィールドコーディングデータとを読み出して前記サブフィールドコーディングメモリに書き込む
プラズマ表示装置。 The plasma display device according to claim 15, wherein
The display control unit outputs a subfield number signal and the cache data rewrite signal for each subfield to the subfield coding control unit,
When the subfield number signal represents a first subfield of the subfields, the subfield coding control unit determines whether the subfield number signal and the cache data rewrite signal are from the cache memory according to the subfield number signal and the cache data rewrite signal. A plasma display device that reads a set gradation value and the subfield coding data for the first subfield represented by the subfield number signal and writes the read data to the subfield coding memory.
前記表示制御部は、前記サブフィールド毎にサブフィールドコーディングスタート信号を前記サブフィールドコーディング制御部に出力し、
前記サブフィールドコーディング制御部は、前記サブフィールドコーディングスタート信号に応じて、前記入力された映像信号の階調値をアドレスとして前記サブフィールドコーディングメモリをアクセスし、前記対応するサブフィールドコーディングデータを出力する
プラズマ表示装置。 The plasma display device according to claim 16, wherein
The display control unit outputs a subfield coding start signal to the subfield coding control unit for each subfield,
In response to the subfield coding start signal, the subfield coding control unit accesses the subfield coding memory using the gradation value of the input video signal as an address, and outputs the corresponding subfield coding data. Plasma display device.
前記表示制御部は、
前記第1サブフィールドの走査期間前に前記サブフィールド番号信号と前記キャッシュデータ書換信号を前記サブフィールドコーディング制御部に出力し、
前記第1サブフィールドの走査期間中に前記サブフィールドコーディングスタート信号を前記サブフィールドコーディング制御部に出力する
プラズマ表示装置。 The plasma display device according to claim 17,
The display control unit
Outputting the subfield number signal and the cache data rewrite signal to the subfield coding control unit before the scanning period of the first subfield;
A plasma display device that outputs the subfield coding start signal to the subfield coding control unit during a scanning period of the first subfield.
前記映像信号処理回路は、LSIチップに設けられている
プラズマ表示装置。 In the plasma display device according to any one of claims 14 to 18,
The video signal processing circuit is provided in an LSI chip.
前記フレームメモリは、ダイナミックランダムアクセスメモリ(DRAM)である
プラズマ表示装置。 The plasma display device according to claim 19,
The frame memory is a dynamic random access memory (DRAM). Plasma display device.
前記サブフィールドコーディングメモリは、スタティックダイナミックランダムアクセスメモリ(SRAM)である
プラズマ表示装置。 The plasma display device according to claim 20,
The plasma display device, wherein the subfield coding memory is a static dynamic random access memory (SRAM).
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