JP2005182832A

JP2005182832A - メモリアクセスを制御するための方法および装置

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Publication number: JP2005182832A
Application number: JP2004372069A
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Inventors: Joerg Franke; フランクジョエルグ
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Filing date: 2004-12-22
Publication date: 2005-07-07
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Abstract

【課題】本発明は、メモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）にメモリアクセスするために、中央制御装置（ＣＰＵ）についてある数の待ち状態が決定される、メモリアクセスを制御するための方法もしくは対応する装置に関する。
【解決手段】前記中央制御装置（ＣＰＵ）の現在の状態（ｓｔａｔｕｓ）および前記アクセスされるべきメモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）の様式およびアドレス（ａｄｒ）の解析の少なくとも一方に依存して、前記メモリアクセスについての前記待ち状態の数が個別に決定されることにより、有利にメモリアクセスが可能となる。
【選択図】図１

Description

本発明は、特許請求項１の上位概念特徴を有するメモリアクセスを制御するための方法、もしくは特許請求項１４の上位概念特徴を有するメモリアクセスを制御するための装置に関する。

コンピュータ、たとえばいわゆるエンベッデド・コントローラまたは一般商品のパーソナルコンピュータ（ＰＣ）は、制御目的のため中央制御装置（ＣＰＵ）を有する。これらの制御装置には、制御プログラムまたは最も広義に信号化としても理解できるデータを一時的または永久的に記憶するために、メモリ装置が割り当てられている。メモリ装置はコンピュータの内部構成要素として、または外部装置として構成することができる。特にメモリ装置は、中央制御装置が配置されている回路白金上に配置することができる。中央制御装置を１基または数基のメモリ装置と接続するのは主としてバスを通じて、特にアドレスもしくはアドレスデータを伝送するためのアドレスバスおよびアプリケーションデータとユーティリティデータを伝送するためのデータバスを通じて行われる。

一般的には、中央制御装置をメモリアクセス制御の際の消費に関して負荷軽減するため、一方で中央制御装置またはこれに割り当てられたキャッシュ直接アクセスメモリ（ＣＲＡＭ）と、他方で動的直接アクセスメモリ（ＤＲＡＭ）との間に接続されているメモリ管理装置が知られている。たとえばフラッシュメモリへメモリアクセスするには、さまざまなアクセス法がある。偶然の（ＲＡＮＤＯＭ）アクセスの場合、どのメモリアクセスも同様に遅い。ページアクセス（ＰａｇｅＭｏｄｅ）の場合、アドレスの順序によらずページ（Ｐａｇｅ）内部で検証が行われる。いわゆるバーストモード（データブロックアクセス運用法）の場合、決まったアドレス順序でメモリのデータ領域へアクセスされる。特別な問題を提起しているのが、アクセス法に応じ、またアクセスされるべき使用メモリ型に応じ、中央制御装置からそれぞれのメモリへのメモリアクセスに接続するのに考慮すべきさまざまな待ち時間もしくは待ち状態である。

一般的には、単純な偶然のアクセスのほか、静的メモリ、たとえばＲＯＭ、フラッシュまたはＳＲＡＭ上へのページおよびバーストモードアクセスをも支援し、その際アクセス法および使用するメモリ型に応じてもさまざまな待ち時間を挿入するメモリ制御装置、たとえばＡＲＭＰｒｉｍｅＣｅｌｌＳｙｎｃｈｒｏｎｏｕｓＳｔａｔｉｃＭｅｍｏｒｙＣｏｎｔｒｏｌｌｅｒが知られている。

短所として、順次アクセスのみ、すなわち１枚のページまたは一個のバースト内部でのメモリアクセスのみが速く実行される。すべて順次でないアクセスは追加の待ち状態、たとえば待ちクロックとして２〜３クロックを要し、しかもメモリへの可能なアクセス速度に依存しない。ほかに短所は、順次アクセスの割合を高めるため別の最適化を備えていないことである。そのほか、中央制御装置がメモリアクセスなしの内部サイクルで次のメモリアクセスを示す、もしくはメモリ制御装置がすでに自身で次の有意のアドレスをメモリに入れる、いわゆる「マージドＩＳサイクルズ」の利用法を備えていない。同様に短所は、ＣＰＵが広いメモリへ狭いアクセスを要求することにより、たとえば３２ビットの広いメモリへの１６ビットアクセスにより処理能力を向上させることが可能でないことである。

本発明の課題は、メモリアクセスを効率的に制御できるようにするために、メモリアクセスを制御する方法および装置を代替的な構成で提案することにある。特に、必要な待ち状態の数を減らすべきことである。

この課題は、特許請求項１の特徴を有するメモリアクセスを制御するための方法によって、もしくは特許請求項１４の特徴を有するメモリアクセスを制御するための装置によって解決される。

これに即して言えば、有利なのはメモリ装置へメモリアクセスするために中央制御装置について待ち状態の数が設定されるメモリアクセス制御のための方法であり、ここで中央制御装置の現在状態およびアクセスすべきメモリ装置の様式およびアドレスの解析の少なくとも一方に依存して、メモリアクセスについての待ち状態の数が個別に決定される。装置に即して言えば、対応してメモリアクセスを制御するための装置がすでに設定され、この装置が第１のデータまたは信号を伝送するため中央制御装置への第１の接続と、および第２のデータまたは信号を伝送するためメモリ装置に関するデータについての第２の接続と、並びにメモリ装置へのメモリアクセスを制御するためおよび中央制御装置の待ち状態を決定するための制御装置とを有する装置であり、このとき中央制御装置の現在状態に関して第１のデータを、およびメモリアクセスが行われるべきメモリ装置に関して第２のデータの少なくとも一方を解析するための、および待ち状態を決定するための制御装置が形成されている。対応して第１の接続は特にメモリアクセスについてのアドレスデータをメモリ装置に伝送するために、第２の接続は中央制御装置に状態データを伝送するために、特に待ち状態の数を伝送するために役立ち、こうしてメモリアクセスに関するデータについて決まったメモリ装置に伝送するために役立つ。

現在のＣＰＵ状態の認識またはアクセスすべきメモリ装置の様式もしくはアドレスの認識を見て、このＣＰＵアクセスについての情報の少なくとも一部が選択の際に使用される。しかしキャッシュ・コントローラにアクセスする際はそうではない。ここでは常に、通常全キャッシュラインが読み込まれる。読み込まれるのはこのように、たとえば３つの待ち状態に必要なたとえば一つの３２ビットＲＡＮＤＯＭアクセスで、これに続くのはたとえばそれぞれ一つの待ち状態を有する３つの別の３２ビットＢＵＲＳＴアクセスである。同じことがＤＡＭアクセスの順番（バースト）についても成り立ち得る。

従属請求項の主題はその好適な構成法が対象である。

有利に、必要な待ち状態の数の決定が中央制御装置から切り離されたメモリ制御装置で実行され、中央制御装置の待ち状態が待ち状態信号を介して信号化される。これによって中央制御装置はこの種の管理作業から負荷軽減される。

有利に、必要な待ち状態の数を解析し決定する際に、メモリアクセスの様式およびアクセスすべきメモリ装置の様式の少なくとも一方について最大の必要な待ち状態の数が決定され、待ち状態カウンタで使用される。このとき、待ち状態カウンタは特にすでに利用された待ち状態およびなお必要な待ち状態を整合させるのに役立ち、このとき中央制御装置は並行して支障なく稼働することができる。

有利に、解析のためアドレスが使用され、これは中央制御装置によりアドレスバス上で少なくとも一つのメモリ装置をアドレス指定するために設定される。メモリ装置に関する別々のアドレス引き渡しまたは他のデータが、中央制御装置にロードする必要なしにアクセスできる。

有利に、アドレス比較器が届いたアドレスを以前の時刻、特に直前に届いたアドレスと、それが同じメモリページ上のアドレスなのか、増分されたアドレスなのか、および同じアドレスの少なくとも一方なのかについて比較し、そのような場合には他の場合より必要な待ち状態の数が減じられる。

有利に、アドレス比較器が届いたアドレスを以前の時刻、特に直前に届いたアドレスと、今届いた特に内部メモリ装置のアドレスが必要な待ち状態なしに割り当てられいるか、それより以前および以後のアドレスが必要な待ち状態を有する特に外部メモリ装置のアドレスを割り当てられているかについて比較し、そのような場合には他の場合より必要な待ち状態の数が減じられる。特に外部メモリアクセスについて待ち状態の数は、外部メモリアクセスを増分したアドレス、同じアドレスまたは一つのメモリページのアドレスが関係する場合には減じられる。このような方法で有利なのは、メモリ装置へのメモリアクセスのサイクルですでに自明なように別のアドレスを発生させて外部メモリ装置を利用状態にするメモリ制御装置である。これは待ち状態を倹約する。

有利に、中央制御装置の内部サイクルの場合、内部サイクル終了後待ち状態なしに対応するデータを伝送するため、メモリアクセスがすでに届いた今後使用すべきアドレスへ中央制御装置に依存せず実行される。続いて待機すべき中央制御装置アクセスのためのアドレスは、中央制御装置により供給されるかメモリ制御装置により自ら作り出されることができる。

有利なのは、メモリ装置へのバスの幅が中央制御装置により要求されるメモリ装置からのデータの幅より広いことで、この場合待ち状態の数は狭くクロックされたデータ伝送に対応して少なくなる。要求されるデータ幅はそれゆえ存在するデータ幅より狭い。このためＲＡＮＤＯＭアクセスは速められ、しかしページアクセスおよびバーストアクセスも速められる。有利なのはこのときブリッジ装置がデータバスとメモリ装置との間に相前後するアドレスを設定し、それらの中間アドレスが出力され、追加して、出力されたアドレスをアドレス指定するために信号化が設定される。

有利に、さまざまなアクセスページが割り当てられているさまざまなレベルのページアクセス型およびバーストアクセス型の少なくとも一方を有するメモリ装置にメモリアクセスする場合、対応して個別のメモリアクセスについて最大必要な待ち状態が決定される。

有利に、公開ページ上にメモリアクセスする場合、待ち状態の数が非公開ページ上へのアクセスに比較して少なくなる。

有利に、メモリ装置に必要な待ち状態の数を決定するため、方法を実行するためのメモリ制御装置に、アクセス可能なメモリ装置の特性およびそれぞれ割り当てられた必要な待ち状態を有するアクセス可能なアドレスの特性の少なくとも一方が記憶される。

有利なのは、メモリ装置または待ち状態を記憶するためのメモリ装置への接続により装置された、アドレスおよびメモリ装置の少なくとも一方が割り当てられそのようなメモリアクセスが可能な装置である。

前記装置は、必要なメモリアクセスに必要な対応する極限値まで累積算するための待ち状態計数器により、および待ち状態計数器における極限値到達に依存し、アクセスすべきアドレスの解析に依存しない待ち状態信号を信号化するための構築ロジックにより、有利に装置されている。

有利に、順次アクセスおよび非順次アクセスについての待ち状態の数が、それぞれのメモリ装置の対応するアクセス時間のみにより決定される。特に有利なのは、このとき対応しないメモリをアドレス指定するアクセスすべてのマスキングであり、これによってメモリ装置内部の順次アクセス列が乱されない。これは順次アクセスの割合を向上させることができる。

よく知られた「マージドＩＳサイクルズ」の場合、順次メモリアクセスのときも非順次メモリアクセスのときも、それぞれ待ち状態が倹約できる。

また有利なのは、広いメモリ装置への狭いアクセスの際、たとえば３２ビットの広いメモリ上へ１６ビットのアクセスをする場合、２回のメモリアクセスごとに各待ち状態がなしで済ませる。

さらに、メモリ制御装置はアドレスを比較するためにアドレス比較器を使用する。フラッシュにはそれゆえ、場合によってはアドレス変更がないように見える。さらに、よく知られた「マージドＩＳサイクルズ」の場合、メモリ制御装置は有利に利用されることができる。

図１に見られるように、優遇されるメモリ制御装置ａＭＣがコンピュータ環境中に中央制御装置ＣＰＵ，アドレスバスおよびデータバスＡＢ，ＤＢおよび一個または数個のメモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ（ＲＡＭ：ランダム・アクセス・メモリ／直接アクセスのメモリ）、ＩＯモジュールと共に装入されている。ここで中央制御装置ＣＰＵとメモリ装置との間でデータがデータバスＤＢを通じて、およびオプションとして、データバスＤＢとメモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭもしくはＩＯモジュールとの間に接続されている各一個のブリッジ装置ＢＲを通じて伝送される。メモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュール内の対応するメモリアドレスａｄｒを指向させるため、提起中のメモリアクセスについてのアドレスデータもしくはそれぞれのアドレスａｄｒがアドレスバスＡＢおよび必要な場合ブリッジ装置ＢＲを通じて伝送される。

そのほか、メモリ制御装置ａＭＣは対応するバスを通じてアドレスバスＡＢに接続されているから、中央制御装置ＣＰＵからアドレスバスＡＢに渡されたアドレスａｄｒはメモリ制御装置ａＭＣによっても受信される。メモリ制御装置ａＭＣはそのほか、中央制御装置ＣＰＵから出発する接続が届く入口を有する。この特にバスとして形成された接続を通じて、現在および今後の中央制御装置ＣＰＵの状態情報，すなわちステータスインフォメーションｓｔａｔｕｓがメモリ制御装置ａＭＣへ伝送される。そのほかメモリ制御装置ａＭＣは、メモリ制御装置ａＭＣに適する提起中のメモリアクセスの制御に関するデータを伝送するために、中央制御装置ＣＰＵへの接続が成立する出口を有する。このデータは特に待ち状態であり，すなわち待ち状態信号ｗａｉｔである。

メモリアクセスを制御するためのメモリ制御装置ａＭＣを形成するための装置が、それゆえ特に、第１のデータまたは信号を伝送するために中央制御装置ＣＰＵへの第１の接続を装置されており、ここで第１のデータ（ｓｔａｔｕｓ）として中央制御装置ＣＰＵの現在の状態に関するデータ、並びに反対方向に待ち状態信号ｗａｉｔを伝送するための制御信号が伝送される。構成に応じてこれらのまたは別の接続を通じて付加データおよび制御信号も伝送される。さらにメモリ制御装置は、第２のデータａｄｒまたは信号を伝送するためメモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュールに関するデータについて第２の接続を装置され，ここで第２のデータは特に、メモリアクセスが行われるべきメモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュールに関するアドレスを形成する。第２の接続は、優遇される実施形では、アドレスバスＡＢが接続されている入口に対応する。

代替的にアドレスは直接中央制御装置ＣＰＵからメモリ制御装置ａＭＣへ伝送することもできるから，第２の接続はアドレスバスＡＢを接続するための入口の代わりに中央制御装置ＣＰＵからアドレスデータを伝送するための接続についての入口を形成する。接続下では代替的に接続装置の個別の論理的または物理的な接続とも理解することができる。

第２の接続または別の接続は、メモリ制御装置ａＭＣからデータおよび信号を直接メモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュールへ伝送するために、両方向に形成されることもできる。メモリ制御装置ａＭＣは、システム内でキャッシュ・メモリ装置およびキャッシュ・メモリ制御装置を有する中央制御装置ＣＰＵの基盤で運用されるように、またはシステム内で直接メモリに接続されている中央制御装置ＣＰＵの基盤で運用されるように、特別に設計されている。

メモリ制御装置ａＭＣの主任務は、中央制御装置ＣＰＵのためにプロセッサとして、たとえばさまざまな速度で運用され、および／またはデータ伝送をさまざまなバス幅を有するデータバスＤＢを通じて可能とする、さまざまな環境へのインターフェースを提供することにある。たとえばＩＯモジュール内のレジスタフィールドが８ＭＨｚで、中央制御装置ＣＰＵは５０ＭＨｚで運用されることができ、その上たとえばＩＯモジュールのデータの入出力用データバスＤＢは８ビットの幅を持ち、一方中央制御装置ＣＰＵはデータを８，１６または３２ビットモードで読み込みまたは読み出す状況にある。対応して待ち状態が導入されねばならない。

メモリ制御装置ａＭＣは、有利にブリッジＢＲを制御するために必要な信号をも作り出し供給する。そのほかメモリ制御装置ａＭＣは有利に、外部メモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュールがバーストモードまたはページモードに接続されたとき、待ち状態の設定を最適化するよう有利に形成されている。メモリアクセスが行われるべきメモリ装置の型に関する情報は、メモリ制御装置ａＭＣは有利に直接、中央制御装置ＣＰＵからアドレスバスＡＢを通じて伝送されたアドレスａｄｒから入手する。プロセッサすなわち中央制御装置ＣＰＵの状態すなわちステータスを信号化している一つかいくつかの信号または伝送されたデータ（ｓｔａｔｕｓ）と共に、メモリ制御装置は、待ち状態の数を設定しもしくは中央制御装置ＣＰＵ内で考慮される受信されたアドレスおよび現在の中央制御装置ＣＰＵの状態を解析した後、有利に数クロックサイクル以内で決定する。

図２はメモリ制御装置ａＭＣの個別成分を示し、これらは記述中の概念を置換することについて、個別構成成分としてまたは統合された制御装置およびメモリ装置の全体成分として置換可能である。構成に応じてメモリ制御装置ａＭＣは別の構成および／または機能ユニットおよび装置を有する。バスは図１と同様太い線で示されている。

第２の接続すなわちアドレスバスＡＢの入口から、バスがアドレスデコーダＡＤへおよびアドレス比較器ＡＣへ導く。アドレスデコーダＡＤはこの示された実施例では、運用様式デコーダすなわちモードデコーダＭＤへ導く三つの出口を有する。アドレスデコーダＡＤは受信された、すなわちその入口に届くアドレスａｄｒを解析し、どのメモリ装置ＦＬＡＳＨ／ＲＯＭ，ＲＡＭ，ＩＯモジュールにアクセスされるか、もしくはされるべきかを決定する。アドレスデコーダＡＤの第１の出口では、設定されたアドレスａｄｒがメモリ装置としてＲＯＭおよび／またはＦＬＡＳＨへのメモリアクセスを指示していることを解析で決定される場合、信号（ｅｘｔｅｒｎ）が設定される。これによってモードデコーダＭＤに外部メモリアクセスが信号化される。アドレスａｄｒがメモリ装置としてＲＡＭへのメモリアクセスを指示する場合、アドレスデコーダＡＤの第２の出口を通じてモードデコーダＭＤに内部メモリ装置ＲＡＭへのアクセスが信号化される（ｉｎｔｅｒｎ）。アドレスデコーダＡＤに設定されたアドレスａｄｒがメモリ装置としてＩＯモジュールのレジスタフィールドへのメモリアクセスを指示する場合、アドレスデコーダＡＤの第３の出口を通じて対応する信号（ＩＯ−ｒｅｇ）を介してモードデコーダＭＤにＩＯレジスタフィールドへのアクセス、すなわち対応するメモリチップのレジスタの制御が信号化される。別の電線を通じて、対応して別のメモリアクセス様式に関する信号化がなされることができる。アドレスデコーダの唯一の出口で唯一の電線を使用するのもまた可能で、ここでは電線を通じてコード化形式で、たとえばさまざまな電圧レベルにより、各アドレス型ｅｘｔｅｒｎ，ｉｎｔｅｒｎまたはＩＯレジスタアクセスの信号化がモードデコーダＭＤへ信号化される。

アドレス比較器ＡＣはアドレスａｄｒを設定するための入口と並んでクロック信号ｃｌｋを設定するためのクロック入口を有する。アドレス比較器ＡＣは中央制御装置ＣＰＵの現在および先行するサイクルのアドレスを比較する。結果は三つの異なる状態であり、それらはここでもコード化されて一つの、またはいくつかの出口または電線のうちただ一つを通じてアドレス比較器ＡＣから出力される。第１の信号ｉｎｃｒが増分アドレスの列を信号化し、第２の信号ｅｑｕａｌが不変の、すなわち同一のままのアドレスを信号化し、第３の信号ｓｐが同一のままのページを信号化し、これの下では二つの相前後するアドレスがページモードの場合外部メモリ装置にアクセスする際に同じページを参照すると理解できる。特に同一のままのアドレスを信号化するための第２の信号ｅｑｕａｌは、モードデコーダＭＤにも構築ロジックＣＬにも導かれる。残りの増分アドレスおよび同一ページ内部のアドレスへのアクセスを信号化するための信号ｉｎｃｒ，ｓｐは、同様に構築ロジックＣＬに導かれる。

モードデコーダＭＤは導かれた信号用の入口と並んで、中央制御装置ＣＰＵの状態に関連するデータおよび／または信号（ｓｔａｔｕｓ）を導くための入口、特にバス入口を有する。これはたとえばメモリ要求感知器（メモリ・リクエスト・フラッグ）、必要なデータ幅または順次アクセス用感知器（シーケンシャル・フラッグ）である。中央制御装置ＣＰＵの状態を記述する信号ｓｔａｔｕｓ、およびアドレスデコーダＡＤおよびアドレス比較器ＡＣにより設定されるデータもしくは信号に基づいて、モードデコーダＭＤが待ち状態設定モードを記述する変数ＷＳＩＭを作り出す。この変数ＷＳＩＭは待ち状態計数器およびバイト計数器ＷＣ，ＢＣ用の主制御についての基盤を作る。この変数ＷＳＩＭは、待ち状態設定モードを信号化するものであり、構築ロジックＣＬのモードデコーダＭＤの出口を通じて導かれ、このとき伝送は主としてバスを通じて行われる。

構築ロジックＣＬは、待ち状態計数器ＷＣおよびバイト計数器ＢＣを制御する信号を定義する。そのほか構築ロジックＣＬは待ち状態信号ｗａｉｔを作り出し、これは中央制御装置ＣＰＵの対応する出口を通じてそれが待ち状態を制御するために導かれる。そのほか構築ロジックＣＬは信号ｆｌａｓｈ‐ｃｔｌを作り出し、これは指向すべきフラッシュメモリ装置ＦＬＡＳＨの対応する出口を通じてフラッシュメモリ装置を制御するために導かれる。

構築ロジックＣＬは本質的に結合的な機能を実行するために作られており、待ち状態設定モードを信号化するために、さまざまな入口からのデータおよび信号を変数ＷＳＩＭの状態に依存してそれらの出口におけるデータもしくは信号上に写す。この変数ＷＳＩＭのどんな値についても両計数器、すなわち待ち状態計数器ＷＣおよびバイト計数器ＢＣについての決まった構築がある。それゆえこれらの構成成分および機能成分について構築ロジックの概念が使用される。

有利に、メモリ制御装置ａＭＣがたとえば外部の同期動的直接アクセスメモリ（ＳＤＲＡＭ：シンクロナス・ダイナミック・ランダム・アクセス・メモリ）接続のためのインターフェースをより多く必要とする場合、根底にある機能は容易に修正でき、または拡張できる。

目的に即して、たとえば中央制御装置ＣＰＵの現在の状態を記述するための信号およびデータｓｔａｔｕｓを導入するために、同期信号ｉｏ‐ｓｙｎｃを導入するためおよびバーストアクセスまたはページアクセスを決定するための信号ｂｕｒｓｔ−ｎｐａｇｅを導入するために、構築ロジックＣＬは別の入口を有する。

構築ロジックＣＬは計数器ＷＣ、ＢＣのいずれにも二つの出口を、解除信号ｅｎを設定するための各一つの出口、および各計数器ＷＣ，ＢＣに極限値ｌｉｍｉｔを設定するための一つの出口を有する。待ち状態計数器ＷＣおよびバイト計数器ＢＣはそれぞれの解除信号ｅｎおよびそれぞれの極限値ｌｉｍｉｔを設定するための入口と並んでクロックｃｌｋを設定するための入口を有する。待ち状態計数器ＷＣおよびバイト計数器ＢＣは単純な順方向計数器であり、届いているクロックｃｌｋが変わるときのほか、対応する解除信号ｅｎが届くときに、それぞれ計数値が増加する。計数器ＷＣ，ＢＣがそれぞれ割り当てられた極限値に到達するとき、それぞれの出口を通じて確認信号ｄｏｎｅが構築ロジックＣＬの対応する入口に設定される。バイト計数器ＢＣの現在の値はアドレスデータＢｙｔｅ‐ａｄｒを出力するために別の出口を通じて出力され、バイトを選択するためにブリッジＢＲで使用される。対応して伝送接続がバイト計数器ＢＣすなわちメモリ制御装置ａＭＣと個別のまたはすべてのブリッジＢＲとの間に成立する。待ち計数器ＷＣ、バイト計数器ＢＣおよび構築ロジックＣＬは原理的に全体として二重連結有限状態マシンを作り出し、両者、一方では計数器ＷＣ，ＢＣ、他方では構築ロジックＣＬは並行して運用されることができる。

メモリ制御装置ａＭＣはとりわけこのほかに待ち状態レジスタＷＺＲを有しており、これは値を保ち、待ち状態の数を決定し、外部メモリ装置上にさまざまな運用状態でアクセスされるときは装入される。値は構築ロジックＣＬへ導かれる。階層ページ／バースト運用状態をも支援するためには二対のレジスタが使用可能である。

運用様式を評価する場合、モードデコーダＭＤはさまざまなプライオリティを考慮しており、これは図３からわかるとおりである。中央制御装置ＣＰＵ（ステップＳ１）の新しいサイクルの場合、まずメモリアクセスが外部メモリ装置へのものであるかどうかが試験される（ステップＳ２）。はいの場合、続いて（Ｓ３）変数ＷＳＩＭが待ち状態設定モードを信号化するため外部メモリアクセスの一つを信号化する値ＥＸＴＥＲＮで占有される。外部メモリアクセスに、すなわちたとえば、中央制御装置ＣＰＵが外部メモリ装置ＦＬＡＳＨ／ＲＯＭ上にアクセスする場合、優先的に最高プライオリティの運用様式が割り当てられる。この運用様式での待ち状態の数は外部メモリ装置ＦＬＡＳＨ／ＲＯＭの構築に依存し、特にこれがバーストモードであるかどうか、ページモードであるかどうかまたは非同期運用されるかどうかに依存する。対応する待ち状態計数器値がメモリ制御装置ａＭＣの構築レジスタＭ内にプログラムされており、ここで対応する成分、特に構築ロジックＣＬはこの待ち状態計数値で、届けられ解析されたアドレスａｄｒ並びに届けられた中央制御装置ＣＰＵの状態信号ｓｔａｔｕｓに対応してアクセスする。

次に高いプライオリティは、とりわけメモリ装置としてＩＯモジュール上へのメモリアクセスが持つ。これに関しては、ＩＯレジスタの遅いバスとの同期のため待機が行われる。このとき中央制御装置ＣＰＵは、クロックジェネレータＣから発生する同期信号ｉｏ‐ｓｙｎｃの助けにより同期される。同期信号ｉｏ−ｓｙｎｃは構築ロジックＣＬの入口に対応して届けられる。

モードデコーダＭＤでの解析経過において外部メモリ装置へのアクセスが行われないことが決定された場合、次のステップＳ４において、ＩＯモジュール上へ外部メモリ装置と同様のアクセスが行われるかどうかを決定する。はいの場合、次に（ステップＳ５）待ち状態設定モードを信号化するための変数ＷＳＩＭが対応する値ＩＯで占有される。

そのようなＩＯモジュールにメモリアクセスが行われない場合、次に（ステップＳ６）中央制御装置ＣＰＵの現在使用されているデータアクセス幅がデータバスＤＢのバス幅より広いかどうかを試験する。はいの場合、待ち状態が設定されねばならないなら、待ち状態設定モードについての変数ＷＳＩＭは対応する値ＢＳ（ステップＳ７）に設定される。これによってバイト選択運用様式が信号化される。

バス幅とアクセス幅とが異なっていない場合、待ち状態設定モードについての変数ＷＳＩＭは、待ち状態が必要ないことを示す対応値に置かれる（ステップＳ８）。中央制御装置ＣＰＵは対応して全速で運用できる。これは典型的に、中央制御装置ＣＰＵが内部サイクルを実行するか、または同一チップ上のメモリ装置に、たとえばＲＡＭにアクセスする場合であり、すなわち中央制御装置ＣＰＵがたとえばデータバスを通じてデータを必要としない場合である。

クロックｃｌｋおよび必要な場合別のクロック信号および同期信号ｉｏ−ｓｙｎｃを準備するためには、有利に、システムの対応する別の装置と接続されているクロックジェネレータが役立つ。

中央制御装置ＣＰＵと外部メモリ装置ＦＬＡＳＨ／ＲＯＭとの間の通信でより高いデータ率を得るためには、メモリ制御装置ａＭＣが有利にページアクセスモードおよびバーストアクセスモードを構成的かつ機能的に支援する。

図４はページモードにおけるメモリアクセスについてのさまざまな信号およびデータの状態の典型的な時間経過を説明している。ＦＬＡＳＨまたはＲＯＭメモリ装置（ＲＯＭ：リード・オンリー・メモリ）がページ内である決まった大きさに分割されている。二つの相前後するメモリアクセスが同じページで起こる場合、アクセスタイムははっきりと短縮される。それゆえメモリ制御装置ａＭＣは、さまざまなページにアクセスするのに比較して、相前後する同じページへのメモリアクセスではより少ない待ち状態を設定する。対応する情報は、アドレス比較器ＡＣによってアドレスａｄｒを解析した後、対応する信号ｓｐによって準備される。図４は時間経過で、最初にさまざまなメモリページへのアクセスの場合を対応する三つの待ち状態で示し、その後同じメモリページへのアクセスを一つの待ち状態のみで示す。

図４の上の行は連続的なクロックｃｌｋを提示している。次の行は、中央制御装置ＣＰＵによりアドレスバスＡＢに、およびそれを通じてメモリ制御装置ａＭＣに設定されるアドレス（ａｄｒ）を説明している。第１の四つのクロックを通じて第１のアドレスＡ１がアドレスバスＡＢに届く。後続の各二つのクロックを通じて第２のもしくは第３のアドレスＡ２，Ａ３がアドレスバスＡＢに届く。アドレス解析によってアドレス比較器ＡＣが、第１の四つのクロックの間に第１に届くアドレスＡ１を用いてさまざまなメモリページにアクセスされることを決定する。対応して同じページへの相前後するアクセスを信号化するための信号ｓｐは、この期間については低い状態に置かれている。提示されたサイクルの初めデータが伝送された後、第４行に見られるように、低い状態に置かれた信号ｓｐに基づき後続の二つのクロックにわたりデータバスＤＢを通じて伝送は行われない。中央制御装置ＣＰＵはデータ伝送に関して二つのクロックにわたり待ち状態にあり、このことはこの期間にわたり低く置かれている待ち状態信号ｗａｉｔを示す第５行から受け取ることができる。続いて待ち状態信号ｗａｉｔは高く置かれるから、第１のデータＤ１が伝送される。続いて待ち状態信号ｗａｉｔは一つのクロックサイクルの間低い状態に変えられ、その間に第２に届くアドレスＡ２が解析される。このアドレスについては待ち状態の必要がないから、待ち状態信号ｗａｉｔは一つのクロックの後、第２のデータＤ２の伝送をメモリアクセスを通じて第２のアドレスＡ２へ実行するため再び高く置かれる。待ち状態信号ｗａｉｔおよび他の信号に関して同じ経過が、第３のデータＤ３を第３のアドレスＡ３に伝送するために行われる。第２および第３のアドレスＡ２，Ａ３は同じページに割り当てられているから、対応するクロックの間信号ｓｐは同じアドレスを信号化するために一貫して高く置かれる。第６行は待ち状態計数器ＷＣの各状態を示す。第１のアドレスＡ１への第１のメモリアクセスの間同じでないメモリページにアクセスするから、待ち状態計数器ＷＣは３の値まで数え、この値は待ち状態計数器ＷＣへ対応する信号ｌｉｍｉｔを通じて信号化された待ち状態極限３に相当する。待ち状態計数器極限は第７行に提示されている。第１のアドレスＡ１のページに割り当てられている第２および第３のアドレスに三つのクロックの後に行われたアクセスでは、待ち状態計数器極限として１の値が設定されるから、待ち状態計数器ＷＣは０から１までを数える。

図５はバーストモードにおけるメモリアクセスの場合を提示している。バーストモードフラッシュメモリ装置ＦＬＡＳＨは、アドレスが前のアドレスに対して増分されているのみである限り、データへのより速いアクセスを可能とする組み込みメカニズムを有する。それゆえバーストモードではそれぞれ相前後するアドレスＡ０，Ａ０＋１，Ａ０＋２を有するデータのグループにアクセスされ、これは図５の第２行に見られるとおりである。アドレス比較器ＡＣに届くアドレスが前のアドレスに関係がないか、またはバーストシーケンスの終わりに到達した場合、非同期アクセスタイムが利用される。アドレス比較器ＡＣは対応して信号ｉｎｃｒを、低い状態にある増分アドレスを信号化するために供給する。増分アドレスであればこの信号ｉｎｃｒは高い状態へ置かれる。バーストの信号化の終わりはたとえば対応する信号ｂｕｒｓｔ−ｎｐａｇｅを準備するためのフラッシュメモリ装置の特別な出口を通じて、またはメモリ制御装置ａＭＣ内に組み込まれているバースト計数器を通じて準備することができる。図５は典型的に、最初の四つのクロックにわたり第１のアドレスＡ０が第１のデータＤ０に関して届く場合を提示しており、このデータは非同期モードでは三つの待ち状態の設定下で伝送することができる。続いて第２および第３のアドレスＡ０＋１，Ａ０＋２がアクセスされ、これらは第１のアドレスに対してそれぞれ一つの増分アドレス値を有する。対応して増分アドレスを信号化するための信号ｉｎｃｒは、第１の四つのクロックにわたり非同期メモリアクセスを信号化するために低い状態へ置かれ、続いて同期メモリアクセスを信号化するために高い状態へ置かれる。データＤ１，Ｄ２，Ｄ３、待ち状態信号ｗａｉｔの信号化、待ち状態計数器ＷＣの状態および待ち状態計数器極限は図４の例のものに対応し、それゆえ個別の状態記述はこれに参照される。有利に、メモリ制御装置ａＭＣは特別特徴をも考慮する。

アドレス比較器が増分アドレス、同一アドレスおよび同一ページ上のアドレスを信号化するための信号ｉｎｃｒ，ｅｑｕａｌ，ｓｐを出力するとき、これらは外部メモリアクセスのみについて待ち状態の正しい数を設定するのに役立ち、それゆえこれらの場合メモリ制御装置ａＭＣによっておよび中央制御装置ＣＰＵによって外部メモリアクセスのみを考慮するすることができる。たとえばバーストシーケンスが途中のメモリアクセスによって直接アクセスメモリＲＡＭ上で中断された場合、これはバーストモードでのメモリアクセスに設定されたもしくは設定されるべき待ち状態に影響を及ぼさず、これは図６に基づき説明されているとおりである。第２行には再び中央制御装置ＣＰＵによってアドレスバスＡＢに設定されたアドレスが説明されている。第１の四つのクロックｃｌｋの間外部メモリ装置ＦＬＡＳＨにアクセスするためのアドレスＥＸがアドレスバスＡＢに届く。続くクロックについては中央制御装置ＣＰＵは直接アクセスメモリ、すなわち内部メモリ装置ＲＡＭをアクセスし、対応するアドレスＲＡＭを設定することによってこれを信号化する。それぞれ二つの後続クロックｃｌｋにわたり中央制御装置ＣＰＵは再び外部メモリ装置ＦＬＡＳＨにアクセスし、しかも第１のアドレスＥＸに対して増分する外部アドレスＥＸ＋１，ＥＸ＋２にアクセスする。対応して第１の四つのクロックの間、増分するアドレスを信号化するための信号ｉｎｃｒは低い状態に変えられる。内部メモリ装置ＲＡＭにアクセスする間はこの信号ｉｎｃｒは低い状態にとどまる。メモリ制御装置はアドレスデコーダＡＤを通じて、このアクセスでは内部メモリ装置へのメモリアクセスが問題であることを認識し、これをモードデコーダＭＤで信号化する。後続の増分アドレスＥＸ＋１、ＥＸ＋２が届くときメモリ制御装置ａＭＣは、外部メモリ装置ＦＬＡＳＨへの新たなアクセスが問題であることおよびそのほか届くアドレスが増分する外部アドレスＥＸ＋１、ＥＸ＋２であることを認識するから、増分するアドレスを信号化する信号ｉｎｃｒは高い状態へ置かれる。対応して外部メモリアドレスＥＸが外部メモリアクセスについて最初の五つのクロックにわたり、および後続の外部メモリアドレスＥＸ＋１，ＥＸ＋２がそれぞれ二つの後続クロックｃｌｋについて保たれる。対応して四つのクロックｃｌｋののち第１の外部メモリデータＤ１の伝送が行われ、およびそれぞれ二つのクロックｃｌｋだけ第２もしくは第３の外部データＤ２，Ｄ３の伝送が行われる。対応する待ち状態信号ｗａｉｔは、中央制御装置ＣＰＵに外部メモリアクセスに関して必要な待ち状態を信号化するため、対応して第１から第４までのクロックｃｌｋに低い状態へ置かれ、そのほか待ち状態信号ｗａｉｔは、データＤ１、Ｄ２、Ｄ３の伝送を実施するため、後に交互に一つのクロックｃｌｋごとに高いもしくは低い状態へ移行させられる。それゆえ図６に基づき、様式を絞ったメモリアクセスが内部アドレスＲＡＭで説明されている。

図７は分類された（マージド）内部メモリアクセスおよび対応する待ち状態サイクルの場合を説明している。内部サイクルの場合中央制御装置ＣＰＵはデータアクセスなしに処理ステップを実施する。命令文の様式に依存して内部で行われるサイクルについてのアドレスは、すでに内部サイクルの内部でアドレスバスＡＢ上に現れる。この未来に使用されるべきアドレスをアドレスバスＡＢ上に置くことは、必要なメモリアクセスに先立ち一または数サイクル前に実行されることができる。このことはサイクルの間、中央制御装置ＣＰＵが内部サイクルの中にある間、メモリ制御装置ａＭＣがすでに後続の外部メモリＦＬＡＳＨ／ＲＯＭ，ＩＯモジュールにアクセスでき、待ち状態を内部サイクルと並行して数えることができるという有利な点を提供する。図７に基づき典型的な場合が提示され、ここでは二つの内部サイクルから三つの待ち状態を必要とする一つの非同期外部メモリアクセスに続く。外部メモリＦＬＡＳＨへのアクセスはすでに第１の内部サイクル開始と共にスタートするが、それは必要な第１のアドレスＡ０がすでにアドレスバスＡＢで利用できるからである。内部サイクルの間メモリ制御装置ａＭＣに状態信号ｓｔａｔｕｓを通じて中央制御装置ＣＰＵから出発する信号ｃｐｕ−ｉｎｔｅｒｎが高い状態に設定される。二つの内部サイクルが終わった後、この信号は中央制御装置ＣＰＵにより再び低い状態に変えられる。提示のように、最初の四つのクロックｃｌｋを通じて非同期メモリアクセスのためのアドレスＡ０がアドレスバスＡＢに届く。この時間の間に待ち状態計数器がクロックｃｌｋごとに数える。これが待ち状態信号ｗａｉｔに基づき説明されるように、メモリ制御装置ａＭＣは内部サイクルの間すでに外部メモリ装置ＦＬＡＳＨへのアクセスを準備できるから、中央制御装置ＣＰＵにとってさもなくば通例の待ち状態がなしで済ませる。第１の外部アドレスＡ０およびそれから続く増分する外部アドレスＡ０＋１，Ａ０＋２へのアクセスを実行するため，待ち状態信号ｗａｉｔは対応して最初の二つのクロックｃｌｋの間でのみ高い状態に変えられ、それから二つのクロックｃｌｋごとに高いもしくは低い状態に変えられるようにする。必要な場合には中間記憶すべきデータがオプションとしてメモリ制御装置ａＭＣ内の付加メモリ装置に、中央制御装置ＣＰＵにまたはこれらに前置されたメモリに中間記憶されることができ、このことは他の実施例にも当てはまる。

図８は中央制御装置ＣＰＵと外部メモリ装置との間のデータ伝送の際にデータ率を高めるための他の様式および方法についての実施例を提示しており、ここではオーバーサンプリングとしても特徴づけられる。観察されるのは典型的に外部メモリ装置ＩＯモジュールの場合で、これはシステムもしくは特に中央制御装置ＣＰＵと共にバス、特にデータバスＤＢを通じてデータを伝送するためにこれらの間に接続されており、ここでバスの幅は必要なデータ幅のＮ倍広い。その結果計算上はＮ倍小さい外部メモリへのアクセスが必要で、したがってかなりの数の待ち状態が節約できる。

提示された例は、中央制御装置ＣＰＵが１６ビットの幅で命令コード（ＯＰコード／オペレーティングコード）を取り出し、外部メモリ装置が３２ビット幅のバスを通じて中央制御装置ＣＰＵに接続されている場合を示す。第１のアドレスＡ０への第１のアクセスについてはよく知られた様式および方法で三つの待ち状態が必要で、のち第１のデータＤ０が伝送される。後続のアドレスにアクセスするにはオーバーサンプリングなしで別のデータＤ１−Ｄ５を伝送する前に一つずつの待ち状態が必要である。しかし現前の提示されたオーバーサンプリングが可能とするのは連続的なデータ流であり、すなわちバーストシーケンスまたはページの内部のアドレスにメモリアクセスが行われる限り、以下のデータＤ１−Ｄ５は相前後して待ち状態なしでデータバスＤＢを通じて伝送されることができる。図に見られるように、アドレスバスＡＢに第１のクロックｃｌｋと共にアドレスＡ０が、第５のクロックｃｌｋと共にアドレスＡ０＋２が、および第７のクロックｃｌｋと共にアドレスＡ０＋４が届き、すなわちデータ伝送開始後引き続き二つのクロックごとに一つのアドレスが放出される。待ち状態計数器ＷＣは最初の四つのクロックｃｌｋの間１から２を通り極限値３まで数え、再び値０にリセットされる。これに、待ち状態計数器ＷＣは伝送の続く間留まる。待ち状態計数器ＷＣが数えている間、バイト計数器ＢＣは値０に留まる。データ伝送の開始と共にオーバーサンプリングの概念に即してバイト計数器ＢＣは新しいアドレスＡ０＋２，Ａ０＋４が届いたとき、そのたび値１を設定し、その後一つのクロックｃｌｋのとき値０にリセットされるようにする。この期間中データＤ１，Ｄ３，Ｄ５は二クロックごと第１のクロックのとき、データＤ２，Ｄ４は二クロックごと第２のクロックのとき伝送される。第２のデータＤ２，Ｄ４は外部アドレスＡ０＋２，Ａ０＋４が届いたとき放出されるアドレスである。待ち状態信号ｗａｉｔは第１の四つのクロックのとき、第１のアドレスＡ０が届いたとき、待ち状態を信号化するために低い状態に設定される。続いて待ち状態信号ｗａｉｔは連続的に高く設定された状態に置かれる。可能なのはまた代替的に、バイト計数器が考慮されない実施変形である。

続いて図９に基づき、メモリ装置へのページおよび／またはバーストモードアクセスによる階層アクセスが実行される実施例が説明される。それゆえ外部メモリ装置は、ページメモリアクセス型および／またはバーストメモリアクセス型の数枚の階層面が存在する用に組織されている。これらのどの面にも別々のメモリアクセスタイムが割り当てられることができる。現前の典型的な優遇されるメモリ制御装置ａＭＣのバージョンは、ページ・サブページ・モードかページ・バースト・モードかの二平面を有する階層を支援する。図９に基づき提示された時間経過図は最下層平面上のオーバーサンプリングを有するページ・バースト・モードの階層例を示す。最上（トップ）平面への偶然の直接（ＲＡＮＤＯＭ）メモリアクセスが三つの待ち状態を要求するのであり、このことは三つのクロックｃｌｋにわたり低い状態に置かれる待ち状態信号ｗａｉｔを伴う最初に届くアドレスＡ０に基づき説明される。同一ページ内のメモリアクセスの際および非バーストメモリアクセスの際は二つの待ち状態が必要であり、このことは低く置かれる待ち状態信号ｗａｉｔの対応してより短い継続時間を伴う続いて届く第２のアドレスＡ１に基づき説明される。第２のアドレスＡ１が届く前に待ち状態信号ｗａｉｔが一クロックだけ高い状態にあるから、第１のデータＤ０が伝送される。第２のアドレスＡ１がアドレスバスＡＢに届くことに基づき待ち状態信号ｗａｉｔが低く置かれる二クロックｃｌｋ後に待ち状態信号ｗａｉｔが再び高く置かれるから、データＤ１，Ｄ２，Ｄ３の新たな伝送が実行されることができる。第２のアドレスＡ１が届いた後第３のアドレスＡ１＋１もしくはＡ２が届き、これは提示された実施例ではイン・バースト・アクセスの場合を提示しており、これは本質的に待ち状態を必要とするのであって、しかしこの例の場合は、到着によって可能なオーバーサンプリングに基づき直接続く別のアドレスＡ３が待ち状態なしで進行することができる。

第２のアドレスＡ１が届くことにより、同一のメモリページへのアクセスを信号化するための信号ｓｐは低い状態から高い状態に移される。第３のアドレスＡ１＋１が届くとき、増分を信号化するための信号ｉｎｃｒは低い状態から高い状態に移される。

図１０は、一つのページまたは一つのバンクに速いメモリアクセスを可能とするメカニズムを有する外部メモリ装置の場合を説明しており、以前からすでに開かれており、すなわち開いている。この種のメカニズムはＳＤＲＡＭ並びにあるタイプのフラッシュメモリ装置ＦＲＡＳＨを提供する。それゆえ、開いているページへのアクセスもしくはメモリバンクへのフォローアップが関心事である。アドレス比較器ＡＣは、待ち状態計数器ＷＣを制御する構築ロジックＣＬへ対応する情報を導く。提示されている実施例では第１のページの第１のアドレスＡ０およびさまざまなページの第２に届けられたアドレスＡ１が割り当てられている。提示のように、待ち状態計数器ＷＣは第１のアドレスＡ０が届けられた後に状態０から状態３まで数え上げられ、その間に待ち状態信号ｗａｉｔは低く置かれた状態にある。待ち状態計数器ＷＣが極限値３に到達したとき待ち状態信号ｗａｉｔは一クロック高い状態に置かれ、待ち状態計数器ＷＣは基底値０にリセットされる。外部メモリ装置内のページが開かれているから、そのほか開いているページを信号化するための対応する信号が高く設定される。代替的にメモリ制御装置ａＭＣのメモリ装置Ｍ内にフラッグまたは値も置かれることができる。この時点まで、第１のアドレスＡ０が割り当てられている特に第１のデータＤ０は伝送される。続いて、第１のページにさまざまなページが割り当てられている第２のアドレスＡ１は届けられる。このアクセスに二つの待ち状態が割り当てられ、このことは待ち状態計数器ＷＣに信号化される。その結果、待ち状態計数器ＷＣは値２までのみ数え上げ、その間に待ち状態信号ｗａｉｔは低い状態へ置かれる。待ち状態計数器ＷＣで計数値２に達した後、待ち状態信号ｗａｉｔは第２のデータＤ１を第２のアドレスＡ１に対応してデータバスＤＢを通じて伝送するため、一クロックｃｌｋ高く置かれる。

以下に第１のアドレスＡ０を有するまだ開いている第１のページに新規にアクセスする。ページはすでに開いているから、さもなくば３のところ、代わりにページに第１にアクセスするのに必要な待ち状態としては、一つの待ち状態のみが考慮されねばならない。これは極限値ｌｉｍｉｔによって待ち状態計数器ＷＣについて考慮されるから、待ち状態計数器ＷＣは値１までのみ数え上げ、対応して一クロックｃｌｋの間のみ待ち状態信号ｗａｉｔが低く置かれる。対応して第２のデータを伝送した後二クロックｃｌｋで、別のデータＤ０の伝送が今届く第１のアドレスＡ０に対応してデータバスＤＢを通じて実行されることができる。第１のアドレスＡ０を有するまだ公開の第１のページに後続のアクセスをする代わり、他のアドレスに、たとえば単純に増分するアドレスＡ０＋１にアクセスすることもできる。

図１１は、中央制御装置ＣＰＵが内部サイクル内にあるかまたは内部メモリアドレスをアクセスしている間に、以前に取り出したアドレスを用意するために用意されるアドレス増分の場合を示す。この特徴は、外部メモリアクセスは一サイクルか数サイクル前にスタートしていることができるから、待ち状態を節約する。次の命令文が増分アドレスに関することでないと受け取った場合には、たとえば飛び越し文の場合には、新しいアドレスを新たにロードする。

第１行はここでもクロックｃｌｋを示す。第２行は中央制御装置ＣＰＵに届けられるアドレス（ＣＰＵ−Ａｄｒｅｓｓｅ）を提示している。後続の二つのクロックｃｌｋのときには直接アクセスメモリのアドレスＲＡＭおよび外部メモリ装置の１だけ増分されたアドレスＥＸ＋１が届けられる。後続して、二つのクロックにわたりまた１増分されたアドレスＥＸ＋２、およびその後一つのクロック継続にわたり直接アクセスメモリＲＡＭのアドレスが届けられる。最後に二つの後続クロックにわたり外部メモリ装置のまた増分されたアドレスＥＸ＋ｎが届けられる。第３行はメモリ制御装置ａＭＣにより出力されるアドレス（ａＭＣ−ａｕｓｇ．−Ａｄｒｅｓｓｅ）を表示している。直接アクセスメモリ装置ＲＡＭのアドレスが届けられている間、メモリ制御装置ａＭＣによりそれぞれ対応する増分された外部アドレスＥＸ＋１もしくはＥＸ＋３が出力される。第４行は、次に届けられるべき外部アドレスＥＸ，ＥＸ＋１，ＥＸ＋２，ＥＸ＋３，ＥＸ＋ｎにそれぞれ現在のまたはほかのメモリアクセスを参照するそれぞれの外部アドレスを示す。第５行はそれぞれ伝送されるべき外部メモリデータ（ｅｘｔｍｅｍＤａｔｅｎ）Ｄ０，Ｄ１，Ｄ２，Ｄｎを示す。最後の行はここでも待ち信号の状態ｗａｉｔを示す。これはそれぞれ、内部メモリ装置または別の外部メモリ装置のアドレスが届けられたときに低い状態から高い状態に変わり、並びに外部メモリ装置の増分されたアドレスが届けられたときに低い状態に変わる。

図１２は非同期に入れ子にした運用様式（ａｓｙｎｃｈｒｏｎｏｕｓｉｎｔｅｒｌｅａｖｅｄｍｏｄｅ）の例を示す。この実施例は非同期の外部メモリ装置を効率的に使用するのに役立つ。原理的にメモリ制御装置ａＭＣはバースト運用様式近似をｎ個のメモリ装置の下で実行し、これはデータもしくはデータ伝送をｎ倍速める。提示された経過ダイヤグラムは、非同期アクセスタイムがクロックサイクルに相当する、二つの装置を有する例を示す。それゆえバーストアクセスの場合待ち状態が必要ない。

第１行はここでもクロック信号ｃｌｋである。第２行は中央制御装置ＣＰＵに届くアドレス（ＣＰＵ−Ａｄｒｅｓｓｅ）を提示し、二クロックにわたり第１のアドレスＡ０および１ずつ増加する後続アドレスＡ１，Ａ２，．．．Ａ６がある。第３行は第１の外部アドレスを示し、各二クロックサイクルにわたり一アドレスの交替がなされる。クロックｃｌｋの二つの第１クロックサイクルにわたり第１のアドレスＡ０が届き、続く各二つのクロックサイクルにわたり二つずつ増加するアドレスＡ２，Ａ４，Ａ６が届く。次の行は第２の使用される装置の状態を示し、第２の外部アドレスを信号化する。クロックｃｌｋの三サイクル後もしくは第３サイクルに第２のアドレスＡ１が届く。続いてクロックｃｌｋの各二サイクルにわたり二つずつ増加するアドレスＡ３，Ａ５，Ａ７が届けられる。より相応の装置による実施形では増加数は使用可能な自立の外部アドレス回線に対応して高められる。提示された実施例では第５行は対応する第１のデータＤ０，Ｄ２，Ｄ４，Ｄ６の第１の外部アドレスに即した伝送を示す。続く行は第２の外部アドレスに対応して伝送される第２のデータＤ１，Ｄ３，Ｄ５の伝送を示す。第７行は対応して中央制御装置ＣＰＵで使用可能なデータＤ０，Ｄ１，Ｄ２，．．．Ｄ６を示す。続く二行は別々のメモリ装置の対応する信号化状態ＯＥ１，ＯＥ２を示す。これらはそれぞれ逆向きの状態で、それぞれ二クロックｃｌｋのサイクルで変わる。待ち状態信号ｗａｉｔは方法の開始後、すなわちすでに一サイクルの後に低い状態から高い状態へ変わり、待ち状態が挿入されないからこの状態に留まる。

図１３は、ｎ倍速い外部メモリアクセスがｎバーストモード装置の使用下で可能とする、同期入れ子運用様式の場合についての実施形を説明している。経過図はここで二つのバーストモード装置による入れ子（ｉｎｔｅｒｌｅａｖｉｎｇ）データの例を示す。各メモリについて開始アクセスのための二つの待ち状態および一つのイン・バースト・アクセスが必要である。入れ子モードではそれゆえイン・バースト・アクセスについて待ち状態は必要がない。

第１行はここでもクロック信号ｃｌｋの経過を示す。第２行はここでも届けられたＣＰＵアドレスを示し、ここでは最初の三クロックｃｌｋにわたり第１アドレスＡ０が届いている。続いて各一クロックｃｌｋ後続のアドレスＡ１，Ａ２−Ａ５が届けられる。

第３行および第４行は第１もしくは第２外部アドレスの状態を示す。これらには第１クロックから対応して第１もしくは第２アドレスＡ０，Ａ１が届いている。第５行は、アドレスロード信号Ｌａｄｅ−Ａｄｒ．−１の状態を示し、これは第１クロックの継続中高い状態に、のち再び低い状態に置かれている。後続の行は第１の補助クロックｃｌｋ１を示し、これはクロックｃｌｋの約１．５サイクルずつの継続中高いもしくは低い状態に置かれる。第７行は伝送される第１データ（Ｄａｔｅｎ‐１）を示し、現前の場合では第３クロックｃｌｋから第１データＤ０、第５クロックｃｌｋから第３データＤ２、および第７クロックｃｌｋから第５データＤ４、これらはそれぞれ一クロックｃｌｋの継続時間である。続く三つの行は、第２アドレスのロードを信号化するための信号の状態（Ｌａｄｅ−Ａｄｒ．−２）、第２の補助クロックｃｌｋ２並びに別の伝送されるデータ（Ｄａｔｅｎ‐２）を示し，ここで信号は前記三行の対応する信号グループに対してそれぞれ一クロックｃｌｋ変位している。伝送されるのは第２，第４，第６データＤ１，Ｄ３，Ｄ５である。図１２の経過に対応して、両方のデータフローを秩序づけるためにはここでも信号化信号ＯＥ１，ＯＥ２が役立ち、それらのそれぞれ高い状態の間、第１もしくは第２グループのデータが中央制御装置ＣＰＵのために対応するデータ回線もしくはバスの上でＣＰＵデータとして用意される。待ち状態信号ｗａｉｔはこの経過では，対応して最初の二クロックｃｌｋの間のみで低く、のち通して高い状態に置かれる。

一つの実施例および本発明のさまざまな構築の利用が、以下に図面に基づきより詳しく説明される。示すのは：
本発明によるアドレスバスおよびデータバスを通じて多数のさまざまな種類のメモリ装置に、並びに別の接続を通じてメモリ制御装置に接続されている、コンピュータ内の中央制御装置の図である。本発明による図１のメモリ制御装置の個別部品の図である。本発明による必要な待ち状態の観点からメモリアクセスを制御するための方法の典型的な流れ図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。本発明によるさまざまな運用様式時の時間経過に対するさまざまな信号状態およびデータ状態を対置させた図である。

Claims

メモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）にメモリアクセスするために、中央制御装置（ＣＰＵ）についてある数の待ち状態が決定される、メモリアクセスを制御するための方法であって、前記中央制御装置（ＣＰＵ）の現在の状態（ｓｔａｔｕｓ）および前記アクセスされるべきメモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）の様式およびアドレス（ａｄｒ）の少なくとも一方の解析に依存して前記メモリアクセスについての前記待ち状態の数が個別に決定されることを特徴とする方法。
前記中央制御装置（ＣＰＵ）に対して分離されたメモリ制御装置（ａＭＣ）において必要な前記待ち状態の数の固定が実行され，前記中央制御装置（ＣＰＵ）の前記待ち状態が待ち状態信号（ｗａｉｔ）を介して信号化される，請求項１に記載の方法。
前記必要な待ち状態の数を解析しおよび決定する際に、前記メモリアクセスの前記様式についておよびアクセスされるべき前記メモリ装置の前記様式についての最大数（ｌｉｍｉｔ）の少なくとも一方が必要な待ち状態により決定され、および待ち状態計数器（ＷＣ）において使用される、請求項１または２に記載の方法。
少なくとも一つのメモリ装置をアドレス指定するために前記中央制御装置（ＣＰＵ）によりアドレスバス（ＡＢ）上に置かれるアドレス（ａｄｒ）が前記解析のために使用される、請求項１乃至請求項３のいずれか一つに記載の方法。
アドレス比較器（ＡＣ）が、届くアドレス（Ａ２，Ａ３，Ａ０＋１，Ａ０＋２）を、より早い時刻、特に直前に届くアドレス（Ａ１，Ａ０）と、同一メモリページ上のアドレス（Ａ１，Ａ２，Ａ３）で関係づけられるか、増分されたアドレス（Ａ０，Ａ０＋１，Ａ０＋２）で関係づけられるかおよび／または同一アドレスで関係づけられるかに関して比較する方法であって、そのような場合に必要な待ち状態の前記数が他の場合に対して減少される、請求項１乃至請求項４のいずれか一つに記載の方法。
アドレス比較器（ＡＣ）が届くアドレス（ＲＡＭ，ＥＸ＋１，ＥＸ＋２）を、より早い時刻、特に直前に届くアドレス（ＥＸ）と、現在届くメモリ装置（ＲＡＭ）のアドレスが必要な待ち状態なしで割り当てられているか、およびそれに先行および後続するアドレス（ＥＸ，ＥＸ＋１）、メモリ装置（ＦＬＡＳＨ／ＲＯＭ）のアドレスが必要な待ち状態により割り当てられているかに関して比較する方法であって、そのような場合に必要な待ち状態の前記数が他の場合に対して減少され、必要な待ち状態を有する前記メモリ装置への前記メモリアクセスが、増分しているアドレス、同一アドレスまたはメモリページのアドレスに関連する場合に、特に必要な待ち状態を有する前記メモリアクセスについての前期待ち状態の前記数が減少される、請求項１乃至請求項５のいずれか一つに記載の方法。
メモリ制御装置（ａＭＣ）が前記メモリ装置（ＲＡＭ）への前記メモリアクセスのサイクルにおいて、すでに自明に別のアドレス（ＥＸ＋１）を発生させ、および前記外部メモリ装置が利用状態となる、請求項６に記載の方法。
前記中央制御装置（ＣＰＵ）の内部サイクルの場合において、すでに届いている将来使用すべきアドレス（Ａ０）へのメモリアクセスが、内部サイクルの終わりまで待ち状態なしに対応するデータを伝送するために、前記中央制御装置（ＣＰＵ）に依存せず実施される、請求項１乃至請求項７のいずれか一つに記載の方法。
前記メモリ装置へのバス（ＤＢ）の幅が前記中央制御装置により要求される前記メモリ装置による前記データの幅より広く、およびこの場合に前記待ち状態の前記数が狭くクロックされたデータ伝送に対応して減少される、請求項１乃至請求項８のいずれか一つに記載の方法。
データバス（ＤＢ）と前記メモリ装置（ＩＯモジュール）との間のブリッジ装置（ＢＲ）が相前後するアドレス（Ａ０，Ａ０＋２、Ａ０＋４）を届けさせ、それらの中間アドレスが出力されており、および前記出力されたアドレスをアドレス指定するために付加的に信号化（ｂｙｔｅ−ａｄｒ）を届けさせる、請求項９に記載の方法。
さまざまなアクセスタイムが割り当てられているページ型およびバースト型の少なくとも一方のさまざまな平面を有するメモリ装置へのメモリアクセスの場合に、対応して個別のメモリアクセスについての最大必要な待ち状態が決定される、請求項１乃至請求項１０のいずれか一つに記載の方法。
開いているページへのメモリアクセスの場合に、前記待ち状態の前記数が開いていないページへのアクセスに比較して減少される、請求項１乃至請求項１１のいずれか一つに記載の方法。
前記方法を実行するためにメモリ制御装置（ａＭＣ）のメモリ装置（Ｍ）において必要な待ち状態の前記数を決定するため、アクセス可能なメモリ装置および／またはアクセス可能なアドレスの特性がそれぞれに割り当てられた必要な待ち状態と共に記憶される、請求項１乃至請求項１２のいずれか一つに記載の方法。
第１のデータおよび信号（ｓｔａｔｕｓ，ｗａｉｔ）の少なくとも一方を伝送するための中央制御装置（ＣＰＵ）への第１の接続と、アクセスされるべきメモリ装置（ＦＬＡＳＨ／ＲＯＭ、ＲＡＭ、ＩＯモジュール）に関して第２のデータまたは信号（ａｄｒ）を伝送するための第２の接続（ＡＢ）と、前記メモリ装置への前記メモリアクセスを制御するため、および前記中央制御装置（ＣＰＵ）についての待ち状態を決定するための制御装置とを有するメモリアクセスを制御するための装置（ａＭＣ）であって、前記中央制御装置（ＣＰＵ）の現在の状態に関して前記第１のデータ（ｓｔａｔｕｓ）を解析するための前記制御装置（ａＭＣ，ＡＤ，ＡＣ，ＭＤ，ＣＬ，ＷＣ，ＢＣ）および前記メモリアクセスのすくなくとも一方が行われるべき前記メモリ装置に関する、および対応する前記待ち状態を決定するためおよび前記中央制御装置（ＣＰＵ）への前記待ち状態を信号化するための前記第２のデータ（ａｄｒ）が形成されていることを特徴とする装置。
メモリ装置および待ち状態を記憶させるためのメモリ装置への接続を有する装置であって、アドレスおよびそのようなメモリアクセスの少なくとも一方が行われることができるメモリ装置が割り当てられている、請求項１４に記載の装置。
必要なメモリアクセスに対応する極限値（ｌｉｍｉｔ）の一つまで数え上げるための待ち状態計数器（ＷＣ）と、前記待ち状態計数器（ＷＣ）内で前記極限値（ｌｉｍｉｔ）に到達することに依存して、およびアクセスされるべきアドレスの解析に依存せず待ち状態信号（ｗａｉｔ）を信号化するための構築ロジック（ＣＬ）とを有する、請求項１４または１５に記載の装置。