JP2005175471A - Wafer level electronic module with interior connector contact and its manufacturing method - Google Patents

Wafer level electronic module with interior connector contact and its manufacturing method Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wafer level electronic module with an interior connector contact and to provide its manufacturing method. <P>SOLUTION: The electronic module 400 includes a monolithic substrate with at least one integrated circuit die. The monolithic substrate is disposed on at least one integrated circuit die and includes a redistribution structure which provides a connect contact 230a coupled to at least one integrated circuit die. The redistribution structure may be configured to provide a passive electronic device electrically coupled to at least one integrated circuit die and/or may comprise at least one conductive layer configured to provide electrical connection to a contact pad of an electronic device mounted on a substrate 100. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は電子モジュールに係り、特にウェーハレベルモジュール及びその製造方法に関する。   The present invention relates to an electronic module, and more particularly to a wafer level module and a manufacturing method thereof.

メモリモジュールなどのような典型的な従来の電子モジュールは、印刷回路基板（ＰＣＢ）に付着された複数のパッケージされた集積回路素子を含むことができる。集積回路素子は、ソルダボール技術を使用してＰＣＢに付着するように構造化されたチップスケールパッケージ（ＣＳＰ）及びウェーハレベルチップスケールパッケージ（ＷＬＣＳＰ）だけではなく、受動及び/又はウェーブソルダーリング技術に適していた従来のスルーホール（ｔｈｒｕ−ｈｏｌｅ）パッケージ及び表面実装パッケージ（ＳＭＴ）を含む多数の形成要因によりパッケージされることができる。   A typical conventional electronic module, such as a memory module, may include a plurality of packaged integrated circuit elements attached to a printed circuit board (PCB). Integrated circuit elements can be used in passive and / or wave soldering technologies as well as chip scale packages (CSP) and wafer level chip scale packages (WLCSP) structured to attach to PCBs using solder ball technology. It can be packaged by a number of forming factors including suitable conventional thru-hole packages and surface mount packages (SMT).

図１は、ＰＣＢ１０上にマウンティングされたＷＬＣＳＰ素子５０を備える従来のモジュールを示す。図面には示されていないが、ＰＣＢ１０は、素子５０及びインダクタ、キャパシタ及び抵抗などの受動素子７０を連結する回路トレース（ｃｉｒｃｕｉｔ ｔｒａｃｅｓ）を含む。ＰＣＢ１０は、ＰＣＢ１０の縁と噛み合うエッジコネクタ（図示せず）のブレードとコンタクトすることができるように構造化されたエッジコネクタコンタクト１２をさらに含む。   FIG. 1 shows a conventional module comprising a WLCSP element 50 mounted on a PCB 10. Although not shown in the drawings, the PCB 10 includes circuit traces that couple the elements 50 and passive elements 70 such as inductors, capacitors, and resistors. The PCB 10 further includes an edge connector contact 12 structured to be able to contact a blade of an edge connector (not shown) that mates with the edge of the PCB 10.

図２は、図１のＩＩ−ＩＩ′に沿って切った断面図である。示されているように、ソルダボール５７は、ＷＬＣＳＰ素子５０とＰＣＢ１０とを連結する。図３は、半導体基板５１、パッシベーション層５３、チップパッド５２、パターンされた再配線層５４及び保護層を含むＷＬＣＳＰ素子５０の一部拡大図である。ソルダボール５７は、再配線層５４の露出された領域と接触する。   2 is a cross-sectional view taken along the line II-II ′ of FIG. As shown, the solder ball 57 connects the WLCSP element 50 and the PCB 10. FIG. 3 is a partially enlarged view of the WLCSP element 50 including the semiconductor substrate 51, the passivation layer 53, the chip pad 52, the patterned rewiring layer 54, and the protective layer. The solder ball 57 is in contact with the exposed area of the rewiring layer 54.

従来の素子パッケージ及び配線技術は、モジュールのサイズをさらに縮小させるに非常に制限的な最小フィーチュアサイズ限界に至っている。それに、ソルダを使用する配線方法は、信頼性及び環境的な側面で問題がある。例えば、図１及び図２に示されているモジュールで、素子５０とＰＣＢ１０との熱膨張係数の不一致によりソルダホールに加える機械的なストレスによりソルダ連結部にフェイル（ｆａｉｌ）が発生する。また、従来のソルダの鉛含量は、環境的なイッシューを起こす。
大韓民国特開第2001−0077826号 米国特開第 2002/094602号 Conventional device packaging and wiring techniques have reached minimum feature size limits that are very restrictive to further reduce module size. In addition, the wiring method using solder has problems in reliability and environmental aspects. For example, in the module shown in FIG. 1 and FIG. 2, a failure occurs in the solder joint due to mechanical stress applied to the solder hole due to the mismatch of the thermal expansion coefficients of the element 50 and the PCB 10. Also, the lead content of conventional solder causes an environmental issue.
Republic of Korea JP 2001-0077826 US 2002/094602

本発明の技術的課題は、モノリシック微細電子基板（ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｓｕｂｓｔｒａｔｅ）を形成して電子モジュールのサイズを大きく減少させることができる内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法を提供するところにある。   A technical problem of the present invention is to provide a wafer level electronic module having an internal connector contact capable of greatly reducing the size of the electronic module by forming a monolithic microelectronic substrate and a method for manufacturing the same. is there.

前述した本発明の技術的課題を達成するための本発明の幾つ実施形態によると、電子モジュールは、少なくとも一つの集積回路ダイと少なくとも一つの集積回路ダイ上に形成されて少なくとも一つの集積回路ダイとカップリングされたコネクタコンタクトを提供する再配線構造とを含むモノリシック微細電子基板を含む。該コネクタコンタクトは、エッジコネクタコンタクトで構造化されることができる。   According to some embodiments of the present invention to achieve the aforementioned technical problems of the present invention, an electronic module is formed on at least one integrated circuit die and at least one integrated circuit die. And a rewiring structure that provides a coupled connector contact. The connector contacts can be structured with edge connector contacts.

本発明の他の実施形態において、再配線構造は、少なくとも一つの集積回路ダイと電気的にカップリングされたインダクタ、キャパシタ及び/又は抵抗などの受動電子素子を提供するように構造化されることができる。本発明のさらに他の実施形態において、再配線構造は、基板上にマウンティングされた電子素子のコンタクトパッドと電気的コネクションを提供するように構造化された導電層を含むことができる。モジュールは、モノリシック基板の表面に付着された支持層及び/又は保護層をさらに含むことができる。例えば、支持層及び/又は保護層は、熱テープを使用して基板に付着された金属プレート又は熱伝導性ポリマーであり得る。支持層及び/又は保護層は、ヒートシンクとして作用するように構造化されることができる。   In other embodiments of the invention, the redistribution structure is structured to provide passive electronic elements such as inductors, capacitors and / or resistors that are electrically coupled to at least one integrated circuit die. Can do. In yet another embodiment of the present invention, the redistribution structure can include a conductive layer structured to provide electrical connection with a contact pad of an electronic device mounted on the substrate. The module can further include a support layer and / or a protective layer attached to the surface of the monolithic substrate. For example, the support layer and / or protective layer can be a metal plate or a thermally conductive polymer attached to the substrate using thermal tape. The support layer and / or protective layer can be structured to act as a heat sink.

本発明の他の実施形態によると、内部に少なくとも一つの集積回路ダイを含む微細電子基板と、少なくとも一つの集積回路ダイ上に形成され、順序通り積層された（ｉｎｔｅｒｌｅａｖｅｄ）導電層及び絶縁層を含む再配線構造で、少なくとも一つの集積回路ダイにカップリングされた凝縮（ｃｏｍｐｒｅｓｓｉｖｅ）コネクタコンタクトを含む少なくとも一つの導電層を含む再配線構造と、を含む。   According to another embodiment of the present invention, a microelectronic substrate including at least one integrated circuit die therein, and an interleaved conductive layer and an insulating layer formed on the at least one integrated circuit die are sequentially disposed. A redistribution structure including at least one conductive layer including a compressive connector contact coupled to at least one integrated circuit die.

本発明の他の実施形態によると、製造物は、内部に複数の集積回路ダイを備えるウェーハ及び複数の集積回路ダイ上に形成され、少なくとも一つの集積回路ダイにカップリングされたコネクタコンタクトを含む。ウェーハは、複数の集積回路ダイグループ及び複数の集積回路ダイグループ上に形成され、集積回路ダイグループそれぞれにカップリングされ、それぞれはコネクタコンタクトを備える複数の再配線構造を含む。複数の集積回路ダイグループとこれと連関された再配線構造は複数のモジュールに分離可能である。   According to another embodiment of the present invention, an article of manufacture includes a wafer having a plurality of integrated circuit dies therein and a connector contact formed on the plurality of integrated circuit dies and coupled to at least one integrated circuit die. . A wafer is formed on the plurality of integrated circuit die groups and the plurality of integrated circuit die groups, coupled to each of the integrated circuit die groups, each including a plurality of redistribution structures comprising connector contacts. The plurality of integrated circuit die groups and the redistribution structure associated therewith can be separated into a plurality of modules.

本発明のさらに他の実施形態によると、電子モジュールは、複数の分離されない集積回路ダイと複数の分離されない集積回路ダイ上に形成され、相互配置された（ｉｎｔｅｒｌｅａｖｅｄ）導電層及び絶縁層を含む再配線構造で、複数の集積回路ダイ中少なくとも一つに電気的にカップリングされたエッジコネクタコンタクトを含む少なくとも一つの導電層を含む再配線構造を含む。一つ以上の保護層が基板に付着されてエッジコネクタコンタクトを支持するように構造化されることができる。   According to yet another embodiment of the present invention, an electronic module is formed on a plurality of non-isolated integrated circuit dies and a plurality of non-isolated integrated circuit dies, and includes an interleaved conductive layer and an insulating layer. A wiring structure includes a redistribution structure including at least one conductive layer including an edge connector contact electrically coupled to at least one of the plurality of integrated circuit dies. One or more protective layers can be applied to the substrate and structured to support the edge connector contacts.

本発明の実施形態による製造方法によると、複数の集積回路ダイと集積回路ダイにカップリングされ、コネクタコンタクトを含む再配線構造をウェーハ上に形成して電子モジュールを製造する。ウェーハの隣接領域から複数の集積回路ダイと再配線構造を分離して電子モジュールを提供する。コネクタコンタクトをモジュールのエッジコネクタコンタクトとして作用するように構造化する。   According to a manufacturing method according to an embodiment of the present invention, a rewiring structure coupled to a plurality of integrated circuit dies and integrated circuit dies and including connector contacts is formed on a wafer to manufacture an electronic module. A plurality of integrated circuit dies and redistribution structures are separated from adjacent regions of the wafer to provide an electronic module. The connector contacts are structured to act as module edge connector contacts.

本発明の幾つ実施形態によると、一つ以上の集積回路ダイと一つ以上の集積回路ダイとカップリングされたコンタクトを含み、一つ以上の集積回路ダイ上に形成された再配線構造を含むモノリシック微細電子基板を形成することにより、電子モジュールのサイズをさらに縮小させ得る。再配線構造がダイ上に形成されるのでダイと連結されるエッジコネクタのため必要な面積が顕著に縮小される。それに、ソルダによるコネクションを使用されないか、或いは減少された数のソルダを使用してモジュールを製造することができる。   According to some embodiments of the present invention, one or more integrated circuit dies and one or more integrated circuit dies are included in the contact and includes a redistribution structure formed on the one or more integrated circuit dies. By forming a monolithic fine electronic substrate, the size of the electronic module can be further reduced. Since the rewiring structure is formed on the die, the area required for the edge connector connected to the die is significantly reduced. In addition, the module can be manufactured without using a solder connection or using a reduced number of solders.

以下、本発明の例示的な実施形態が示されている添付図面を参照してより詳しく説明することである。しかしながら、本発明は、ここで説明される実施形態に制限されることではなく、異なる多様な形態で具現されることができることである。むしろ、本発明の実施形態は、本発明の開示が完全にするようにするために提供されることであり、本発明の当業者に本発明の範疇を完全に伝達するためのことである。   Reference will now be made in greater detail to exemplary embodiments of the invention, examples of which are illustrated in the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but can be embodied in various different forms. Rather, embodiments of the invention are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

図面で、各層及び領域の厚さは、明瞭性のために強調された。層、領域又は基板などの構成要素が異なる構成要素“上”に存在すると言及される場合、これは、他の構成要素上に直接存在するか、或いは中間に他の構成要素が存在することもできる。それに、“下（ｂｅｎｅａｔｈ）”のような相対的な用語は、図面に示されている構成要素の間の相関関係を記述するため使用されることができる。相対的な用語は、図面に示されている方向だけではなく、これとは違う方向を含むためのことである。例えば、図面に示されている素子がひっくり返る場合、他の構成要素の“下”にあると言及された構成要素は、他の構成要素の“上”に置かれることができる。従って、“下”とは例示的な用語は、上部と下部方向を全て含む。   In the drawings, the thickness of each layer and region is emphasized for clarity. Where a component such as a layer, region or substrate is referred to as being “on” a different component, this may be directly on the other component, or there may be other components in between. it can. Moreover, relative terms such as “beneath” can be used to describe the correlation between the components shown in the drawings. Relative terms are intended to include not only the directions shown in the drawings, but also different directions. For example, if an element shown in the drawing is flipped, a component referred to as “below” another component may be placed “above” the other component. Thus, the term “bottom” includes all upper and lower directions.

たとえ、明細書内で多様な領域、層及び/又はセクションを記述するために“第１”及び“第２”が使用されたが、これら領域、層及び/又はセクションがこれら用語に限定されることではない。これら用語は、単に一領域、一層、一セクションを他の領域、他の層、他の領域と区分するために使用されたことであるだけである。従って、以下で言及される第１の領域、第１の層又は第１のセクションなどは、第２の領域、第２の層又は第２のセクションになることができ、これは、“第２”とは用語の場合にも同一である。また、“及び/又は”とは用語は、言及されたアイテム一つ以上の全ての組合を含む。明細書全体にかけて同一参照符号は同一構成要素を指称する。   Even though “first” and “second” have been used to describe various regions, layers and / or sections in the specification, these regions, layers and / or sections are limited to these terms. Not that. These terms are only used to distinguish one region, one layer, one section from other regions, other layers, other regions. Thus, a first region, first layer, or first section, etc., referred to below, can become a second region, second layer, or second section, "" Is the same in terms of terms. Also, the term “and / or” includes all combinations of one or more of the items mentioned. Like reference numerals refer to like elements throughout the specification.

図４及び図５は、本発明の幾つ実施形態による電子モジュール４００を示す。モジュール４００は、集積回路ダイ１１０ａ−１１０ｈが形成されている基板１００と基板１００上に順序通り積層された導電層と絶縁層とを含む再配線構造５１０を含むモノリシック基板４０１を含む。ダイ１１０ａ−１１０ｈは、同一であることもでき、異なることもできる。例えば、ダイ１１０ａ−１１０ｈは、メモリ素子のみを含むか、或いはメモリ素子とマイクロプロセッサー、メモリコントローラ又はその他集積回路素子などのような一つ以上の機能的な素子の組合を含むことができる。再配線構造５１０は、移動可能なコネクタのコンタクトと噛み合うように構造化された複数のコネクタコンタクト２３０ａを含む導電層２３０を含む。例示された実施形態で、コンタクトは、モジュール４００のエッジと噛み合うエッジコネクタ（図示せず）のコンタクトと圧縮方式により噛み合うことができるように構造化されている。従って、モジュール４００は、ソルダを用いたコネクションなしで製造されることができる。勿論一体化されたコンタクトは、本発明の他の実施形態では、異なる形態で構造化されることができる。例えば、モノリシック基板は、クランピング（例、ゼロ挿入力（ｚｅｒｏ ｉｎｓｅｒｔｉｏｎ ｆｏｒｃｅ））コネクタ又はモジュールキャリアにより圧縮的に噛み合うことができるように構造化されたコンタクトなどのようにエッジ以外の領域に置かれたコンタクトを含むことができる。   4 and 5 illustrate an electronic module 400 according to some embodiments of the present invention. Module 400 includes a monolithic substrate 401 that includes a substrate 100 on which integrated circuit dies 110a-110h are formed, and a rewiring structure 510 that includes a conductive layer and an insulating layer sequentially stacked on the substrate 100. The dies 110a-110h can be the same or different. For example, dies 110a-110h may include only memory elements, or may include a combination of memory elements and one or more functional elements such as a microprocessor, memory controller, or other integrated circuit element. The redistribution structure 510 includes a conductive layer 230 that includes a plurality of connector contacts 230a structured to mate with movable connector contacts. In the illustrated embodiment, the contacts are structured such that they can engage in a compression manner with contacts of an edge connector (not shown) that engages the edges of the module 400. Thus, the module 400 can be manufactured without connection using solder. Of course, the integrated contacts can be structured differently in other embodiments of the invention. For example, monolithic substrates are placed in areas other than edges, such as contacts structured to be able to compressively engage with clamping (eg, zero insertion force) connectors or module carriers. Contact can be included.

図５は、図４のＩＶ−ＩＶ′線に沿って切った断面図である。基板１００に形成されたダイ１１０ａ−１１０ｈの上面に再配線構造５１０が置かれている。保護層３００は、再配線構造５１０上に置かれるが、エッジコネクタコンタクト２３０ａとして作用する導電性再配線層２３０の領域を覆わない。第２及び第３の保護層３２０、３３０は、それぞれ第１の保護層３００上と基板１００の下面に置かれる。第２及び第３の保護層３２０、３３０は、相対的に高い熱伝導性物質で形成されてヒートシンクとして作用することができる。例えば、第２及び第３の保護層３２０、３３０は、熱テープ３１０などのような接着層により基板１００に付着された金属プレート及び/又は熱伝導性ポリマー層であり得る。保護層は、基板内に形成された一体型コンタクトに機械的な支持力を提供することができる。例えば、図５に示されたように、下部保護層３３０は、コンタクト２３０ａの下にまで延びてエッジコネクタが付着される時機械的な支持力を提供することができる。   5 is a cross-sectional view taken along line IV-IV ′ of FIG. A rewiring structure 510 is placed on the top surface of the dies 110 a-110 h formed on the substrate 100. The protective layer 300 is placed on the redistribution structure 510, but does not cover the region of the conductive redistribution layer 230 that acts as the edge connector contact 230a. The second and third protective layers 320 and 330 are placed on the first protective layer 300 and the lower surface of the substrate 100, respectively. The second and third protective layers 320 and 330 may be formed of a relatively high heat conductive material and act as a heat sink. For example, the second and third protective layers 320, 330 can be metal plates and / or thermally conductive polymer layers attached to the substrate 100 by an adhesive layer such as a thermal tape 310 or the like. The protective layer can provide mechanical support to the integral contact formed in the substrate. For example, as shown in FIG. 5, the lower protective layer 330 can extend below the contacts 230a to provide mechanical support when the edge connector is attached.

図６は、図４のＶ−Ｖ′線に沿って切った断面図であり、図７は、図６のＡ領域の拡大図である。ダイ１１０ｄは、パッシベーション層１２２内の開口部を通じて露出された一つ以上のチップパッド１２０を含む。示されているように、再配線構造５１０は、第１の導電性再配線層２１０、第２の導電性再配線層２２０、第３の導電性再配線層２３０、第１の絶縁層２０５、第２の絶縁層２１５及び第３の絶縁層２２５を含む。コンタクトホールは、絶縁層２０５、２１５、２２５を通じて形成されて再配線層２１０、２２０、２３０とダイ１１０ｄとを連結する。再配線構造５１０は、例示的な目的に示されたことであり、導電層及び絶縁層の数及び形状は多様に変形されることができる。   6 is a cross-sectional view taken along the line VV ′ in FIG. 4, and FIG. 7 is an enlarged view of a region A in FIG. 6. The die 110 d includes one or more chip pads 120 exposed through openings in the passivation layer 122. As shown, the redistribution structure 510 includes a first conductive redistribution layer 210, a second conductive redistribution layer 220, a third conductive redistribution layer 230, a first insulating layer 205, A second insulating layer 215 and a third insulating layer 225 are included. The contact holes are formed through the insulating layers 205, 215, and 225 to connect the redistribution layers 210, 220, and 230 to the die 110d. The rewiring structure 510 is shown for exemplary purposes, and the number and shape of the conductive layer and the insulating layer may be variously modified.

本発明の他の実施形態によると、図６及び図７に示されている一つ以上の一体型コネクタコンタクトを備えるモノリシック基板は、ソルダボールマウンティング（ｍｏｕｎｔｉｎｇ）などによりマウンティングされた能動又は受動素子と組み合われることができる。図８は、本発明の他の実施形態によるモジュール８００の断面図であり、図９は、図８のＢ領域の拡大図である。モジュール８００は、一つ以上のダイ１１０′が形成された基板１００′とその上の再配線構造５１０′とを含むモノリシック基板８０１と図６及び図７に示されている実施形態と同様にテープ３１０′によりモノリシック基板８０１に付着された第１、第２及び第３保護層３００′、３２０′、３３０′を含む。再配線構造５１０'は、その上に電子素子８１０が配置された上部絶縁層２３５′を含む。電子素子８１０は、能動又は受動素子であることができ、絶縁層２３５内に形成された開口部を通じて露出された再配線構造５１０′の導電層２３０′より成った第１及び第２のランド２３０ｂ′、２３０ｃ′に電気的に連結される。導電層２３０′は、圧縮エッジコネクタコンタクト２３０ａ′をさらに含むことができる。   According to another embodiment of the present invention, the monolithic substrate with one or more integrated connector contacts shown in FIGS. 6 and 7 includes active or passive elements mounted by solder ball mounting or the like. Can be combined. FIG. 8 is a cross-sectional view of a module 800 according to another embodiment of the present invention, and FIG. 9 is an enlarged view of region B of FIG. Module 800 includes a monolithic substrate 801 including a substrate 100 'on which one or more dies 110' are formed and a redistribution structure 510 'thereon and a tape similar to the embodiment shown in FIGS. First, second and third protective layers 300 ′, 320 ′ and 330 ′ are attached to the monolithic substrate 801 by 310 ′. The redistribution structure 510 ′ includes an upper insulating layer 235 ′ on which an electronic element 810 is disposed. The electronic device 810 can be an active or passive device, and first and second lands 230b made of a conductive layer 230 'of the redistribution structure 510' exposed through an opening formed in the insulating layer 235. 'And 230c' are electrically connected. The conductive layer 230 'can further include a compressed edge connector contact 230a'.

本発明の他の実施形態によると、抵抗、キャパシタ及び/又はインダクタなどの電子素子が図６乃至図９に示されているモノリシック基板の再配線構造内に含まれることができる。図１０を参照すれば、キャパシタ１０００は、再配線構造の第１及び第２の導電層２１０′′、２２０′′とその間に介在されてキャパシタ誘電体として機能する絶縁層（図示せず）より成ることができる。導電層２１０′′、２２０′′より成った電極は、ビア２１９′′、２２７′′を通じて再配線構造の他の層２３０′′内のトレースとカップリングされることができる。同様に、図１１を参照すれば、インダクタ１１００は、ビア２１７"と共に再配線構造の第１及び第２の導電層２１０′′′'、２２０′′′で形成されることができる。インダクタの末端は、ビア２１９′′′、２２７′′′により再配線構造の第３の導電層２３０′′′とカップリングされることができる。これと同一な方式にその他他の回路要素が再配線構造内に埋設することができる。例えば、抵抗は、再配線構造の導電層より成った導電性トレースの一部断面積を縮小させることにより形成することができる。埋設された回路要素は、受動フィルタ又はその他チューニング回路などのような特定機能を遂行する回路を構成するように連結されることができる。本発明の幾つ実施形態では、このように埋設された回路が、図８及び図９に示されているモノリシック基板にマウンティングされた素子と組み合われることもできる。   According to other embodiments of the present invention, electronic elements such as resistors, capacitors and / or inductors may be included in the monolithic substrate redistribution structure shown in FIGS. Referring to FIG. 10, the capacitor 1000 includes first and second conductive layers 210 ″ and 220 ″ having a redistribution structure and an insulating layer (not shown) interposed between the layers and functioning as a capacitor dielectric. Can be. The electrodes made of conductive layers 210 ", 220" can be coupled to traces in other layers 230 "of the redistribution structure through vias 219", 227 ". Similarly, referring to FIG. 11, the inductor 1100 can be formed of the first and second conductive layers 210 ″ ″, 220 ″ ″ of the redistribution structure with the via 217 ″. The end can be coupled to the third conductive layer 230 ″ ″ of the redistribution structure by vias 219 ″ ″, 227 ″ ″, and other circuit elements can be redistributed in the same manner. For example, a resistor can be formed by reducing a partial cross-sectional area of a conductive trace made of a conductive layer of a redistribution structure. It can be linked to form a circuit that performs a specific function, such as a filter or other tuning circuit, etc. In some embodiments of the present invention, such embedded circuitry is shown in FIGS. It is shown can also be combined with mounting to the element monolithically substrate has.

図４乃至図７及び図１２を参照して、本発明の幾つ実施形態によるウェーハレベル集積回路素子の製造方法を説明する。先ず、図１２に示されているウェーハ１２００を準備する。ウェーハ１２００は、スクライブライン１２０１により分離された複数の集積回路ダイ１１０を含む。ウェーハ１２００は、シリコンウェーハ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハ、ガリウム砒素ウェーハ、シリコンゲルマニウムウェーハ、セラミックウェーハ、クォーツウェーハなどであり得る。ダイ１１０は、後続工程でマルチダイドモジュールに分離されるグループ１２１０、１２２０にグループ化されることができる。図１２では、グループ１２１０、１２２０が同一数のダイを含むことと示されているが、相異なる数の相異なる配列を有するダイから構成された多様なグループを含むこともでき、多様なグループ内のダイも相異なる機能を有するダイであり得る。   A method for manufacturing a wafer level integrated circuit device according to some embodiments of the present invention will be described with reference to FIGS. First, the wafer 1200 shown in FIG. 12 is prepared. Wafer 1200 includes a plurality of integrated circuit dies 110 separated by scribe lines 1201. The wafer 1200 may be a silicon wafer, an SOI (Silicon On Insulator) wafer, a gallium arsenide wafer, a silicon germanium wafer, a ceramic wafer, a quartz wafer, or the like. The dies 110 may be grouped into groups 1210, 1220 that are separated into multi-die modules in subsequent steps. Although FIG. 12 shows that the groups 1210 and 1220 include the same number of dies, the groups 1210 and 1220 may include various groups of dies having different numbers of different arrangements. These dies may also be dies having different functions.

図７に示されているように、ダイ１１０は、パッシベーション層１２２内の開口部を通じて露出されたパッド１２０を含むことができる。パッド１２０を露出させるコンタクトホールを含む第１の絶縁層２０５がパッシベーション層１２２上に形成される。第１の絶縁層２０５内に形成されたコンタクトホールを通じてパッド１２０と連結される再配線構造５１０のパターンされた第１の導電層２１０が第１の絶縁層２０５上に形成される。再配線構造の第２の絶縁層２１５、パターンされた第２の導電層２２０、第３の絶縁層２２５及びパターンされた第３の導電層２３０が順次的な蒸着及びパターニング段階を通じて形成される。   As shown in FIG. 7, the die 110 can include a pad 120 exposed through an opening in the passivation layer 122. A first insulating layer 205 including a contact hole exposing the pad 120 is formed on the passivation layer 122. A patterned first conductive layer 210 of a rewiring structure 510 connected to the pad 120 through a contact hole formed in the first insulating layer 205 is formed on the first insulating layer 205. A second insulating layer 215 having a redistribution structure, a patterned second conductive layer 220, a third insulating layer 225, and a patterned third conductive layer 230 are formed through sequential deposition and patterning steps.

再配線構造５１０のパターンされた導電層は、銅（Ｃｕ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、白金（Ｐｔ）、コバルト（Ｃｏ）、鉛（Ｐｂ）及び/又はニッケル（Ｎｉ）で形成されることができる。層を形成するためには、蒸着とフォトリソグラフィによるパターニング、スクリーンプリンティングと導電性ペーストのキュアリング及び/又は電解又は無電解金属プレーティングなどの多様な方法が使用されることができ、これに制限されることではない。再配線構造５１０の絶縁層は、低水分吸水率、低誘電率及びウェーハ１２００を構成する物質と熱膨張係数の不一致が小さい物質で形成されることができる。このような物質の例としては、ＢＣＢ（ＢｅｎｚｏＣｙｃｌｏＢｕｔｅｎｓ）、ポリベンゾオキサゾール、ポリイミド、エポキシ、シリコン酸化物及び/又はシリコン窒化物を挙げることができる。ＢＣＢ、ポリベンゾオキサゾール、ポリイミド及び/又はエポキシ層は、スピンコーティングと熱的キュアリングにより形成されることができる。シリコン酸化膜又はシリコン窒化膜は、高密度プラズマ（ＨＤＰ）ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）のようなＣＶＤにより形成されることができる。   The patterned conductive layer of the rewiring structure 510 is formed of copper (Cu), aluminum (Al), zinc (Zn), platinum (Pt), cobalt (Co), lead (Pb) and / or nickel (Ni). Can be done. In order to form the layer, various methods such as deposition and photolithography patterning, screen printing and conductive paste curing and / or electrolytic or electroless metal plating can be used. Not to be done. The insulating layer of the rewiring structure 510 may be formed of a material having a low moisture absorption rate, a low dielectric constant, and a material having a small mismatch in thermal expansion coefficient with the material constituting the wafer 1200. Examples of such materials include BCB (BenzoCycloButens), polybenzoxazole, polyimide, epoxy, silicon oxide and / or silicon nitride. BCB, polybenzoxazole, polyimide and / or epoxy layers can be formed by spin coating and thermal curing. The silicon oxide film or the silicon nitride film can be formed by CVD such as high density plasma (HDP) CVD (Chemical Vapor Deposition).

再び、図４乃至図７及び図１２を参照すれば、エッジコネクタコンタクト２３０ａを露出させる第１の保護層３００が再配線構造５１０上に形成される。例えば、２乃至５０μｍ厚さの第１の保護層３００は、エポキシ樹脂層及び/又はポリイミド層であり得る。選択的に第１の保護層３００は省略されることができる。第１の保護層３００を形成する前に、ダイ１１０及び再配線構造５１０が碌に動作するか確認するために電気的テストを遂行することができる。   4 to 7 and 12 again, the first protective layer 300 exposing the edge connector contact 230a is formed on the rewiring structure 510. For example, the first protective layer 300 having a thickness of 2 to 50 μm may be an epoxy resin layer and / or a polyimide layer. Optionally, the first protective layer 300 can be omitted. Prior to forming the first protective layer 300, an electrical test can be performed to verify that the die 110 and the redistribution structure 510 are working properly.

次いで、ウェーハ１２００の下部表面を磨いて（ｇｒｉｎｄｉｎｇ）薄膜化する。従来の切断（ｓａｗｉｎｇ）技術を使用して選択されたスクライブライン１２０１に沿ってウェーハ１２００を切断して各ダイグループ１２１０、１２２０を含む基板１００に分離する。   Next, the lower surface of the wafer 1200 is ground and thinned. The wafer 1200 is cut along a scribe line 1201 selected using conventional sawing techniques to separate the substrate 100 including the die groups 1210 and 1220.

次いで、第２及び第３の保護層３２０、３３０を分離された基板１００上に形成する。例えば、第２及び第３の保護層３２０、３３０は、プレーティング工程及び/又は物理的気相蒸着工程（ＰＶＤ）などに形成され、接着剤及び/又はテープなどにより付着された金属プレート又は熱伝導性ポリマーであり得る。図８及び図９に示されているように追加的な電子素子が第２及び第３の保護層３２０、３３０の形成前に基板１００上にマウンティングされることができる。   Next, the second and third protective layers 320 and 330 are formed on the separated substrate 100. For example, the second and third protective layers 320 and 330 may be formed by a plating process and / or a physical vapor deposition process (PVD), and may be a metal plate or heat attached by an adhesive and / or a tape. It can be a conductive polymer. As shown in FIGS. 8 and 9, additional electronic devices can be mounted on the substrate 100 before the second and third protective layers 320 and 330 are formed.

以上、添付した図面を参照して本発明の実施形態を説明したが、本発明の属する技術分野で通常の知識を持つ者は、本発明がその技術的思想や必須的な特徴を変更せず異なる具体的な形態で実施されることができることを理解することができることである。だから、以上で記述した実施形態は、全ての面で例示的なことであり、限定的ではないことと理解するべきことである。   The embodiments of the present invention have been described above with reference to the accompanying drawings. However, those skilled in the art to which the present invention pertains do not change the technical idea or essential features of the present invention. It can be understood that it can be implemented in different specific forms. Therefore, it should be understood that the embodiments described above are illustrative in all aspects and not limiting.

従来の電子モジュールの概略図である。It is the schematic of the conventional electronic module. 従来の電子モジュールの概略図である。It is the schematic of the conventional electronic module. 従来の電子モジュールの概略図である。It is the schematic of the conventional electronic module. 本発明の幾つ実施形態によるウェーハレベルモジュールの上面図である。1 is a top view of a wafer level module according to some embodiments of the invention. FIG. 図４のウェーハレベルモジュールの断面図である。It is sectional drawing of the wafer level module of FIG. 図４のウェーハレベルモジュールの断面図である。It is sectional drawing of the wafer level module of FIG. 図４のウェーハレベルモジュールの詳細図である。FIG. 5 is a detailed view of the wafer level module of FIG. 4. 本発明の他の実施形態によるウェーハレベルモジュールの断面図である。FIG. 5 is a cross-sectional view of a wafer level module according to another embodiment of the present invention. 図８のウェーハレベルモジュールの詳細図である。FIG. 9 is a detailed view of the wafer level module of FIG. 8. 本発明の他の実施形態によるウェーハレベルモジュールの再配線構造に埋設されたキャパシタとインダクタとを示す斜視図である。It is a perspective view which shows the capacitor and inductor which were embed | buried under the rewiring structure of the wafer level module by other embodiment of this invention. 本発明の他の実施形態によるウェーハレベルモジュールの再配線構造に埋設されたキャパシタとインダクタとを示す斜視図である。It is a perspective view which shows the capacitor and inductor which were embed | buried under the rewiring structure of the wafer level module by other embodiment of this invention. 本発明の幾つかの実施形態によるウェーハレベルモジュール形成方法を例示するための半導体ウェーハの上面図である。1 is a top view of a semiconductor wafer for illustrating a method for forming a wafer level module according to some embodiments of the present invention.

符号の説明Explanation of symbols

１００、１００′ 基板
１１０、１１０′ ダイ
１１０ａ−１１０ｈ 集積回路ダイ
１２０ チップパッド
１２２ パッシベーション層
２０５ 第１の絶縁層
２１０ 導電性再配線構造
２１０′′、２１０′′′ 第１の導電層
２１５ 第２の絶縁層
２１７′′′、２１９′′′ ビア
２２０ 再配線層
２２０′′、２２０′′′ 第２の導電層
２２５ 第３の絶縁層
２２７′′′ ビア
２３０ 再配線層（第３の導電層）
２３０′ 導電層
２３０′′′ 第３の導電層
２３０ａ 圧縮エッジコネクタコンタクト（コネクタコンタクト）
２３０ｂ′ 第１のランド
２３０ｃ′ 第２のランド
２３５′ 上部絶縁層
３００、３００′ 第１の保護層
３１０ 熱テープ
３２０、３２０′ 第２の保護層
３３０ 下部保護層（第３の保護層）
３３０′ 第３の保護層
４００ モジュール
４０１ モノリシック基板
５１０、５１０′ 再配線構造
８００ モジュール
８１０ 電子素子
１０００ キャパシタ
１１００ インダクタ
１２００ ウェーハ
１２０１ スクライブライン
１２１０、１２２０ ダイグループ

100, 100 'Substrate 110, 110' Die 110a-110h Integrated circuit die 120 Chip pad 122 Passivation layer 205 First insulating layer 210 Conductive redistribution structure 210 ", 210""First conductive layer 215 Second Insulating layer 217 ″ ″, 219 ″ ″ Via 220 Redistribution layer 220 ″, 220 ″ ″ Second conductive layer 225 Third insulating layer 227 ″ ″ Via 230 Redistribution layer (third conductive layer) layer)
230 ′ conductive layer 230 ″ ″ third conductive layer 230a Compressed edge connector contact (connector contact)
230b 'first land 230c' second land 235 'upper insulating layer 300, 300' first protective layer 310 thermal tape 320, 320 'second protective layer 330 lower protective layer (third protective layer)
330 'Third protective layer 400 Module 401 Monolithic substrate 510, 510' Redistribution structure 800 Module 810 Electronic element 1000 Capacitor 1100 Inductor 1200 Wafer 1201 Scribe line 1210, 1220 Die group

Claims (59)

少なくとも一つの集積回路ダイと、前記少なくとも一つの集積回路ダイ上に形成されて前記少なくとも一つの集積回路ダイとカップリングされたコネクタコンタクトと、を提供する再配線構造を含むモノリシック微細電子基板を含むことを特徴とする電子モジュール。   A monolithic microelectronic substrate including a redistribution structure that provides at least one integrated circuit die and a connector contact formed on the at least one integrated circuit die and coupled to the at least one integrated circuit die. An electronic module characterized by that. 前記コネクタコンタクトは、エッジコネクタコンタクトであることを特徴とする請求項１に記載の電子モジュール。   The electronic module according to claim 1, wherein the connector contact is an edge connector contact. 前記モノリシック基板は、複数の分離されない集積回路ダイを含むことを特徴とする請求項１に記載の電子モジュール。   The electronic module of claim 1, wherein the monolithic substrate includes a plurality of non-isolated integrated circuit dies. 前記再配線構造は、前記少なくとも一つの集積回路ダイと電気的にカップルされた受動電子素子を提供するように構造化されたことを特徴とする請求項１に記載の電子モジュール。   The electronic module of claim 1, wherein the redistribution structure is structured to provide a passive electronic device electrically coupled to the at least one integrated circuit die. 前記受動電子素子は、キャパシタ、抵抗及び/又はインダクタであることを特徴とする請求項４に記載の電子モジュール。   The electronic module according to claim 4, wherein the passive electronic element is a capacitor, a resistor, and / or an inductor. 前記再配線構造は、前記基板上にマウンティングされた電子素子のコンタクトパッドと電気的コネクションを提供するように構造化されたランドを含むことを特徴とする請求項１に記載の電子モジュール。   The electronic module of claim 1, wherein the redistribution structure includes a land structured to provide an electrical connection with a contact pad of an electronic device mounted on the substrate. 前記基板上にマウンティングされ、前記ランドに電気的にカップリングされたコンタクトパッドを備える電子素子をさらに含むことを特徴とする請求項６に記載の電子モジュール。   The electronic module according to claim 6, further comprising an electronic device including a contact pad mounted on the substrate and electrically coupled to the land. 前記モノリシック基板の表面に付着され、前記コネクタコンタクトを支持するように構造化された支持層をさらに含むことを特徴とする請求項１に記載の電子モジュール。   The electronic module according to claim 1, further comprising a support layer attached to a surface of the monolithic substrate and structured to support the connector contact. 前記支持層は、ヒートシンクとして作用するように構造化されたことを特徴とする請求項８に記載の電子モジュール。   The electronic module of claim 8, wherein the support layer is structured to act as a heat sink. 前記モノリシック基板の表面に付着された保護層をさらに含むことを特徴とする請求項１に記載の電子モジュール。   The electronic module according to claim 1, further comprising a protective layer attached to a surface of the monolithic substrate. 前記保護層は、ヒートシンクとして作用するように構造化されたことを特徴とする請求項１０に記載の電子モジュール。   The electronic module of claim 10, wherein the protective layer is structured to act as a heat sink. 内部に少なくとも一つの集積回路ダイを含む微細電子基板と、
少なくとも一つの集積回路ダイ上に形成され、順序通り積層された導電層及び絶縁層を含む再配線構造に、前記少なくとも一つの集積回路ダイにカップリングされた凝縮コネクタコンタクトを含む少なくとも一つの導電層を含む再配線構造と、
を含むことを特徴とする電子モジュール。 A microelectronic substrate including at least one integrated circuit die therein;
At least one conductive layer including a condensed connector contact coupled to the at least one integrated circuit die in a redistribution structure formed on the at least one integrated circuit die and including conductive layers and insulating layers stacked in order. A rewiring structure including
An electronic module comprising: 前記コネクタコンタクトは、エッジコネクタコンタクトであることを特徴とする請求項１２に記載の電子モジュール。   The electronic module according to claim 12, wherein the connector contact is an edge connector contact. 前記少なくとも一つの集積回路ダイは、複数の分離されない集積回路ダイを含むことを特徴とする請求項１２に記載の電子モジュール。 The electronic module of claim 12, wherein the at least one integrated circuit die includes a plurality of non-isolated integrated circuit dies. 前記再配線構造は、前記少なくとも一つの集積回路ダイに電気的にカップリングされた受動電子素子を提供するように構造化されたことを特徴とする請求項１２に記載の電子モジュール。   13. The electronic module of claim 12, wherein the redistribution structure is structured to provide a passive electronic device that is electrically coupled to the at least one integrated circuit die. 前記受動電子素子は、キャパシタ、抵抗及び/又はインダクタであることを特徴とする請求項１５に記載の電子モジュール。   The electronic module according to claim 15, wherein the passive electronic device is a capacitor, a resistor, and / or an inductor. 前記再配線構造は、前記基板上にマウンティングされた電子素子のコンタクトパッドに電気的コネクションを提供するように構造化された少なくとも一つの導電層を含むことを特徴とする請求項１２に記載の電子モジュール。   13. The electron of claim 12, wherein the redistribution structure includes at least one conductive layer structured to provide an electrical connection to a contact pad of an electronic device mounted on the substrate. module. 前記基板上にマウンティングされ、前記少なくとも一つの導電層に電気的にカップリングされたコンタクトパッドを備える電子素子をさらに含むことを特徴とする請求項１７に記載の電子モジュール。   The electronic module of claim 17, further comprising an electronic device comprising a contact pad mounted on the substrate and electrically coupled to the at least one conductive layer. 前記モノリシック基板の表面に付着され、前記コネクタコンタクトを支持するように構造化された支持層をさらに含むことを特徴とする請求項１２に記載の電子モジュール。   The electronic module of claim 12, further comprising a support layer attached to a surface of the monolithic substrate and structured to support the connector contact. 前記支持層は、ヒートシンクとして作用するように構造化されたことを特徴とする請求項１９に記載の電子モジュール。   The electronic module of claim 19, wherein the support layer is structured to act as a heat sink. 前記基板の表面に付着された保護層をさらに含むことを特徴とする請求項１２に記載の電子モジュール。   The electronic module according to claim 12, further comprising a protective layer attached to a surface of the substrate. 前記保護層は、ヒートシンクとして作用するように構造化されたことを特徴とする請求項２１に記載の電子モジュール。   The electronic module of claim 21, wherein the protective layer is structured to act as a heat sink. 内部に複数の集積回路ダイを備えるウェーハ及び前記複数の集積回路ダイ上に形成され、少なくとも一つの前記集積回路ダイにカップリングされたコネクタコンタクトを含む再配線構造を含むことを特徴とする製造物。   A product comprising: a wafer having a plurality of integrated circuit dies therein; and a redistribution structure including connector contacts formed on the plurality of integrated circuit dies and coupled to the at least one integrated circuit die. . 前記ウェーハは、複数の集積回路ダイグループ及び前記複数の集積回路ダイグループ上に形成され、集積回路ダイグループそれぞれにカップリングされ、それぞれはコネクタコンタクトを備える複数の再配線構造を含むことを特徴とする請求項２３に記載の製造物。   The wafer includes a plurality of integrated circuit die groups and a plurality of redistribution structures formed on the plurality of integrated circuit die groups and coupled to each of the integrated circuit die groups, each having a connector contact. 24. The product of claim 23. 前記複数の集積回路ダイグループとこれと連関された再配線構造は複数のモジュールに分離可能なことを特徴とする請求項２４に記載の製造物。   25. The product of claim 24, wherein the plurality of integrated circuit die groups and the redistribution structure associated therewith are separable into a plurality of modules. 前記各再配線構造の各コネクタコンタクトは、各モジュールのエッジコネクタコンタクトを提供するように構造化されたことを特徴とする請求項２５に記載の製造物。   26. The article of manufacture of claim 25, wherein each connector contact of each redistribution structure is structured to provide an edge connector contact for each module. 複数の分離されない集積回路ダイと前記複数の分離されない集積回路ダイ上に形成され、相互配置された導電層及び絶縁層を含む再配線構造で、前記複数の集積回路ダイ中少なくとも一つに電気的にカップリングされたエッジコネクタコンタクトを含む少なくとも一つの導電層を含む再配線構造を含むことを特徴とする電子モジュール。   A redistribution structure comprising a plurality of non-isolated integrated circuit dies and a plurality of non-isolated integrated circuit dies formed on the plurality of non-isolated integrated circuit dies, and electrically disposed on at least one of the plurality of integrated circuit dies. An electronic module comprising a redistribution structure including at least one conductive layer including an edge connector contact coupled to the substrate. 前記基板に付着された保護層をさらに含むことを特徴とする請求項２７に記載の電子モジュール。   The electronic module of claim 27, further comprising a protective layer attached to the substrate. 前記保護層は、前記エッジコネクタコンタクトを支持するように構造化されたことを特徴とする請求項２８に記載の電子モジュール。   30. The electronic module of claim 28, wherein the protective layer is structured to support the edge connector contact. 前記エッジコネクタコンタクトは、前記基板の縁に隣接して配置され、前記保護層は、前記再配線構造と対向する前記基板の表面に配置され、前記エッジコネクタコンタクトの下部に置かれることを特徴とする請求項２８に記載の電子モジュール。   The edge connector contact is disposed adjacent to an edge of the substrate, and the protective layer is disposed on a surface of the substrate facing the redistribution structure, and is disposed under the edge connector contact. The electronic module according to claim 28. 前記保護層は、ヒートシンクとして作用するように構造化されたことを特徴とする請求項２８に記載の電子モジュール。   29. The electronic module of claim 28, wherein the protective layer is structured to act as a heat sink. 前記保護層は、少なくとも一つの金属層又は熱伝導性ポリマー層を含むことを特徴とする請求項２８に記載の電子モジュール。   29. The electronic module according to claim 28, wherein the protective layer includes at least one metal layer or a thermally conductive polymer layer. 前記保護層は、それぞれ前記基板及び再配線構造に付着された第１及び第２保護層を含むことを特徴とする請求項２８に記載の電子モジュール。   30. The electronic module of claim 28, wherein the protective layer includes first and second protective layers attached to the substrate and the rewiring structure, respectively. 前記複数の分離されない集積ホイールダイは、複数の集積回路メモリ素子を含むことを特徴とする請求項２７に記載の電子モジュール。   28. The electronic module of claim 27, wherein the plurality of non-isolated integrated wheel dies include a plurality of integrated circuit memory elements. 前記再配線構造は、前記複数の集積回路ダイを連結する配線を提供することを特徴とする請求項２７に記載の電子モジュール。   28. The electronic module of claim 27, wherein the rewiring structure provides a wiring connecting the plurality of integrated circuit dies. 前記再配線構造は、受動電子素子を含むことを特徴とする請求項２７に記載の電子モジュール。   28. The electronic module according to claim 27, wherein the rewiring structure includes a passive electronic device. 前記受動電子素子は、キャパシタ、抵抗及び/又はインダクタを含むことを特徴とする請求項３６に記載の電子モジュール。   The electronic module of claim 36, wherein the passive electronic device includes a capacitor, a resistor, and / or an inductor. 前記再配線構造は、前記基板上にマウンティングされた電子素子に電気的コンタクトを提供するように構造化された少なくとも一つの導電層を含むことを特徴とする請求項２７に記載の電子モジュール。   28. The electronic module of claim 27, wherein the redistribution structure includes at least one conductive layer structured to provide electrical contact to an electronic device mounted on the substrate. 前記基板上にマウンティングされ、前記少なくとも一つの導電層と電気的にコンタクトする電子素子を含むことを特徴とする請求項３８に記載の電子モジュール。   39. The electronic module of claim 38, comprising an electronic device mounted on the substrate and in electrical contact with the at least one conductive layer. 複数の集積回路ダイと前記集積回路ダイにカップリングされ、コネクタコンタクトを含む再配線構造をウェーハ上に形成する段階を含むことを特徴とする電子モジュールの製造方法。   A method of manufacturing an electronic module, comprising: forming a plurality of integrated circuit dies and a redistribution structure coupled to the integrated circuit die and including connector contacts on a wafer. 前記ウェーハの隣接領域から前記複数の集積回路ダイと前記再配線構造を分離して前記電子モジュールを提供する段階を含むことを特徴とする請求項４０に記載の電子モジュールの製造方法。   41. The method of claim 40, further comprising: providing the electronic module by separating the plurality of integrated circuit dies and the redistribution structure from adjacent regions of the wafer. 前記コネクタコンタクトを前記モジュールのエッジコネクタコンタクトとして作用するように構造化する段階を含むことを特徴とする請求項４１に記載の電子モジュールの製造方法。   42. A method of manufacturing an electronic module according to claim 41, comprising structuring the connector contact to act as an edge connector contact of the module. 前記複数の集積回路ダイと前記再配線構造とを形成する段階は、前記再配線構造が受動電子素子を提供するように構造化する段階を含むことを特徴とする請求項４１に記載の電子モジュールの製造方法。   42. The electronic module of claim 41, wherein forming the plurality of integrated circuit dies and the redistribution structure includes structuring the redistribution structure to provide a passive electronic device. Manufacturing method. 前記受動電子素子は、キャパシタ、抵抗及び/又はインダクタであることを特徴とする請求項４３に記載の電子モジュールの製造方法。   44. The method of manufacturing an electronic module according to claim 43, wherein the passive electronic element is a capacitor, a resistor, and / or an inductor. 前記電子モジュール上に前記コネクタコンタクトを支持するように構造化された支持層を形成する段階をさらに含むことを特徴とする請求項４１に記載の電子モジュールの製造方法。   42. The method of claim 41, further comprising forming a support layer structured on the electronic module to support the connector contact. 前記支持層は、ヒートシンクとして構造化されることを特徴とする請求項４５に記載の電子モジュールの製造方法。   The method of claim 45, wherein the support layer is structured as a heat sink. 前記支持層を形成する段階前に前記電子モジュールを薄膜化する段階をさらに含むこと
を特徴とする請求項４５に記載の電子モジュールの製造方法。 46. The method of manufacturing an electronic module according to claim 45, further comprising a step of thinning the electronic module before the step of forming the support layer. 前記再配線構造及び/又は前記少なくとも一つの集積回路ダイ上に保護層を形成する段階をさらに含むことを特徴とする請求項４０に記載の電子モジュールの製造方法。   41. The method of claim 40, further comprising forming a protective layer on the redistribution structure and / or the at least one integrated circuit die. 前記保護層は、ヒートシンクで構造化されることを特徴とする請求項４８に記載の電子モジュールの製造方法。   49. The method of claim 48, wherein the protective layer is structured with a heat sink. ウェーハ上に複数の集積回路ダイを形成する段階と、
前記複数の集積回路ダイ上に前記少なくとも一つの集積回路ダイとカップリングされたコネクタコンタクトとを含む再配線構造を形成する段階と、
を含むことを特徴とする電子モジュールの製造方法。 Forming a plurality of integrated circuit dies on the wafer;
Forming a redistribution structure on the plurality of integrated circuit dies including the at least one integrated circuit die and a coupled connector contact;
The manufacturing method of the electronic module characterized by the above-mentioned. 前記集積回路ダイと前記再配線構造とを前記ウェーハの隣接領域から分離して前記電子モジュールを生成する段階をさらに含むことを特徴とする請求項５０に記載の電子モジュールの製造方法。   51. The method of claim 50, further comprising separating the integrated circuit die and the redistribution structure from adjacent regions of the wafer to generate the electronic module. 前記コンタクトが前記モジュールのエッジコネクタコンタクトとして作用するように構造化する段階を含むことを特徴とする請求項５１に記載の電子モジュールの製造方法。   52. A method of manufacturing an electronic module according to claim 51, comprising the step of structuring the contacts to act as edge connector contacts of the module. 前記再配線構造は、受動電子素子を形成するように構造化する段階を含むことを特徴とする請求項５１に記載の電子モジュールの製造方法。   52. The method of claim 51, wherein the rewiring structure includes structuring to form passive electronic devices. 前記受動電子素子は、キャパシタ、抵抗及び/又はインダクタであることを特徴とする請求項５３に記載の電子モジュールの製造方法。   54. The method of manufacturing an electronic module according to claim 53, wherein the passive electronic device is a capacitor, a resistor, and / or an inductor. 前記コネクタコンタクトを支持するように構造化された支持層を形成する段階をさらに含むことを特徴とする請求項５１に記載の電子モジュールの製造方法。   52. The method of claim 51, further comprising forming a support layer structured to support the connector contact. 前記支持層は、ヒートシンクで構造化されることを特徴とする請求項５５に記載の電子モジュールの製造方法。   56. The method of manufacturing an electronic module according to claim 55, wherein the support layer is structured with a heat sink. 前記支持層を形成する段階前に前記電子モジュールを薄膜化する段階を含むことを特徴とする請求項５１に記載の電子モジュールの製造方法。   52. The method of manufacturing an electronic module according to claim 51, further comprising a step of thinning the electronic module before the step of forming the support layer. 前記再配線構造及び/又は複数の集積回路ダイ上に保護層を形成する段階をさらに含むことを特徴とする請求項５１に記載の電子モジュールの製造方法。   52. The method of claim 51, further comprising forming a protective layer on the redistribution structure and / or a plurality of integrated circuit dies. 前記保護層は、ヒートシンクで構造化されることを特徴とする請求項５８に記載の電子モジュールの製造方法。

59. The method of claim 58, wherein the protective layer is structured with a heat sink.

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