JP2005150932A

JP2005150932A - プリディスト−ション装置

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Publication number: JP2005150932A
Application number: JP2003382602A
Authority: JP
Inventors: 壽雄 ▲高▼田; Toshio Takada; Hiroshi Hoshikami; 浩星上; Kazuyoshi Sato; 一良佐藤
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2003-11-12
Filing date: 2003-11-12
Publication date: 2005-06-09

Abstract

【課題】アナログ部の遅延時間の変動に対処できるプリディスト−ション装置を提供する。
【解決手段】予歪を与えるプリディスト−ション部がアナログ回路で構成されたプリディスト−ション装置において、送信信号経路の遅延時間Ｔ１と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間Ｔ２との差を、可変遅延手段１７、２０により動作クロック上の時間分解能で補正する。そのために、送信増幅器１１の出力に含まれる歪の量を検出する歪検出手段２１〜２４と、可変遅延手段１７等の遅延時間を、前記歪検出手段の検出する歪が最小になるように設定する遅延時間最適化部２６と、を備える。
【選択図】図１

Description

本発明は送信増幅器などに用いられるプリディスト−ション装置に関し、特に、セミデジタル方式においてアナログ部の遅延時間の変動に対処したプリディスト−ション装置に関する。

送信増幅器において、送信機入出力間の非線形性、特に奇数次の相互変調歪により送信帯域以外に発生する歪の発生量が電波法などにより厳しく制限されている。また歪成分は送信波の自帯域内にも発生し、送信波形品質の劣化を引き起こす。送信波形品質は通信事業者の定める規格により厳しく規定されている。これらの理由により送信増幅器には歪が発生しない線形な増幅動作が要求される。増幅器を線形に動作させる手法には２つあり、一つは増幅器の動作点を下げる方法、もう一つは歪補償技術を用いる方法である。増幅器の動作点を下げて動作させた場合、増幅器の効率（出力交流電力と消費する直流電力の比）が著しく低下するため、増幅器の発熱量が増加し、増幅器を構成する部品の信頼性が著しく低下する。また効率の低下により、増幅器１個が出力できる電力が低下するため、複数の増幅器を用いる必要があり、部品コストの増加、電気代などのランニングコストの増加の原因となる。

このような事情により歪補償技術が用いられてきた。歪補償技術には幾つかの手法があるが、その一つにプリディストーション技術があり、近年実用化が進んでいる。
この背景には従来のフィードフォワード方式では、更なる効率向上、低価格化が望めなくなってきていることが上げられ、さらに近年のディジタル信号処理技術の進歩に伴い、ディジタル信号処理部、ＩＦ帯のアナログ部と送信増幅器を一体化したアプリケーションが増えてきており、そのようなアプリケーションには、ディジタル、ＩＦ、ＲＦのいかなる信号帯域でも実現可能なプリディストーション技術が最適である（フィードフォワード技術はＲＦでのみ実現可能）。

上述したようにプリディストーション技術は、ディジタル・プリディストーションとアナログ・プリディストーション（ＲＦ若しくはＩＦ）に大別できるが、アナログ方式は歪補償特性の安定性（温度変化、経年変化）と量産性（調整箇所が多く、製造コストがかかる）に難があり、ディジタル・プリディストーションが実用化される場合が多い。
ディジタル・プリディストーションにも、フル・ディジタル方式と、ディジタルとアナログ信号処理を用いる方式（セミ・ディジタル方式）の２通りの方式がある。

まずここでプリディストーション方式の原理を説明する。上述したように増幅器で歪が発生するのは、増幅器入出力間に非線形性があるからであり、その非線形特性をＡＭ−ＡＭ、ＡＭ−ＰＭ特性として表すことが出来る。すなわちＡＭ−ＡＭとはＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎｔｏＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎのことであり、入力電力と出力電力の非線形性を表している。またＡＭ−ＰＭとはＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎｔｏＰｈａｓｅＭｏｄｕｌａｔｉｏｎのことであり、入力電力と入出力間の位相変化の非線形性を表している。プリディストーション方式とは、増幅器に前置するプリディストーション部でＡＭ−ＡＭとＡＭ−ＰＭの逆特性（予歪）を送信信号に付加し、増幅器のＡＭ−ＡＭ，ＡＭ−ＰＭ特性を補償し、プリディストーション部入力信号と増幅器出力信号の関係を線形に保つ動作をする技術である。

フル・ディジタル方式は、図２のように、プリディストーション部を全てディジタル回路で構成する方式である。セミ・ディジタル方式は、図３のように、プリディストーションを発生させる部分のみＲＦ（ＩＦ）帯域で、それ以外の部分がディジタル回路で構成する方式である。
フル・ディジタル方式において、プリディストーション部の出力信号は、歪を含んだ信号となるため、その帯域幅が広くなり（３次歪で３倍、５次歪まで考慮すると５倍の帯域に広がる）、動作クロック周波数を高く設定する必要がある。一方、セミ・ディジタル方式は、図３に示したように送信信号と、プリディストーション部制御信号は別々に扱い、５次歪まで扱う場合であってもプリディストーション部制御信号の帯域は送信信号の２倍の帯域を扱えることができれば良く、フル・ディジタル方式の１／２．５の動作クロックで間に合う。
またセミ・ディジタル方式では、Ｄ／Ａ出力をＩＦ帯へアップコンバートした後、送信信号帯域幅のみ通過させる狭帯域なＢＰＦを用いて、Ｄ／Ａで発生した雑音を除去可能であるため、送信信号のＣ／Ｎ確保が比較的容易である。一方フル・ディジタル方式は既に帯域が広がった状態であるため、このようなフィルタリングが不可能であり、送信信号のＣ／Ｎ確保が非常に難しい。つまりＬＰＦ３’には前置歪は通過してＤ／Ａで発生した雑音を除去するという実現困難な特性が要求される。３ＧＰＰカテゴリーＢのような帯域外スプリアス規定が厳しいアプリケーションでは、致命的な欠点となる。

この他、本発明に関連する従来技術として、フィードフォワード歪補償増幅器に用いる遅延線に微調整用の複数の遅延線と切替器を備えて、歪成分のレベルが許容地位かになるように遅延時間を調整する技術が知られる（例えば特許文献１参照。）。
また、フル・ディジタル方式のプリディスト−ションにおいて、送信電力増幅器やフィードバックループで生じる遅延時間を相関器により測定し、歪補償係数の更新動作に利用する技術が知られる（例えば特許文献２参照。）。

特開２００２‐２７１１４９号公報特開２００１‐１８９６８５号公報

しかしながら従来技術のセミ・ディジタル方式は、フル・ディジタル方式に対して幾つか利点はあるものの、ＲＦ帯のプリディストーション部までの送信信号経路と、制御信号経路の遅延時間を合わせることが困難である欠点を持つ（ずれると歪補償特性が劣化する）。プリディストーション方式は、送信信号と制御信号が完全に同期している必要がある方式であり、この点フル・ディジタル方式はディジタル回路でプリディストーション部をクローズできるので遅延合わせは容易に行うことが出来る。セミ・ディジタル方式は、送信信号経路と制御信号経路にアナログ信号処理部を持つため、設計段階で厳密に遅延を合わせる必要がある。しかし従来のセミ・ディジタル方式では、送信信号経路および制御信号経路のアナログ部分の遅延時間の温度変化、経年変化には対応できずに、歪補償特性の劣化を招いていた。

本発明は上記問題点に鑑み、温度変化、経年変化が起こっても歪補償性能が劣化しないプリディストーション装置を提供することを目的とする。

本発明のプリディスト−ション装置は、予歪を与えるプリディスト−ション部がアナログ回路で構成され、送信信号経路の遅延時間と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間との差を、可変遅延手段で補正する。

本発明のプリディスト−ション装置は更に、送信するデジタルＩＱ信号をデジタル直交変調する変調器と、前記デジタルＩＱ信号の包絡線情報を計算する電力検出器と、包絡線情報に基づいて予歪の制御信号を与えるルックアップテーブルと、前記変調器の出力をＤ／Ａ変換する第１のＤ／Ａ変換器と、前記ルックアップテーブルの出力をＤ／Ａ変換する第２のＤ／Ａ変換器と、前記第１のＤ／Ａ変換器の出力に基づく送信信号に、前記第２のＤ／Ａ変換器の出力に基づく予歪を与えて送信増幅器に出力するプリディスト−ション部と、前記送信増幅器の出力に含まれる歪の量を検出する歪検出手段と、前記第１のＤ／Ａ変換器を経由して前記プリディスト−ション部に到達する前記送信信号経路の遅延時間と、前記第２のＤ／Ａ変換器を経由して前記プリディスト−ション部に到達する前記制御信号経路の遅延時間との差を、第１のＤ／Ａ変換器の動作周期よりも短い時間単位で調整する可変遅延手段と、前記可変遅延手段の遅延時間を、前記歪検出手段の検出する歪が最小になるように設定する遅延時間最適化部と、を備える。

本発明のプリディスト−ション装置によれば、送信信号経路の遅延時間と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間との差を、可変遅延手段で補正するようにしたので、歪補償性能を向上することができる。

以下、実施の形態を通じて本発明を説明するが、以下の実施例は請求項に係る発明を限定するものではなく、また実施例の中で説明されている特長の組み合わせの全てが発明の解決手段に必須であるとは限らない。実施例の構成の一部若しくは複数の実施例の構成の任意の組み合わせもまた本発明に含まれ得る。

図１は本実施例のプリディスト−ション装置、特に携帯電話の基地局送信増幅部を想定したプリディスト−ション装置のブロック図である。
まず送信信号経路に沿って説明すると、ディジタルのＩ、Ｑ信号がディジタル回路に入力される。ディジタル回路において、入力されたＩ、Ｑ信号は変調器１により直交変調され、Ｄ／Ａ変換器２にて直交変調されアナログ信号に変換され、アナログ回路に出力される。アナログ回路では、ＬＰＦ（Low Pass Filter）３によりＤ／Ａ変換器２で発生する折り返し成分を除去し、ミキサ４にて第２のＩＦにアップコンバートし、ＢＰＦ（Band Pass Filter）５にて送信信号帯域以外の雑音、ローカル・リーク等を除去する。その後ミキサ６にてＲＦへアップコンバートし、ＢＰＦ（Band Pass Filter）７にて送信信号帯域以外の雑音、ローカル・リーク等を除去する。この信号は遅延線８にて、任意の時間遅延した後、電圧制御可変位相器（ＶＶＰ）９にて制御電圧に応じて位相シフトを行い、電圧制御可変減衰器（ＶＶＡ）１０にて制御電圧に応じた減衰を行って増幅器１１に入力する。ＶＶＰ９とＶＶＡ１０は、送信信号と同等の帯域幅を有する制御電圧に十分追従して位相並びに減衰量を制御できる応答性を有している。また、遅延線８は備えなくても良い場合がある。

次に図１の制御経路に沿って説明すると、ディジタルのＩ、Ｑ信号は電力検出器１２にも入力され、包絡線情報（Ｉ^２＋Ｑ^２）が計算される。この包絡線情報は参照信号としてＬＵＴ（Look Up Table）１３、１４に入力される。ＬＵＴ１３、１４には増幅器のＡＭ−ＡＭとＡＭ−ＰＭ特性の逆特性が夫々格納されており、入力された包絡線情報（Ａｍｐｌｉｔｕｄｅ）に対応する位相及び減衰量の制御電圧をディジタルで出力する。ディジタル値の制御信号はＤ／Ａ変換器１５、１８によりアナログ信号に夫々変換され、ＬＰＦ１６、１９にてＤ／Ａ変換器１５、１８で発生した折り返し成分を除去した後、遅延手段１７、２０を夫々とおり、ＶＶＰ９、ＶＶＡ１０の制御信号となる。ＬＰＦ１６、１９は具体的には、仮にＤ／Ａ変換器１５、１８のサンプリングレートを１００ＭＨｚ、制御信号の帯域幅を４０ＭＨｚとすると、４０ＭＨｚの制御信号を十分通過し６０ＭＨｚに現れる折返し成分を十分減衰する特性を有する。
なお、図４では遅延手段１７、２０はＬＰＦ１６、１９の後に配置されているが、制御信号の遅延量を変化させることが出きればどこでも良く、Ｄ／Ａ変換器１５、１８の前に配置しても良い。

次に図１のモニタ部分を説明する。まず増幅器出力の一部が取りだされ、ミキサ２１により任意のＩＦにダウンコンバートされる。ＢＰＦ２２により歪の一部（例えば上側波帯のＩＭ３）のみ抽出し、電力検波回路２３にて電圧信号に変換される。この検波信号がＡ／Ｄ変換器２４にてディジタル信号に変換される。Ａ／Ｄ変換器２４のサンプリングレートは、送信信号帯域幅ほど高速である必要は必ずしもなく、それより遅くても良い。ＤＳＰはこの検波電圧が最小になるように、ＬＵＴの内容を書き換えを行う。

本実施例の特徴部分について図１を用いて説明する。図１において、Ｄ／Ａ変換器２出力からＬＰＦ３、ミキサ４、ＢＰＦ５、ミキサ６、遅延線８等を通って、ＶＶＰ９、ＶＶＡ１０に至る送信信号経路の遅延時間（Ｔ１）と、Ｄ／Ａ変換器１５、１６出力からＬＰＦ１６，１９、可変遅延手段１７、２０等を通って、ＶＶＰ９等に至る制御経路の時間（Ｔ２）がある。
プリディストーション方式では電力検出器２３で包絡線情報を検出した信号に対応する予歪を与える必要があり、デジタル回路の出力を送信信号経路と制御経路との間で同期させている場合、アナログ回路における夫々の経路の遅延時間についても基本的にＴ１＝Ｔ２の必要があり、この時間関係がずれると歪補償特性が劣化する。しかし送信信号経路と制御経路の一部がアナログ素子で構成されるため、温度変化や経年変化によりＴ１およびＴ２の遅延時間が変化し、歪補償特性が劣化する。

そこで本実施例では、ＤＳＰ２５に入力される検波電圧が最小になるように、遅延手段１７、２０を制御する遅延最適化手段２６（図示せず）、及び遅延最適化手段２６の出力をＤ／Ａ変換して遅延手段に制御信号として与えるＤ／Ａ変換器２７（図示せず）を設け、常時Ｔ１をＴ２に近づけるよう制御する。

以下、遅延最適化手段２６の制御方法の一例として、摂動法を用いた場合を説明する。予め出荷時の手作業による調整などで遅延手段１７の遅延時間Ｔ_Ａがほぼ正確に設定されており、遅延最適化手段２６がその値を保持しているとする。運用中（送信増幅器の動作中）において、遅延最適化手段２６は保持している遅延時間Ｔ_Ａに微小値ΔＴを加算し、加算後のＴ_Ａに対応する制御信号を遅延手段１７に与える（ステップ１）。次に、遅延手段１７が加算後のＴ_Ａの遅延を行っている間、Ａ／Ｄ変換器２４の出力する検波信号を測定する（ステップ２）。次に測定した検波電圧が加算前に比べ減少して（歪が改善して）いる場合は、加算後のＴ_Ａを採用し、検波電圧が増加して（歪が悪化して）いる場合は微小値ΔＴの極性を反転する（ステップ３）。以上のステップ１〜３を繰り返すことにより、検波電圧が最小化され歪補償性能が維持される。
遅延手段１９についても同様の処理を行い、２つの遅延時間Ｔ_Ａを最適化するようにしても良いが、ＶＶＰ９による遅延時間の変動が無視できるときは、ＶＶＰ９の遅延時間を固定値として遅延手段１７の遅延時間Ｔ_Ａに加算したものを遅延手段１９に与えてもよい。上記の遅延最適化手段２６の制御は、ＤＳＰ２５によるＬＵＴの更新制御の合間に行うと良い。つまりＬＵＴの更新制御と遅延最適化手段２６の制御は同時並行では行われないので、遅延最適化手段２６はハードウェアとしてはＤＳＰ２５により実現することもできる。遅延最適化手段２６が上記ステップ１〜３の処理を行う周期は、送信増幅器１１の温度変化に追従できる程度の速度で十分である。またステップ２の検波信号の測定は、加算前と加算後の２回で行うよりも、加算前と加算後のＴ_Ａで交互に複数回測定しそれらの平均値を用いるようにすると、送信信号の変動の影響を受けにくいので良い。上述した方法の他に、遅延最適化手段２６の制御方法は多数考えられ、例えばＬＭＳを用いてもよい。

図４は本実施例の遅延手段１７、２０の回路図であり、電圧制御可変遅延回路を示している。図４において１７２は静電容量Ｃのコンデンサ、１７３と１７４は抵抗であり互いに等しい抵抗値を持つ。可変抵抗器１７１の抵抗値Ｒを変化させることで、図４の回路の入出力間の遅延時間（２ＣＲ）を変化させることができる。例えば可変抵抗器１７１をＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）などで置き換え（ゲートに制御電圧を加え、ドレインをコンデンサ１７２とオペアンプ１７５のノードに接続、ソースを接地する）、ゲート電圧を変化させることで、ドレイン・ソース間の抵抗値を変化させることができる。あるいはディジタル入力の可変抵抗素子（ディジタルポテンショメータ）等を用いればＡ／Ｄ変換器２４を不要にできる。本実施例の遅延手段１７、２０は、Ｄ／Ａ変換器１７等のクロック周期に比べて高い時間分解能で遅延時間を微調整できるので、高い精度で遅延時間を合わせ、歪量をより減少させることが出来る。

出願人は、本発明が更に送信増幅器１１のメモリ効果をも補償しうることを見出したので、以下に説明する。図５はメモリ効果を説明するための送信増幅器１１の等価回路図である。１１１は増幅を行うトランジスタ、１１２は電源電圧を安定化させるためのバイパスコンデンサ、１１３はバイパスコンデンサ１１２とトランジスタの間の配線に存在するインダクタンス成分である。この回路において、トランジスタのドレイン電流にわずかに発生した２次歪は送信周波数とはかけ離れた低周波であり、電源ラインのインダクタンス成分１１３を通過する際にインダクタンス成分１１３のインピーダンスにより電圧効果を生じ、電源電圧が変動することとなる。この電源電圧の低周波の変動はトランジスタの増幅率を変動させるほか、トランジスタ１１１の寄生容量或いは図示しないバイアス回路を通じてトランジスタのゲートに帰還されるなどし、トランジスタ内で正規の入力信号と相互変調されて無線周波数帯に歪を生じることとなる。最初の入力信号が電源電圧の変動を起こし、それがトランジスタに戻されて相互変調するまでには遅延があり、このように歪が過去の履歴に基づいていることからメモリ効果と呼ばれている。メモリ効果に関する従来技術として特開平１１−１９１７１６が知られる。

メモリ効果として、一定時間Ｔ_Ｍの過去の入力信号ｖ_ｉ（ｔ−Ｔ_Ｍ）に基づく歪Ｄ（ｖ_ｉ（ｔ−Ｔ_Ｍ））が出力信号に重畳されるモデルを想定すると、Ｔ_Ｍ時間前の入力信号に基づく予歪を入力信号に重畳して送信増幅器に入力すれば、メモリ効果による歪を相殺できることが予想される。メモリ効果に拠らない歪も存在するため、本実施例のプリディスト−ション装置においては０からＴ_Ｍの間かその付近の遅延時間をＴ１とＴ２の差として与えたとき歪量が最小になると考えられる。

一般に、インダクタンス成分１１３の大きさは設計により正確に制御できるようなものではなく、メモリ効果の等価的な遅延時間Ｔ_Ｍを予め予測して遅延線の遅延量を設定することは困難であるが、本実施例では検波信号を最小にするように自動制御しているので、メモリ効果も含めた状態でＴ１とＴ２のタイミング合わせが達成され、歪量を最小にすることが出来る。
なお、遅延時間Ｔ_Ｍが入力信号のレベルに依存していることが明らかな場合、遅延最適化手段２６に電力検出器１２が出力する包絡線情報を入力し、遅延最適化手段２６が内部に包絡線情報と遅延時間Ｔ_Ｍを対応付ける簡易的なＬＵＴを備えるなどして、包絡線情報に基づいてＴ１とＴ２とに遅延時間差を動的に与えても良い。
また、メモリ効果に拠る歪（メモリ効果歪）と拠らない歪（通常歪）とを夫々独立に補償するためにＬＵＴを夫々設け、夫々の制御経路の遅延時間Ｔ２を別個に遅延最適化手段により最適化し、メモリ効果歪用の制御経路の遅延時間が、通常歪用のそれに比べ約Ｔ_Ｍ遅れるようにしてもよい。或いは本願と同一出願人による特願２００３−３３３０８２（本江の特許）に記載されているように、メモリ効果歪と通常歪で共通のＬＵＴを１つ設け、ＬＵＴへの入力信号の時点でＴ_Ｍ’遅らせた入力信号を重畳する構成とし、このＴ_Ｍ’を遅延最適化手段で制御するようにしても良い。

本実施例はまた、セミ・ディジタル方式であるため、ディジタル部のクロック周波数を低く設定でき、ＩＦ帯のＢＰＦを利用し、高いＣ／Ｎの送信信号を送信できる。

本実施例は、遅延手段１７、２０をＤ／Ａ変換器１５、１８の前に設けた点で実施例１と異なり、実施例１と同様の構成、効果の部分については説明を省略する。。本実施例の遅延手段１７、２０は、従来Ｄ／Ａ変換器１５に入力されていたディジタルの制御信号を１つ記憶するラッチであり、ラッチへのホールド信号の立上り若しくは立下りエッジによりラッチに入力される信号を保持し、保持した信号を次のホールド信号までＤ／Ａ変換器１５等に出力し続ける。ラッチに入力するホールド信号として、従来Ｄ／Ａ変換器１５等に入力していたクロックをワンショットマルチバイブレータ等で１クロック時間以内の任意の遅延を施した信号を用いる。ワンショットマルチバイブレータのようにコンデンサと抵抗によるＣＲの時定数を用いて信号を遅延させる場合、実施例１同様に抵抗としてＦＥＴを用い、ゲート電圧を制御することで遅延時間を簡易な構成で制御することが出来る。また、ＬＵＴから出力された制御信号を遅延させる替わりにＤ／Ａ変換器１５に入力するクロックを遅延させても良い。また遅延時間に１クロック時間以上の可変幅が必要な場合は、更にスルー動作と１（０．５）クロック遅延動作とを切替え可能な素子を任意個数直列に挿入すればよい。

本発明のプリディスト−ション装置のブロック図従来のフル・ディジタル方式のブロック図従来のセミ・ディジタル方式のブロック図実施例１の遅延手段１７、２０の回路図メモリ効果を説明するための送信増幅器１１の等価回路図

符号の説明

１…変調器、２…Ｄ／Ａ変換器、３…ＬＰＦ、４…ミキサ、５…ＢＰＦ、
６…ミキサ、７…ＢＰＦ、８…遅延線、９…電圧制御可変位相回路（ＶＶＰ）、
１０…電圧制御可変減衰回路（ＶＶＡ）、１１…送信増幅器、１２…電力検出器、
１３、１４…ＬＵＴ（ルックアップテーブル）、１５、１８…Ｄ／Ａ変換器、
１６、１９…ＬＰＦ、１７、２０…可変遅延手段、２１…ミキサ、２２…ＢＰＦ、
２３…電力検波回路、２４…Ａ／Ｄ変換器、２５…ＤＳＰ、２６…遅延最適化

Claims

予歪を与えるプリディスト−ション部がアナログ回路で構成されたプリディスト−ション装置において、
送信信号経路の遅延時間と、プリディスト−ション部で発生する歪を制御するための制御信号経路の遅延時間との差を、可変遅延手段で補正することを特徴とするプリディスト−ション装置。
送信するデジタルＩＱ信号をデジタル直交変調する変調器と、
前記デジタルＩＱ信号の包絡線情報を計算する電力検出器と、
包絡線情報に基づいて予歪の制御信号を与えるルックアップテーブルと、
前記変調器の出力をＤ／Ａ変換する第１のＤ／Ａ変換器と、
前記ルックアップテーブルの出力をＤ／Ａ変換する第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器の出力に基づく送信信号に、前記第２のＤ／Ａ変換器の出力に基づく予歪を与えて送信増幅器に出力するプリディスト−ション部と、前記送信増幅器の出力に含まれる歪の量を検出する歪検出手段と、
前記第１のＤ／Ａ変換器を経由して前記プリディスト−ション部に到達する前記送信信号経路の遅延時間と、前記第２のＤ／Ａ変換器を経由して前記プリディスト−ション部に到達する前記制御信号経路の遅延時間との差を、第１のＤ／Ａ変換器の動作周期よりも短い時間単位で調整する可変遅延手段と、前記可変遅延手段の遅延時間を、前記歪検出手段の検出する歪が最小になるように設定する遅延時間最適化部と、を備えることを特徴とする請求項１記載のプリディスト−ション装置。