JP2004513505A - Process perturbations on measurement-modeling methods for semiconductor device technology modeling - Google Patents

Abstract

Using measurement-modeling microscopy as a basic analytical criterion, correlating measurement-modeling behavioral changes with experimental device changes designed to controllably change the physical aspects of the device. To construct a model based on statistical properties. Second, the effects of process perturbations can be attributed to changes in the measurable internal properties of the device. Measured - by complete process perturbations to model PM ² experiments, the full range of device operation can be expressed with respect to the microscope model reference space, thereby to form a single unified compact device technology model, resulting in the device It is possible to accurately model the obtained operation change over a relatively wide range of physical change and environmental change. The model can model internal device physical operating mechanisms that are very important for device technology, such as charge control in FET or current control in BJT.

Description

【００２８】
次に、Ｓ−パラメータ顕微鏡分析を用いて、ソース進入抵抗（ｓｏｕｒｃｅ ａｃｃｅｓｓ ｒｅｓｉｓｔａｎｃｅ）の物理的に表現したモデル表現を決定する。Ｓ−パラメータ顕微鏡分析については、図１１ないし図２５および図４５ないし図５０に関連付けて後に説明する。Ｐｉ−ＦＥＴの一例をモデル化し、Ｓ−パラメータ顕微鏡分析におけるフィルタとして用いる。これについては、図２６ないし図４４に関連付けて総合的に説明する。Ｓ−パラメータ顕微鏡分析を遂行するには、サンプル・デバイスのＳ−パラメータを４０ＧＨｚまで測定し、続いて等価小信号回路モデルを抽出する。これについては、Ｓ−パラメータ顕微鏡分析に関連付けて以下で詳細に説明する。
【００２９】
小信号等価回路モデルは、測定したデバイスの物理的構造の電気的表現として機能し、その内部構造の詳細を大まかに説明するために用いることができる。デバイス内部の等価回路要素と構造的項目との間の対応を以下の図８に示す。量「Ｒｓ」およびソース・アクセス領域の関係が示されている。
【００３０】
Ｓ−パラメータ顕微鏡分析測定の結果を図２２に示す。これは、ソース抵抗Ｒｓのバイアス依存特性を示す。これらのバイアス依存特性から、測定データと一致する暫定的な物理モデルを構築することができる。
【００３１】
３つの物理的効果が、測定したソース抵抗の全体的な挙動に関与することがわかった。即ち、ソース側領域上のリセスの前のアクセス領域の抵抗、ソース・アクセス・リセス内部の抵抗、およびソース・アクセス領域およびゲート直下にあるチャネル間の面キャリア濃度の急激な変化によって生じる境界抵抗である。これらの現象およびソース・アクセス・リセス内部におけるその物理的位置を図９に示す。ここで、領域１、２および３は、前述した効果の各々に対応する。
【００３２】
これらの観察から、ＨＥＭＴデバイスにおけるＲｓのバイアス依存特性を記述する半物理モデルの一形態を確立することができる。これを以下の式で示す。
【００３３】
【数１】

【００３４】
ＰＭ^２実験の第２部では、ＨＥＭＴデバイス・サンプルを製作し、検査して、ソース・アクセス領域の長さを意図的に変化させる。
サンプルを製作した後、ＳＥＭによって目標寸法を検証する。また、比較のため、Ｓ−パラメータ顕微鏡分析を用いて、ソース抵抗を抽出する。実験用のソース・ゲート寸法を、抽出したソース抵抗と共に、以下の表２に示す。
【００３５】
【表２】

【００３６】
表２のデータを用いて、先に示した領域１のソース・アクセス抵抗（Ｒｓｕｎｄｅｐ Ｃａｐ）の暫定的半物理モデルを確認する。この確認は、Ｓ−パラメータ顕微鏡分析およびＰＭ^２実験によって抽出した面積抵抗（Ｒｓｈ）を、別個のＶａｎ ｄｅｒ Ｐａｕｗ 測定によって抽出した面積抵抗と比較することによって確認することができる。この測定は、例えば、Ｒａｌｐｈ Ｗｉｌｌｉａｍｓの「Ｍｏｄｅｒｎ ＧａＡｓ Ｐｒｏｃｅｓｓｉｎｇ Ｍｅｔｈｏｄｓ」（最新ＧａＡｓ処理方法），Ａｒｔｅｃｈ Ｈｏｕｓｅ， １９９０に開示されている。異なる物質またはエピ・スタックのＨＥＭＴデバイスを用いて実験を行っても、実験は領域１の抵抗の半物理モデル形態の有効性を示す。また、項ＲＥＣｓｇおよびＬｇは、Ｄｓｇ検査サンプル全てに対してほぼ一定であると見なすことができる。
【００３７】
ＰＭ^２実験の最終部分では、半物理ソース抵抗モデルの完全な形態の有効性を判断する。第１部の完全なバイアス依存測定に基づいて、ゲートおよびドレイン・バイアスの関数として、完全な半物理モデル表現のソース抵抗を、以下の式で表すことができる。
【００３８】
【数２】

【００３９】
ＰＭ^２実験の第１部において製作したサンプルに対するシミュレーション結果を図１０Ａに示す。図１０Ａを図２２と比較すると、半物理モデルが測定結果を適正に再現していることがわかる。予測したように、薄い「キャップ」サンプルのバイアス依存ソース抵抗が同じ形態を有するが、ソース・アクセスの領域１におけるＲｓｈの変化に対応する量だけ、オフセットが高くなっている。
【００４０】
Ｓ−パラメータ顕微鏡分析
Ｓ−パラメータ顕微鏡分析（ＳＰＭ）方法は、バイアス依存Ｓ−パラメータ測定値を、顕微鏡分析の一形態として利用し、これまで未知の半導体構造の内部電荷および電界構造の定性的分析を行う。小信号モデルとして抽出したＳ−パラメータ測定値の形態で擬似画像（イメージ）を収集し、電荷制御マップを形成する。これまで半導体デバイスの内部電荷／電界を計算するためには有限要素デバイス・シミュレーションが用いられてきたが、このような方法は比較的精度が低いことが知られている。本発明によれば、Ｓ−パラメータ顕微鏡分析は、半導体デバイス内部における内部電荷および電界を決定するための比較的精度が高い方法を提供する。内部電荷および電界の精度高いモデリングにより、半導体デバイスの外部電気的特性全てを、その高周波動作も含めて、比較的精度高くモデル化することが可能となる。このように、本システムは、デバイス技術モデルを作成するのに適しており、製造分析のための高周波ＭＭＩＣ歩留まり分析予測および設計を可能にする。
【００４１】
Ｓ−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、ＳＰＭがサンプルに反射したエネルギおよびサンプルから反射されたエネルギの測定値を利用して、情報を得る。更に具体的には、ＳＰＭは、透過および反射マイクロ波ならびにミリ波電磁パワー、即ち、Ｓ−パラメータに基づく。したがって、Ｓ−パラメータ顕微鏡分析は、走査型および透過型電子顕微鏡（ＳＥＭおよびＴＥＭ）の動作を組み合わせたものに類似している。散乱したＲＦエネルギは、ＳＥＭおよびＴＥＭにおける電子ビームの反射および透過と類似している。しかしながら、ＳＥＭおよびＴＥＭにおけるように電子検出器を用いる代わりに、Ｓ−パラメータ顕微鏡分析ではネットワーク・アナライザにおける反射計を用いて信号を測定する。Ｓ−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、双方共散乱現象の測定値をデータとして利用し、解像度を高めるために測定値を絞る機構を含み、測定値の複数の部分を対比し、以下の表３に示すように詳細を判別する機構を含む。
【００４２】
【表３】

【００４３】
結果：デバイスの内部電荷および電界構造の詳細な「画像」
ここでＳ−パラメータ顕微鏡分析と関連付けて論ずる画像は、実際の画像とは関係なく、デバイスの内部動作に関する洞察および定量的詳細を得るために用いられる。更に具体的には、Ｓ−パラメータ顕微鏡分析では、従来の顕微鏡分析形態の場合におけるような視覚画像は得られない。むしろ、Ｓ−パラメータ顕微鏡分析画像は、計算によって得られ非直観的測定値の集合に基づいたマップに似ていると言った方がよい。
【００４４】
図１１は、Ｓ−パラメータ顕微鏡の概念図を示し、全体として参照番号２０で識別されている。Ｓ−パラメータ顕微鏡２０は、ＳＥＭおよびＴＥＭの原理を組み合わせた顕微鏡に類似している。ＳＥＭは反射を測定し、ＴＥＭは透過を測定するのに対して、２ポートＳ−パラメータ顕微鏡２０は、反射パワーおよび透過パワーの双方を測定する。その結果、２ポートＳ−パラメータ顕微鏡から得られるデータは、デバイスの固有（ｉｎｔｒｉｎｓｉｃ）および外的（ｅｘｔｒｉｎｓｉｃ）電荷構造に関する情報を含む。更に特定すると、従来技術において公知であるが、ＳＥＭは、反射電子によって、サンプルの表面における比較的詳細な画像を提供し、一方ＴＥＭは透過電子によって内部構造の画像を提供する。反射信号は、サンプルの外部詳細を形成するために用いられ、透過電子はデバイスの内部構造に関する情報を提供する。本発明の重要な態様によれば、Ｓ−パラメータ顕微鏡分析は、反射信号および透過信号を測定するプロセスを利用し、半導体デバイスの電荷構造と同様の「画像」を提供する。ここで用いる場合、半導体デバイスの内部および外部電気的構造を、通常では固有デバイス領域２２および外的寄生アクセス（進入）領域（ｅｘｔｒｉｎｓｉｃ ｐａｒａｓｉｔｉｃ ａｃｃｅｓｓ ｒｅｇｉｏｎ）２４と呼ぶことにする。これらを図１２に示す。また、デバイスの内部電気的構造に関与するのは、図示しない、その電極および相互接続部に付随する寄生成分である。これらはいわゆるレイアウト寄生（ｌａｙｏｕｔ ｐａｒａｓｉｔｉｃｓ）である。
【００４５】
図１１を参照すると、ポート２６および２８が、Ｓ−パラメータ測定によってエミュレートされている。全体的に参照番号３０で示す、特定の半導体デバイスに対するＳ−パラメータ測定値は、本発明にしたがって処理され、円３２内に示す電荷制御マップが得られる。これは、他の顕微鏡分析技法における画像に類似している。これらの電荷制御マップ３２は、以下で更に詳しく論ずるが、等価回路モデルの形態で表現される。図１３に示すように、モデルでは線形回路エレメントを用いて、半導体デバイス３０内部の電荷／電界、即ち、いわゆる内部電気的構造の大きさおよび状態を表す。モデル・トポロジ（ｍｏｄｅｌ ｔｏｐｏｌｏｇｙ）内における回路エレメントの位置は、デバイス構造内における物理的位置と大まかに近似しているので、電荷制御マップはデバイスの内部電気的構造図を表す。
【００４６】
半導体デバイス内において測定した電荷／電界の正確な位置の解釈は曖昧であることが知られている。何故なら、実際のデバイス内部における電荷／電界の分布構造を表す際に、例えば、図１４に示すような単体線形エレメントを用いた等価回路モデルを用いるからである。測定量間の物理的境界を区別する正確な方法はないが、バイアス依存性を用いると、Ｓ−パラメータをいかにして判別し、分離し、対比するのかが明確になる。即ち、バイアス条件の変化が、デバイス内の電荷および電界の大きさを変化させ、それらの間の境界を移動させることがわかっている。この変化は通常殆どの技術では予測可能であり、定性的によく把握される。したがって、電荷制御マップは、電荷および電界の大きさ、位置および分離における物理的変化の特徴付けを図示するマップとして、容易に用いることができる。
【００４７】
他の形態の顕微鏡分析と同様、本発明によるＳ−パラメータ顕微鏡２０も、参照番号４０で識別するレンズ（図１１）をエミュレートする。レンズ４０のシミュレーションは、一意の等価回路モデルの抽出方法によって行う。これも、測定したＳ−パラメータを精度高くシミュレートする。更に特定すれば、Ｓ−パラメータをシミュレートする等価回路モデルのためのパラメータ抽出方法は、比較的よく知られている。しかしながら、唯一の目標がＳ−パラメータのあてはめ（適合）および測定を精度高く行うことである場合、可能な等価回路パラメータ値には有限数の解しか存在しない。したがって、本発明の重要な態様によれば、デバイスの物理的電荷制御マップを精度高く記述する、単一で一意の解のみを抽出する。この等価回路モデル・パラメータを一意に抽出する方法は、電荷制御マップ解に焦点を合わせるレンズとして作用する。ここに説明および例示するように、見かけ上のレイアウト寄生埋め込みモデルに基づくフィルタによって、レンズ４０が続いてシミュレートされる。以下で論ずるように、レイアウト寄生埋め込みモデルは、デバイスの電極および相互接続のその外部電気的特性に対する影響をシミュレートする線形エレメントで構成されている。ＰｉＦＥＴ埋め込みモデル４２について、以下に説明する。このモデルは、付随する外的寄生の暫定的な電荷制御マップ解に対する関与の電気的構造を除去するフィルタとして効果的に作用する。フィルタ処理後に得られる電荷制御マップ解は、明確化した「画像」を表し、デバイスの固有電気的構造のみを示す。この画像化の改良は、可能な限り高い精度で内部電荷および電界を可視化するために必要となる。図１６に示したような従来の抽出技法は、一意でない等価回路モデルを抽出することしができず、しかも一意の電荷制御マップを抽出することができないが、これとは異なり、本発明によるＳ−パラメータ顕微鏡２０は、半導体デバイス内における内部電荷／電界の構造を比較的精度高くモデル化することができる。
【００４８】
Ｓ−パラメータ顕微鏡の一応用例を以下に詳細に示す。この例では、４つのゲート・フィンガ、および図１７に概略的に示すようなＰｉ−ＦＥＴレイアウトに形成された２００μｍの全ゲート外周を有し、参照番号４３で識別されているＧａＡｓ　ＨＥＭＴデバイスを一例として用いる。ＧａＡｓ　ＨＥＭＴ４３は、ウェハ上でのＳ−パラメータ測定を容易に行えるように、１００μｍピッチの共面検査構造に埋め込まれるような構造となっている。
【００４９】
最初に、図１８および図１９に示すように、デバイスのＩ−Ｖ特性を測定する。即ち、図１８に示すように、種々のゲート電圧Ｖｇｓにおいて、ドレイン−ソース間電圧Ｖｄｓの関数として、ドレイン・ソース電流Ｉｄｓをプロットする。図１９は、異なるドレイン電圧Ｖｄｓにおいて、ゲート電圧ＶｇｓおよびトランスコンダクタンスＧｍ（即ち、Ｖｇｓに対するＩｄｓの導関数）の関数として、ドレイン−ソース電流Ｉｄｓを示す。これらのＩ−Ｖ特性は、ＨＥＭＴデバイスおよびほとんどの半導体デバイスの典型であり、三端子半導体デバイス技術の一種である。
【００５０】
表４は、Ｓ−パラメータを測定したバイアス条件を示す。各バイアス条件において、Ｓ−パラメータを０．０５ないし４０ＧＨｚで測定した。図２０は、０．０５ないし４０．０ＧＨｚの周波数において測定したＳ−パラメータＳ１１、Ｓ１２およびＳ２２を示すスミス・チャートである。図２１は、０．０５ないし４０．０ＧＨｚの周波数において測定したＳ−パラメータＳ２１について、角度の関数として大きさを示すグラフである。
【００５１】
【表４】

【００５２】
図１４に示す小信号モデルを用い、各バイアス条件において抽出した小信号等価回路値を、Ｓ−パラメータごとに表５に示すように得られた。用いた抽出方法について、以下に説明する。
【００５３】
【表５】

【００５４】

【００５５】

【００５６】
表５における値は、電荷制御マップに近い解を表し、ＦＥＴの電気的構造の物理的に有意な解を表す。しかしながら、表５に示す値は、外部レイアウト寄生（ｅｘｔｅｒｎａｌ ｌａｙｏｕｔ ｐａｒａｓｉｔｉｃｓ）の影響を含んでおり、埋め込み寄生用モデルを用いてこれらを減算し、固有デバイス特性に対して最も精度が高い電荷制御マッピングを得る。特に、埋め込みモデルを適用して、抽出した等価回路モデル値にフィルタ処理を行い、固有デバイス特性を一層良く表す値を得る。即ち、実施形態の一例では、ＰｉＦＥＴ埋め込み寄生モデルを用いて、電極間およびオフ・メサ・レイアウト寄生の影響による容量性関与を差し引く。このフィルタは、本質的に、当該デバイス・レイアウトに依存するパラメータＣｇｓ、ＣｇｄおよびＣｄｓから形成される既知の量を差し引く。この例では、誘導性パラメータの埋め込みは必要ない。何故なら、これらの量は外的であり、固有デバイス電荷制御マップには関与しないからである。
【００５７】
先に論じたように、フィルタ付きレンズを用いて、一意の電荷制御マップを生成する。即ち、図２２ないし図２５は、バイアスの関数として、パラメータＲＳ、ＲＤ、ＲＩ、ＣＧＳおよびＣＧＤのバイアス依存電荷制御マップを示す。更に特定すれば、図２２は、バイアスの関数として、ソース抵抗Ｒ_ｓによって示されるオン・メサ・ソース・アクセス領域における電荷および電界分布の電荷制御マップを示す。図２３は、バイアスの関数として、ドレイン抵抗Ｒ_ｄで示されるオン・メサ・ドレイン・アクセス領域における電荷および電界分布の電荷制御マップを示す。図２４は、異なるドレイン・バイアス点に対するゲート・バイアスの関数として、固有デバイス充電抵抗Ｒ_ｉによって示される非擬似静的多数キャリア輸送（ｎｏｎ−ｑｕａｓｉ ｓｔａｔｉｃ ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ ｔｒａｎｓｐｏｒｔ）の電荷制御マップを示す。図２５は、バイアスの関数として、ゲート容量ＣＧＳおよびＣＧＤで示す、ゲートの下におけるゲート変調電荷および分布の電荷制御マップを示す。
【００５８】
フィルタ
前述のように、Ｓ−パラメータ顕微鏡２０は、フィルタを利用して明確化した電荷制御マップを得て、半導体デバイスの内部電荷／電界をモデル化する。多数のゲート・フィンガを有するＰｉＦＥＴに関連付けてフィルタを示したが、図２６および図２７に示すように、本発明の原理は他の半導体デバイスにも適用可能である。
【００５９】
図２６に示すように、ＰｉＦＥＴは、ゲート・フィンガおよびアクティブ領域のエッジが、図示のように、ギリシャ文字のπに似ているデバイスである。このようなＰｉＦＥＴのレイアウトでは、例えば、図２７に示すように、多数のフィンガを有し周囲が大きなデバイス・セルの構築が容易に行われる。本発明の重要な態様によれば、多フィンガ半導体デバイスをモデル化するには、単一フィンガ・デバイス・セルを組み合わる。単一フィンガ・デバイス・セルの各々を４つのモデル階層（ｈｉｅｒａｒｃｈｙ）で表し、相互接続用モデルを用いてこれらを組み立てて一体化し、任意の多フィンガ・デバイス・セルを表す。これを図２８に示す。４つのモデルは次の通りである。オフメサまたは境界寄生モデル、電極間寄生モデル、オン・メサ寄生モデル、および固有モデル。
【００６０】
オフ・メサ寄生モデルを図２９に示す。このモデルは、各ゲート・フィンガ毎にアクティブＦＥＴ領域外部に存在する寄生を表す。このモデルでは、アクティブ・デバイス領域外の各ゲート・フィンガのフリンジ（外縁）容量（ｆｒｉｎｇｉｎｇ ｃａｐａｃｉｔａｎｃｅ）、およびオフ・メサ・ゲート・フィンガ抵抗をモデル化する。
【００６１】
電極間寄生モデルおよび対応する等価回路を図３０ないし図３２に示す。このモデルは、各ゲート・フィンガに沿った金属電極間の寄生を示す。図３１に概略的に示すように、以下のフリンジ容量（キャパシタンス）寄生が、ゲート−ソース間エア・ブリッジ（ａｉｒ ｂｒｉｄｇｅ）、ゲート−ソース間エア・ブリッジ、ゲート−ソース間オーム性、ゲート−ドレイン間オーム性、およびソース−ドレイン間オーム性に対してモデル化されている。
【００６２】
オン・メサ寄生モデルおよび対応する等価回路を図３３および図３４に示す。このモデルは、各ゲート・フィンガに沿ったアクティブＦＥＴ領域周囲の寄生を表し、種々の容量フリンジ寄生および抵抗性寄生を含む。即ち、ゲート−ソース側リセス（ｒｅｃｅｓｓ）、ゲート−ドレイン側リセス、ゲート−ソース進入電荷（ｇａｔｅ−ｓｏｕｒｃｅ ａｃｃｅｓｓ ｃｈａｒｇｅ）／ドープ・キャップ（ｄｏｐｅｄ ｃａｐ）、およびゲート−ドレイン進入電荷／ドープ・キャップ容量フリンジ寄生をモデル化する。加えて、ゲート・メタライゼーションおよびオーミック・コンタクト抵抗性寄生もモデル化する。
【００６３】
固有モデルおよび対応する等価回路を図３５および図３６に示す。固有モデルは、ＦＥＴの動作決定を支配する物理的現象を表す。即ち、ＤＣおよび電流電圧応答は、固有電荷の大きさおよび位置を表す、物理的現象に基づく分析式によって決定することができる。これは、当技術分野では一般に公知であり、例えば、Ｈｕｇｈｅｓ ｅｔ ａｌ．の「Ｎｏｎｌｉｎｅａｒ Ｃｈａｒｇｅ Ｃｏｎｔｒｏｌ Ｉｎ ＡｌＧａＡｓ Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ ＦＥＴｓ」（ＡｌＧａＡｓ変調ドープＦＥＴにおける非線形電荷制御）， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ＥＤ−３４， Ｎｏ． ８（１９８７年４月）において論じられている。その内容は、この言及により本願にも援用されるものとする。小信号モデルの作用（ｐｅｒｆｏｒｍａｎｃｅ）をモデル化するには、適切な電荷または電流制御式の導関数を求め、ＲＩ、ＲＪ、ＲＤＳ、ＲＧＳ、ＲＧＤ、ＧＭ、ＴＡＵ、ＣＧＳ、ＣＤＳおよびＣＧＤというような種々の項を導出する。このような制御式は、当技術分野では一般に公知であり、先に述べて本願にもその内容が援用されるものとしたＨｕｇｈｅｓ ｅｔ ａｌの参考文献に詳細に開示されている。ノイズ作用をモデル化するには、電流または電圧摂動分析を用いることができる。Ｈ． Ｓｔａｔｚ， ｅｔ ａｌ．の「Ｎｏｉｓｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ」（ガリウム砒素電界効果トランジスタのノイズ特性），ＩＥＥＥ−Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． Ｅｄ−２１ Ｎｏ． ９（１９７４年９月）、およびＡ． Ｖａｎ Ｄｅｒ Ｚｉｅｌの「Ｇａｔｅ Ｎｏｉｓｅ ｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ａｔ Ｍｏｄｅｒａｔｅｌｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｉｅｓ」（適度な高周波数での電界効果トランジスタにおけるゲート・ノイズ）， Ｐｒｏｃ． ＩＥＥＥ， ｖｏｌ． ５１（１９６３年３月）を参照のこと。
【００６４】
前述したＳ−パラメータ顕微鏡分析と共に用いる寄生モデルの一例を図３７Ａないし図４４に示す。半導体デバイスの具体的な実施形態を示すとともに説明するが、本発明の原理は種々の半導体デバイスにも適用可能である。図３７を参照すると、Ｐｉ−ＦＥＴが示されている。図示のように、ＰｉＦＥＴは４つのゲート・フィンガを有する。図３７では、４フィンガＰｉ−ＦＥＴがモデル化されている。即ち、図３７は、図３６に示すＰｉ−ＦＥＴの等価回路モデルを示す。これは、公知のＣＡＤプログラム、例えば、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓが製造するＬＩＢＲＡ ６．１によって実現した。図示のように、等価回路モデルは、寄生埋め込みモデル実現に伴う等価回路エレメントやネットワーク接続の全てを示すのではなく、むしろ完成した製品を具体的に示す。図３７は、図９との類似性を実証するために、シンボル図で表示されている。ネットワークおよびその等価回路エレメントの構築に関する実際の技術的情報は、通常模式図で与えられる。
【００６５】
図３８ないし図４４は、Ｓ−パラメータ顕微鏡分析と共に用いる寄生モデルの応用を示す。本発明の重要な態様は、多ゲート・フィンガ・デバイスを単一ゲート・フィンガ・デバイスとしてモデル化することに関する。ここで用いる場合、単一単位デバイス・セルとは、単一のゲート・フィンガを伴うデバイスのことを意味する。例えば、図３７Ａに示す４フィンガＰｉ−ＦＥＴは、４つの単位デバイス・セルとしてモデル化する。
【００６６】
最初に、図３７に示す４フィンガＰｉ−ＦＥＴを、図３８および図３９に示すように、固有モデル１０２を有する単一フィンガ単位デバイス・セル１００としてモデル化する。即ち、第１レベルの埋め込みを規定するブロック１０２の代わりに、Ｐｉ−ＦＥＴ固有ＦＥＴモデル１０４を用いる。図３９に示すように、Ｐｉ−ＦＥＴ固有モデルのパラメータ値を、単一フィンガ単位デバイス・セル固有モデルのパラメータ値と共に加算する。先に論じたように、固有デバイス・モデル１０４をＳ−パラメータ顕微鏡分析によって形成することもできる。次に、図４０に示すように、相互接続レイアウト寄生エレメントを等価モデルに追加する。この場合、モデル項を単に適切な回路エレメントの値に加算し、第２レベルの埋め込みを規定する単一の単位デバイス・セルを形成する。一旦単一単位デバイス・セルが定型化されたなら、このデバイスを用いて、多フィンガ・デバイスのモデルを構築する。この場合、４つのゲート・フィンガを有するＰｉ−ＦＥＴを、図４１に示すような４つの単一フィンガ・デバイス単位セルとしてモデル化する。続いて、オフ・メサ・レイアウト寄生エレメントを多フィンガ・レイアウトに接続し、図４２に示すような第３レベルの埋め込みを規定する。これらのオフ・メサ・レイアウト寄生エレメントを、参照番号１０８および１１０で全体的に識別する。これらは、等価回路構造の主要な外部ノードに接続された新たな回路エレメントとして実装される。続いて、図４６に全体的に示すように、第４レベルの埋め込みを実施する。即ち、種々の単位デバイス・セルの各々のソースにインダクタ・モデルを接続し、図４３に全体的に示すような、金属ブリッジ相互接続部を表す。最後に、図４５に示すように、第５レベルの埋め込みを実施する。ここでは、フィード電極モデル１１４および１１６を、集中線形エレメント（即ち、コンデンサおよびインダクタ）として、そして分散エレメント（即ち、マイクロストリップ・ラインおよび接合部）としてモデル化し、図４４に示すゲート・フィードおよびドレイン接続を形成する。図示のように、分散エレメントは、ＬＩＢＲＡ６．１において実現されるように、マイクロストリップ・エレメントの分散モデルである。
【００６７】
ＦＥＴ等価回路モデルを一意に決定するための抽出方法
先に論じたＦＥＴ等価回路パラメータを決定する方法を、図４５ないし図５０に示す。この方法は、図１４に示したソース共通（コモン）ＦＥＴ等価回路モデルのような、等価回路モデルに基づいている。図４５Ａを参照すると、ステップ１２２で最初にモデルを生成する。図１４に示したモデルを、ＦＥＴの小信号モデルとして用いる。このアルゴリズムの重要な態様によれば、等価回路パラメータは、測定したＦＥＴ　Ｓ−パラメータに基づいている。半導体デバイスのＳ−パラメータの測定は、当技術分野では周知である。図４８は、０．０５ないし４０ＧＨｚ間の周波数において測定したＳ−パラメータＳ１１、Ｓ１２およびＳ２２を一例として示すスミス・チャートである。図４８は、０．０５ないし４０ＧＨｚの周波数において測定したＳ−パラメータＳ２１の大きさ／角度チャートを表す。ステップ１２４（図４５）に明示するようにＳ−パラメータを測定した後、ステップ１２６において、測定が適当であるか否か確認する。これを行うには、手作業で検査結果の異常を調査するか、あるいはアルゴリズムによって検査集合（ｔｅｓｔ ｓｅｔ）の有効性を判断する。測定が適当であれば、ステップ１２８においてＳ−パラメータの測定値を格納する。
【００６８】
試行開始インピーダンス点の値の空間を、例えば、表６に示すように、選択する。次いで、Ｍｉｎａｓｉａｎアルゴリズムとして知られている直接モデル抽出アルゴリズムを用いて、開始フィードバック・インピーダンスの値毎に、等価回路モデル・パラメータの暫定値を生成する。このような抽出アルゴリズムは、当技術分野では周知であり、例えば、Ｍ． Ｂｅｒｒｏｔｈ， ｅｔ ａｌ．の「Ｂｒｏａｄｂａｎｄ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅ ＦＥＴ Ｓｍａｌｌ Ｅｑｕｉｖａｌｅｎｔ Ｓｍａｌｌ Ｓｉｇｎａｌ Ｃｉｒｃｕｉｔ」（ＦＥＴ小等価小信号回路の広帯域判定）， ＩＥＥＥ−ＭＴＴ， Ｖｏｌ． ３８， Ｎｏ．７ （１９８０年７月）に開示されている。表６に示す開始インピーダンス点値の各々について、モデル・パラメータ値を決定する。即ち、図４５Ａを参照すると、表６における各インピーダンス点を、ブロック１３０、１３２等によって処理し、インピーダンス点の各々についてモデル・パラメータ値を算出し、誤差（エラー）メトリック（ｅｒｒｏｒ ｍｅｔｒｉｃ）を形成する。更に、エラー・メトリックを用いて、一意の小信号デバイス・モデルを作成する。これについては、以下で論ずる。ブロック１３０、１３２の各々における処理は同様である。したがって、表４に示したインピーダンス点の例について論ずるのは、一方のブロック１３０のみとする。この例では、１．７Ωのソース抵抗Ｒ_ｓおよび０．００４５ｐＨのソース・インダクタンスＬ_ｓと相関のあるインピーダンス点１７を用いる。
【００６９】
【表６】

【００７０】
選択した値Ｒ_ｓ＝１．７Ωについて、初期固有等価回路パラメータおよび初期寄生等価回路パラメータを決定する。例えば、ステップ１３４および１３６において明示したように、先に論じ表７および表８に示すＭｉｎａｓｉａｎアルゴリズムを用いる。ステップ１３８において、例えば、図４８Ａおよび図４８Ｂに示すように、シミュレーションによる回路パラメータを、Ｓ−パラメータ測定値と比較する。処理ブロック１３０および１３２等の各々は、一定のサイクル数、ここの例では６回のサイクルを完全に実行する。したがって、システムはステップ１４０において６回のサイクルが完了したか否か判定を行う。
【００７１】
【表７】

【００７２】
【表８】

【００７３】
処理ブロック１３０の各サイクルは、直接抽出、および固定の最適化繰り返し回数、例えば、６０回を用いた、後続の最適化から成る。抽出−最適化サイクルの回数を最適化の繰り返し回数と共に固定にすることによって、モデル解を導出しなければならない固定の「距離」即ち計算時間を規定する。したがって、このアルゴリズムは、全エラー・メトリックの収束速度要件を組み入れる。この際、各試行モデル解が互いに競合する環境を設定する。このために、固定計算時間に対して最低のあてはめ（適合）誤差を達成することにより、「レース」（ｒａｃｅ）評価基準を組み入れる。ここでは、各処理ブロック１３０、１３２等に対して「収束速度」を暗示的に計算する。
【００７４】
システムがステップ１４０においてレースが行われたか否か判定した後、システムはブロック１４２に進み、モデル・パラメータを最適化する。種々の市販ソフトウエア・プログラムが利用可能である。例えば、ＨＰ−ｅｅｓｏｆが製造するＬＩＢＲＡ ３．５ソフトウエアを、回路のシミュレーションおよび最適化機能の双方に用いることができる。最適化は、フィードバック抵抗Ｒ_ｓを固定値に固定することに加えて、表９に明示する制約にしたがって実行する。
【００７５】
【表９】

【００７６】
Ｒ_ｓの値を固定することによって、このアルゴリズムのセグメントは、開始した試行フィードバック・インピーダンス点のみについて、試行モデル解を得るように制約を与える。表１０は、ＬＩＢＲＡ ３．５のような市販のソフトウエアを用いて最適化した固有等価パラメータ値を示す。これらの値は、表１１に示す最適化寄生値と共に、最初の抽出−最適化サイクル（即ち、６回の内の１つ）に対する最初の最適化モデル解を形成する。次いで、最適化モデル・パラメータを機能ブロック１３４および１３６（図４５Ａにフィードバックし、新たな初期モデル解のために用いる。これらの値を、図４９Ａおよび図４９Ｂに示す、Ｓ−パラメータの測定値と比較する。システムは、前述と同様に、このサイクルを６回繰り返す。６回の抽出−最適化サイクルの後、試行インピーダンス点１７に対する最終試行モデル解が完成し、測定データに対するその最終あてはめ誤差が同時に得られ、新たなエラー・メトリック１４４を形成する。重要な態様によれば、抽出−最適化アルゴリズムは、各点の最終最適化あてはめ誤差に、測定値のモデル値に対するあてはめ誤差、および収束速度双方に関する情報を暗示的に持たせる。これを行うには、固定の最適化時間制約を設け、種々の試行モデル解間において競合レースを設定する。
【００７７】
【表１０】

【００７８】
【表１１】

【００７９】
図４６および図４７に全体を示すように、ステップ１４６における抽出最適化サイクルの実施によって、試行インピーダンス点の全てから、最良かつ最速解決解（ｓｏｌｖｉｎｇ ｓｏｌｕｔｉｏｎ）が最終あてはめ誤差に対する大域的（グローバル）極小（ｇｌｏｂａｌ ｍｉｎｉｍａ）として現れる。更に具体的には、図４６を参照すると、新たなエラー・メトリックを用いた大域的極小解が、Ｒ_ｓ＝１．７オーム付近で求められる。表１２および表１３は、この大域的解の最終モデル等価回路パラメータを纏めており、ステップ１４８（図４５Ｂ）で明示した固有および寄生パラメータを含む。
【００８０】
【表１２】

【００８１】
【表１３】

【００８２】
解の精度を検査するために、図５０Ａおよび図５０Ｂに示すように、解の最終モデルをＳ−パラメータの測定値と比較する。図示のように、シミュレートしたモデルの値とＳ−パラメータの測定値との間には高い相関性があり、シミュレートしたモデルの値が、比較的精度が高い一意の小信号デバイス・モデルを表すことが確認された。
【００８３】
以上の教示から、本発明には多くの変更や変形が可能であることは明らかである。したがって、特許請求の範囲内で、本発明はこれまでに具体的に説明した以外でも実施可能であることは理解されよう。
【図面の簡単な説明】
【図１】
図１は、製造プロセスにおいて公知のＭＭＩＣ歩留まり低下機構のフロー・チャートである。
【図２】
図２Ａおよび図２Ｂは、それぞれ、モンテ・カルロおよび相関統計的デバイス・モデルを用いて、２６ＧＨｚ　ＭＭＩＣについての雑音指数のシミュレーションおよび累積歩留まりであり、測定データを正方形で示し、モンテ・カルロ統計データを円で示し、図示の測定データには破線を付してある。
【図３】
図３は、公知のマッピングＭＭＩＣ　ＲＦ歩留まり予測方法を示す一例の図である。
【図４】
図４は、図３に示す方法を利用して、３５ＧＨＺ　ＧａＡｓ　ｐＨＥＭＴ　ＬＮＡについて、測定雑音指数対マッピングした雑音指数の関係を示すグラフである。
【図５】
図５は、本発明による半導体モデリングを示すブロック図である。
【図６】
図６は、本発明によるＳ−パラメータ顕微鏡分析を利用する、半導体をモデル化するための測定‐モデル方法に対するプロセス摂動に関する本発明のブロック図である。
【図７】
図７Ａは、ＰＭ^２実験において用いられる標準的なＨＥＭＴの概略断面図である。
図７Ｂは、本発明を実証するために用いたＨＥＭＴの一例に対するエピスタックを示す断面図である。
【図８】
図８は、小信号等価回路構成要素のデバイスの物理的構造の詳細に対する対応を示す概略図である。
【図９】
図９は、ＨＥＭＴのソース進入コンダクタンスの概略図である。
【図１０】
図１０Ａは、異なるドレイン−ソース間電圧Ｖ_ｄｓに対して、バイアス電圧Ｖ_ｇｓの関数としてソース抵抗Ｒ_ｓを示すグラフである。
図１０Ｂは、ゲート−ソース間電圧の関数としてのソース抵抗Ｒ_ｓのグラフであり、測定値および半物理モデル化手法を示す。
【図１１】
図１１は、本発明によるＳ−パラメータ顕微鏡分析の一例を示す。
【図１２】
図１２は、ＨＥＭＴデバイスの一例の内部領域および外部領域を示す。
【図１３】
図１３は、図１１と同様であるが、図１１に示したＨＥＭＴ　ＦＥＴデバイス内におけるモデル・エレメントの近似位置を示す。
【図１４】
図１４は、ソース共通ＦＥＴ等価回路モデルの概略図である。
【図１５】
図１５は、図１１に示したＳ−パラメータ顕微鏡分析の具体的応用を示す図である。
【図１６】
図１６は、図１１と同様に、公知のシステムが半導体デバイスの内部電荷および電界構造を高精度に予測できないことを実証する図である。
【図１７】
図１７は、４−フィンガ、２００μｍＧａＡｓ　ＨＥＭＴデバイスの平面図である。
【図１８】
図１８は、図１７に示したサンプルのＦＥＴデバイスについて、ドレイン−ソース間電圧Ｖ_ｄｓの関数として、測定したドレイン−ソース間電流Ｉ_ｄｓを示すグラフである。
【図１９】
図１９は、図１７に示したサンプルのＦＥＴデバイスについて、ゲート−ソース電圧Ｖｇｓの関数として、ドレイン−ソース間電流Ｉ_ｄｓおよびトランスコンダクタンスＧ_ｍを示すグラフである。
【図２０】
図２０は、図１７に示したＦＥＴデバイスについて、０．０５ないし４０．０ＧＨＺまでの周波数において測定したＳ１１、Ｓ１２およびＳ２２パラメータを示すスミス・チャートである。
【図２１】
図２１は、図１７に示したＦＥＴの一例について、０．０５ないし４０ＧＨＺまでの周波数におけるＳ２１Ｓパラメータに対する角度の関数として、大きさを示すグラフである。
【図２２】
図２２は、本発明にしたがって、関数バイアスとしてＲ_ｓで示すオン・メサ・ソース・アクセス領域内における電荷および電界分布の電荷制御マップを示すグラフである。
【図２３】
図２３は、本発明にしたがって、バイアスの関数としてＲ_ｄで示すオン・メサ・ドレイン・アクセス領域内における電荷および電界分布の電荷制御マップを示すグラフである。
【図２４】
図２４は、本発明にしたがって、バイアスの関数としてＲ_ｉで示す、非擬似静止多数キャリア輸送に対する電荷制御マップを示すグラフである。
【図２５】
図２５は、本発明にしたがって、バイアスの関数としてＣｇｓおよびＣｇｔで示す、ゲート下におけるゲート変調電荷および分布に対する電荷制御マップを示すグラフである。
【図２６】
図２６は、２つのゲート・フィンガを有するπ−ＦＥＴの一例の平面図である。
【図２７】
図２７は、４つのゲート・フィンガを有するπ−ＦＥＴの一例の平面図である。
【図２８】
図２８は、本発明によるπ−ＦＥＴ寄生モデルの図である。
【図２９】
図２９は、本発明によるπ−ＦＥＴについての、オフ・メサ寄生モデルの図である。
【図３０】
図３０は、図２７に示したような、４つのゲート・フィンガを有するπ−ＦＥＴについての、本発明による相互接続および境界寄生モデルの図である。
【図３１】
図３１は、本発明による電極間寄生モデルの図である。
【図３２】
図３２は、図３１に示した電極間寄生モデルの概略図である。
【図３３】
図３３は、本発明によるオン・メサ寄生モデルの図である。
【図３４】
図３４は、図３３に示したオン・メサ寄生モデルの概略図である。
【図３５】
図３５は、本発明による固有モデルの図である。
【図３６】
図３６は、図３５に示した固有モデルの概略図である。
【図３７】
図３７Ａは、４つのゲート・フィンガを有するπ−ＦＥＴのデバイス・レイアウトの一例である。
図３７Ｂは、図３７Ａに示したπ−ＦＥＴの等価回路モデルである。
【図３８】
図３８は、本発明による単一フィンガの単位デバイス・セルの固有モデルである。
【図３９】
図３９は、図３８と同様であり、本発明による第１レベルの埋め込みを示す。
【図４０】
図４０は、図３９と同様であり、本発明による第２レベルの埋め込みを示す。
【図４１】
図４１は、本発明による、図３７Ａに示したπ−ＦＥＴの等価回路モデルである。
【図４２】
図４２は、図４０と同様であり、本発明による第３レベルの埋め込みを示す。
【図４３】
図４３は、図４０と同様であり、本発明による第４レベルの埋め込みを示す。
【図４４】
図４４は、図４０と同様であり、本発明による第５レベルの埋め込みを示す。
【図４５】
図４５Ａおよび図４５Ｂは、本発明の一部をなすパラメータ抽出モデリング・アルゴリズムのフロー・チャートである。
【図４６】
図４６は、本発明によるエラー・メトリックを示す。
【図４７】
図４７は、本発明によるエラー・メトリックを示す。
【図４８】
図４８Ａは、０．０５ないし４０．０までの周波数における、Ｓ１１、Ｓ１２およびＳ２２Ｓ−パラメータについて、測定および初期モデル解を示すスミス・チャートである。
図４８Ｂは、０．０５ないし４０．０の周波数における、初期モデル化Ｓ−パラメータＳ２１について、角度および大きさの関係を示すグラフである。
【図４９】
図４９Ａは、第１抽出最適化サイクルにおいて、０．０５ないし４０．０の周波数で測定およびシミュレートしたＳ−パラメータＳ１１、Ｓ１２およびＳ２２を示すスミス・チャートである。
図４９Ｂは、第１抽出最適化サイクルにおいて、０．０５ないし４０．０の周波数での第１モデルＳ−２１パラメータ測定値および最適化第１モデルＳ−２１パラメータについて、角度の関数として大きさを示すグラフである。
【図５０】
図５０Ａは、最終解について、０．０５ないし４０．０の周波数におけるＳ−パラメータＳ１１、Ｓ１２およびＳ２２の最終モデル解の関数として、測定を示すスミス・チャートである。
図５０Ｂは、０．０５ないし４０．０の周波数における最終モデル解のＳ−パラメータＳ２１について、角度の関数として大きさを示すグラフである。[0001]
Citations for related applications
This application is a continuation of and claims priority to US Patent Application No. 60 / 200,302, filed April 28, 2000.
[0002]
This application is a pending application Ser. No. 09 / 680,339, filed Oct. 5, 2000, filed by the same applicant and filed by Roger Tsai, entitled "METHOD FOR UNIQUE DETERMINATION OF FET EQUIVALENT CIRCUIT MODEL PARAMETERS". (Method of uniquely determining FET equivalent circuit model parameters). This application is also related to the following co-pending patent application filed by the same applicant as the present application. These were all filed on April 28, 2000. Patent Application No. 60 / 200,307: "S-PARAMETER MICROSCOPY FOR SEMICONDUCTOR DEVICES" (S-parameter microscopy for semiconductor devices) by Roger Tsai, Patent Application No. 60 / 200,810: By Roger Tsai “EMBEDDING PARASICIC MODEL FOR PI-FET LAYOUTS” (embedding of parasitic model for PI-FET layout), Patent Application No. 60 / 200,648: “SEMI-PHYSICAL MODELING OF HEMT DC-TO-HIGHHF by Inventor Roger Tsai” ELECTROTHERMAL CHARACTERISTICS ”(HEMT / DC-half of high frequency thermoelectric properties Patent Application No. 60 / 200,290: "SEMI-PHYSICAL MODELING OF HEMT HIGH FREQUENCY NOISE EQUALENT CIRCUIT MODELS by Roger Tsai" (Semi-Physical Modeling of HEMT High Frequency Noise Equivalent Circuit Model), Patent Application No. 60 / 200,290. / 200,666: "SEMI-PHYSICAL MODELING OF HEMT HIGH FREQUENCY SMALL SIGNAL SIGNAL EQUIVALENT CIRCUIT MODELS" by the inventor Roger Tsai (Semi-Physical Modeling of HEMT High-Frequency Small Signal Equivalent Circuit Model) / Patent Application No. 60: Patent Application No. 60 / 22nd. "H" by inventors Roger Tsai and Yaochung Chen BRID SEMI-PHYSICAL AND DATA FITTING HEMT MODOELING APPROACH FOR LARGE SIGNAL AND NON-LINEAR MICROWAVE / MILLIMETER WAVE CIRCUIT CAD "(large signal and nonlinear microwave / hybrid semi physical millimeter-wave circuit CAD and data Main HEMT modeling techniques).
[0003]
Background of the Invention
1. Field of the invention
The present invention relates to a method for modeling a semiconductor device, and more particularly to a method for modeling a measurement-modeling experiment for modeling a semiconductor device based on process perturbation.
[0004]
2. Description of the prior art
The ability to accurately predict product yields of integrated circuits such as microwave monolithic integrated circuits (MMICs) is a valuable asset in semiconductor manufacturing. Yield prediction allows for improved allocation of limited manufacturing resources, identification of yield issues, and reduction of manufacturing costs. In the manufacture of GaAs @ MMICs, there is a high probability that yield issues with RF operation will arise due to the need to seek new markets under reduced design costs and shorter time-to-market cycles. . In today's increasingly competitive environment, these risks are even more severe as RF specifications are pushed to process limits.
[0005]
In addressing the cause of low MMIC yield, the cause cannot be identified, and the problem may progress unknowingly. That is, the problem of RF yield may arise as a result of the disadvantage that it is scattered throughout the manufacturing process but cannot be determined. FIG. 1 shows a main mechanism involved in the yield reduction in the MMIC manufacturing process. As shown, four of the seven possible mechanisms are strongly involved in RF yield reduction. Factors such as unrealistic operating specifications, poor manufacturing design, and process variability, individually or collectively, reduce RF yields, thereby increasing long-term manufacturing costs, and from design to manufacturing This may lead to an increase in the cycle time.
[0006]
Various methods are used to predict the RF yield. For example, both statistical and empirical modeling methods are known. Statistical modeling uses device models and circuit simulations, while empirical modeling uses measurement data. Such statistical models include Monte Carlo statistical models, correlation statistical models, boundary models, and database models. The Monte Carlo statistical model allows the parameters of the device model to be varied independently of each other by means of Gaussian statistics, while the correlation statistical model provides more realistic statistics whose variations are constrained by the correlation between the model parameters. It is known to represent. The long-term model database is typically created for process control monitoring purposes, but can also be used for yield prediction. For example, M. King et al. "A Product Engineering Exercise in 6-Sigma Manufacturability: Redesign of pHEMT Wideband LNA" (Product Design Exercise in 6-Sigma Productivity: Redesign of pHEMT Broadband LNA),1999 GaAs MANTECH Technical DigestPp. 91-94 (April 1999).
[0007]
A boundary model is a set of models that represent "process corner performance". Boundary models are known to be ideal for quickly assessing the robustness of a new design to expected process variations. It is known that some manufacturers have developed methods for directly assessing robustness by the "process corner experiment". For example, G. Garcia, et al. “GaAs Fabs Approach to Design-for-Manufacturability” (design method for productivity),1999 GaAs MANTECH Technical DigestPp. 99-102 (April 1999). However, the boundary method cannot be used to determine RF performance distribution, which is the basis for yield calculation. Therefore, this method is not suitable for RF yield prediction.
[0008]
The long-term model database is a powerful tool for MMIC process control monitoring, from a large sample of small-signal equivalent circuit model extractions for a single fixed device structure measured under a standard set of bias conditions. It is customary. The database model accurately captures true process variations with uniform sampling. Unfortunately, such models are limited to applications that are closely based on the original measurement. For example, it is problematic to develop database models with high precision to represent devices with different bias conditions and layouts. Such a determination requires a large amount of effort, as schematically described in the above-mentioned "A Product Engineering Exercise in 6-Sigma Manufacturing: Redesign of a pHEMT Wide-Band LNA". In other situations, applying the results of the database to predict low noise or low signal results, for example, from a small signal model, is virtually impossible or inefficient.
[0009]
Monte Carlo statistics make it easy to simulate a PR yield. However, the predictions obtained by this method are relatively inaccurate and are usually used for worst-case yield analysis. Specifically, examples of low-precision yield prediction performed by Monte Carlo and correlation statistical models are shown in FIGS. 2A and 2B. These show simulated noise and gain statistics and actual noise and gain statistics for 22-26 GHz GaAs {pHEMT} LNA. As shown, the squares and circles represent data points simulated by correlation statistics and Monte Carlo statistical models, respectively, and the dashed lines represent measured data points.
[0010]
The correlation statistical model provides a better method than the Monte Carlo method, but the results obtained from this method may also be less accurate. Another disadvantage of correlation statistical models is that a large amount of the model database is also required to obtain correlations, which limits the method and usually damages the long-term model database.
[0011]
As mentioned above, empirical predictions are also known to be used to predict RF yield. In such an empirical prediction method, the long-term RF yield of one circuit is predicted using the known process-dependent RF yield characteristics of another circuit. This method can be thought of as a yield mapping and utilizes a linear mapping transformation between critical RF operating parameters and measurement device process control monitor (PCM) data. This conversion is known to be used to map PCM data to the circuit operating space. Any distribution of PCM parameters is converted to a distribution of RF operation. An example of such a conversion is shown in FIG. FIG. 3 shows the conversion of the device PCM to the MMIC @ RF operating space. To apply this yield map design to another circuit, an offset is included to take into account the differences associated with the design. With such empirical methods, it is known that predictions made for noise figure and small signal gain performance are accurate, but not for power. As an example, FIG. 4 shows a comparison of predicted noise figure performance and measured noise figure performance for 35 GHz {GaAs} pHEMT LNA. Here, the prediction data is indicated by a line, and the measurement data is indicated by a square.
[0012]
One disadvantage of yield mapping is that it cannot be used to predict RF behavior with high accuracy before the design is made. Rather, feedback from the pre-production run must refine its prediction as the design-dependent offset is determined.
[0013]
Other empirical methods for predicting RF yield parameter extraction using measured S-parameters are also known. In such a method, the semiconductor device is modeled and the measured S-parameters are extracted using analytical techniques. For example, Lee et al. "A Semi-Analytical Parameter Extraction of a SPICE BSIM 3v3 for RF MOSFET's using S-Parameters" (Semi-analytical parameter extraction of RF {MOSFET SPICE {BSIM} 3v3 using S-parameters),IEEE Transactions on Microwave Theory and Techniques, Vol. 48, No. 3, pp. 4-416 (March 2000). Unfortunately, such techniques do not provide sufficiently accurate results to accurately predict RF yield.
[0014]
Unfortunately, in order to model semiconductor device characteristics with high accuracy, we study phenomena associated with the internal structure of the device, such as the length of the linear conductance region, the magnitude of the saturation electric field, and the effective transition distance of the saturated carrier. There is a need to. It is known that finite element device simulation is used to calculate the internal charge / electric field structure of a device. Unfortunately, such device simulations are generally inaccurate and can only yield results that differ significantly from the measured device electrical characteristics. Accordingly, there is a shortage of analytical techniques that can elucidate and measure the electrical characteristics associated with the internal structure of the semiconductor device with respect to a method of modeling a semiconductor device with high accuracy.
[0015]
Summary of the Invention
Briefly, the present invention utilizes a measured-to-modeled microscope as a basic analytical criterion, and changes measurement-modeling behavior changes to controllable physical aspects of the device. A method for constructing a model based on physical properties by correlating it with experimental device changes designed to cause it. The effects of process perturbations can be attributed to changes in the measurable internal properties of the device. Measurement-Modeled PM²With a complete process perturbation for the experiment, the entire operating range of the device can be represented in terms of the model reference space of the microscope, thereby forming a single unified miniature device technology model and a relatively wide range of possible devices. It is possible to accurately model an operation change that is caused by a physical change and an environmental change. A device technology model can model an internal physical operating mechanism that determines the electrical characteristics of a device, such as charge control in a FET or current control in a BJT.
[0016]
These and other advantages of the present invention will be readily understood by reference to the following specification and accompanying drawings.
[0017]
Detailed description
The present invention provides a process perturbation (PM²2.) Methodology-based modeling of semiconductor devices, which can be used to develop technical models based on physical properties; the more process perturbation experiments are performed, the more ultimately this technical model will be more accurate . As shown in FIG. 5, various parameters such as device scaling, bias dependence, temperature dependence, layout dependence, and process dependence can be modeled using this technique; The measurements obtained for any set of process perturbations that can be imaged can be analyzed. The more measurements are made, the more “corrected” the technical model based on physical properties, ie the semi-physical model. For example, PM²By increasing the number of experiments and varying the gate length of high mobility transistor (HEMT) samples to much longer lengths than originally studied, velocity saturation and effective gate-source charge Refining the model for the control length improves the accuracy of the results obtained for longer gate lengths. Further, by performing the temperature-dependent measurement, the temperature dependence on the material parameters can be refined, and the result of the modeling can be better fitted (adapted) to the measurement result.
[0018]
PM²An important part of the modeling methodology is a measured-to-model microscope, which allows one to look into the "essence" of a semiconductor device. Because this can be done, a model based on relatively comprehensive physical properties for the overall device technology can be created.
[0019]
The modeling method according to the present invention will be described with reference to FIGS. An important aspect of the present invention is a measurement-model microscope (ie, an S-parameter microscope), which will be described with reference to FIGS. Measurement-model microscopes may also utilize filters to remove the contribution of device layout parasitics to the modeled electrical properties. By doing this, the measured internal physical behavior of the device can be more clearly expressed. One embodiment of such a filter for a Pi-FET type layout is described with reference to FIGS. One example of a measurement-model microscope utilizes an extraction algorithm to extract modeling parameters. This will be comprehensively described with reference to FIGS.
[0020]
Process perturbation on measurement-modeling methods for modeling semiconductor device technology
The following example illustrates a PM to create a model based on the full physical properties of the source resistance of a HEMT device.²Illustrates the use of modeling concepts. PM used to determine physical model properties²The experiment is as follows.
[0021]
1) Characterization of standard HEMT samples
A) Fabricate a sample HEMT device with a standard device layout using a standard manufacturing process.
B) Gather information by scanning electron microscope (SEM) regarding the physical dimensions of the source access (entry) area.
C) Test (inspect) the sample device using S-parameter microscopy to establish a physically represented equivalent electrical model.
[0022]
2) Characterization of standard HEMT sample by device layout experiment
A) Fabricate sample HEMT device using standard fabrication process. Device layout experiments are performed to change the physical dimensions of the source access area, eg, gate-source spacing.
B) Gather information about the physical dimensions of the source access area by SEM.
C) Inspect the sample device by S-parameter microscopy analysis and establish a physically represented equivalent electrical model.
[0023]
3) Characterization of HEMT samples with thin GaAs "caps"
A) Fabricate a sample HEMT device with a standard device layout using a standard fabrication process for thin "cap" material.
[0024]
B) Gather information about the physical dimensions of the source access area by SEM.
C) Inspect the S-parameter microscopic analysis and establish a physically represented equivalent electrical model.
[0025]
A cross-sectional view of the standard HEMT sample used in this example is shown in FIG. 7A. A diagram of a standard device layout for an example of a Pi-FET is shown in FIG. 37A. A cross-sectional view of a material epi-stack included in a standard HEMT is shown in FIG. 7B. PM mentioned above²In the third part of the experiment, the GaAs cap is cut to 7.5 nm instead of the standard thickness of 50 nm and retains the same doping density.
[0026]
After fabricating a sample wafer to be used as a standard HEMT sample, critical structural components are determined using scanning electron microscopy analysis (SEM). Table 1 below specifies the measured structural dimensions and target structural dimensions. Here, the measured values are dimensions determined by SEM, and the standard indicates a normal or target specification. Each of the dimensions presented in Table 1 is correlated with the cross-sectional view shown in FIG. 7A.
[0027]
[Table 1]

[0028]
Next, a physically represented model representation of source access resistance is determined using S-parameter microscopy analysis. The S-parameter microscope analysis will be described later with reference to FIGS. 11 to 25 and FIGS. 45 to 50. An example of a Pi-FET is modeled and used as a filter in S-parameter microscopy analysis. This will be comprehensively described with reference to FIGS. To perform S-parameter microscopy analysis, the S-parameters of the sample device are measured up to 40 GHz, and then an equivalent small signal circuit model is extracted. This is described in more detail below in connection with S-parameter microscopy analysis.
[0029]
The small signal equivalent circuit model serves as an electrical representation of the physical structure of the measured device and can be used to broadly explain details of its internal structure. The correspondence between the equivalent circuit elements inside the device and the structural items is shown in FIG. 8 below. The relationship between the quantity "Rs" and the source access area is shown.
[0030]
The result of the S-parameter microscopic analysis measurement is shown in FIG. This indicates a bias-dependent characteristic of the source resistance Rs. From these bias-dependent characteristics, a provisional physical model that matches the measured data can be constructed.
[0031]
Three physical effects were found to contribute to the overall behavior of the measured source resistance. That is, the resistance of the access region before the recess on the source side region, the resistance inside the source access recess, and the boundary resistance caused by a sudden change in the surface carrier concentration between the source access region and the channel immediately below the gate. is there. These phenomena and their physical locations within the source access recess are shown in FIG. Here, regions 1, 2, and 3 correspond to each of the effects described above.
[0032]
From these observations, one form of a semi-physical model describing the bias-dependent properties of Rs in HEMT devices can be established. This is shown by the following equation.
[0033]
(Equation 1)

[0034]
PM²In the second part of the experiment, HEMT device samples are fabricated and inspected to intentionally vary the length of the source access area.
After fabricating the sample, the target dimensions are verified by SEM. For comparison, source resistance is extracted using S-parameter microscope analysis. Experimental source and gate dimensions are shown in Table 2 below, along with the extracted source resistance.
[0035]
[Table 2]

[0036]
Using the data in Table 2, a tentative semi-physical model of the source access resistance (Rsundep Cap) of region 1 shown above is confirmed. This confirmation was performed by S-parameter microscopy analysis and PM²The experimentally extracted sheet resistance (Rsh) can be confirmed by comparing it to the sheet resistance extracted by a separate Van der Pauw measurement. This measurement is disclosed, for example, in Ralph Williams, "Modern GaAs Processing Methods" (latest GaAs processing method), Arttech House, 1990. Even when experiments are performed with HEMT devices of different materials or epi-stacks, the experiments show the validity of a semi-physical model form of the resistance in Region 1. Also, the terms RECsg and Lg can be considered to be nearly constant for all Dsg test samples.
[0037]
PM²The final part of the experiment determines the validity of the full form of the semi-physical source resistance model. Based on the full bias-dependent measurement of Part 1, the source resistance of the full semi-physical model representation as a function of gate and drain bias can be expressed as:
[0038]
(Equation 2)

[0039]
PM²The simulation results for the samples made in the first part of the experiment are shown in FIG. 10A. Comparing FIG. 10A with FIG. 22, it can be seen that the semi-physical model properly reproduces the measurement results. As expected, the bias-dependent source resistance of the thin "cap" sample has the same form, but the offset is increased by an amount corresponding to the change in Rsh in region 1 of the source access.
[0040]
S-parameter microscopy analysis
The S-parameter microscopy (SPM) method uses bias-dependent S-parameter measurements as a form of microscopy to perform qualitative analysis of the internal charge and electric field structure of previously unknown semiconductor structures. Pseudo-images (images) are collected in the form of S-parameter measurements extracted as small signal models to form a charge control map. Heretofore, finite element device simulation has been used to calculate the internal charge / electric field of a semiconductor device, but such methods are known to be relatively inaccurate. According to the present invention, S-parameter microscopy analysis provides a relatively accurate method for determining internal charges and electric fields inside semiconductor devices. The highly accurate modeling of the internal charge and electric field makes it possible to model all the external electrical characteristics of the semiconductor device, including its high-frequency operation, with relatively high accuracy. Thus, the present system is suitable for creating device technology models and enables high frequency MMIC yield analysis prediction and design for manufacturing analysis.
[0041]
S-parameter microscopy, like other microscopy techniques, utilizes the energy reflected by the SPM to the sample and a measurement of the energy reflected from the sample to obtain information. More specifically, SPM is based on transmitted and reflected microwave and millimeter wave electromagnetic power, ie, S-parameters. Thus, S-parameter microscopy analysis is similar to the combined operation of scanning and transmission electron microscopy (SEM and TEM). The scattered RF energy is similar to the reflection and transmission of an electron beam in SEM and TEM. However, instead of using an electronic detector as in SEM and TEM, S-parameter microscopy uses a reflectometer in a network analyzer to measure the signal. S-parameter microscopy, like other microscopy techniques, uses both measurements of scattering phenomena as data, includes a mechanism to narrow down the measurements to increase resolution, and contrasts multiple parts of the measurements. In addition, as shown in Table 3 below, a mechanism for determining details is included.
[0042]
[Table 3]

[0043]
result: Detailed "image" of the internal charge and electric field structure of the device
The images discussed herein in connection with S-parameter microscopy are used to gain insight and quantitative details regarding the internal operation of the device, independent of the actual images. More specifically, the S-parameter microscope analysis does not provide a visual image as in the case of the conventional microscope analysis mode. Rather, it is better to say that the S-parameter microscopy image resembles a map based on a set of non-intuitive measurements obtained by computation.
[0044]
FIG. 11 shows a conceptual diagram of an S-parameter microscope, generally identified by the reference numeral 20. The S-parameter microscope 20 is similar to a microscope that combines the principles of SEM and TEM. The SEM measures reflection and the TEM measures transmission, while the two-port S-parameter microscope 20 measures both reflected and transmitted power. As a result, the data obtained from the two-port S-parameter microscope contains information about the intrinsic and extrinsic charge structure of the device. More specifically, as is known in the art, SEM provides a relatively detailed image of the surface of a sample via reflected electrons, while TEM provides an image of the internal structure via transmitted electrons. The reflected signal is used to form external details of the sample, and the transmitted electrons provide information about the internal structure of the device. In accordance with an important aspect of the present invention, S-parameter microscopy utilizes a process of measuring reflected and transmitted signals and provides an "image" similar to the charge structure of a semiconductor device. As used herein, the internal and external electrical structures of a semiconductor device will generally be referred to as the intrinsic device region 22 and the extrinsic parasitic access region 24. These are shown in FIG. Also involved in the internal electrical structure of the device are parasitic components (not shown) associated with the electrodes and interconnects. These are so-called layout parasitics.
[0045]
Referring to FIG. 11, ports 26 and 28 are emulated by S-parameter measurements. The S-parameter measurements for a particular semiconductor device, indicated generally by the reference numeral 30, are processed in accordance with the present invention to provide a charge control map shown in a circle 32. This is similar to images in other microscopic analysis techniques. These charge control maps 32 are expressed in the form of equivalent circuit models, as discussed in more detail below. As shown in FIG. 13, the model uses a linear circuit element to represent the charge / electric field inside the semiconductor device 30, that is, the size and state of a so-called internal electrical structure. The charge control map represents the internal electrical structure of the device because the position of the circuit element in the model topology is roughly similar to the physical position in the device structure.
[0046]
It is known that the interpretation of the exact location of a measured charge / electric field within a semiconductor device is ambiguous. This is because, when expressing the charge / electric field distribution structure inside the actual device, for example, an equivalent circuit model using a simple linear element as shown in FIG. 14 is used. Although there is no exact way to distinguish the physical boundaries between measurands, the use of bias dependence makes it clear how to determine, separate and contrast S-parameters. That is, it has been found that changing the bias conditions changes the magnitude of the charge and electric field in the device and shifts the boundaries between them. This change is usually predictable with most techniques and is qualitatively well understood. Thus, the charge control map can be easily used as a map illustrating the characterization of physical changes in charge and electric field magnitude, position and separation.
[0047]
As with other forms of microscopic analysis, the S-parameter microscope 20 according to the present invention emulates a lens (FIG. 11) identified by reference numeral 40. The simulation of the lens 40 is performed by a method of extracting a unique equivalent circuit model. This also simulates the measured S-parameters with high accuracy. More specifically, parameter extraction methods for equivalent circuit models that simulate S-parameters are relatively well known. However, if the only goal is to perform the S-parameter fitting (fitting) and measurement accurately, there are only a finite number of possible equivalent circuit parameter values. Thus, according to an important aspect of the invention, only a single, unique solution is extracted that accurately describes the physical charge control map of the device. This method of uniquely extracting the equivalent circuit model parameters acts as a lens that focuses on the charge control map solution. The lens 40 is subsequently simulated by a filter based on the apparent layout parasitic embedding model, as described and illustrated herein. As discussed below, the layout parasitic embedding model is made up of linear elements that simulate the effects of device electrodes and interconnects on their external electrical properties. The PiFET embedded model 42 will be described below. This model effectively acts as a filter that removes the electrical structure of the concomitant external parasitic contribution to the provisional charge control map solution. The resulting charge control map solution after filtering represents a clarified "image" and shows only the unique electrical structure of the device. This improved imaging is needed to visualize internal charges and electric fields with the highest possible accuracy. The conventional extraction technique as shown in FIG. 16 cannot extract a non-unique equivalent circuit model, and cannot extract a unique charge control map. The parameter microscope 20 can model the structure of the internal charge / electric field in the semiconductor device relatively accurately.
[0048]
One application example of the S-parameter microscope is described in detail below. In this example, an example is a GaAs HEMT device identified by reference numeral 43 having four gate fingers and a 200 μm total gate perimeter formed in a Pi-FET layout as shown schematically in FIG. Used as The GaAs @ HEMT 43 has a structure embedded in a coplanar inspection structure having a pitch of 100 μm so that the S-parameter measurement on the wafer can be easily performed.
[0049]
First, as shown in FIGS. 18 and 19, the IV characteristics of the device are measured. That is, as shown in FIG. 18, the drain-source current Ids is plotted as a function of the drain-source voltage Vds at various gate voltages Vgs. FIG. 19 shows the drain-source current Ids as a function of the gate voltage Vgs and the transconductance Gm (ie, the derivative of Ids with respect to Vgs) at different drain voltages Vds. These IV characteristics are typical of HEMT devices and most semiconductor devices, and are a type of three-terminal semiconductor device technology.
[0050]
Table 4 shows the bias conditions under which the S-parameters were measured. Under each bias condition, the S-parameter was measured at 0.05 to 40 GHz. FIG. 20 is a Smith chart showing S-parameters S11, S12 and S22 measured at a frequency of 0.05 to 40.0 GHz. FIG. 21 is a graph showing magnitude as a function of angle for S-parameter S21 measured at a frequency between 0.05 and 40.0 GHz.
[0051]
[Table 4]

[0052]
Using the small signal model shown in FIG. 14, small signal equivalent circuit values extracted under each bias condition were obtained as shown in Table 5 for each S-parameter. The extraction method used is described below.
[0053]
[Table 5]

[0054]

[0055]

[0056]
The values in Table 5 represent solutions close to the charge control map and represent physically significant solutions for the electrical structure of the FET. However, the values shown in Table 5 include the effects of external layout parasitics, which are subtracted using a buried parasitic model to provide the most accurate charge control mapping for the intrinsic device characteristics. obtain. In particular, a filter process is performed on the extracted equivalent circuit model value by applying the embedding model to obtain a value that better represents the intrinsic device characteristics. That is, in an example of the embodiment, the involvement of the capacitance due to the influence of the inter-electrode and off-mesa layout parasitics is subtracted using the PiFET embedded parasitic model. This filter essentially subtracts a known quantity formed from the parameters Cgs, Cgd and Cds, which depend on the device layout. In this example, there is no need to embed inductive parameters. This is because these quantities are extrinsic and do not contribute to the intrinsic device charge control map.
[0057]
As discussed above, a unique charge control map is generated using a filtered lens. 22 to 25 show bias dependent charge control maps of parameters RS, RD, RI, CGS and CGD as a function of bias. More specifically, FIG. 22 shows that the source resistance R_s5 shows a charge control map of the charge and electric field distribution in the on-mesa source access region indicated by. FIG. 23 shows the drain resistance R as a function of bias._d5 shows a charge control map of the charge and electric field distribution in the on-mesa-drain access region indicated by. FIG. 24 shows the specific device charging resistance R R as a function of gate bias for different drain bias points._i2 shows a charge control map of non-quasi static majority carrier transport indicated by. FIG. 25 shows a charge control map of the gate modulated charge and distribution under the gate, shown as gate capacitances CGS and CGD as a function of bias.
[0058]
filter
As described above, the S-parameter microscope 20 obtains a defined charge control map using a filter and models the internal charge / electric field of the semiconductor device. Although the filters have been shown in connection with a PiFET having a large number of gate fingers, the principles of the present invention can be applied to other semiconductor devices, as shown in FIGS.
[0059]
As shown in FIG. 26, a PiFET is a device in which the edges of the gate fingers and active area resemble the Greek letter π, as shown. In such a PiFET layout, for example, as shown in FIG. 27, a device cell having a large number of fingers and a large periphery can be easily constructed. In accordance with an important aspect of the present invention, a single finger device cell is combined to model a multi-finger semiconductor device. Each single finger device cell is represented by four model hierarchies, which are assembled and integrated using an interconnecting model to represent any multi-finger device cell. This is shown in FIG. The four models are as follows. Off-mesa or boundary parasitic models, interelectrode parasitic models, on-mesa parasitic models, and eigenmodels.
[0060]
The off-mesa parasitic model is shown in FIG. This model represents a parasitic that exists outside the active FET region for each gate finger. This model models the fringing capacitance of each gate finger outside the active device area, and the off-mesa gate finger resistance.
[0061]
The inter-electrode parasitic model and the corresponding equivalent circuit are shown in FIGS. This model shows the parasitics between the metal electrodes along each gate finger. As schematically shown in FIG. 31, the following fringe capacitance (capacitance) parasitics are present: gate-source air bridge, gate-source air bridge, gate-source ohmic, gate-drain. It is modeled for inter-ohmicity and source-drain ohmicity.
[0062]
The on-mesa parasitic model and the corresponding equivalent circuit are shown in FIGS. This model represents the parasitics around the active FET area along each gate finger, including various capacitive fringing and resistive parasitics. That is, a gate-source side recess, a gate-drain side recess, a gate-source access charge / doped cap, and a gate-drain incoming charge / doped cap fringe. Model the parasitism. In addition, gate metallization and ohmic contact resistive parasitics are modeled.
[0063]
Eigenmodels and corresponding equivalent circuits are shown in FIGS. The eigenmodel represents the physical phenomena that govern the FET's operation decisions. That is, the DC and current-voltage responses can be determined by analytic expressions based on physical phenomena, which represent the magnitude and location of the intrinsic charge. This is generally known in the art and is described, for example, in Hughes et al. "Nonlinear Charge Control In AlGaAs Modulation-Doped FETs" (nonlinear charge control in AlGaAs modulation doped FET), IEEE Trans. Electron Devices, Vol. ED-34, no. 8 (April 1987). The contents of which are incorporated herein by this reference. To model the performance of the small signal model, the appropriate derivative of the charge or current control equation is determined, such as RI, RJ, RDS, RGS, RGD, GM, TAU, CGS, CDS and CGD. Derive various terms. Such control equations are generally known in the art and are disclosed in detail in the Hughes et al reference previously mentioned, the contents of which are incorporated herein by reference. Current or voltage perturbation analysis can be used to model noise effects. H. Statz, et al. "Noise Characteristics of Gallium Arsenide Field-Effect Transistors" (noise characteristics of gallium arsenide field effect transistor),IEEE-Trans. Electron Devices, Vol. Ed-21 No. 9 (September 1974); Van Der Ziel, "Gate Noise in Field Effect Transistors at Moderately High Frequencies" (gate noise in field effect transistors at moderately high frequencies),Proc. IEEE, Vol. 51 (March 1963).
[0064]
One example of a parasitic model used with the S-parameter microscopy described above is shown in FIGS. Although a specific embodiment of a semiconductor device is shown and described, the principle of the present invention can be applied to various semiconductor devices. Referring to FIG. 37, a Pi-FET is shown. As shown, the PiFET has four gate fingers. In FIG. 37, a 4-finger Pi-FET is modeled. That is, FIG. 37 shows an equivalent circuit model of the Pi-FET shown in FIG. This was achieved with a known CAD program, for example, LIBRA 6.1 manufactured by Agilent Technologies. As shown, the equivalent circuit model does not show all the equivalent circuit elements and network connections accompanying the realization of the parasitic embedded model, but rather shows the completed product. FIG. 37 is symbolized to demonstrate similarity to FIG. The actual technical information on the construction of the network and its equivalent circuit elements is usually given in schematic diagrams.
[0065]
Figures 38 to 44 show the application of the parasitic model for use with S-parameter microscopy analysis. An important aspect of the present invention relates to modeling a multi-gate finger device as a single-gate finger device. As used herein, a single unit device cell refers to a device with a single gate finger. For example, the four-finger Pi-FET shown in FIG. 37A is modeled as four unit device cells.
[0066]
First, the four-finger Pi-FET shown in FIG. 37 is modeled as a single-finger unit device cell 100 having a unique model 102, as shown in FIGS. That is, the Pi-FET specific FET model 104 is used instead of the block 102 that defines the first level embedding. As shown in FIG. 39, the parameter value of the Pi-FET specific model is added together with the parameter value of the single finger unit device / cell specific model. As discussed above, the unique device model 104 can also be formed by S-parameter microscopy analysis. Next, as shown in FIG. 40, interconnect layout parasitic elements are added to the equivalent model. In this case, the model terms are simply added to the values of the appropriate circuit elements to form a single unit device cell that defines the second level of embedding. Once a single unit device cell is stylized, the device is used to build a model of the multi-finger device. In this case, a Pi-FET having four gate fingers is modeled as four single finger device unit cells as shown in FIG. Subsequently, off-mesa layout parasitic elements are connected to a multi-finger layout to define a third level embedding as shown in FIG. These off-mesa layout parasitic elements are generally identified by reference numerals 108 and 110. These are implemented as new circuit elements connected to the main external nodes of the equivalent circuit structure. Subsequently, a fourth level of embedding is performed, as generally shown in FIG. That is, an inductor model is connected to the source of each of the various unit device cells, representing a metal bridge interconnect, as shown generally in FIG. Finally, a fifth level of embedding is performed, as shown in FIG. Here, feed electrode models 114 and 116 are modeled as lumped linear elements (ie, capacitors and inductors) and as distributed elements (ie, microstrip lines and junctions), and the gate feed and drain shown in FIG. Form a connection. As shown, the distributed element is a distributed model of a microstrip element, as implemented in LIBRA 6.1.
[0067]
Extraction method for uniquely determining FET equivalent circuit model
The method of determining the FET equivalent circuit parameters discussed above is shown in FIGS. This method is based on an equivalent circuit model, such as the common source FET equivalent circuit model shown in FIG. Referring to FIG. 45A, at step 122, a model is first generated. The model shown in FIG. 14 is used as a small signal model of the FET. According to an important aspect of the algorithm, the equivalent circuit parameters are based on the measured FET S-parameters. Measurement of S-parameters of semiconductor devices is well known in the art. FIG. 48 is a Smith chart showing, as an example, the S-parameters S11, S12 and S22 measured at a frequency between 0.05 and 40 GHz. FIG. 48 shows a magnitude / angle chart of S-parameter S21 measured at a frequency of 0.05 to 40 GHz. After measuring the S-parameters as specified in step 124 (FIG. 45), step 126 checks whether the measurement is appropriate. This can be done by manually examining the test results for anomalies, or by algorithmically determining the validity of the test set. If the measurement is appropriate, the measured value of the S-parameter is stored in step 128.
[0068]
The space of the value of the trial start impedance point is selected, for example, as shown in Table 6. Then, a provisional value of the equivalent circuit model parameters is generated for each value of the starting feedback impedance using a direct model extraction algorithm known as the Minasian algorithm. Such extraction algorithms are well known in the art; Berroth, et al. "Broadband Determination of the FET Small Equivalent Small Signal Circuit" (Broadband determination of FET small equivalent small signal circuit),IEEE-MTT, Vol. 38, no. 7 (July 1980). For each of the starting impedance point values shown in Table 6, a model parameter value is determined. That is, referring to FIG. 45A, each impedance point in Table 6 is processed by blocks 130, 132, etc., and model parameter values are calculated for each of the impedance points to form an error metric. . In addition, a unique small signal device model is created using the error metric. This is discussed below. The processing in each of the blocks 130 and 132 is the same. Therefore, only one block 130 will discuss the example of the impedance points shown in Table 4. In this example, the source resistance R of 1.7Ω_sAnd 0.0045 pH source inductance L_sIs used.
[0069]
[Table 6]

[0070]
Selected value R_s= 1.7Ω, an initial intrinsic equivalent circuit parameter and an initial parasitic equivalent circuit parameter are determined. For example, as specified in steps 134 and 136, the Minasian algorithm discussed above and shown in Tables 7 and 8 is used. In step 138, the circuit parameters from the simulation are compared with the measured S-parameter values, for example, as shown in FIGS. 48A and 48B. Each of processing blocks 130 and 132, etc., completely executes a fixed number of cycles, six in this example. Accordingly, the system determines in step 140 whether six cycles have been completed.
[0071]
[Table 7]

[0072]
[Table 8]

[0073]
Each cycle of processing block 130 consists of direct extraction and subsequent optimization using a fixed number of optimization iterations, eg, 60. By fixing the number of extraction-optimization cycles together with the number of iterations of the optimization, a fixed "distance" or calculation time from which the model solution must be derived is defined. Therefore, this algorithm incorporates the convergence rate requirement of all error metrics. At this time, an environment in which the trial model solutions compete with each other is set. To this end, it incorporates a "race" criterion by achieving the lowest fitting (fit) error for a fixed computation time. Here, the “convergence speed” is implicitly calculated for each of the processing blocks 130, 132, and the like.
[0074]
After the system determines in step 140 whether or not a race has taken place, the system proceeds to block 142 and optimizes the model parameters. Various commercial software programs are available. For example, LIBRA 3.5 software manufactured by HP-eesof can be used for both circuit simulation and optimization functions. Optimization is based on feedback resistance R_sIs fixed to a fixed value, and is executed according to the constraints specified in Table 9.
[0075]
[Table 9]

[0076]
R_sBy fixing the value of, the segments of the algorithm constrain to obtain a trial model solution for only the trial feedback impedance points that started. Table 10 shows the intrinsic equivalent parameter values optimized using commercially available software such as LIBRA 3.5. These values, together with the optimization parasitic values shown in Table 11, form the first optimization model solution for the first extraction-optimization cycle (ie, one of six). The optimized model parameters are then fed back to function blocks 134 and 136 (FIG. 45A and used for the new initial model solution. These values are used to determine the S-parameter measurements and S-parameters shown in FIGS. 49A and 49B. The system repeats this cycle six times, as before, after six extraction-optimization cycles, the final trial model solution for trial impedance point 17 is complete and its final fitting error for the measured data is Simultaneously obtained to form a new error metric 144. According to an important aspect, the extraction-optimization algorithm applies the final optimization fitting error of each point to the fitting error of the measured value to the model value, and the convergence speed. Implicitly have information about both, which can be done with fixed optimization time constraints and various trials. To set a competitive race between the model solution.
[0077]
[Table 10]

[0078]
[Table 11]

[0079]
As shown generally in FIGS. 46 and 47, the implementation of the extraction optimization cycle in step 146 results in the best and fastest solving solution from all of the trial impedance points being a global minimum for the final fitting error. (Global minima). More specifically, referring to FIG. 46, the global minimum using the new error metric is_s= 1.7 ohms. Tables 12 and 13 summarize the final model equivalent circuit parameters for this global solution, including the intrinsic and parasitic parameters specified in step 148 (FIG. 45B).
[0080]
[Table 12]

[0081]
[Table 13]

[0082]
To check the accuracy of the solution, the final model of the solution is compared to S-parameter measurements, as shown in FIGS. 50A and 50B. As shown, there is a high correlation between the values of the simulated model and the measured S-parameters, and the simulated model value represents a relatively accurate unique small signal device model. It was confirmed to represent.
[0083]
From the above teachings, it is apparent that many modifications and variations of the present invention are possible. Therefore, it will be understood that, within the scope of the appended claims, the invention may be practiced other than as specifically described.
[Brief description of the drawings]
FIG.
FIG. 1 is a flow chart of a known MMIC yield reduction mechanism in a manufacturing process.
FIG. 2
FIGS. 2A and 2B are the noise figure simulations and cumulative yields for a 26 GHz @MMIC using Monte Carlo and correlated statistical device models, respectively, with the measured data shown as squares and the Monte Carlo statistical data shown as The measurement data is shown by a circle, and a broken line is attached to the illustrated measurement data.
FIG. 3
FIG. 3 is an example of a known mapping MMIC @ RF yield prediction method.
FIG. 4
FIG. 4 is a graph showing the relationship between the measured noise figure and the mapped noise figure for 35 GHZ {GaAs} pHEMT LNA using the method shown in FIG.
FIG. 5
FIG. 5 is a block diagram illustrating semiconductor modeling according to the present invention.
FIG. 6
FIG. 6 is a block diagram of the present invention for process perturbation for a measurement-model method for modeling a semiconductor utilizing S-parameter microscopy analysis according to the present invention.
FIG. 7
FIG. 7A shows the PM²1 is a schematic cross-sectional view of a standard HEMT used in an experiment.
FIG. 7B is a cross-sectional view illustrating an epistack for an example of a HEMT used to demonstrate the invention.
FIG. 8
FIG. 8 is a schematic diagram showing the correspondence of the small signal equivalent circuit components to the details of the physical structure of the device.
FIG. 9
FIG. 9 is a schematic diagram of the source entry conductance of the HEMT.
FIG. 10
FIG. 10A shows different drain-source voltages V_dsWith respect to the bias voltage V_gsSource resistance R as a function of_sFIG.
FIG. 10B shows the source resistance R as a function of the gate-source voltage._s5 shows measured values and a semi-physical modeling method.
FIG. 11
FIG. 11 shows an example of S-parameter microscopy analysis according to the present invention.
FIG.
FIG. 12 shows an inner region and an outer region of an example of the HEMT device.
FIG. 13
FIG. 13 is similar to FIG. 11, but shows the approximate locations of the model elements within the HEMT @ FET device shown in FIG.
FIG. 14
FIG. 14 is a schematic diagram of a source common FET equivalent circuit model.
FIG.
FIG. 15 is a diagram showing a specific application of the S-parameter microscope analysis shown in FIG.
FIG.
FIG. 16 is a diagram that demonstrates that the known system cannot predict the internal charge and electric field structure of the semiconductor device with high accuracy, similarly to FIG. 11.
FIG.
FIG. 17 is a plan view of a 4-finger, 200 μm GaAs HEMT device.
FIG.
FIG. 18 shows the drain-source voltage V for the sample FET device shown in FIG._dsAs a function of the measured drain-source current I_dsFIG.
FIG.
FIG. 19 shows the drain-to-source current I as a function of gate-to-source voltage Vgs for the sample FET device shown in FIG._dsAnd transconductance G_mFIG.
FIG.
FIG. 20 is a Smith chart showing the S11, S12 and S22 parameters measured for the FET device shown in FIG. 17 at frequencies from 0.05 to 40.0 GHZ.
FIG. 21
FIG. 21 is a graph showing magnitude as a function of angle for the S21S parameter at frequencies from 0.05 to 40 GHZ for the example FET shown in FIG.
FIG. 22
FIG. 22 shows that, according to the present invention, R_s6 is a graph showing a charge control map of a charge and electric field distribution in an on-mesa source access region indicated by.
FIG. 23
FIG. 23 shows that, according to the present invention, R_d5 is a graph showing a charge control map of a charge and electric field distribution in an on-mesa-drain access region indicated by.
FIG. 24
FIG. 24 shows that R as a function of bias in accordance with the present invention._i4 is a graph showing a charge control map for non-quasi-static restoring majority carrier transport indicated by.
FIG. 25
FIG. 25 is a graph showing a charge control map for gate modulated charge and distribution under the gate, shown as Cgs and Cgt as a function of bias, in accordance with the present invention.
FIG. 26
FIG. 26 is a plan view of an example of a π-FET having two gate fingers.
FIG. 27
FIG. 27 is a plan view of an example of a π-FET having four gate fingers.
FIG. 28
FIG. 28 is a diagram of a π-FET parasitic model according to the present invention.
FIG. 29
FIG. 29 is a diagram of an off-mesa parasitic model for a π-FET according to the present invention.
FIG. 30
FIG. 30 is a diagram of an interconnect and boundary parasitic model according to the invention for a π-FET having four gate fingers, as shown in FIG.
FIG. 31
FIG. 31 is a diagram of a parasitic model between electrodes according to the present invention.
FIG. 32
FIG. 32 is a schematic diagram of the inter-electrode parasitic model shown in FIG.
FIG. 33
FIG. 33 is a diagram of an on-mesa parasitic model according to the present invention.
FIG. 34
FIG. 34 is a schematic diagram of the on-mesa parasitic model shown in FIG.
FIG. 35
FIG. 35 is a diagram of a unique model according to the present invention.
FIG. 36
FIG. 36 is a schematic diagram of the unique model shown in FIG.
FIG. 37
FIG. 37A is an example of a device layout of a π-FET having four gate fingers.
FIG. 37B is an equivalent circuit model of the π-FET shown in FIG. 37A.
FIG. 38
FIG. 38 is a unique model of a single finger unit device cell according to the present invention.
FIG. 39
FIG. 39 is similar to FIG. 38 and illustrates first level embedding according to the present invention.
FIG. 40
FIG. 40 is similar to FIG. 39 and illustrates second level embedding according to the present invention.
FIG. 41
FIG. 41 is an equivalent circuit model of the π-FET shown in FIG. 37A according to the present invention.
FIG. 42
FIG. 42 is similar to FIG. 40 and shows a third level embedding according to the present invention.
FIG. 43
FIG. 43 is similar to FIG. 40 and shows a fourth level of embedding according to the present invention.
FIG. 44
FIG. 44 is similar to FIG. 40 and illustrates a fifth level embedding according to the present invention.
FIG. 45
FIGS. 45A and 45B are flow charts of a parameter extraction modeling algorithm that forms part of the present invention.
FIG. 46
FIG. 46 shows an error metric according to the invention.
FIG. 47
FIG. 47 illustrates an error metric according to the present invention.
FIG. 48
FIG. 48A is a Smith chart showing measured and initial model solutions for S11, S12 and S22 S-parameters at frequencies from 0.05 to 40.0.
FIG. 48B is a graph showing a relationship between an angle and a magnitude for an initial modeling S-parameter S21 at a frequency of 0.05 to 40.0.
FIG. 49
FIG. 49A is a Smith chart showing S-parameters S11, S12 and S22 measured and simulated at a frequency of 0.05 to 40.0 in the first extraction optimization cycle.
FIG. 49B shows the magnitude as a function of angle for the first model S-21 parameter measurements and the optimized first model S-21 parameters at a frequency of 0.05 to 40.0 in a first extraction optimization cycle. FIG.
FIG. 50
FIG. 50A is a Smith chart showing the measurements as a function of the final model solution of S-parameters S11, S12 and S22 at a frequency between 0.05 and 40.0 for the final solution.
FIG. 50B is a graph showing magnitude as a function of angle for S-parameter S21 of the final model solution at frequencies between 0.05 and 40.0.

Claims (12)

A method of modeling one or more predetermined characteristics of a semiconductor device, comprising:
a) manufacturing a semiconductor device;
b) measuring one or more predetermined physical properties of the semiconductor device;
c) testing the semiconductor device and establishing a physical representation equivalent model of the one or more properties of the semiconductor device;
d) changing one or more of the predetermined physical properties to produce a next semiconductor device with the changed dimensions;
e) testing the sample to establish a correction of the physical representation model;
A method that includes The method of claim 1, further comprising the step of measuring the changed dimensions after manufacturing the next semiconductor. The method of claim 1, wherein in step (b), the predetermined dimension is measured using a scanning electron microscope (SEM). The method of claim 1, wherein the testing in step (c) comprises obtaining S-parameter measurements of the semiconductor device. The method of claim 1, wherein the one or more predetermined characteristics include device scaling, bias dependence, temperature dependence, layout dependence, and process dependence. 2. The method of claim 1, wherein the one or more predetermined physical characteristics include a physical dimension of a source access area of the semiconductor device. The method of claim 1, wherein the changed dimension is measured by SEM. The method of claim 1, wherein the corrected physical representation model is corrected based on S-parameter measurements. A semiconductor device manufacturing process,
a) manufacturing a semiconductor device;
b) measuring one or more predetermined physical properties that define the measured properties of the semiconductor device;
c) inspecting the semiconductor device and establishing a physical representation model;
d) changing the one or more measured characteristics to produce a next semiconductor device and defining the changed characteristics;
e) measuring the changed property;
f) testing the semiconductor device and establishing a modified physical representation model of the semiconductor device;
Process consisting of 10. The process of claim 9, further comprising: (g) repeating steps (d) through (f) one or more times. 10. The process of claim 9, wherein the physical representation models in steps (c) and (b) are based on predetermined S-parameter measurements. 10. The process of claim 9, wherein steps (b) and (e) include scanning electron microscope measurements.

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