JP2004348323A

JP2004348323A - Abnormal source voltage change detection circuit

Info

Publication number: JP2004348323A
Application number: JP2003143088A
Authority: JP
Inventors: Atsuki Inoue; 淳樹井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-05-21
Filing date: 2003-05-21
Publication date: 2004-12-09

Abstract

<P>PROBLEM TO BE SOLVED: To accurately detect abnormal changes in source voltage with respect to fluctuation such as variation in manufacturing processes without requiring a plurality of voltage detectors with different threshold characteristics, relating to an abnormal source voltage change detection circuit mounted in a semiconductor device. <P>SOLUTION: A power line 2 to which a circuit (e.g., the I/O circuit of a semiconductor device)likely to cause abnormal changes in source voltage is not connected has its source voltage VDDx divided to generate reference voltages Vref1-Vref4. The reference voltages Vref1-Vref4 are inputted respectively to inverters 13-16 having the same threshold characteristic and supplied with the source voltages VDD, VSS via power lines 10, 11 to which a circuit likely to cause abnormal changes in source voltage is connected, and the outputs of the inverters 13-16 are used as source voltage change detection signals. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵを搭載したＬＳＩ等の半導体装置に搭載される電源電圧異常変動検出回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩにおいては、その微細化に伴って、電源電圧の変動が深刻な問題となっている。電源電圧の変動は、電源配線の抵抗成分に起因するＤＣ的なものだけでなく、ＬＳＩの内部動作に応じて流れるダイナミックな電流と寄生抵抗成分や寄生インダクタンス成分に起因するＡＣ的なものもある。
【０００３】
例えば、３２ビット出力のＬＳＩにおいて、同一論理値を出力していた３２個のＩ／Ｏ回路が全て出力値を変更する場合（例えば、出力値を論理０から論理１に変更する場合）には、Ｉ／Ｏ回路に極めて大きな電源電流が流れ、電源電圧の異常な変動を招くことになる。このようなＬＳＩ内部での電源電圧の異常な変動は、誤動作を招いてしまう。
【０００４】
本来は、設計の段階で多くのテストベクタを使用してＬＳＩ内部の電源電圧の変動を正確に予測し、タイミングマージンを十分に確保した設計を行うことが望ましい。しかし、設計時の電源電圧分布がタイミング的に最も厳しい状態を正確に見出すことは困難であり、また、設計時間が増大してしまうことから、現状ではあまり現実的な解ではない。
【０００５】
そこで、信頼性の高いＬＳＩ設計を行うためには、サイクル毎に電源電圧変動を検知し、一定値以上の電源電圧の変動が起こった場合には、現サイクルの結果をキャンセルして、一時的にクロック周波数を落としたり、電源電圧を増加させることによって、次サイクル以降で誤りの無い結果を得られるハードウェアアシスト機構がＬＳＩ内部に必要であると考えられる。
【０００６】
しかしながら、ＬＳＩ内部の電源電圧の変動に許される範囲は、各ＬＳＩで異なるばかりでなく、同一のＬＳＩにおいても動作周波数に応じて異なっている。すなわち、遅いクロック周波数で動作させる場合にはタイミングマージンが広くなるので、より低い電源電圧でも正常に動作させられるが、速いクロック周波数で動作させる場合には、タイミングマージンが狭くなり、このため、電源電圧の変動に許される値がより小さくなると考えられる。
【０００７】
従来、電源電圧異常変動検出方法として、例えば、電源電圧異常変動が生じたことを検出するために固定の閾値特性を持った１つの電圧検出器を使用する方法（例えば、特許文献１参照）や、異なる閾値特性を持つ複数のインバータを並べて、その入力端子に変動を検出したい電源線を接続する方法（例えば、特許文献２参照）等が提案されている。
【０００８】
【特許文献１】特開平８−１５４３３４号公報
【特許文献２】特開平３−２７８１１４号公報
【０００９】
【発明が解決しようとする課題】
特許文献１に記載された電源電圧異常変動検出方法では、ＬＳＩの動作状況に応じて電圧異常と判断する閾値を変更することができず、柔軟性に乏しいという問題点があった。
【００１０】
特許文献２に記載された電源電圧異常変動検出方法では、検出したい電圧範囲に応じて、複数の閾値特性を持つ電圧検出器を設計しなければならず、また、使用する電源電圧範囲やテクノロジ、あるいは、検出したい電圧精度に応じて、複数の電圧検出器の設計をやり直す必要があった。
【００１１】
本発明は、かかる点に鑑み、閾値特性の異なる複数の電圧検出器を必要とせず、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができるようにした電源電圧異常変動検出回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、半導体装置に搭載される電源電圧異常変動検出回路であって、電圧値の異なる複数の基準電圧を生成する基準電圧生成回路と、電源電圧の変動による前記複数の基準電圧に対する閾値の変動を利用して前記電源電圧の変動を検出する電源電圧変動検出回路を有するというものである。
【００１３】
本発明によれば、電圧値の異なる複数の基準電圧を生成し、電源電圧の変動による複数の基準電圧に対する閾値の変動を利用して電源電圧の変動を検出することができるので、閾値特性の異なる複数の電圧検出器を必要としない。
【００１４】
【発明の実施の形態】
図１は本発明の一実施形態の構成を示す回路図である。図１中、１は基準電圧生成回路であり、２は電源電圧の異常変動を発生させる可能性がある回路（例えば、Ｉ／Ｏ回路）が接続されていないＶＤＤｘ電源線、３は電源電圧の異常変動を発生させる可能性がある回路が接続されていないＶＳＳｘ電源線（接地線）である。
【００１５】
４はＶＤＤｘ電源線２が供給する電源電圧ＶＤＤｘとＶＳＳｘ電源線３が供給する電源電圧ＶＳＳｘとの差電圧を分割して基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を出力する電圧分割回路であり、５〜９はＶＤＤｘ電源線２とＶＳＳｘ電源線３との間に直列接続された抵抗である。
【００１６】
１０は電源電圧の異常変動を発生させる可能性がある回路が接続されたＶＤＤ電源線、１１は電源電圧の異常変動を発生させる可能性がある回路が接続されたＶＳＳ電源線（接地線）である。
【００１７】
１２は電源電圧ＶＤＤ、ＶＳＳの変動を検出する電源電圧変動検出回路であり、１３〜１６はそれぞれ電源ノードをＶＤＤ電源線１０に接続され、接地ノードをＶＳＳ電源線１１に接続された閾値特性を同一とする電圧検出器をなすインバータであり、それぞれ基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を入力するものである。
【００１８】
１７は電源電圧変動検出回路１２に対応して設けられたフリップフロップ回路であり、１８〜２１はそれぞれインバータ１３〜１６の出力（信号）をクロックＣＫに同期してラッチするＤフリップフロップである。なお、フリップフロップ回路１７は、電源電圧変動検出回路１２の一部分として捉えることもできる。
【００１９】
２２は電源電圧の異常変動を発生させる可能性がある回路に供給されるシステム・クロックＳＣＫを遅延する可変遅延回路、２３は可変遅延回路２２の遅延時間を制御する遅延制御信号ＣＮＴ用の外部端子である。
【００２０】
可変遅延回路２２は、電源電圧の異常変動を発生させる可能性がある回路による電源電圧ＶＤＤ、ＶＳＳの変動が最大になるタイミングで、インバータ１３〜１６の出力をラッチできるようにするために設けられたものである。
【００２１】
２４はＤフリップフロップ１８〜２１の出力Ａ１〜Ａ４を監視して、電源電圧ＶＤＤ、ＶＳＳの変動が異常であるか否かを示す電源電圧異常変動検出信号ＵＮを生成する電源電圧異常変動検出信号生成回路である。
【００２２】
電源電圧異常変動検出信号生成回路２４は、電源電圧ＶＤＤ、ＶＳＳの異常変動を検出した場合には、電源電圧異常変動検出信号ＵＮを“１”とし、異常変動を検出しない場合には、電源電圧異常変動検出信号ＵＮを“０”とする。
【００２３】
図２は電源電圧異常変動検出信号生成回路２４の構成を示す回路図である。図２中、２５はＤフリップフロップ１８〜２１の出力Ａ１〜Ａ４を２ビットの符号Ｂ_１Ｂ_０にエンコードする４ビット・プライオリティ・エンコーダであり、２６は４ビット・プロイオリティ・エンコーダ２５の真理値表である。
【００２４】
２７は２ビットの値Ｃ_１Ｃ_０を格納する２ビット・レジスタ、２８は２ビット・レジスタ２７の格納値Ｃ_１Ｃ_０を被減数Ｘ、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０を減数Ｙとして、「Ｘ−Ｙ＝Ｃ_１Ｃ_０−Ｂ_１Ｂ_０」なる減算を行う減算回路、ＢＲ０は減算回路２８のボロー出力である。
【００２５】
２９は２ビットの値Ｄ_１Ｄ_０を格納する２ビット・レジスタ、３０は４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０を被減数Ｘ、２ビット・レジスタ２９の格納値Ｄ_１Ｄ_０を減数Ｙとして、「Ｘ−Ｙ＝Ｂ_１Ｂ_０−Ｄ_１Ｄ_０」なる減算を行う減算回路、ＢＲ１は減算回路３０のボロー出力である。
【００２６】
３１は減算回路２８のボロー出力ＢＲ０と減算回路３０のボロー出力ＢＲ１とをＯＲ処理して電源電圧異常変動検出信号ＵＮを出力するＯＲ回路である。なお、電源電圧異常変動検出信号ＵＮは、例えば、ＣＰＵに送られる。
【００２７】
なお、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ_１Ｂ_０が１種類の場合には、２ビット・レジスタ２７、２９には、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ_１Ｂ_０と同一値を格納する。
【００２８】
これに対して、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ_１Ｂ_０が複数種類の場合には、２ビット・レジスタ２７には、電源電圧ＶＤＤ、ＶＳＳが許容範囲にある場合に４ビット・プライオリティ・エンコーダ２５から出力される値Ｂ_１Ｂ_０のうち、最大値と同一値を格納し、２ビット・レジスタ２９には最小値と同一値を格納する。
【００２９】
図３は電源電圧ＶＤＤ、ＶＳＳと基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４とインバータ１３〜１６の閾値Ｖｔｈとの関係を示す図であり、（Ａ）は電源電圧ＶＤＤ、ＶＳＳが正常である状態、（Ｂ）は電源電圧ＶＤＤが低下した状態、（Ｃ）は電源電圧（接地電圧）ＶＳＳが上昇した状態を示している。
【００３０】
すなわち、本実施形態では、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４は、Ｖｒｅｆ１＞Ｖｒｅｆ２＞Ｖｒｅｆ３＞Ｖｒｅｆ４の関係にあるので、図３Ａに示すように、電源電圧ＶＤＤ、ＶＳＳが正常状態である場合、インバータ１３〜１６の閾値Ｖｔｈは、基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間の値となり、インバータ１３、１４の出力値＝“０”、インバータ１５、１６の出力値＝“１”となるように回路定数が設定されている。
【００３１】
この結果、Ｄフリップフロップ１８、１９の出力値Ａ１、Ａ２＝“０”、Ｄフリップフロップ２０、２１の出力値Ａ３、Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０＝“１０”となる。
【００３２】
ここで、例えば、図３Ｂに示すように、電源電圧ＶＤＤが低下した場合には、インバータ１３〜１６の閾値Ｖｔｈは、例えば、基準電圧Ｖｒｅｆ３、Ｖｒｅｆ４間の値となり、インバータ１３〜１５の出力値＝“０”、インバータ１６の出力値＝“１”となる。
【００３３】
この結果、Ｄフリップフロップ１８〜２０の出力値Ａ１〜Ａ３＝“０”、Ｄフリップフロップ２１の出力値Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０＝“１１”となる。
【００３４】
また、例えば、図３Ｃに示すように、電源電圧ＶＳＳが上昇した場合には、インバータ１３〜１６の閾値は、例えば、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２間の値となり、インバータ１３の出力値＝“０”、インバータ１４〜１６の出力値＝“１”となる。
【００３５】
この結果、Ｄフリップフロップ１８の出力値Ａ１＝“０”、Ｄフリップフロップ１９〜２１の出力値Ａ２〜Ａ４＝“１”となり、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０＝“０１”となる。
【００３６】
表１はインバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間以外にあるようにする電源電圧ＶＤＤ、ＶＳＳの変動を電源電圧異常変動と扱う場合の動作を説明するための表である。
【００３７】
【表１】

【００３８】
この場合には、電源電圧ＶＤＤ、ＶＳＳの電圧値として、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“１０”となる電圧値のみが許されることになる。そこで、この場合には、２ビット・レジスタ２７、２９の格納値Ｃ_１Ｃ_０、Ｄ_１Ｄ_０を“１０”とする。
【００３９】
このようにすると、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“１０”の場合には、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−１０＝００となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝１０−１０＝００となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４０】
この状態から、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“０１”になると、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−０１＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝０１−１０＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４１】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“００”となると、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−００＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝００−１０＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４２】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“１１”となると、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−１１＝負となり、ボロー出力ＢＲ０＝“１”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝１１−１０＝正となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００４３】
したがって、２ビット・レジスタ２７、２９の格納値Ｃ_１Ｃ_０、Ｄ_１Ｄ_０を“１０”にすると、インバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ２、Ｖｒｅｆ４間以外にあるようにする電源電圧ＶＤＤの低下及び電源電圧（接地電圧）ＶＳＳの上昇を電源電圧の異常変動として検出することができる。
【００４４】
表２はインバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２間又は基準電圧Ｖｒｅｆ２、Ｖｒｅｆ３間以外にあるようにする電源電圧ＶＤＤ、ＶＳＳの変動を電源電圧異常変動と扱う場合の動作を説明するための表である。
【００４５】
【表２】

【００４６】
この場合には、電源電圧ＶＤＤ、ＶＳＳの電圧値として、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“０１”又は“１０”となる電圧値のみが許されることになる。そこで、この場合には、２ビット・レジスタ２７の格納値Ｃ_１Ｃ_０を“１０”、２ビット・レジスタ２９の格納値Ｄ_１Ｄ_０を“０１”とする。
【００４７】
このようにすると、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“０１”の場合、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−０１＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝０１−０１＝００となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４８】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“１０”の場合には、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−１０＝００となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝１０−０１＝正となり、ボロー出力ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“０”となる。
【００４９】
これらの状態から、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“００”になると、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−００＝正となり、ボロー出力ＢＲ０＝“０”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝００−０１＝負となり、ボロー出力ＢＲ１＝“１”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００５０】
また、４ビット・プライオリティ・エンコーダ２５の出力値Ｂ_１Ｂ_０が“１１”となると、減算回路２８での減算結果は、Ｃ_１Ｃ_０−Ｂ_１Ｂ_０＝１０−１１＝負となり、ボロー出力ＢＲ１＝“１”となる。減算回路３０での減算結果は、Ｂ_１Ｂ_０−Ｄ_１Ｄ_０＝１１−０１＝正となり、ボロー出力値ＢＲ１＝“０”となる。したがって、電源電圧異常変動検出信号ＵＮ＝“１”となる。
【００５１】
したがって、２ビット・レジスタ２７の格納値Ｃ_１Ｃ_０を“１０”、２ビット・レジスタ２９の格納値Ｄ_１Ｄ_０を“０１”とすると、インバータ１３〜１６の閾値Ｖｔｈが基準電圧Ｖｒｅｆ１、Ｖｒｅｆ３間又は基準電圧Ｖｒｅｆ２、Ｖｒｅｆ４間以外にあるようにする電源電圧ＶＤＤの低下及び電源電圧（接地電圧）ＶＳＳの上昇を電源電圧の異常変動として検出することができる。
【００５２】
以上のように、本実施形態によれば、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成し、これら基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を、閾値特性を同一とするインバータ１３〜１６に入力し、これらインバータ１３〜１６の出力を電源電圧変動検出信号としているので、電圧検出器として閾値特性の異なる４個のインバータを必要とせず、閾値特性を同一とするインバータ１３〜１６を設ければ足りる。したがって、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができる。
【００５３】
また、電源電圧ＶＤＤ、ＶＳＳの変動を毎サイクル検出することができるように構成されているので、例えば、電源電圧異常変動検出信号ＵＮが“１”となった場合、例えば、ＣＰＵは、電源電圧異常変動検出信号ＵＮが“１”となったサイクルの結果をキャンセルし、改めて、電源電圧ＶＤＤ、ＶＳＳに異常変動が起こらないような態様での動作を指示することができる。
【００５４】
また、２ビット・レジスタ２７、２９を設け、電源電圧ＶＤＤ、ＶＳＳの変動の許容範囲を変化させることができるように構成されているので、ＬＳＩの動作状態に応じて柔軟な対応をとることができる。
【００５５】
なお、本実施形態では、電圧分割回路４を使用して基準電圧生成回路１を構成した場合について説明したが、電源電圧ＶＤＤ、ＶＳＳの変動に関係なく、一定の電圧値を維持できる基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成することができる回路であれば、電圧分割回路でなくとも良い。
【００５６】
また、本実施形態では、４個の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成し、これに対応するように後段の回路を構成しているが、５個以上の基準電圧を生成し、これに対応するように後段の回路を構成するようにしても良い。また、可変遅延回路２２を設けるようにしたが、この代わりに、遅延時間を固定とした遅延回路を設けるようにしても良い。
【００５７】
また、本実施形態では、電源電圧異常変動検出信号生成回路２４を４ビット・プライオリティ・エンコーダ２５と２ビット・レジスタ２７、２９と減算回路２８、３０とＯＲ回路３１とで構成した場合について説明したが、この代わりに、Ｄフリップフロップ１８〜２１の出力Ａ１〜Ａ４に含まれる“１”又は“０”の数を計数することにより電源電圧ＶＤＤ、ＶＳＳの異常変動を検出するように構成しても良い。
【００５８】
ここで、本発明を整理すると、本発明には、以下に掲げる電源電圧異常変動検出回路が含まれる。
【００５９】
（付記１）半導体装置に搭載される電源電圧異常変動検出回路であって、電圧値の異なる複数の基準電圧を生成する基準電圧生成回路と、電源電圧の変動による前記複数の基準電圧に対する閾値の変動を利用して前記電源電圧の変動を検出する電源電圧変動検出回路を有することを特徴とする電源電圧異常変動検出回路。
【００６０】
（付記２）前記基準電圧生成回路は、電源電圧の異常変動を発生させる可能性がある回路が接続されていない第１、第２の電源線間の電圧を分割して前記複数の基準電圧を生成する電圧分割回路を有することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６１】
（付記３）前記電源電圧変動検出回路は、前記電源電圧の変動を毎サイクル検出することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６２】
（付記４）前記電源電圧変動検出回路は、電源電圧の異常変動を発生させる可能性がある回路が接続された第３、第４の電源線上の電源電圧と前記複数の基準電圧との関係から前記第３、第４の電源線上の電源電圧の変動を検出するものであることを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６３】
（付記５）前記電源電圧の異常変動を発生させる可能性がある回路は、半導体装置のＩ／Ｏ回路であることを特徴とする付記４記載の電源電圧異常変動検出回路。
【００６４】
（付記６）前記電源電圧変動検出回路は、前記第３、第４の電源線を介して電源電圧が供給され、前記複数の基準電圧のそれぞれを入力する閾値特性が同一の複数のインバータを有することを特徴とする付記４記載の電源電圧異常変動検出回路。
【００６５】
（付記７）前記電源電圧変動検出回路は、前記複数のインバータの出力をクロックに同期して取り込むフリップフロップ回路を有することを特徴とする付記６記載の電源電圧異常変動検出回路。
【００６６】
（付記８）前記クロック信号は、前記電源電圧の異常変動を発生させる可能性がある回路に供給されるクロック信号を遅延させた信号であることを特徴とする付記７記載の電源電圧異常変動検出回路。
【００６７】
（付記９）可変遅延回路を有し、前記クロック信号は、前記電源電圧の異常変動を発生させる可能性がある回路に供給されるクロック信号を前記可変遅延回路により遅延させた信号であることを特徴とする付記７記載の電源電圧異常変動検出回路。
【００６８】
（付記１０）前記電源電圧変動検出回路の出力を監視し、前記電源電圧の変動が異常であるか否かを示す電源電圧異常変動検出信号を生成する電源電圧異常変動検出信号生成回路を有することを特徴とする付記１記載の電源電圧異常変動検出回路。
【００６９】
（付記１１）前記電源電圧異常変動検出信号生成回路は、前記電源電圧変動検出回路の出力を符号化する符号化回路と、該符号化回路の出力値と所要値との大小関係から前記電源電圧異常変動検出信号を生成する第２の電源電圧異常変動検出信号生成回路を有することを特徴とする付記１０記載の電源電圧異常変動検出回路。
【００７０】
（付記１２）前記電源電圧異常変動検出信号生成回路は、前記所要値を記憶させるための書き込み可能な記憶手段を有することを特徴とする付記１０記載の電源電圧異常変動検出回路。
【００７１】
【発明の効果】
以上のように、本発明によれば、電圧値の異なる複数の基準電圧を生成し、電源電圧の変動による複数の基準電圧に対する閾値の変動を利用して電源電圧の変動を検出することができるので、閾値特性の異なる複数の電圧検出器を必要とせず、閾値特性を同一とする複数の電圧検出器を設ければ足りる。したがって、製造プロセスのばらつき等の変動に対して精度の良い電源電圧異常変動検出を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示す回路図である。
【図２】本発明の一実施形態が備える電源電圧異常変動検出信号生成回路の構成を示す回路図である。
【図３】本発明の一実施形態における電源電圧と基準電圧とインバータの閾値との関係を示す図である。
【符号の説明】
１…基準電圧生成回路
２…電源線（ＶＤＤｘ電源線）
３…接地線（ＶＳＳｘ電源線）
４…電圧分割回路
５〜９…抵抗
１０…電源線（ＶＤＤ電源線）
１１…接地線（ＶＳＳ電源線）
１２…電源電圧変動検出回路
１３〜１６…インバータ
１７…フリップフロップ回路
１８〜２１…Ｄフリップフロップ
２２…可変遅延回路
２３…外部端子
２４…電源電圧異常変動検出信号生成回路
２５…４ビット・プライオリティ・エンコーダ
２７…２ビット・レジスタ
２８…減算回路
２９…２ビット・レジスタ
３０…減算回路
３１…ＯＲ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a power supply voltage abnormal fluctuation detection circuit mounted on a semiconductor device such as an LSI on which a CPU is mounted.
[0002]
[Prior art]
In recent years, fluctuations in the power supply voltage have become a serious problem in LSIs along with miniaturization. The fluctuation of the power supply voltage includes not only a DC-like fluctuation due to the resistance component of the power supply wiring but also an AC-like fluctuation due to a dynamic current flowing according to the internal operation of the LSI and a parasitic resistance component or a parasitic inductance component. .
[0003]
For example, in a 32-bit output LSI, when all 32 I / O circuits that output the same logical value change the output value (for example, when changing the output value from logic 0 to logic 1), , An extremely large power supply current flows through the I / O circuit, causing abnormal fluctuations in the power supply voltage. Such an abnormal change in the power supply voltage inside the LSI causes a malfunction.
[0004]
Originally, it is desirable to use a large number of test vectors at the design stage to accurately predict fluctuations in the power supply voltage inside the LSI, and to design with a sufficient timing margin. However, it is difficult to accurately find a state in which the power supply voltage distribution at the time of design is the strictest in terms of timing, and the design time is increased.
[0005]
Therefore, in order to design a highly reliable LSI, power supply voltage fluctuations are detected for each cycle, and when power supply voltage fluctuations of a certain value or more occur, the result of the current cycle is canceled to temporarily It is considered that a hardware assist mechanism that can obtain an error-free result after the next cycle by lowering the clock frequency or increasing the power supply voltage is necessary inside the LSI.
[0006]
However, the permissible range of the fluctuation of the power supply voltage inside the LSI differs not only for each LSI but also for the same LSI depending on the operating frequency. That is, when operating at a slow clock frequency, the timing margin is widened, so that the device can operate normally even at a lower power supply voltage, but when operating at a fast clock frequency, the timing margin becomes narrow, and It is believed that the value allowed for voltage fluctuations will be smaller.
[0007]
2. Description of the Related Art Conventionally, as a power supply voltage abnormal fluctuation detection method, for example, a method of using one voltage detector having a fixed threshold characteristic to detect occurrence of a power supply voltage abnormal fluctuation (for example, see Patent Document 1) There has been proposed a method of arranging a plurality of inverters having different threshold characteristics and connecting a power supply line whose fluctuation is to be detected to an input terminal thereof (for example, see Patent Document 2).
[0008]
[Patent Document 1] JP-A-8-154334 [Patent Document 2] JP-A-3-278114
[Problems to be solved by the invention]
In the method of detecting an abnormal power supply voltage fluctuation described in Patent Literature 1, there is a problem that the threshold for judging the abnormal voltage cannot be changed according to the operation state of the LSI, and the flexibility is poor.
[0010]
In the method of detecting an abnormal power supply voltage fluctuation described in Patent Document 2, it is necessary to design a voltage detector having a plurality of threshold characteristics according to a voltage range to be detected. Alternatively, it is necessary to redesign a plurality of voltage detectors according to the voltage accuracy to be detected.
[0011]
In view of the above, the present invention does not require a plurality of voltage detectors having different threshold characteristics, and is capable of performing accurate power supply voltage fluctuation detection with respect to fluctuations such as manufacturing process fluctuations. It is an object to provide an abnormal voltage fluctuation detection circuit.
[0012]
[Means for Solving the Problems]
The present invention relates to a power supply voltage anomaly detection circuit mounted on a semiconductor device, comprising: a reference voltage generation circuit that generates a plurality of reference voltages having different voltage values; and a threshold voltage for the plurality of reference voltages due to a change in the power supply voltage. A power supply voltage fluctuation detection circuit for detecting the fluctuation of the power supply voltage using the fluctuation is provided.
[0013]
According to the present invention, it is possible to generate a plurality of reference voltages having different voltage values and detect a change in the power supply voltage by using a change in the threshold with respect to the plurality of reference voltages due to the change in the power supply voltage. There is no need for different voltage detectors.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a circuit diagram showing a configuration of one embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a reference voltage generation circuit, 2 denotes a VDDx power supply line to which a circuit (for example, an I / O circuit) that may cause abnormal fluctuation of the power supply voltage is not connected, and 3 denotes a power supply voltage. This is a VSSx power supply line (ground line) to which a circuit that may cause abnormal fluctuation is not connected.
[0015]
Reference numeral 4 denotes a voltage dividing circuit that divides a difference voltage between the power supply voltage VDDx supplied by the VDDx power supply line 2 and the power supply voltage VSSx supplied by the VSSx power supply line 3 and outputs reference voltages Vref1 to Vref4. Reference numerals 5 to 9 denote VDDx. It is a resistor connected in series between the power supply line 2 and the VSSx power supply line 3.
[0016]
Reference numeral 10 denotes a VDD power supply line to which a circuit that may cause abnormal fluctuation of the power supply voltage is connected, and 11 denotes a VSS power supply line (ground line) to which a circuit that may cause abnormal fluctuation of the power supply voltage is connected. is there.
[0017]
Reference numeral 12 denotes a power supply voltage fluctuation detection circuit for detecting fluctuations in the power supply voltages VDD and VSS. Reference numerals 13 to 16 denote threshold characteristics in which a power supply node is connected to the VDD power supply line 10 and a ground node is connected to the VSS power supply line 11, respectively. The inverters serve as voltage detectors that are the same, and receive the reference voltages Vref1 to Vref4, respectively.
[0018]
Reference numeral 17 denotes a flip-flop circuit provided corresponding to the power supply voltage fluctuation detection circuit 12, and reference numerals 18 to 21 denote D flip-flops which latch outputs (signals) of the inverters 13 to 16 in synchronization with the clock CK. Note that the flip-flop circuit 17 can be regarded as a part of the power supply voltage fluctuation detection circuit 12.
[0019]
Reference numeral 22 denotes a variable delay circuit that delays a system clock SCK supplied to a circuit that may cause an abnormal fluctuation of a power supply voltage. Reference numeral 23 denotes an external terminal for a delay control signal CNT that controls a delay time of the variable delay circuit 22. It is.
[0020]
The variable delay circuit 22 is provided to enable the outputs of the inverters 13 to 16 to be latched at the timing when the fluctuation of the power supply voltages VDD and VSS caused by the circuit that may cause the abnormal fluctuation of the power supply voltage is maximized. It is a thing.
[0021]
24 is a power supply voltage abnormal change detection signal for monitoring the outputs A1 to A4 of the D flip-flops 18 to 21 and generating a power supply voltage abnormal change detection signal UN indicating whether or not the power supply voltages VDD and VSS are abnormal. It is a generation circuit.
[0022]
The power supply voltage abnormal change detection signal generation circuit 24 sets the power supply voltage abnormal change detection signal UN to “1” when detecting an abnormal change in the power supply voltages VDD and VSS, and sets the power supply voltage The abnormal fluctuation detection signal UN is set to “0”.
[0023]
FIG. 2 is a circuit diagram showing a configuration of the power supply voltage abnormal fluctuation detection signal generation circuit 24. In Figure 2, 25 is a 4-bit priority encoder for encoding the code _B 1 _{B 0} 2-bit output A1~A4 of D flip-flops 18 to 21, the truth of 4-bit Puroioriti encoder 25 26 It is a value table.
[0024]
27 is a 2-bit register for storing a 2-bit value C ₁ C ₀ , 28 is a value to be stored in the 2-bit register 27 C ₁ C ₀ as a minuend X, and an output value B ₁ B _{0 of} a 4-bit priority encoder 25. Is a subtraction Y, and a subtraction circuit that performs subtraction of “X−Y = C ₁ C ₀ −B ₁ B ₀ ”, and BR 0 is a borrow output of the subtraction circuit 28.
[0025]
29 is a 2-bit register for storing a 2-bit value D ₁ D ₀ , 30 is a subtrahend X for the output value B ₁ B ₀ of the 4-bit priority encoder 25, and D ₁ D ₀ stored in the 2-bit register 29. Is a subtraction Y, and a subtraction circuit that performs subtraction of “XY = B ₁ B ₀ −D ₁ D ₀ ”, and BR 1 is a borrow output of the subtraction circuit 30.
[0026]
An OR circuit 31 performs an OR operation on the borrow output BR0 of the subtraction circuit 28 and the borrow output BR1 of the subtraction circuit 30 and outputs a power supply voltage abnormal fluctuation detection signal UN. The power supply voltage abnormal fluctuation detection signal UN is sent to, for example, a CPU.
[0027]
When the power supply voltages VDD and VSS are within the allowable range and the value B ₁ B ₀ output from the 4-bit priority encoder 25 is one type, the power supply voltage is stored in the 2-bit registers 27 and 29. When VDD and VSS are within the allowable range, the same value as the value B ₁ B ₀ output from the 4-bit priority encoder 25 is stored.
[0028]
On the other hand, when the power supply voltages VDD and VSS are within the allowable range, and when there are a plurality of types of values B ₁ B ₀ output from the 4-bit priority encoder 25, the power supply voltage is stored in the 2-bit register 27. When the voltages VDD and VSS are within the allowable range, the same value as the maximum value among the values B ₁ B ₀ output from the 4-bit priority encoder 25 is stored, and the same value as the minimum value is stored in the 2-bit register 29. Stores a value.
[0029]
FIGS. 3A and 3B are diagrams showing the relationship between the power supply voltages VDD and VSS, the reference voltages Vref1 to Vref4, and the threshold values Vth of the inverters 13 to 16, wherein FIG. 3A shows a state where the power supply voltages VDD and VSS are normal, and FIG. (C) shows a state in which the power supply voltage VDD has dropped, and (C) shows a state in which the power supply voltage (ground voltage) VSS has risen.
[0030]
That is, in the present embodiment, the reference voltages Vref1 to Vref4 have a relationship of Vref1>Vref2>Vref3> Vref4. Therefore, as shown in FIG. Is a value between the reference voltages Vref2 and Vref3, and the circuit constants are set so that the output values of the inverters 13 and 14 are “0” and the output values of the inverters 15 and 16 are “1”.
[0031]
As a result, the output value A1, A2 = "0" of the D flip-

flop

18 and 19, the output value A3 of the D flip-

flop

20,21, A4 = "1" and the output value of the 4-bit priority encoder 25 _{B 1} B ₀ = “10”.
[0032]
Here, for example, as shown in FIG. 3B, when the power supply voltage VDD decreases, the threshold value Vth of the inverters 13 to 16 becomes, for example, a value between the reference voltages Vref3 and Vref4, and the output value of the inverters 13 to 15 = "0" and the output value of the inverter 16 = "1".
[0033]
As a result, = output value of the D flip-flops 18-20 A1 to A3 "0", the output value of the D flip-flop 21 A4 = "1", and the output value _B 1 4-bit priority encoder 25 _B 0 = " 11 ".
[0034]
Further, for example, as shown in FIG. 3C, when the power supply voltage VSS increases, the threshold value of the inverters 13 to 16 becomes, for example, a value between the reference voltages Vref1 and Vref2, and the output value of the inverter 13 = "0" , The output values of the inverters 14 to 16 = "1".
[0035]
As a result, = output value A1 of the D flip-flop 18 to "0", the output value of the D flip-flops 19 to 21 A2 to A4 = "1", and the output value _B 1 4-bit priority encoder 25 _B 0 = " 01 ".
[0036]
Table 1 is a table for explaining an operation in a case where a change in the power supply voltages VDD and VSS that causes the threshold value Vth of the inverters 13 to 16 to be other than between the reference voltages Vref2 and Vref3 is treated as a power supply voltage abnormal change.
[0037]
[Table 1]

[0038]
In this case, only the voltage value at which the output value B ₁ B ₀ of the 4-bit priority encoder 25 becomes “10” is allowed as the voltage values of the power supply voltages VDD and VSS. Therefore, in this case, the stored values C ₁ C ₀ and D ₁ D ₀ of the 2-bit registers 27 and 29 are set to “10”.
[0039]
In this case, when the output value B ₁ B _{0 of} the 4-bit priority encoder 25 is “10”, the subtraction result of the subtraction circuit 28 is C ₁ C ₀ −B ₁ B ₀ = 10−10. = 00, and the borrow output BR0 = "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 10-10 = 00 , and becomes a borrow output BR1 = "0". Therefore, the abnormal power supply voltage detection signal UN = "0".
[0040]
When the output value B ₁ B _{0 of} the 4-bit priority encoder 25 becomes “01” from this state, the subtraction result in the subtraction circuit 28 becomes C ₁ C ₀ −B ₁ B ₀ = 10-01 = positive. , Borrow output BR0 = "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 01-10 = negative and becomes, the borrow output BR1 = "1". Therefore, the power supply voltage anomaly detection signal UN = "1".
[0041]
When the output value B ₁ B _{0 of} the 4-bit priority encoder 25 becomes “00”, the subtraction result of the subtraction circuit 28 becomes C ₁ C ₀ −B ₁ B ₀ = 10−00 = positive and borrows. The output BR0 becomes "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 00-10 = negative and becomes, the borrow output BR1 = "1". Therefore, the power supply voltage anomaly detection signal UN = "1".
[0042]
Further, when the output value B ₁ B _{0 of} the 4-bit priority encoder 25 becomes “11”, the subtraction result in the subtraction circuit 28 becomes C ₁ C ₀ −B ₁ B ₀ = 10−11 = negative and borrows. The output BR0 becomes "1". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 11-10 = positive, and a borrow output BR1 = "0". Therefore, the power supply voltage anomaly detection signal UN = "1".
[0043]
Therefore, when the stored values C ₁ C ₀ and D ₁ D ₀ of the two-bit registers 27 and 29 are set to “10”, the power supply voltage is set so that the threshold Vth of the inverters 13 to 16 is not between the reference voltages Vref 2 and Vref 4. A drop in VDD and a rise in power supply voltage (ground voltage) VSS can be detected as abnormal fluctuations in power supply voltage.
[0044]
Table 2 describes an operation in the case where a change in the power supply voltages VDD and VSS that causes the threshold Vth of the inverters 13 to 16 to be other than between the reference voltages Vref1 and Vref2 or between the reference voltages Vref2 and Vref3 is treated as a power supply voltage abnormal change. It is a table for.
[0045]
[Table 2]

[0046]
In this case, only the voltage value at which the output value B ₁ B ₀ of the 4-bit priority encoder 25 is “01” or “10” is allowed as the voltage values of the power supply voltages VDD and VSS. Therefore, in this case, the stored value C ₁ C ₀ of the 2-bit register 27 is set to “10”, and the stored value D ₁ D ₀ of the 2-bit register 29 is set to “01”.
[0047]
In this case, when the output value B ₁ B _{0 of} the 4-bit priority encoder 25 is “01”, the subtraction result of the subtraction circuit 28 is C ₁ C ₀ −B ₁ B ₀ = 10-01 = positive And the borrow output BR0 = "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 01-01 = 00 , and becomes a borrow output BR1 = "0". Therefore, the abnormal power supply voltage detection signal UN = "0".
[0048]
When the output value B ₁ B _{0 of} the 4-bit priority encoder 25 is “10”, the result of the subtraction by the subtraction circuit 28 is C ₁ C ₀ −B ₁ B ₀ = 10−10 = 00. , Borrow output BR0 = "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 10-01 = positive, and a borrow output BR1 = "0". Therefore, the abnormal power supply voltage detection signal UN = "0".
[0049]
From these states, when the output value B ₁ B _{0 of} the 4-bit priority encoder 25 becomes “00”, the subtraction result of the subtraction circuit 28 is C ₁ C ₀ −B ₁ B ₀ = 10−00 = positive And the borrow output BR0 = "0". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 00-01 = negative and becomes, the borrow output BR1 = "1". Therefore, the power supply voltage anomaly detection signal UN = "1".
[0050]
Further, when the output value B ₁ B _{0 of} the 4-bit priority encoder 25 becomes “11”, the subtraction result in the subtraction circuit 28 becomes C ₁ C ₀ −B ₁ B ₀ = 10−11 = negative and borrows. The output BR1 becomes "1". Subtraction result of the subtracting circuit _{_{_{_{30, B 1 B 0 -D 1 D}}}} 0 = 11-01 = positive, and a borrow output value BR1 = "0". Therefore, the power supply voltage anomaly detection signal UN = "1".
[0051]
Therefore, if the stored value C ₁ C ₀ of the 2-bit register 27 is “10” and the stored value D ₁ D ₀ of the 2-bit register 29 is “01”, the threshold Vth of the inverters 13 to 16 becomes the reference voltage Vref1, A drop in the power supply voltage VDD and a rise in the power supply voltage (ground voltage) VSS that are not between Vref3 or the reference voltages Vref2 and Vref4 can be detected as abnormal fluctuations in the power supply voltage.
[0052]
As described above, according to the present embodiment, the reference voltages Vref1 to Vref4 are generated, the reference voltages Vref1 to Vref4 are input to the inverters 13 to 16 having the same threshold characteristics, and the output of the inverters 13 to 16 is output. Is used as the power supply voltage fluctuation detection signal, it is sufficient to provide inverters 13 to 16 having the same threshold characteristic without requiring four inverters having different threshold characteristics as a voltage detector. Therefore, it is possible to accurately detect power supply voltage abnormal fluctuation with respect to fluctuations such as manufacturing process fluctuations.
[0053]
Further, since the power supply voltages VDD and VSS are configured to be detected every cycle, for example, when the power supply voltage abnormal fluctuation detection signal UN becomes “1”, for example, the CPU It is possible to cancel the result of the cycle in which the abnormal fluctuation detection signal UN has become “1”, and instruct again to operate in such a manner that abnormal fluctuation does not occur in the power supply voltages VDD and VSS.
[0054]
Further, since the 2-bit registers 27 and 29 are provided so that the allowable range of the fluctuation of the power supply voltages VDD and VSS can be changed, a flexible response can be taken according to the operation state of the LSI. it can.
[0055]
In the present embodiment, the case where the reference voltage generation circuit 1 is configured using the voltage division circuit 4 has been described. However, the reference voltage Vref1 that can maintain a constant voltage value regardless of fluctuations of the power supply voltages VDD and VSS. It is not necessary to use a voltage division circuit as long as it is a circuit that can generate .about.Vref4.
[0056]
Further, in the present embodiment, four reference voltages Vref1 to Vref4 are generated, and a subsequent circuit is configured to correspond to the four reference voltages. However, five or more reference voltages are generated and correspond to these. Alternatively, a subsequent circuit may be configured. Although the variable delay circuit 22 is provided, a delay circuit having a fixed delay time may be provided instead.
[0057]
Further, in the present embodiment, a case has been described in which the power supply voltage abnormal fluctuation detection signal generation circuit 24 is configured by the 4-bit priority encoder 25, the 2-bit registers 27 and 29, the

subtraction circuits

28 and 30, and the OR circuit 31. However, instead of this, by detecting the number of “1” or “0” included in the outputs A1 to A4 of the D flip-flops 18 to 21, an abnormal change in the power supply voltages VDD and VSS is detected. Is also good.
[0058]
Here, to summarize the present invention, the present invention includes the following power supply voltage abnormal fluctuation detecting circuit.
[0059]
(Supplementary Note 1) A power supply voltage anomaly detection circuit mounted on a semiconductor device, the reference voltage generation circuit generating a plurality of reference voltages having different voltage values, and a threshold value for the plurality of reference voltages due to a change in the power supply voltage. An abnormal power supply voltage change detection circuit, comprising: a power supply voltage change detection circuit that detects a change in the power supply voltage using the change.
[0060]
(Supplementary Note 2) The reference voltage generation circuit divides the voltage between the first and second power supply lines to which a circuit that may cause abnormal fluctuation of the power supply voltage is not connected, and divides the plurality of reference voltages. The power supply voltage abnormal fluctuation detecting circuit according to claim 1, further comprising a voltage dividing circuit for generating the voltage dividing circuit.
[0061]
(Supplementary Note 3) The abnormal power supply voltage detecting circuit according to Supplementary Note 1, wherein the power supply voltage fluctuation detecting circuit detects the fluctuation of the power supply voltage every cycle.
[0062]
(Supplementary Note 4) The power supply voltage fluctuation detection circuit is configured to detect a relationship between a power supply voltage on third and fourth power supply lines to which a circuit that may cause abnormal fluctuation of the power supply voltage is connected and the plurality of reference voltages. 3. The abnormal power supply voltage detecting circuit according to claim 1, wherein the circuit detects a fluctuation of a power supply voltage on the third and fourth power supply lines.
[0063]
(Supplementary note 5) The abnormal power supply voltage detection circuit according to supplementary note 4, wherein the circuit that may cause the abnormal fluctuation of the power supply voltage is an I / O circuit of a semiconductor device.
[0064]
(Supplementary Note 6) The power supply voltage fluctuation detection circuit includes a plurality of inverters to which a power supply voltage is supplied via the third and fourth power supply lines and which has the same threshold characteristic for inputting each of the plurality of reference voltages. A power supply voltage abnormal fluctuation detecting circuit according to claim 4, characterized in that:
[0065]
(Supplementary note 7) The power supply voltage anomaly detection circuit according to supplementary note 6, wherein the power supply voltage fluctuation detection circuit includes a flip-flop circuit that takes in the outputs of the plurality of inverters in synchronization with a clock.
[0066]
(Supplementary note 8) The abnormal power supply voltage detection according to Supplementary note 7, wherein the clock signal is a signal obtained by delaying a clock signal supplied to a circuit that may cause the abnormal fluctuation of the power supply voltage. circuit.
[0067]
(Supplementary Note 9) A clock signal having a variable delay circuit, wherein the clock signal is a signal obtained by delaying a clock signal supplied to a circuit that may cause an abnormal change in the power supply voltage by the variable delay circuit. A power supply voltage anomaly detection circuit according to claim 7, characterized in that:
[0068]
(Supplementary Note 10) A power supply voltage fluctuation detection signal generation circuit that monitors an output of the power supply voltage fluctuation detection circuit and generates a power supply voltage fluctuation detection signal indicating whether or not the power supply voltage fluctuation is abnormal. A power supply voltage anomaly detection circuit according to claim 1, characterized in that:
[0069]
(Supplementary Note 11) The power supply voltage anomaly detection signal generation circuit includes: an encoding circuit that encodes an output of the power supply voltage variation detection circuit; 11. The power supply voltage anomaly detection circuit according to claim 10, further comprising a second power supply voltage anomaly detection signal generation circuit that generates an abnormal power detection signal.
[0070]
(Supplementary note 12) The power supply voltage abnormal change detection circuit according to supplementary note 10, wherein the power supply voltage abnormal change detection signal generation circuit includes a writable storage unit for storing the required value.
[0071]
【The invention's effect】
As described above, according to the present invention, it is possible to generate a plurality of reference voltages having different voltage values, and detect fluctuations in the power supply voltage using fluctuations in threshold values for the plurality of reference voltages due to fluctuations in the power supply voltage. Therefore, it is sufficient to provide a plurality of voltage detectors having the same threshold characteristic without requiring a plurality of voltage detectors having different threshold characteristics. Therefore, it is possible to accurately detect power supply voltage abnormal fluctuation with respect to fluctuations such as manufacturing process fluctuations.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a power supply voltage abnormal fluctuation detection signal generation circuit included in an embodiment of the present invention.
FIG. 3 is a diagram illustrating a relationship between a power supply voltage, a reference voltage, and a threshold value of an inverter according to an embodiment of the present invention.
[Explanation of symbols]
1: Reference voltage generation circuit 2: Power supply line (VDDx power supply line)
3: Ground line (VSSx power line)
4: Voltage dividing circuits 5 to 9: Resistor 10: Power supply line (VDD power supply line)
11 ... Ground line (VSS power line)
12 Power supply voltage fluctuation detection circuits 13-16 Inverter 17 Flip-flop circuits 18-21 D flip-flop 22 Variable delay circuit 23 External terminal 24 Power supply voltage abnormal fluctuation detection signal generation circuit 25 4-bit priority Encoder 27 2-bit register 28 Subtraction circuit 29 2-bit register 30 Subtraction circuit 31 OR circuit

Claims

A power supply voltage abnormal fluctuation detection circuit mounted on a semiconductor device,
A reference voltage generation circuit that generates a plurality of reference voltages having different voltage values,
An abnormal power supply voltage fluctuation detection circuit, comprising: a power supply voltage fluctuation detection circuit that detects fluctuations in the power supply voltage using fluctuations in threshold values for the plurality of reference voltages due to fluctuations in power supply voltage.

The reference voltage generation circuit generates a plurality of reference voltages by dividing a voltage between first and second power supply lines to which a circuit that may cause abnormal fluctuation of a power supply voltage is not connected. The power supply voltage abnormal fluctuation detecting circuit according to claim 1, further comprising a circuit.

2. The abnormal power supply voltage detecting circuit according to claim 1, wherein the power supply voltage fluctuation detecting circuit detects the fluctuation of the power supply voltage every cycle.

The power supply voltage fluctuation detection circuit is configured to determine the third power supply voltage based on a relationship between a power supply voltage on a third power supply line and a power supply voltage connected to a circuit that may cause an abnormal fluctuation of the power supply voltage and the plurality of reference voltages. 2. The abnormal power supply voltage detecting circuit according to claim 1, wherein the circuit detects a fluctuation of the power supply voltage on the fourth power supply line.

A power supply voltage fluctuation detection signal generation circuit that monitors an output of the power supply voltage fluctuation detection circuit and generates a power supply voltage fluctuation detection signal indicating whether the fluctuation of the power supply voltage is abnormal. The abnormal power supply voltage fluctuation detection circuit according to claim 1.