JP2004320059A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の製造方法に関し、特に外部端子のさらなる増加に対応するための構成を有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a configuration for coping with a further increase in external terminals.
近年、パッケージ化された半導体装置のさらなる小型化、薄型化が要求されている。この要求に応えるために、パッケージの外形サイズが半導体チップの外形サイズと実質的に同一である、ウェハレベルチップサイズパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）（以下、単にＷＣＳＰとも称する。）と呼ばれるパッケージ形態が提案されている。 In recent years, further miniaturization and thinning of packaged semiconductor devices have been demanded. In order to meet this demand, a package form called a wafer level chip size package (WCSP), in which the outer size of the package is substantially the same as the outer size of the semiconductor chip. Has been proposed.
ＷＣＳＰは、半導体チップを含んでいる。この半導体チップは、所定の機能を有する回路素子及びこの回路素子上に電気的に接続されている複数の電極パッドを具えている。第１の主表面上には、複数の電極パッドを、露出させるように、絶縁膜が形成されている。 WCSP includes a semiconductor chip. The semiconductor chip includes a circuit element having a predetermined function and a plurality of electrode pads electrically connected to the circuit element. An insulating film is formed on the first main surface so as to expose the plurality of electrode pads.
この絶縁膜の表面上には、露出している電極パッドに接続され、かつ複数の配線パターンが形成されている。 A plurality of wiring patterns connected to the exposed electrode pads are formed on the surface of the insulating film.
これらの配線パターン上には、電極ポストが形成されている。そして、この絶縁膜と配線パターンとを覆い、かつ電極ポストの頂面が露出するように封止部が形成されている。 Electrode posts are formed on these wiring patterns. Then, a sealing portion is formed so as to cover the insulating film and the wiring pattern and expose the top surface of the electrode post.
さらに、電極ポストの頂面上には、例えばＢＧＡパッケージの場合には半田ボールとして設けられた、複数の外部端子を具えている。 Further, a plurality of external terminals are provided on the top surface of the electrode posts, for example, provided as solder balls in the case of a BGA package.
このようにＷＣＳＰは、半導体チップの回路形成面上に相当する領域に、複数の外部端子を、例えば格子状に設けるファンイン構造を有している。 As described above, the WCSP has a fan-in structure in which a plurality of external terminals are provided in, for example, a lattice shape in a region corresponding to a circuit formation surface of a semiconductor chip.
このような構造の外部端子を具えている半導体チップを、プリント板上に搭載するにあたり、プリント板と外部端子との接続部における破断の発生を防止する目的で、電極パッドを有する半導体チップと、半導体チップ上の所定の位置に形成され、電極パッドに接続される配線と、配線上の所定の位置に形成され、配線に接続される外部端子と、外部端子に接続されるプリント板と、半導体チップ上に形成された基板を有していて、基板及びプリント板の熱膨張を整合させるための樹脂層が基板上に設けられている構成、特に外部端子が樹脂層上に設けられている構造をとる半導体装置が知られている（例えば、特許文献１参照。）。
半導体装置の高機能化に伴い、１つのパッケージ化された半導体装置に形成される外部端子の数は、ますます増加する傾向にある。従来、このような外部端子の増加に対する要求には、隣接する外部端子同士の間隔を狭める構成とすることで対応している。外部端子の配置間隔と配置位置とに関しては、以下説明するように設計の自由度が著しく制限されている。 2. Description of the Related Art As semiconductor devices become more sophisticated, the number of external terminals formed in one packaged semiconductor device tends to increase. Conventionally, such a demand for increasing the number of external terminals has been met by adopting a configuration in which the distance between adjacent external terminals is reduced. Regarding the arrangement intervals and arrangement positions of the external terminals, the degree of freedom in design is significantly limited as described below.
上述した従来のＷＣＳＰは、隣接する外部端子同士の最小間隔は、具体的には０．５ｍｍ程度とされている。また、７ｍｍ×７ｍｍ角のＷＣＳＰの場合には、設けられている外部端子の数は１６０程度である。 In the conventional WCSP described above, the minimum distance between adjacent external terminals is specifically about 0.5 mm. In the case of a 7 mm × 7 mm square WCSP, the number of provided external terminals is about 160.
パッケージ化された半導体装置のさらなる外部端子の増加に対する要求により、７ｍｍ×７ｍｍ角のＷＣＳＰに３００程度の外部端子を設けることが望まれている。 Due to a demand for further increase in external terminals of a packaged semiconductor device, it is desired to provide about 300 external terminals in a 7 mm × 7 mm WCSP.
上述したＷＣＳＰにおいて、隣接する外部端子同士の間隔をより狭めて、ＷＣＳＰの表面上により多数の外部電極を形成することは、技術的には不可能ではない。 In the above-described WCSP, it is not technically impossible to narrow the interval between adjacent external terminals and form more external electrodes on the surface of the WCSP.
しかしながら、７ｍｍ×７ｍｍ角のＷＣＳＰの表面積に３００個の外部端子を形成することは、かなり困難である。また、外部端子同士の間隔を狭めると、ＷＣＳＰを実装基板上に実装するためには、極めて高度な技術が必要となる。 However, it is very difficult to form 300 external terminals on the surface area of a 7 mm × 7 mm WCSP. Also, if the distance between the external terminals is reduced, an extremely advanced technique is required to mount the WCSP on the mounting board.
例えば、複数の外部端子同士の間隔を、０．３ｍｍ〜０．７ｍｍ程度の範囲で、実装基板の実装ピッチに合わせて形成することが求められる場合もある。 For example, in some cases, it is required to form a plurality of external terminals in a range of about 0.3 mm to 0.7 mm in accordance with the mounting pitch of the mounting board.
このような場合に、従来のパッケージの構成では、基板上に半導体チップを、いわゆるフリップチップ接続により接続して、当該半導体チップを基板を介して、外部端子と接続するか又はワイヤボンディングにより基板と半導体チップとを接続して、基板を介して外部端子と接続している。いずれの接続手法も基板を使用するため、また、ワイヤのループの高さ分の封止材が余計に必要となるため、パッケージが厚くなってしまう。さらには基板のコストがかかるため、パッケージが高価となってしまう。特にフリップチップ接続の場合には、より高価なビルドアップ基板が必要となることから、パッケージがより高価なものとなってしまう。 In such a case, in the configuration of the conventional package, a semiconductor chip is connected to a substrate by so-called flip-chip connection, and the semiconductor chip is connected to an external terminal via the substrate or connected to the substrate by wire bonding. It is connected to a semiconductor chip and to an external terminal via a substrate. In either connection method, a substrate is used, and an additional sealing material for the height of the wire loop is required, so that the package becomes thick. Furthermore, the cost of the substrate is high, and the package is expensive. In particular, in the case of flip-chip connection, a more expensive build-up board is required, so that the package becomes more expensive.
また、一方、ワイヤボンディングによる接続を行った場合には、ワイヤ部分のインダクタンスが高くなってしまう。 On the other hand, when the connection is made by wire bonding, the inductance of the wire portion increases.
そこで、この発明の目的は、外部端子の配置間隔と配置位置の設計自由度が高まると共に、パッケージ自体のコンパクト化が可能な構成を有する半導体装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a configuration in which the degree of freedom in designing the arrangement intervals and arrangement positions of external terminals is increased and the package itself can be made compact.
この発明の半導体装置の製造方法の主要工程は、下記の通りである。 The main steps of the method for manufacturing a semiconductor device according to the present invention are as follows.
下地上に、複数の半導体チップが配置される複数の半導体チップ配置領域を所定の間隔で、設定する。 A plurality of semiconductor chip arrangement areas in which a plurality of semiconductor chips are arranged are set at predetermined intervals on the lower ground.
半導体チップ配置領域上に、複数の電極パッドを具えている第１の主表面と、第１の主表面に対向する第２の主表面と、第１の主表面と第２の主表面との間の１又は２以上の側面とを有する半導体チップを、第２の主表面と対面させて設ける。 A first main surface including a plurality of electrode pads, a second main surface facing the first main surface, and a first main surface and a second main surface on the semiconductor chip disposition area. A semiconductor chip having one or more side surfaces therebetween is provided so as to face the second main surface.
下地上に、第１の面と、第１の面と対向する第２の面とを有していて、半導体チップの側面に接して半導体チップを囲み、第１の面のレベルが第１の主表面のレベルと実質的に同一のレベルとなるように形成されている拡張部を形成する。 The semiconductor device has a first surface and a second surface opposing the first surface on the lower ground, surrounding the semiconductor chip in contact with the side surface of the semiconductor chip, wherein the level of the first surface is the first level. An extension is formed which is substantially at the same level as the level of the main surface.
拡張部の第１の面上及び第１の主表面上に、絶縁膜を、電極パッドの一部分を露出させて形成する。 An insulating film is formed on the first surface and the first main surface of the extension, exposing a part of the electrode pad.
絶縁膜上に、電極パッドの各々に電気的に接続されていて、第１の主表面の上側から拡張部の第１の面の上側へと導出されている複数の配線パターンを形成する。 A plurality of wiring patterns electrically connected to each of the electrode pads and extending from above the first main surface to above the first surface of the extension are formed on the insulating film.
配線パターンが形成されている絶縁膜上に、封止部を、配線パターンの第１の面の上側に位置する配線パターンの一部分を露出させて形成する。 A sealing portion is formed on the insulating film on which the wiring pattern is formed by exposing a part of the wiring pattern located above the first surface of the wiring pattern.
拡張部の上側を含む領域の配線パターン上に、配線パターンの導出部分のそれぞれと個別に電気的に接続されるように、複数の外部端子を接続して形成する。 A plurality of external terminals are connected and formed on the wiring pattern in a region including the upper side of the extension so as to be individually electrically connected to each of the derived portions of the wiring pattern.
複数の半導体チップ間を切断して、半導体チップを含む半導体装置の個片化を行う。 A plurality of semiconductor chips are cut to singulate a semiconductor device including the semiconductor chips.
この発明の半導体装置の構成によれば、搭載される半導体チップの側面を囲むように設けられている拡張部上、すなわち拡張された領域を含む領域にも、外部端子を設けることができる、いわゆるファンアウト構造又はファンイン／ファンアウト構造が可能な構成としてあるので、外部端子の配置間隔及び配置位置等の設計の自由度を大きくすることができる。 According to the configuration of the semiconductor device of the present invention, external terminals can be provided on the extended portion provided so as to surround the side surface of the semiconductor chip to be mounted, that is, also in a region including the extended region. Since the fan-out structure or the fan-in / fan-out structure is possible, the degree of freedom in designing the arrangement intervals and arrangement positions of the external terminals can be increased.
また、この発明の半導体装置は、いわゆるＷＣＳＰの製造工程を利用して、基板等のインターポーザを使用せずに直接的に半導体チップと外部電極とを接続する構成とすることができるので、上述の効果に加えて、ワイヤボンディング接続との比較では、さらなる動作の高速化、高機能化、多機能化及びコンパクト化を図ることができる。また、フリップチップ接続との比較では、同等の電気的特性をより安価に得ることができる。 Further, the semiconductor device of the present invention can be configured so as to directly connect the semiconductor chip and the external electrodes without using an interposer such as a substrate by using a so-called WCSP manufacturing process. In addition to the effect, in comparison with the wire bonding connection, it is possible to further increase the speed of operation, increase the functionality, increase the number of functions, and reduce the size. In addition, in comparison with flip chip connection, equivalent electric characteristics can be obtained at lower cost.
この発明の半導体装置の製造方法によれば、より簡易な工程で、高機能化、多機能化及びコンパクト化された半導体装置を提供することができる。特に外部電極の配置間隔及び配置位置等の設計の自由度を極めて大きくすることができる。 According to the method for manufacturing a semiconductor device of the present invention, a highly functional, multifunctional, and compact semiconductor device can be provided by simpler steps. In particular, the degree of freedom in designing the arrangement intervals and arrangement positions of the external electrodes can be extremely increased.
第２の製造方法によれば、単一の治具を、繰り返して使用することができる。下地を使用する必要がないので、製造工程に必要な部材を削減することができる。従って、製造コストの削減が期待される。また、貫通孔を介した吸排気系により、拡張部と半導体チップを吸着保持する構成とする場合には、さらに拡張部及び半導体チップの治具への保持及び剥離が容易かつ迅速に行うことができるので、半導体装置のスループットの向上が期待される。 According to the second manufacturing method, a single jig can be used repeatedly. Since there is no need to use a base, the number of members required for the manufacturing process can be reduced. Therefore, reduction in manufacturing cost is expected. Further, in the case where the suction portion and the semiconductor chip are sucked and held by the suction / exhaust system through the through hole, the holding and peeling of the expansion portion and the semiconductor chip to and from the jig can be performed easily and quickly. Therefore, an improvement in the throughput of the semiconductor device is expected.
以下、図面を参照して、この発明の実施形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の一つに過ぎず、従って、何らこれらに限定されない。また、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the shapes, sizes, and arrangements of the components are only schematically shown to the extent that the present invention can be understood, and the present invention is not particularly limited thereby. Further, in the following description, specific materials, conditions, numerical conditions, and the like may be used, but these are only one of preferred examples and, therefore, are not limited thereto. In addition, it is to be understood that the same constituent components are denoted by the same reference numerals in the drawings used in the following description, and the overlapping description may be omitted.
図１及び図２を参照して、この発明の半導体装置につき説明する。図１（Ａ）は半導体装置の構成を説明するための上面からみた概略的な平面図であり、図１（Ｂ）は、配線パターンと電極ポストとの接続関係を説明するために、図１（Ａ）の実線１１で囲んだ一部領域を拡大して示した概略的な要部平面図である。また、図２（Ａ）及び（Ｂ）は、図１（Ａ）のＩ−Ｉ破線により切断した切断面を示す概略的な断面図である。なお、図２（Ａ）は、この発明の半導体装置１０が、その底面側に下地１２を具えている構成例である。また、図２（Ｂ）は、下地１２を具えていない構成例である。
A semiconductor device according to the present invention will be described with reference to FIGS. FIG. 1A is a schematic plan view illustrating the configuration of the semiconductor device as viewed from above, and FIG. 1B is a diagram illustrating a connection relationship between a wiring pattern and an electrode post. FIG. 2A is a schematic plan view of a main part, in which a partial region surrounded by a
この発明の半導体装置１０は、下地１２上に、半導体チップ３０を具えている。この半導体チップ３０は、第１の主表面３６と、第１の主表面３６に対向する第２の主表面３８とこの第１の主表面３６と第２の主表面３８との間に１又は２以上の側面３７を有している。そして、半導体チップ３０は、所定の機能を有する回路素子及びこの回路素子と電気的に接続されている複数の電極パッド３４を具えている。第１の主表面３６には、複数の電極パッド３４が設けられている。複数の電極パッド３４は、第１の主表面３６の周縁に沿って形成されている。
The
そして、この半導体チップ３０は、下地１２上に、第１の主表面３６が上面となるように、すなわち第２の主表面３８が半導体チップ配置領域１４に対面するように設けられている。
The
この発明の半導体装置１０は、下地１２上に、拡張部２０を具えている。この拡張部２０は、下地１２上の半導体チップ配置領域１４に配置されている半導体チップ３０の側面３７、すなわち第１及び第２の主表面以外の面に接してこれを取り囲むように、設けられている。この拡張部２０は、その第１の面２０ａのレベル（高さ、以下同じ。）が、半導体チップ３０の第１の主表面３６のレベルと、実質的に同一のレベルとなるように形成されている。
The
この拡張部２０は、例えばエポキシ樹脂や、シリコーン樹脂等の有機材料より適宜選択することができる。すなわち、いわゆる液状樹脂又はモールド樹脂を適用することができる。
The
拡張部２０は、製造工程において、この発明の半導体装置１０に生じる反りの発生を防止するために、好ましくは、後に形成される封止部の成形収縮よりも大きい成形収縮を有する材料により形成するのがよい。
In order to prevent the occurrence of warpage occurring in the
ここでいう「成形収縮」とは、成形工程において生じる材料単体での収縮を意味する。すなわち「成形収縮」とは、成形温度における硬化収縮と成形温度から常温に戻るまでの熱収縮との和に相当する。 Here, “molding shrinkage” means shrinkage of the material alone in the molding process. That is, the “molding shrinkage” corresponds to the sum of the curing shrinkage at the molding temperature and the heat shrinkage from the molding temperature to normal temperature.
具体的には、拡張部２０は、ガラス転移点より低い温度範囲での線膨張係数が１．５×１０-5／℃よりも小さく、かつ弾性率が７．８〜２２ＧＰａの範囲の液状樹脂により形成するのがよい。拡張部２０にモールド樹脂を適用する場合については後述する。
Specifically, the
拡張部２０の第１の面２０ａ及び第１の主表面３６上には、絶縁膜４０が、複数の電極パッド３４が露出するように形成されている。
An insulating
この絶縁膜４０の表面上には、複数の配線パターン４２が、露出している電極パッド３４に電気的に接続されて形成されている。
A plurality of
これら配線パターン４２及び絶縁膜４０を覆うように半導体チップ３０及び拡張部２０のそれぞれの表面領域上に封止部４４が設けられている。上述の絶縁膜４０と封止部４４を総じて絶縁層４８とも称する。それぞれの配線パターン４２からこの封止部４４を貫通して、この封止部４４の表面に達する電極ポスト４６がそれぞれ設けられている。これら電極ポスト４６の一部は、半導体チップ３０の上側（真上）に設けられており、また、残りの電極ポスト４６は拡張部２０の上側（真上）に設けられている。通常は、これら電極ポスト４６は、一定の間隔で配列させてある。また、各電極ポスト４６の頂面は、封止部４４の表面に露出している。この電極ポスト４６はポスト電極とも称せられ、その露出された頂面には外部端子４７が設けられている。外部端子４７としては通常、半田ボール４７ａを設けている。この外部端子４７は電極パッド３４の配列間隔よりも広い間隔で配列されて設けられている。
A sealing
ここで、図１（Ｂ）を用いて、電極パッド３４と配線パターン４２との接続関係につき説明する。これらの接続関係の理解を容易にするために図１（Ａ）の部分領域（実線で囲まれた領域）１１を拡大して示してある。配線パターン４２は、外部端子４７の下部に接続されて位置する電極ポスト（図２に４６で示す。）と、対応する電極パッド３４とが規則的、かつ電気的に接続されている。これら配線パターン４２を構成する配線として、例えば長配線４２ａ、中配線４２ｂ及び短配線４２ｃを設ける。これらの配線４２ａ、４２ｂ及び４２ｃを、この順番で、それぞれ対応する電極パッド３４に、１つの配線と１つの電極パッドという、１対１の接続関係で、接続してある。
Here, the connection relationship between the
この配線パターン４２は、半導体チップ３０の上側（真上）の領域及び拡張部２０の上側（真上）、すなわち拡張された領域２１の領域の境界にまたがるように設けられている。すなわち、複数の配線パターン４２のうち、少なくとも一部は、電極パッド３４の各々に個別に電気的に接続されていて、かつ電極パッド３４、すなわち第１の主表面の上側から拡張部２０の第１の面２０ａの上側へと互いに絶縁分離されて導出されている。
The
そのため、配線パターン４２のうち、この境界上及び境界近傍のある程度の長さの部分領域をより太い、すなわち幅広あるいは肉厚の配線とするのがよい。
Therefore, in the
このように、特にエッジ部効果とか、熱ストレス等により応力が集中しやすいと思われるパターン４２の部分領域を太く形成しておくことにより、半導体装置１０の動作の信頼性が向上する。
As described above, the reliability of the operation of the
この拡張部２０の上側（真上）の領域は、外部端子形成領域を半導体素子の表面領域外に拡張している意味で拡張された領域２１と称せられる。この構成例ではこの拡張された領域２１にも電極ポスト４６が形成されている。
The region above (directly above) the
そして、配線パターン４２及び電極ポスト４６を覆うように、封止部４４が形成されている。封止部４４は電極ポスト４６の一部分が露出するように形成されている。
Then, a sealing
この電極ポスト４６を介して、外部端子４７が形成されている。電極ポストを介さずに、封止部４４から配線パターン４２の一部分を露出させて、直接的に配線パターン４２に外部端子を接続する構成とすることもできる。
この構成例では、外部端子４７を、例えば半田ボール４７ａで形成している。これら半田ボール４７ａは、露出している電極ポスト４６の頂面に設けられていて、これら電極ポスト４６を介して、配線パターン４２と接続されている。隣接する電極ポスト４６同士の配列及びその間隔は、例えばプリント基板等への実装を考慮して、所望の配列及び間隔とすることができる。
In this configuration example, the
既に説明したとおり、これらの電極ポスト４６は、半導体チップ３０の上側に対応する表面積の範囲のみならず、拡張部２０の上側、すなわち拡張された領域２１にも設けられている。従って、電極ポスト４６の配置位置及び配置間隔の設計の自由度が増す。すなわち、より実装が容易になるように、外部端子４７の配置間隔の制限を緩和して、例えば実装基板側の構成上の要件に沿った、より広い間隔かつ所望の数で形成することができる。具体的には形成される拡張部２０の面積を適宜調整することで、所望の配置間隔で、所望の数の外部端子を形成することができる。
As described above, these
下地１２は、所望により、後述する製造工程において剥離して除去することで、図２（Ｂ）に示したような、より薄型化された半導体装置１０とすることができる。
The base 12 can be separated and removed in a later-described manufacturing process, if desired, to obtain a
この発明の半導体装置１０の構成によれば、半導体チップ３０の側面３７、すなわち第１の主表面３６及び第２の主表面３８以外の面に接して囲むように設けられている拡張部２０の上側（真上）、すなわち拡張された領域２１に、外部端子４７を設ける構成としてあるので、半導体装置１０をいわゆるファンアウト構造又は第１の主表面３６の上側にも外部端子４７が形成されているファンイン／ファンアウト構造として構成することが可能である。従って、外部端子４７の配置間隔及び配置位置等の設計の自由度を大きくすることができる。
According to the configuration of the
この発明の半導体装置１０は、いわゆるＷＣＳＰの製造工程を利用して、基板等のインターポーザを使用せずに直接的に半導体チップ３０と外部端子４７とを接続する構成とすることができるので、上述の効果に加えて、例えばワイヤボンディング接続との比較では、さらなる動作の高速化、高機能化、多機能化及びコンパクト化を図ることができる。また、例えばフリップチップ接続との比較では、同等の電気的特性をより安価に得ることができる。
The
次に図３（Ａ）〜図１０（Ｂ）を参照して、第１の実施の形態の半導体装置の第１の製造方法につき説明する。 Next, a first manufacturing method of the semiconductor device according to the first embodiment will be described with reference to FIGS.
原則として、各図において、（Ａ）はこの発明の半導体装置の構成を説明するための上面からみた概略的な部分平面図であり、（Ｂ）は（Ａ）図のＩ−Ｉ破線により切断した切断面を示す概略的な断面図である。例外として、図６（Ｂ）は、説明を容易にするために図６（Ａ）に示した実線１１で囲まれた部分を拡大して示す部分拡大図である。さらに図７は図６（Ａ）のＩ−Ｉ線に沿って切断して示した概略的な断面図である。
In principle, in each figure, (A) is a schematic partial plan view seen from the top for explaining the configuration of the semiconductor device of the present invention, and (B) is cut by the II broken line in (A) of FIG. It is a schematic sectional drawing which showed the cut surface which was done. As an exception, FIG. 6B is an enlarged partial view showing a portion surrounded by a
予め、用意した下地１２上に、半導体チップ３０が載置される半導体チップ配置領域１４を設定する。この半導体配置領域１４の輪郭は、半導体チップ３０の輪郭と実質的に一致している。隣接する半導体チップ配置領域１４同士間の間隔は、互いに等間隔としておく。この間隔は、後に工程で実施される半導体装置の個片化するために必要なマージン面積、所望の外部端子の数に応じて形成される拡張部の表面領域の面積等を考慮して、十分な間隔とすればよい。
The semiconductor
まず、図３（Ａ）及び（Ｂ）に示したように、設定された半導体チップ配置領域１４上に、位置合わせを行って下地１２上に半導体チップ３０を配置する。
First, as shown in FIGS. 3A and 3B, the
この半導体チップ３０は、上述したように、第１の主表面３６を具えている。第１の主表面３６は、電極パッド３４を具えている。電極パッド３４は、複数個が、半導体チップ３０の周縁に沿って設けられている。そして半導体装置３０は、第１の主表面３６に対向する第２の主表面３８と、第１の主表面と第２の主表面との間に１又は２以上の側面３７を有している。
The
ここで下地１２は、例えばガラスエポキシ、又はポリイミド等の有機材料からなる基板状体又はシート状体で形成してもよい。あるいはセラミック基板、金属基板及びＳｉ基板等から、所望により適宜選択することができる。その表面には、好ましくは少なくとも半導体チップ３０が配置される領域について、接着材等の接着手段を具える部材により構成するのがよい（図示しない。）。
Here, the
そしてこの接着手段により半導体チップ３０を半導体チップ配置領域１４上に接着保持するのがよい。
Then, it is preferable that the
特に、この発明の半導体装置が、図２（Ｂ）に示したような下地を有しない構成とされる場合には、後の工程で例えば剥離等の手法により、容易に除去できる下地を選択するのがよい。具体的には例えば日東電工株式会社製の熱剥離シート「リバアルファ（商品名）」、三井化学株式会社製の耐熱型イクロステープ（商品名）又はＳＰシリーズ（商品名）等を後に剥離が可能な下地として適用することができる。さらには表面上に接着手段として例えば紫外線硬化型粘着材等が塗布されているガラス基板等も適用して好適である。 In particular, in the case where the semiconductor device of the present invention does not have a base as shown in FIG. 2B, a base which can be easily removed in a later step by, for example, a method such as peeling is selected. Is good. Specifically, for example, a heat-peelable sheet “Riba Alpha (trade name)” manufactured by Nitto Denko Corporation, a heat resistant type cross tape (trade name) manufactured by Mitsui Chemicals, Inc. It can be applied as a possible substrate. Further, a glass substrate or the like having a surface coated with, for example, an ultraviolet-curable pressure-sensitive adhesive material or the like as an adhesive means is preferably applied.
次に、図４（Ａ）及び（Ｂ）に示したように、半導体チップ３０の側面３７、すなわち第１及び第２の主表面３６及び３８以外の面に接してこれを囲み、複数の半導体チップ３０同士の間隙を埋めるようにして拡張部２０を形成する。
Next, as shown in FIGS. 4A and 4B, the
この拡張部２０は、上述したように、いわゆる液状樹脂又はモールド樹脂を材料として適用することができる。例えばエポキシ樹脂や、シリコーン樹脂等の有機材料より適宜選択して形成することができる。
As described above, the
拡張部２０は、製造工程において、半導体装置１０に生じてしまう反りの発生を防止するために、好ましくは、後に形成される封止部の成形収縮よりも小さい成形収縮を有する材料により形成するのがよい。具体的には、拡張部２０は、材料として、ガラス転移温度より低い温度での線膨張係数が１．５×１０-5／℃よりも小さく、かつ弾性率が７．８〜２２ＧＰａの範囲の液状樹脂により形成するのがよい。
In order to prevent the
拡張部２０の形成には例えば以下の方法が適用可能である。(1)及び(2)は、液状樹脂を拡張部２０に適用する場合に採用される方法であり、(3)はモールド樹脂を拡張部２０に適用する場合に採用される方法である。
(1)ディスペンス方式により、液状樹脂を複数の半導体チップ３０同士の間隙を埋めるように供給した後、液状樹脂に適切な硬化手段により硬化する。
(2)精密印刷方式により、液状樹脂を複数の半導体チップ３０同士の間隙を埋めるように供給した後、液状樹脂に適切な硬化手段により硬化する。
(3)半導体チップ３０の第１の主表面３６を保護した状態で金型にセットし、トランスファモールド法により、モールド樹脂を複数の半導体チップ３０同士の間隙を埋めるように供給した後、モールド樹脂に適切な硬化手段により硬化する。
For example, the following method can be applied to the formation of the
(1) After the liquid resin is supplied by the dispensing method so as to fill the gap between the plurality of
(2) After the liquid resin is supplied to fill the gap between the plurality of
(3) The first
ここで、拡張部２０の第１の面２０ａの高さ、すなわち厚さｄ２と、半導体チップ３０の第１の主表面３６との高さ、すなわち厚さｄ１とは、一致させるのが好ましい。しかしながら、後に形成される配線パターンが、配線切れ等を生じる恐れなくして、形成できる高低差の範囲であれば、若干の段差又はうねり等が存在してもよい。
Here, it is preferable that the height of the
特に拡張部２０にモールド樹脂を適用した場合には、厚さ方向の寸法精度を高めることができるので、より高精度に拡張部２０を形成することができる。
In particular, when a mold resin is applied to the
次いで、拡張部２０表面上及び第１の主表面３６上に、絶縁膜４０を形成する。この絶縁膜４０は、半導体チップ３０の電極パッド３４が少なくとも部分的に露出するように形成される。
Next, an insulating
このとき、一旦電極パッド３４を覆うように絶縁膜４０を形成した後、例えばフォトリソグラフィ法等を用いて、電極パッド３４を露出させる工程としてもよい。
At this time, after the insulating
上述したように拡張部２０の表面と、半導体チップ３０の表面とに段差が生じてしまう場合がある。また、拡張部２０の表面にうねりや窪みが生じてしまう場合もある。これらの場合には、絶縁膜４０用の絶縁材料により、後の工程で配線パターンが形成できる程度に、この段差の程度を緩和するか、又は絶縁膜４０を実質的に平坦に形成することもできる。
As described above, a step may be generated between the surface of the
この絶縁膜４０の形成は、適切な絶縁性材料を用いて、拡張部２０の材質に応じた好適な方法、例えばスピンコート法、印刷法又は直接塗布プロセス等といういずれかの従来公知の方法により、行える。
The formation of the insulating
然る後、図６及び図７に示したように、この絶縁膜４０の表面上に、複数の配線パターン４２を形成する。これら配線パターン４２の形成は、絶縁膜４０の表面上に、それぞれの配線パターン４２が対応する電極パッド３４に電気的に接続するように設定してから、形成されるべき外部端子の配置を考慮して行う。
Thereafter, as shown in FIGS. 6 and 7, a plurality of
具体的には適用可能な配線プロセスルールに従って、配線幅、配線間隔及び最適角度等を決定して、可能な限り最短距離となるように接続する。例えば図示したように半導体チップ３０の周縁に沿って形成されている複数の電極パッド３４に対して、原則として最短距離となるように、長配線４２ａ、中配線４２ｂ及び短配線４２ｃを一組とする配線パターン群を複数組形成し、一方の端部をそれぞれ対応する電極パッド３４に接続する。そして、他方の端部には、電極ポスト搭載用のパッドが形成されていて、電極ポストを介して外部端子４７（半田ボール４７ａ）が接続される。すなわち、複数の配線パターン４２は、絶縁膜４０上に、電極パッド３４の各々と個別に電気的に接続されていて、電極パッド３４、すなわち第１の主表面３６の上側から拡張部２０の第１の面２０ａの上側へと導出されるように形成される。
Specifically, according to applicable wiring process rules, the wiring width, the wiring interval, the optimum angle, and the like are determined, and the connection is made so as to be as short as possible. For example, a
なお、図５（Ａ）及び図６（Ａ）において、説明を容易にするために、電極パッド３４の配置数は、実際よりも少ない数として概略的に図示してある。
In FIGS. 5A and 6A, the number of
この配線パターン４２の形成は、絶縁膜４０の表面領域のうち、拡張部２０の上側、すなわち拡張された領域２１を含む絶縁膜４０上の所望の領域に、スパッタ及びフォトリソグラフィ等の従来公知のＷＣＳＰの製造工程における配線パターンの形成プロセスにより行うことができる。配線パターン４２の形成材料は、任意好適な材料を選択できるが、例えばアルミニウム、銅及び金属合金等の材料により形成するのがよい。例えば銅等の適宜の材料を選択して、行うことができる。
The
次いで、図８（Ａ）及び（Ｂ）に示したように、各配線パターン４２の表面上に、これらと電気的に接続される電極ポスト４６をそれぞれ形成する。これら電極ポスト４６を拡張部２０の上側（真上）の拡張された領域２１と、半導体チップ３０の上側（真上）の拡張された領域２１に近い領域とに設ける。これら電極ポスト４６を、格子状に所定の間隔で配列するように形成する。この間隔は、上述したように実装を考慮した間隔、すなわち一定な、或いは不規則の間隔とすることができる。
Next, as shown in FIGS. 8A and 8B, electrode posts 46 electrically connected to the
この電極ポスト４６はメッキ及びフォトリソグラフィ等の従来公知のＷＣＳＰの製造工程における電極ポスト４６の形成プロセスにより、適宜の材料を選択して、行うことができる。
The
さらに配線パターン４２及び電極ポスト４６が形成されている絶縁膜４０の表面上を覆うように、封止部４４を形成する。封止部４４は、配線パターン４２の導出部分（電極ポストが形成されない場合には、配線パターン４２自体）の一部分を露出させるように形成される。
Further, a sealing
この封止工程は、従来公知の方法により、従来公知の封止材料、例えばエポキシ系のモールド樹脂を使用して実施することができる。 This sealing step can be performed by a conventionally known method using a conventionally known sealing material, for example, an epoxy-based mold resin.
ここで一般的に使用されるモールド樹脂としては、例えばガラス転移温度より低い温度での線膨張係数が０．６〜１．３×１０-5／℃の範囲であり、ガラス転移温度（Ｔｇ）が１２５〜２２０℃の範囲であり、弾性率が９．８〜２４ＧＰａ（１０００〜２４５０ｋｇ／ｍｍ2）の範囲の物性値を有するものが挙げられる。これらはこの発明の半導体装置１０の製造にも適用して好適である。
Here, as the mold resin generally used, for example, the linear expansion coefficient at a temperature lower than the glass transition temperature is in the range of 0.6 to 1.3 × 10 −5 / ° C., and the glass transition temperature (Tg) Is in the range of 125 to 220 ° C., and has an elastic modulus of 9.8 to 24 GPa (1000 to 2450 kg / mm 2 ). These are also preferably applied to the manufacture of the
製造工程における半導体装置１０の反りの発生を防止するために、上述したように、特に拡張部２０を封止部４４と同様に、いわゆるモールド樹脂で形成する場合の材料は、拡張部２０を形成するモールド樹脂の成形収縮が封止部４４よりも大きくなるように決定される。例えば、拡張部２０及び封止部４４のモールド樹脂の物性について、以下の組み合わせが挙げられる。
In order to prevent the warpage of the
(1)拡張部／封止部：拡張部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．１〜１．５×１０-5／℃の範囲であって、かつガラス転移温度（Ｔｇ）が１７０℃よりも大きい／封止部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．０×１０-5／℃より小さく、ガラス転移温度（Ｔｇ）が１２５〜２２０℃の範囲であり、かつ弾性率が１４．７〜２４ＧＰａ（１５００〜２４５０ｋｇ／ｍｍ2）の範囲。 (1) Expansion part / sealing part: The physical properties of the mold resin of the expansion part are such that the linear expansion coefficient at a temperature lower than the glass transition temperature is in the range of 1.1 to 1.5 × 10 −5 / ° C. In addition, the glass transition temperature (Tg) is higher than 170 ° C./The physical properties of the molding resin of the sealing portion are such that the linear expansion coefficient at a temperature lower than the glass transition temperature is lower than 1.0 × 10 −5 / ° C. Temperature (Tg) is in the range of 125 to 220 ° C., and elastic modulus is in the range of 14.7 to 24 GPa (1500 to 2450 kg / mm 2 ).
(2)拡張部／封止部：拡張部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．１〜１．７×１０-5／℃の範囲であって、かつガラス転移温度（Ｔｇ）が１７０℃よりも小さく、弾性率が９．８〜１９．６ＧＰａ（１０００〜２０００ｋｇ／ｍｍ2）／封止部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．０×１０-5／℃より小さく、ガラス転移温度（Ｔｇ）が１２５〜２２０℃の範囲であり、弾性率が１４．７〜２４ＧＰａ（１５００〜２４５０ｋｇ／ｍｍ2）の範囲。 (2) Expansion part / sealing part: The physical properties of the molding resin of the expansion part are such that the linear expansion coefficient at a temperature lower than the glass transition temperature is in the range of 1.1 to 1.7 × 10 −5 / ° C. In addition, the glass transition temperature (Tg) is lower than 170 ° C., the elastic modulus is 9.8 to 19.6 GPa (1000 to 2000 kg / mm 2 ) / the physical properties of the molding resin of the sealing portion are lower than the glass transition temperature. Has a linear expansion coefficient of less than 1.0 × 10 −5 / ° C., a glass transition temperature (Tg) of 125 to 220 ° C., and an elastic modulus of 14.7 to 24 GPa (1500 to 2450 kg / mm 2 ). range.
(3)拡張部／封止部：拡張部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．１〜１．７×１０-5／℃の範囲であり、かつ弾性率が１３．７ＧＰａ（１４００ｋｇ／ｍｍ2）であり、かつガラス転移温度（Ｔｇ）が１２５℃〜１７０℃の範囲／封止部のモールド樹脂の物性は、ガラス転移温度より低い温度での線膨張係数が１．０×１０-5／℃より小さく、ガラス転移温度（Ｔｇ）が１２５〜２２０℃の範囲であり、かつ弾性率が１４．７〜２４ＧＰａ（１５００〜２４５０ｋｇ／ｍｍ2）の範囲。 (3) Expansion part / sealing part: The physical properties of the mold resin of the expansion part are such that the linear expansion coefficient at a temperature lower than the glass transition temperature is 1.1 to 1.7 × 10 −5 / ° C., and The modulus of elasticity is 13.7 GPa (1400 kg / mm 2 ), and the glass transition temperature (Tg) is in the range of 125 ° C. to 170 ° C./The physical properties of the molding resin at the sealing portion are lower than the glass transition temperature. The expansion coefficient is less than 1.0 × 10 −5 / ° C., the glass transition temperature (Tg) is in the range of 125 to 220 ° C., and the elastic modulus is in the range of 14.7 to 24 GPa (1500 to 2450 kg / mm 2 ). .
然る後、図９（Ａ）及び（Ｂ）に示したように、封止部４４をその表面側から削り取って、電極ポスト４６の頂面（上面とも称する。）を削って露出させる。
Thereafter, as shown in FIGS. 9A and 9B, the sealing
この工程は、従来公知の研削や研磨工程を適用して行うことができる。 This step can be performed by applying a conventionally known grinding or polishing step.
また、封止部４４の形成に、フィルム成形等の方法を適用することもできる。その場合には、電極ポスト４６に実質的に負荷をかけることがない。また、その場合には、上述した封止部４４に対する研削工程を要せずに電極ポスト４６の頂面を封止部４４の表面に露出するように直接的に形成する。
Further, a method such as film forming can be applied to the formation of the sealing
このとき、電極ポスト４６の露出した頂面に対して設計上必要な任意好適な処理を行ってもよい。例えば電極ポスト４６の材料を銅とした場合には、電極ポスト４６の頂面にバリアメタル層として、Ｎｉ（ニッケル）膜等を形成すること等してもよい。
At this time, any suitable treatment necessary for design may be performed on the exposed top surface of the
複数の外部端子４７は、拡張部２０の上側を含む領域の配線パターン４２上に、配線パターン４２の導出部分、すなわち露出している一部分のそれぞれと個別に電気的に接続されるように形成される。
The plurality of
この構成例では、封止部４４の表面から露出している電極ポスト４６を介してその上面に、外部端子４７として例えば半田ボール４７ａを形成する。
In this configuration example, for example, a
次いで、図１０（Ａ）及び（Ｂ）に示したように、一点破線ａで示した切断線に沿って、複数の半導体チップ３０同士の間の拡張部２０及び封止樹脂２０を切断することにより、所定の機能を発揮する単一の半導体装置を含む構造として、個片化される。
Next, as shown in FIGS. 10A and 10B, the
この個片化工程は、好ましくは例えば高速回転するブレード等により、行うのがよい。 This singulation step is preferably performed using, for example, a high-speed rotating blade.
次いで、所望により、個片化された構造体の拡張部２０の第２の面２０ｂ及び第２の主表面３８から、下地１２を、剥離して除去する。
Next, if necessary, the
下地１２上に上述したような剥離可能な接着手段を具えるか、又は剥離可能な接着手段を設けて、製造工程を実施した場合には、この接着手段に応じた処理、例えば加熱、温水による処理、又は紫外線照射等の処理により、下地１２の剥離工程を行うのがよい。具体的には、例えば下地１２として熱剥離シートを適用した場合には、所定の温度で加熱することにより剥離することができる。また、例えば接着手段として紫外線照射型粘着材を適用した場合には、紫外線照射により硬化することで、下地１２の剥離を行うことができる。
In the case where the above-described peeling bonding means is provided on the base 12 or the peeling bonding means is provided and the manufacturing process is performed, a treatment according to the bonding means, for example, heating, by hot water It is preferable to perform a peeling step of the
この剥離工程は、電極ポスト４６の形成工程後、封止工程後又は個片化工程後のいずれのタイミングでも実施することができるが、拡張部２０の機械的強度等を考慮して、好ましくは封止工程終了後より後に行うのがよい。
This peeling step can be performed at any timing after the step of forming the
また、この発明の半導体装置の製造方法を説明するにあたり、各図では下地又は治具上に２（縦）×Ｘ（横；Ｘは２以上の正数）の格子状に複数の半導体チップを配置して、同時に複数の半導体装置１０を製造する例を図示してある。しかしながら、これに限定されず、より多数の半導体チップをより多くの数からなる格子状に配列して同時に製造することもできる。
In describing the method of manufacturing a semiconductor device according to the present invention, in each figure, a plurality of semiconductor chips are arranged in a matrix of 2 (vertical) × X (horizontal; X is a positive number of 2 or more) on a base or a jig. An example in which a plurality of
このように第１の製造方法によれば、ＷＣＳＰの製造工程を適用できるので、半導体装置１０を製造するための特別な工程を使用することなく半導体装置１０を製造することができる。
As described above, according to the first manufacturing method, the WCSP manufacturing process can be applied, so that the
次に図１１（Ａ）〜図１４（Ｃ）を参照して、この発明の半導体装置の第２の製造方法につき説明する。なお、後述する製造工程において、適用される材料、工程の実施条件等は第１の方法と同様であるので、その詳細な説明は省略する。 Next, with reference to FIGS. 11A to 14C, a second method for manufacturing a semiconductor device according to the present invention will be described. Note that, in the manufacturing process described later, the applied material, the process execution conditions, and the like are the same as those in the first method, and thus the detailed description thereof is omitted.
この第２の製造方法では、上述の第１の製造法で説明した下地１２の代わりに、治具５０を使用して、各工程を実施することを特徴としている。
The second manufacturing method is characterized in that each step is performed using a
ここで、まず第２の製造方法に適用して好適な治具の構成につき、図１１及び１２を参照して説明する。 Here, a configuration of a jig suitable for application to the second manufacturing method will be described with reference to FIGS.
図１１（Ａ）はこの発明の半導体装置の第２の製造方法に適用して好適な治具の構成を説明するための概略的な部分平面図であり、図１１（Ｂ）は図１１（Ａ）のＩ−Ｉ破線により切断した切断面を示す概略的な断面図である。 FIG. 11A is a schematic partial plan view for explaining a configuration of a jig suitable for being applied to the second method of manufacturing a semiconductor device of the present invention, and FIG. 11B is a plan view of FIG. FIG. 1A is a schematic cross-sectional view showing a cut surface cut by a II broken line.
図１２は、この発明の第２の製造方法に適用して好適な図１１の治具の変形例の構成を説明するための概略的な断面図である。なお、図１２において、上面からみた平面図については、図１１（Ａ）と同様となるので、図示及びその詳細な説明は省略する。 FIG. 12 is a schematic cross-sectional view for explaining a configuration of a modified example of the jig of FIG. 11 which is preferably applied to the second manufacturing method of the present invention. Note that in FIG. 12, a plan view seen from above is the same as FIG. 11A, and thus illustration and detailed description thereof are omitted.
この治具５０は、製造過程において、構成要素の保持をしたり、あるいは心合わせするための工具である。この構成例では、この治具５０は、複数の凹部５２を同一間隔で格子状に具えている台座である。この隣接する凹部５２同士の間隔は、製造される半導体装置１０に求められる拡張部の面積、すなわち外部電極の配置位置、配置間隔及び配置数等を勘案して好適に決定される。
The
治具５０の凹部５２は、この例では直方体状の窪みとしてある。しかしながら、その形状はこれに限定されず、種々の形状を有する半導体チップ３０が、凹部５２により安定して保持され、かつ後の工程の実施に支障がない限り、特に限定されない。
The
凹部５２の深さｈ及び底面部５２ａの面積については、半導体チップ３０を保持して治具５０上に安定に固定できる程度に、かつ後の工程を実施するのに十分な程度に設定するのがよい。
The depth h of the
例えば半導体チップ３０の第１及び第２の主表面３６及び３８が同一形状かつ同一サイズである直方体状である場合には、凹部５２の底面部５２ａの面積を、少なくとも第２の主表面３８と同一の面積となるように設定し、凹部５２の側壁部５２ｂが底面部５２ａに対して垂直となるように設定するのがよい。
For example, when the first and second
また、図１２に示したように、凹部５２の底面部５２ａの面積（後述する貫通孔５６の表面積を含む。）を、第２の主表面３８の面積よりも小さい面積となるように設定し、凹部５２の側壁部５２ｂが凹部５２内に向かってその先端が順次に薄くなっていく傾斜を有する形状とすることもできる。
Also, as shown in FIG. 12, the area of the
この場合には、図１２に点線で示したように、半導体チップ３０は、傾斜を有する側壁部５２ｂ領域内で、半導体チップ３０の第２の主表面３８側の端縁部近傍の領域、すなわち第２の主表面３８の周とその近傍に接触して、治具５０により保持される。このような構成にすれば、半導体チップ３０の治具５０に接触する領域が最低限となるので、治具５０から半導体チップ３０を剥離する工程が極めて容易となる。
In this case, as shown by the dotted line in FIG. 12, the
また、側壁部５２ｂの傾斜の存在する範囲内で半導体チップ３０を支持すればよいので、１種類の治具で、サイズの異なる複数種類の半導体チップ３０に対応することができる。
Further, since the
治具５０は、半導体チップ３０に対する接着性の低い、金属又はセラミック等の材料により構成するか、又はこれらに対して接着性の低いテフロン（登録商標）等を被膜した適宜の材料により構成するのがよい。このようにすれば、半導体装置を含む製造中途の構造体を、治具５０から剥離する工程が容易に実施できる。
The
この治具５０には、好ましくは凹部５２に貫通孔５６を形成しておくのがよい。そして、貫通孔５６には半導体チップ３０を凹部５２に吸引保持するための吸排気系５８を接続する構成とするのがよい。
The
この吸排気系５８は、従来公知の例えば真空ポンプ、配管等を含む真空排気系で構成することができる。
The intake /
次に、この治具５０を用いたこの発明の半導体装置の第２の製造方法につき、図１３（Ａ）から図１４（Ｃ）までを参照して説明する。
Next, a second method for manufacturing a semiconductor device of the present invention using the
図１３及び図１４において、上面側から見た平面図は、第１の製造方法と同様であるのでその図示及び説明は省略し、切断面を示す概略的な断面図を参照して説明する。 In FIGS. 13 and 14, plan views seen from above are the same as those in the first manufacturing method, so illustration and description thereof are omitted, and description will be made with reference to a schematic cross-sectional view showing a cut surface.
予め、図１１及び図１２を参照して既に説明した、治具５０を準備しておく。
The
そして、図１３（Ａ）に示したように、凹部５２内に、半導体チップ３０を、半導体チップ３０の第２の主表面３８が治具５０の凹部５２の底面５２ａに対面するように設ける。このとき、図１２に示したように、凹部５２の底面部５２ａの面積を、第２の主表面３８の面積よりも小さい面積となるように設定されていて、凹部５２の周を構成する側壁部５２ｂが凹部５２内に向う傾斜を有する形状である場合には、半導体チップ３０を、側壁部５２ｂの傾斜が存在する領域内で、半導体チップ３０の第２の主表面３８側の端縁部近傍の領域、すなわち第２の主表面３８を画成する周及びその近傍に接触するように、治具５０上に設ける。
Then, as shown in FIG. 13A, the
ここで、上述したように、治具５０の凹部５２の底面部５２ａに貫通孔５６及びこれに接続される吸排気系５８を具える構成としてある場合には、これにより半導体チップ３０の第２の主表面３８と凹部５２の底面部５２ａとの接触面（間隙）を真空引きして、半導体チップ３０を治具５０上に吸引保持するのがよい。
Here, as described above, when the through
半導体チップ３０を、治具５０上に、吸引保持するための真空の程度は、半導体チップ３０を安定に保持できる程度であればよい。
The degree of vacuum for sucking and holding the
次いで、図１３（Ｂ）に示したように、まず、治具５０上に、半導体チップ３０の第１及び第２の主表面３６及び３８以外の面、すなわち半導体チップ３０の側面３７に接触してこれを囲むように拡張部２０が形成される。
Next, as shown in FIG. 13B, first, the
この拡張部２０は、その第１の面２０ａのレベルが、半導体チップ３０の第１の主表面３６のレベルと、実質的に同一のレベルとなるように形成されている。
The
拡張部２０の形成は、上述で説明した方法及び材料を選択することにより、行われる。このとき、上述したように治具５０の側壁部５２ｂが傾斜を有する場合には、治具５０と半導体チップ３０の側面部の下部との間に若干の間隙（空間）が生じる可能性がある。この間隙については、後の工程、特に配線パターンの形成に支障のない範囲であれば、さらなる処理は特に必要としないが、所望により、この間隙が生じないように拡張部２０を形成してもよい。
The formation of the
次いで、治具５０上に形成されている拡張部２０の表面上及び半導体チップ３０の第１の主表面３６上に、絶縁膜４０を、半導体チップ３０が具えている電極パッド３４を露出させて形成する。
Next, the insulating
次いで、図１３（Ｃ）に示したように、絶縁膜４０の表面上に、複数の配線パターン４２を、それぞれの電極パッド３４の頂面と電気的に接続するように形成する。この場合、第１の製造方法と同様に１つの配線パターンは１つの電極パッド３４と１対１の関係で接続する。
Next, as shown in FIG. 13C, a plurality of
然る後、図１４（Ａ）に示したように、各配線パターン４２に１つの割合で電極ポスト４６を接続形成する。この電極ポスト４６は、拡張部２０の上側（真上）の拡張された領域２１と、この拡張された領域２１に近接した、半導体チップ３０の上側（真上）の領域とに設けられる。
Thereafter, as shown in FIG. 14A, one
詳細には、配線パターン４２及び電極ポスト４６が形成されている絶縁膜４０の表面上を覆う封止部４４を形成する。
Specifically, a sealing
さらに図１４（Ｂ）に示したように、封止部４４を表面側から削り取って、電極ポスト４６の頂面を露出させる。
Further, as shown in FIG. 14B, the sealing
次に、露出している電極ポスト４６の頂面に、外部端子４７として半田ボール４７ａを、形成する。
Next, a
次いで、図１４（Ｃ）に示したように、拡張部２０の第２の面２０ｂ及び第２の主表面３８から、治具５０を、真空吸引手段が用いられている場合には真空を解除した後、剥離する。
Next, as shown in FIG. 14C, the
然る後、隣接する複数の半導体チップ３０間を切断して、当該半導体チップ３０を含む単一の半導体装置１０として個片化する。
Thereafter, the plurality of
このような工程により、上述第１の実施の形態の製造方法により製造された半導体装置とほぼ同様の構成を具えた半導体装置が製造される。 Through these steps, a semiconductor device having substantially the same configuration as the semiconductor device manufactured by the manufacturing method of the first embodiment is manufactured.
なお、この第２の製造方法により製造される半導体装置は、底面側、すなわち拡張部２０の第２の面２０ｂと半導体チップ３０の第２の主表面３８との関係において、治具５０の凹部５２による段差が生じるが、特に所望でない限り、さらなる処理工程は必要ない。
It should be noted that the semiconductor device manufactured by the second manufacturing method has a concave portion of the
この第２の製造方法によれば、単一の治具を、繰り返して使用することができる。第１の製造方法のように下地を使用する必要がないので、製造工程に必要な部材を削減することができる。従って、製造コストの削減が期待される。また、貫通孔を介した吸排気系により、半導体チップを治具上に吸着保持する構成とする場合には、さらに半導体チップの治具への保持及び半導体装置の剥離が容易かつ迅速に行うことができるので、製造される半導体装置のスループットの向上が期待される。 According to the second manufacturing method, a single jig can be used repeatedly. Since there is no need to use a base unlike the first manufacturing method, it is possible to reduce the number of members required for the manufacturing process. Therefore, reduction in manufacturing cost is expected. When the semiconductor chip is sucked and held on the jig by the suction / exhaust system through the through-hole, the holding of the semiconductor chip on the jig and the peeling of the semiconductor device can be performed easily and quickly. Therefore, an improvement in the throughput of the manufactured semiconductor device is expected.
この発明のすべての実施の形態において、電極ポスト４６は、導電性材料により形成するのがよい。好ましくは銅により形成するのがよい。このとき電極ポスト４６の表面に薄い酸化層を形成しておくのがよい。このようにすれば電極ポスト４６と封止部４４の接着性が向上するため、耐湿性が向上する。
In all the embodiments of the present invention, the electrode posts 46 are preferably made of a conductive material. Preferably, it is formed of copper. At this time, a thin oxide layer is preferably formed on the surface of the
この発明のすべての実施の形態において、外部端子４７として半田ボール４７ａを電極ポスト４６上に形成する、いわゆるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型につき説明するが、これに限定されない。例えば、露出している電極ポスト４６上に、半田ペーストの塗布及びリフロー、又は無電解メッキによるＮｉ／Ａｕ処理によりランドとして、いわゆるＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型等の構成することもできる。
In all the embodiments of the present invention, a so-called BGA (Ball Grid Array) type in which a
また、この発明のすべての実施の形態において、封止部の形状は、いわゆるソーカットタイプのみならず、この発明の目的を損なわない範囲で、下地及び／又は拡張部の外形と合っていなくともよい。 Further, in all the embodiments of the present invention, the shape of the sealing portion is not limited to the so-called saw cut type, and may not be in conformity with the outer shape of the base and / or the expansion portion within a range not to impair the object of the present invention. Good.
上述の第１の実施の形態の半導体装置１０を、例えば複数個積層する構成とすることもできる。この場合には、例えば従来公知の方法により拡張部にスルーホールを形成し、積層用の端子を形成すればよい。
For example, a configuration in which a plurality of the
１０：半導体装置
１１：部分領域
１２：下地
１４：半導体チップ配置領域
２０：拡張部
２０ａ：第１の面
２０ｂ：第２の面
２１：拡張された領域
２２：開口部
３０：半導体チップ
３４：電極パッド
３６：第１の主表面
３７：側面
３８：第２の主表面
４０：絶縁膜
４２：配線パターン
４２ａ：長配線
４２ｂ：中配線
４２ｃ：短配線
４４：封止部
４６：電極ポスト
４７：外部端子
４７ａ：半田ボール
５０：治具
５２：凹部
５２ａ：底面部
５２ｂ：側壁部
５６：貫通孔
５８：吸排気系
Reference Signs List 10: Semiconductor device 11: Partial region 12: Base 14: Semiconductor chip arrangement region 20:
Claims (2)
（２）前記半導体チップ配置領域上に、複数の電極パッドを具えている第１の主表面と、該第１の主表面に対向する第２の主表面と、該第１の主表面と該第２の主表面との間の複数の側面とを有する半導体チップを、該第２の主表面と対面させて設ける工程と、
（３）前記下地上に、第１の面と、該第１の面と対向する第２の面とを有していて、前記半導体チップの前記側面に接して該半導体チップを囲み、前記第１の面のレベルが該第１の主表面のレベルと実質的に同一のレベルとなるように形成されている拡張部を形成する工程と、
（４）前記拡張部の第１の面上及び前記第１の主表面上に、絶縁膜を、前記電極パッドの一部分を露出させて形成する工程と、
（５）前記絶縁膜上に、前記電極パッドの各々に電気的に接続されていて、該電極パッドから前記拡張部の第１の面の上側へと導出されている複数の配線パターンを形成する工程と、
（６）前記配線パターン及び前記絶縁膜上に、封止部を、前記第１の面の上側に位置する該配線パターンの一部分を露出させて形成する工程と、
（７）前記拡張部の上側を含む領域の前記配線パターン上に、複数の外部端子を接続して形成する工程と、
（８）複数の前記半導体チップ間を切断して、該半導体チップを含む半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 (1) setting a plurality of semiconductor chip arrangement areas on a base at which a plurality of semiconductor chips are arranged at predetermined intervals;
(2) a first main surface including a plurality of electrode pads, a second main surface facing the first main surface, the first main surface, Providing a semiconductor chip having a plurality of side surfaces between the second main surface and the second main surface;
(3) On the base, a first surface and a second surface facing the first surface are provided. The first surface is in contact with the side surface of the semiconductor chip, and surrounds the semiconductor chip. Forming an extension formed such that the level of the first surface is substantially the same as the level of the first main surface;
(4) a step of forming an insulating film on the first surface and the first main surface of the extension portion by exposing a part of the electrode pad;
(5) On the insulating film, a plurality of wiring patterns electrically connected to each of the electrode pads and led out from the electrode pads to above the first surface of the extension portion are formed. Process and
(6) forming a sealing portion on the wiring pattern and the insulating film by exposing a part of the wiring pattern located above the first surface;
(7) a step of connecting and forming a plurality of external terminals on the wiring pattern in a region including the upper side of the extension;
(8) a step of cutting the plurality of semiconductor chips to singulate a semiconductor device including the semiconductor chips.
（２）前記半導体チップ配置領域上に、複数の電極パッドを具えている第１の主表面と、該第１の主表面に対向する第２の主表面と、該第１の主表面と該第２の主表面との間の複数の側面とを有する半導体チップを、該第２の主表面と対面させて設ける工程と、
（３）前記下地上に、第１の面と、該第１の面と対向する第２の面とを有していて、前記半導体チップの前記側面に接して該半導体チップを囲み、前記第１の面のレベルが該第１の主表面のレベルと実質的に同一のレベルとなるように形成されている拡張部を形成する工程と、
（４）前記拡張部の第１の面上及び前記第１の主表面上に、絶縁膜を、前記電極パッドの一部分を露出させて形成する工程と、
（５）前記絶縁膜上に、前記電極パッドの各々に電気的に接続されていて、該電極パッドから前記拡張部の第１の面の上側へと導出されている複数の配線パターンを形成する工程と、
（６）前記拡張部の上側に位置する前記配線パターンの一部分上の各々に、複数の電極ポストを形成する工程と、
（７）前記配線パターン及び前記絶縁膜上に前記電極ポストの頂面を露出させた封止部を形成する工程と、
（８）露出した前記電極ポストの頂面上に外部端子を形成する工程と、
（９）複数の前記半導体チップ間を切断して該半導体チップを含む半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 (1) setting a plurality of semiconductor chip arrangement areas on a base at which a plurality of semiconductor chips are arranged at predetermined intervals;
(2) a first main surface including a plurality of electrode pads, a second main surface facing the first main surface, the first main surface, Providing a semiconductor chip having a plurality of side surfaces between the second main surface and the second main surface;
(3) On the base, a first surface and a second surface facing the first surface are provided. The first surface is in contact with the side surface of the semiconductor chip, and surrounds the semiconductor chip. Forming an extension formed such that the level of the first surface is substantially the same as the level of the first main surface;
(4) a step of forming an insulating film on the first surface and the first main surface of the extension portion by exposing a part of the electrode pad;
(5) On the insulating film, a plurality of wiring patterns electrically connected to each of the electrode pads and led out from the electrode pads to above the first surface of the extension portion are formed. Process and
(6) forming a plurality of electrode posts on each of a portion of the wiring pattern located above the extension;
(7) forming a sealing portion on the wiring pattern and the insulating film, exposing a top surface of the electrode post;
(8) forming an external terminal on the exposed top surface of the electrode post;
(9) a step of cutting between the plurality of semiconductor chips to singulate a semiconductor device including the semiconductor chips.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004320059A true JP2004320059A (en) | 2004-11-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2004236444A Expired - Lifetime JP4131256B2 (en) | 2004-08-16 | 2004-08-16 | Semiconductor device and manufacturing method thereof |
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| Country | Link |
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| JP (1) | JP4131256B2 (en) |
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