JP2004296930A

JP2004296930A - Pattern forming method

Info

Publication number: JP2004296930A
Application number: JP2003089338A
Authority: JP
Inventors: Shinji Yamana; 慎治山名
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for forming a fine pattern having a pitch smaller than the resolution of an exposure system. <P>SOLUTION: Resist is coated on a silicon nitride film 3a formed on an interlayer insulating film 2, and a resist pattern 4a having a rough pitch is formed by lithography. The silicon nitride film 3a is etched to have a thickness corresponding to 1/2 of the initial film thickness with use of the resist pattern 4a as a mask, and then the resist pattern 4a is removed. Next, resist is again coated on the silicon nitride film 3a, and a resist pattern 4b is formed so that lines are arranged between lines of the pattern formed by the resist pattern 4a. The silicon nitride film 3a is then etched to have a thickness corresponding to 1/2 of the initial film thickness with use of the resist pattern 4a as a mask. As a result, a hard mask 3 of silicon nitride and having a high-pitch pattern formed thereon is formed. The interlayer insulating film 2 is etched with the use of the hard mask 3 as a mask. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、リソグラフィ技術を使用したパターン形成方法に関し、特に半導体装置の製造工程において使用されるパターンの形成方法に関する。
【０００２】
【従来の技術】
近時、ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；集積回路）又はＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ；大規模集積回路）等の半導体装置の小型化及び高集積化が進められている。そのため、これらの半導体装置に形成される配線等のパターンの微細化及び密集化が求められている。これらのパターンの形成には、一般に、パターンが形成されたマスク（レチクル）を使用して、半導体基板及び層間絶縁膜等の被加工部材上に塗布されたレジストにパターンを形成し、このレジストパターンをマスクにして、下地の被加工部材を加工するリソグラフィ技術が使用されている。
【０００３】
図５（ａ）乃至（ｆ）は、リソグラフィ技術を使用した従来のパターン形成方法の概略を工程順に示す断面図である。従来のパターン形成方法は、先ず、図５（ａ）に示すように、シリコン等の半導体基板５１上に被加工膜５２を形成する。次に、図５（ｂ）に示すように、この被加工膜５２上にレジスト５３を塗布する。次に、図５（ｃ）に示すように、パターンが形成されたレチクル５４を光源（図示せず）とレジスト５３との間に配置する。そして、光源から光５５を出射し、この光５５がレチクル５４及び投影レンズ５６を通過してレジスト５３を照射することにより、レジスト５３を露光する。これにより、レジスト５３にはレチクル５４のパターンが転写される。次に、図５（ｄ）に示すように、レジスト５３を現像して、レジストパターンを形成する。そして、図５（ｅ）に示すように、このレジストパターンをエッチングマスクにして下地の被加工膜５２をエッチングして選択的に除去する。その後、図５（ｆ）に示すように、レジスト５３を除去してパターン形成工程を完了する。
【０００４】
図５（ｃ）に示すように、通常、レジスト５３を露光する際は、レチクル５４とレジスト５３との間に投影レンズ５６が配置される。このため、このような露光光学系を使用したリソグラフィの場合、レジストパターンの解像度（最小線幅）Ｒは、下記数式１により与えられる。なお、下記数式１において、κはプロセスに起因する定数、λは光源から出射される光（露光光）の波長、ＮＡは投影レンズの明るさを示す開口数である。
【０００５】
【数１】

【０００６】
上記数式１に示すように、解像度Ｒは、露光光の波長λを短波長化し、より開口数ＮＡが大きい投影レンズを使用することにより小さくすることができる。しかしながら、レンズの開口数ＮＡは、材料の物性等により決定されるため、レンズの開口数ＮＡを向上させることには限界がある。また、一般に、解像度Ｒより狭いピッチでレジストパターンを形成すると、形状が劣化する等の問題が生じる。そこで、レジストパターンを微細化するためには、より波長λが短い光源を使用する方法が検討されている。
【０００７】
現在使用されている光源には、水銀ランプのｇ線（波長４３６ｎｍ）及びｉ線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ（波長２４８ｎｍ）があり、現在ＡｒＦエキシマレーザ（波長１９３ｎｍ）の量産化が進められている。露光光源として、例えば、Ｆ_２レーザ（波長１５７ｎｍ）、Ｘ線、縮小Ｘ線、電子線等のより波長λが短いものを使用することにより、レジストパターンの解像度を向上させることは可能であるが、これらの光源は高価であるため、半導体装置の製造コストが大幅に増加してしまう。
【０００８】
そこで、光源を短波長化せずにパターンを微細化する方法として、多重露光を行うパターン形成方法が提案されている（例えば、特許文献１参照。）。特許文献１に記載されているパターン形成方法は、解像度より広いピッチで相互に位置をずらしてパターンが形成されている複数個のマスクを使用して、順次マスクを換えながらレジストの同じ部分を複数回露光し、全てのマスクで露光を行った後にレジストを現像することにより、被加工部材上に本来の解像度より狭いピッチでレジストパターンを形成するものである。このパターン形成方法においては、各マスクに形成されたパターンのピッチを解像度より広くしているため、レジストパターン形状の劣化は発生せず、解像度よりピッチが狭く微細なレジストパターンを形成することができる。
【０００９】
【特許文献１】
特開２００２−１３４３９４号公報（第４−６頁、第４図）
【００１０】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示す問題点がある。前述の特許文献１に記載のパターン形成方法の場合、被加工部材に微細なパターンを形成するためには、被加工部材上に微細なレジストパターンを形成しなければならない。微細なレジストパターンは、現像工程又は現像工程後に行う乾燥工程において、水の表面張力により倒れやすいため、この方法を使用して被加工部材に微細なパターンを形成することは難しい。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、露光装置の解像度よりピッチが狭く微細なパターンを形成することができるパターン形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係るパターン形成方法は、被加工部材上にマスク層を形成する工程と、このマスク層をエッチングして所定のパターンが形成されたハードマスクを形成する工程と、このハードマスクをマスクとして前記被加工部材をエッチングして選択的に除去する工程と、を有し、前記ハードマスクを形成する工程においては、前記マスク層の上にレジストパターンを形成する工程と、このレジストパターンをマスクにして前記マスク層をエッチングして前記マスク層における前記レジストパターンに覆われていない領域の膜厚を減少させる工程と、前記レジストパターンを除去する工程とをこの順に複数回繰り返し、２回目以降に形成する前記レジストパターンを前記マスク層におけるそれより前に形成されたレジストパターンに覆われていない領域の一部を覆うように形成することにより、前記マスク層に前記レジストパターンよりも微細なパターンを形成することを特徴とする。
【００１３】
本発明においては、マスク層をレジストパターンの位置を変えて複数回エッチングを行うことにより、前記マスク層にレジストパターンより微細なパターンを形成することができる。この微細なパターンが形成されたマスク層をマスクにして被加工部材をエッチングすることにより、前記被加工部材に微細なパターンを形成することができる。また、本発明においては、前記被加工部材をエッチングするためのマスクにレジストを使用しないため、微細なレジストパターンを形成する必要がなく、現像後の乾燥工程においてもマスク層のパターンが倒れることはない。
【００１４】
前記レジストパターンをマスクとしてマスク層をエッチングする工程の繰り返し数をｎ（ｎは２以上の整数）回とするとき、前記マスク層が１回の前記レジストパターンをマスクとしてエッチングされる工程でエッチングされる厚さは前記マスク層の最初の厚さの（１／ｎ）であることが好ましい。マスク層の最初の厚さの（１／ｎ）ずつｎ回に分けてエッチングすると、レジストパターンが形成された部分はマスク層の最初の厚さの（１／ｎ）ずつ（ｎ−１）回エッチングされるため、最終的なマスク層の厚さは最初の厚さの（１／ｎ）になり、ハードマスクに厚さが均一であるパターンが形成される。
【００１５】
また、前記レジストパターンをマスクとしてマスク層をエッチングする工程の繰り返し数がｎ（ｎは２以上の整数）回である場合には、前記ハードマスクには前記レジストパターンのピッチの（１／ｎ）ピッチのパターンが形成される。本発明のパターン形成方法においては、マスク層をエッチングする回数を増やすと、ハードマスクに形成されるパターンのピッチは狭くなる。
【００１６】
更に、前記パターン形成方法においては、例えば、前記レジストパターンをマスクとしてマスク層をエッチングする工程の繰り返し数が２回である場合には、各工程で前記マスク層は最初の厚さの（１／２）の厚さずつエッチングされ、前記ハードマスクに前記レジストパターンの（１／２）ピッチのパターンが形成される。
【００１７】
更にまた、前記マスク層は酸化シリコン又は窒化シリコンにより形成することができ、被加工部材は、シリコンからなる半導体基板又は酸化シリコンからなる層間絶縁膜であってもよい。
【００１８】
【発明の実施の形態】
以下、本発明に係るパターン形成方法について、添付の図面を参照して具体的に説明する。本発明のパターン形成方法においては、先ず、半導体基板又は層間絶縁膜等の被加工部材上にマスク層を形成し、このマスク層の上に疎ピッチのレジストパターンを形成する。次に、このレジストパターンをマスクにして前記マスク層をエッチングし、このマスク層におけるレジストパターンが形成されていない領域に相当する領域を選択的に除去して、この領域の膜厚を薄くする。そして、このマスク厚における膜厚を薄くした領域の一部を覆うように、次のレジストパターンを形成して、再度エッチングを行う。その後、このレジストパターンを除去する。このエッチング工程を複数回行うことにより、マスク層に微細なパターンを形成する。そして、この微細パターンが形成されたマスク層をハードマスクにして、被加工部材をエッチングすると、前記被加工部材にレジストの解像度以上の微細パターンを形成することができる。
【００１９】
前記マスク層の材料としては、例えば、被加工部材がシリコンからなる場合は酸化シリコン又は窒化シリコン等を使用することができ、被加工部材が酸化シリコンからなる場合は窒化シリコン等を使用することができる。
【００２０】
また、マスク層上にレジストパターンを形成する工程には、リソグラフィ技術を使用することができる。その際、レジストは、ネガ型及びポジ型のどちらでもよく、例えば、ノボラック系樹脂、化学増幅型樹脂等から適宜選択することができる。更に、レジストを露光するための光源としては、例えば、ＡｒＦエキシマレーザを使用する。なお、前述の光源としては、ｇ線、ｉ線、ＫｒＦエキシマレーザ、Ｆ_２レーザ、Ｘ線、縮小Ｘ線、電子線等を使用してもよい。更にまた、レジストを露光する際に使用するマスク（レチクル）としては、レベンソン型の位相シフトマスク、ハーフトーン型の位相シフトマスク及びバイナリマスク等を使用することができる。
【００２１】
本発明のパターン形成方法においては、例えば、マスク層をエッチングする工程をｎ（ｎは２以上の整数）回行う場合、１回のエッチング工程で前記マスク層がエッチングされる厚さを、前記マスク層の最初の厚さの（１／ｎ）とすることが好ましい。最初の厚さの（１／ｎ）の厚さずつｎ回エッチングを行うことにより、ハードマスクのパターンの高さを均一にすることができる。
【００２２】
また、本発明のパターン形成方法においては、マスク層に形成されるパターンのピッチが同じである場合は、マスク層をエッチンするグ工程をｎ回行うと、ハードマスクには、レジストパターンの（１／ｎ）ピッチのパターンが形成される。
【００２３】
次に、本発明の実施形態として、半導体基板上に形成された層間絶縁膜に１次元格子パターン（ラインアンドスペース（Ｌ／Ｓ）パターン）を形成する方法について説明する。図１は、膜厚が２４０ｎｍのレジスト膜に幅が７０ｎｍのラインと、幅が２１０ｎｍのスペースと（以下、７０／２１０ｎｍＬ／Ｓという）を２８０ｎｍのピッチで配置したレジストパターンを形成した場合のパターン形状を示すグラフ図であり、光源をＡｒＦエキシマレーザとし、投影レンズの開口数ＮＡを０．６３、レチクルをレベンソン位相シフトマスクとして、Ｐｒｏｌｉｔｈ３Ｄを使用したシミュレーションにより求めたものである。なお、図１における横軸は、ラインとスペースが配列する方向（以下、幅方向という）における位置である。図１に示すように、７０／２１０ｎｍＬ／Ｓでレジストパターン４を形成すると、ピッチが２８０ｎｍと十分大きく、また、ラインが疎に形成されているため、膜厚の減少及び形状の劣化がなく均一に形成することができる。そこで、本実施形態においては、解像力が高い７０／２１０ｎｍＬ／Ｓのレジストパターンにより、マスク層に７０／７０ｎｍＬ／Ｓで、ピッチが１４０ｎｍである微細パターンを形成する。
【００２４】
図２（ａ）乃至（ｄ）及び図３（ａ）乃至（ｄ）は、本実施形態のパターン形成方法をその工程順に示す断面図である。図２（ａ）に示すように、本実施形態における被加工部材である層間絶縁膜２は酸化シリコンからなり、シリコンからなる半導体基板１上に形成されている。本実施形態においては、先ず、この層間絶縁膜２の上にマスク層である窒化シリコン膜３ａを形成する。この窒化シリコン膜３ａの厚さは、例えば、５０乃至１００ｍｍである。そして、図２（ｂ）に示すように、窒化シリコン膜３ａの上に、厚さが例えば２４０ｎｍになるようにレジストを塗布する。その後、光源にＡｒＦエキシマレーザを使用し、レチクルとして７０／２１０ｎｍＬ／Ｓのパターンが形成されたレベンソン型の位相シフトマスクを使用して、レジストを露光し、現像する。これにより窒化シリコン膜３ａ上に７０／２１０ｎｍＬ／Ｓのレジストパターン４ａが形成される。次に、図２（ｃ）に示すように、エッチング時間を制御することにより、レジストパターン４ａに覆われていない領域の窒化シリコン膜３ａを、膜厚が最初の膜厚の半分になるまでエッチングを行う。このとき、窒化シリコン膜３ａのレジストパターン４ａに覆われている領域は、エッチングされないため、最初の膜厚を維持する。これにより、窒化シリコン膜３ａにはパターン３ｂが形成される。その後、図２（ｄ）に示すように、レジストパターン４ａを除去する。
【００２５】
次に、図３（ａ）に示すように、窒化シリコン膜３ａの上に、再度厚さが例えば２４０ｎｍになるようにレジストを塗布する。そして、１回目と同様の方法及び条件で、７０／２１０ｎｍＬ／Ｓのレジストパターン４ｂを形成する。その際、レジストパターン４ｂのラインと窒化シリコン膜３ａに形成されているパターン３ｂのラインとの間隔が、等間隔（スペースが７０ｎｍ）になるようにする。そして、図３（ｂ）に示すように、エッチング時間を制御することにより、窒化シリコン膜３ａを最初の厚さの半分の厚さ分だけエッチングする。これにより、レジストパターン４ｂに覆われている領域はエッチングされないため最初半分の厚さのまま残り、パターン３ｂのライン部分（レジストパターン４ａに覆われていた領域）は半分の厚さになり、２回ともレジストパターンに覆われなかった領域の窒化シリコン膜３ａはエッチングされてなくなる。その後、レジストパターン４ｂを除去することにより、図３（ｃ）に示すように、７０／７０ｎｍＬ／Ｓのパターンが形成され窒化シリコンからなるハードマスク３が形成される。そして、このハードマスク３をマスクにして、層間絶縁膜２をエッチングすると、図３（ｄ）に示すように、層間絶縁膜２に７０／７０ｎｍＬ／Ｓのパターンが形成される。
【００２６】
本実施形態のパターン形成方法においては、解像度以上である７０／２１０ｎｍＬ／Ｓのレジストパターンを形成し、その形成位置を７０ｎｍずらして２回パターニングを行うことにより、ハードマスクに７０／７０ｎｍＬ／Ｓの細密ピッチパターンを形成することができる。本実施形態のパターン形成方法を使用すると、ピッチが露光装置の解像度であるｒ（ｎｍ）のマスクパターンを使用して、ハードマスクをｎ（ｎは２以上の整数）回パターニングすることにより、ピッチが解像度より狭い（ｒ／ｎ）（ｎｍ）であるパターンを形成することができる。
【００２７】
また、本実施形態のパターン形成方法においては、層間絶縁膜２をエッチングする際に、７０／７０ｎｍＬ／Ｓの微細パターンが形成されたハードマスク３をマスクにしてエッチングを行っているため、レジストのように露光後の後工程でパターンが倒れてしまうことはない。
【００２８】
一方、従来のパターン形成方法により７０／７０ｎｍＬ／Ｓのパターンを形成する場合は、被加工部材上に７０／７０ｎｍＬ／Ｓのレジストパターンを形成して、被加工部材をエッチングする。図４は、膜厚が２００ｎｍのレジスト膜に、１４０ｎｍピッチ（７０／７０ｎｍＬ／Ｓ）のレジストパターンを形成した場合のパターン形状を示すグラフ図であり、光源をＡｒＦエキシマレーザとし、投影レンズの開口数ＮＡを０．９０、レチクルをレベンソン位相シフトマスクとしてシミュレーション（Ｐｒｏｌｉｔｈ３Ｄ）により求めたものである。図４に示すように、７０／７０ｎｍＬ／Ｓで形成したレジストパターン５は、図１に示したレジストパターンよりレジスト膜の膜厚が薄く、露光に使用した投影レンズの開口数ＮＡが大きいにも拘わらず、ピッチが１４０ｎｍと小さく、また、ラインが密に形成されているため、解像不足により、膜厚が１００ｎｍに減少し、形状が劣化している。このような形状のマスクを使用してエッチングを行うと、被加工部材に形成されるパターンが不均一になり、不良が発生する。
【００２９】
なお、本実施形態のパターン形成方法は、ラインの幅とスペースの幅との比が１：１であるラインアンドスペースを形成する場合について述べたが、本発明はこれに限定されるものではなく、半導体装置に形成するトランジスタ及び配線等のレイアウトパターンになる種々のパターンを形成することができる。また、本実施形態のパターン形成方法においては、パターニング回数が２回の場合について述べたが、本発明はこれに限定されるものではなく、２回以上であればよい。例えば、パターニング回数が３回の場合には、（１／３）ピッチずつずらしてレジストパターンを形成すればよい。更に、本実施形態のパターン形成方法においては、マスク層が窒化シリコン膜の場合について述べたが、本発明はこれに限定されるものではなく、前記窒化シリコン以外の絶縁体及び金属等の導電体でもよい。更にまた、被加工部材についても酸化シリコンに限定されるものではなく、酸化シリコン以外の絶縁体、金属等の導電体及び各種半導体基板等に適用することができる。
【００３０】
【発明の効果】
以上詳述したように、本発明によれば、被加工部材上にマスク層を形成し、このマスク層を解像度以上の疎ピッチのレジストパターンをマスクにして複数回エッチングすることにより、露光装置の解像度よりピッチが狭く微細なパターンが形成されたハードマスクにし、このハードマスクをマスクにして被加工部材をエッチングすることにより、露光装置の解像度よりピッチが狭く微細なパターンを形成することができる。その結果、通常使用している露光装置を使用して細密パターンを形成することができる。
【図面の簡単な説明】
【図１】シミュレーションにより求めた２４０ｎｍのレジスト膜に２８０ｎｍピッチ（７０／２１０ｎｍＬ／Ｓ）のレジストパターンを形成した場合のパターン形状を示す図である。
【図２】（ａ）乃至（ｄ）は、本実施形態のパターン形成方法における１回目のエッチング工程をその工程順に示す断面図である。
【図３】（ａ）乃至（ｄ）は、本実施形態のパターン形成方法における２回目のエッチング工程をその工程順に示す断面図である。
【図４】シミュレーションにより求めた膜厚が２００ｎｍのレジスト膜に１４０ｎｍピッチ（７０／７０ｎｍＬ／Ｓ）のレジストパターンを形成した場合のパターン形状を示す図である。
【図５】（ａ）乃至（ｆ）は、リソグラフィ技術を使用した従来のパターン形成方法の概略を工程順に示す断面図である。
【符号の説明】
１、５１；半導体基板
２；層間絶縁膜
３；ハードマスク
３ａ；窒化シリコン膜
３ｂ；パターン
４、４ａ、４ｂ、５；レジストパターン
５２；被加工膜
５４；レチクル
５５；光
５６；投影レンズ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pattern forming method using a lithography technique, and more particularly, to a pattern forming method used in a semiconductor device manufacturing process.
[0002]
[Prior art]
Recently, miniaturization and high integration of semiconductor devices such as ICs (Integrated Circuits) or LSIs (Large Scale Integrated Circuits) have been promoted. Therefore, finer and denser patterns of wirings and the like formed in these semiconductor devices are required. In general, these patterns are formed by using a mask (reticle) on which a pattern is formed, forming a pattern on a resist applied on a workpiece to be processed such as a semiconductor substrate and an interlayer insulating film, and forming the resist pattern. A lithography technique for processing an underlying workpiece using the mask as a mask is used.
[0003]
5A to 5F are cross-sectional views schematically showing a conventional pattern forming method using a lithography technique in the order of steps. In the conventional pattern forming method, first, as shown in FIG. 5A, a film to be processed 52 is formed on a semiconductor substrate 51 such as silicon. Next, as shown in FIG. 5B, a resist 53 is applied on the film to be processed 52. Next, as shown in FIG. 5C, the reticle 54 on which the pattern is formed is arranged between the light source (not shown) and the resist 53. Then, light 55 is emitted from the light source, and the light 55 passes through the reticle 54 and the projection lens 56 and irradiates the resist 53, thereby exposing the resist 53. Thus, the pattern of the reticle 54 is transferred to the resist 53. Next, as shown in FIG. 5D, the resist 53 is developed to form a resist pattern. Then, as shown in FIG. 5E, the underlying film to be processed 52 is selectively removed by etching using the resist pattern as an etching mask. Thereafter, as shown in FIG. 5F, the resist 53 is removed to complete the pattern forming step.
[0004]
As shown in FIG. 5C, normally, when exposing the resist 53, a projection lens 56 is arranged between the reticle 54 and the resist 53. Therefore, in the case of lithography using such an exposure optical system, the resolution (minimum line width) R of the resist pattern is given by the following equation 1. In the following formula 1, κ is a constant due to the process, λ is the wavelength of light (exposure light) emitted from the light source, and NA is a numerical aperture indicating the brightness of the projection lens.
[0005]
(Equation 1)

[0006]
As shown in the above equation 1, the resolution R can be reduced by shortening the wavelength λ of the exposure light and using a projection lens having a larger numerical aperture NA. However, since the numerical aperture NA of the lens is determined by the physical properties of the material and the like, there is a limit to improving the numerical aperture NA of the lens. In general, when a resist pattern is formed at a pitch smaller than the resolution R, problems such as deterioration of the shape occur. Therefore, in order to miniaturize the resist pattern, a method of using a light source having a shorter wavelength λ has been studied.
[0007]
Currently used light sources include g-line (wavelength 436 nm) and i-line (wavelength 365 nm) of mercury lamps, and KrF excimer laser (wavelength 248 nm). ing. It is possible to improve the resolution of the resist pattern by using an exposure light source having a shorter wavelength λ, such as an F ₂ laser (wavelength 157 nm), X-ray, reduced X-ray, electron beam, or the like. Since these light sources are expensive, the manufacturing cost of the semiconductor device is greatly increased.
[0008]
Therefore, as a method of miniaturizing a pattern without shortening the wavelength of a light source, a pattern forming method of performing multiple exposure has been proposed (for example, see Patent Document 1). The pattern forming method described in Patent Literature 1 uses a plurality of masks in which patterns are formed at positions shifted from one another at a pitch wider than the resolution, and sequentially changes the mask to form a plurality of the same portions of the resist. The resist pattern is formed at a pitch narrower than the original resolution on the member to be processed by developing the resist after the first exposure and the exposure with all the masks. In this pattern forming method, since the pitch of the pattern formed on each mask is wider than the resolution, the resist pattern shape does not deteriorate, and a fine resist pattern with a smaller pitch than the resolution can be formed. .
[0009]
[Patent Document 1]
JP 2002-134394 A (Pages 4-6, FIG. 4)
[0010]
[Problems to be solved by the invention]
However, the above-mentioned conventional technology has the following problems. In the case of the pattern forming method described in Patent Document 1, in order to form a fine pattern on a workpiece, a fine resist pattern must be formed on the workpiece. The fine resist pattern is likely to collapse due to the surface tension of water in a developing step or a drying step performed after the developing step, and thus it is difficult to form a fine pattern on a workpiece using this method.
[0011]
The present invention has been made in view of such a problem, and an object of the present invention is to provide a pattern forming method capable of forming a fine pattern having a pitch smaller than the resolution of an exposure apparatus.
[0012]
[Means for Solving the Problems]
The pattern forming method according to the present invention includes a step of forming a mask layer on a member to be processed, a step of etching the mask layer to form a hard mask having a predetermined pattern formed thereon, and using the hard mask as a mask. Etching the workpiece and selectively removing the workpiece, wherein the step of forming the hard mask includes the step of forming a resist pattern on the mask layer, and using the resist pattern as a mask. Repeating the steps of etching the mask layer to reduce the film thickness of a region of the mask layer not covered with the resist pattern, and removing the resist pattern a plurality of times in this order, and forming the second and subsequent times The resist pattern to be formed is not covered by the resist pattern formed earlier than that in the mask layer. By forming so as to cover a part of the region, and forming a fine pattern than the resist pattern on the mask layer.
[0013]
In the present invention, a pattern finer than the resist pattern can be formed on the mask layer by etching the mask layer a plurality of times while changing the position of the resist pattern. By etching the workpiece using the mask layer on which the fine pattern is formed as a mask, a fine pattern can be formed on the workpiece. Further, in the present invention, since a resist is not used for a mask for etching the member to be processed, it is not necessary to form a fine resist pattern, and the pattern of the mask layer may not fall even in a drying step after development. Absent.
[0014]
When the number of repetitions of the step of etching the mask layer using the resist pattern as a mask is n (n is an integer of 2 or more) times, the mask layer is etched in one step of etching using the resist pattern as a mask. The thickness is preferably (1 / n) of the initial thickness of the mask layer. When etching is performed by dividing the mask layer into n times (1 / n) of the initial thickness, the portion where the resist pattern is formed becomes (n-1) times (1 / n) of the initial thickness of the mask layer. Since the etching is performed, the thickness of the final mask layer becomes (1 / n) of the initial thickness, and a pattern having a uniform thickness is formed on the hard mask.
[0015]
When the number of repetitions of the step of etching the mask layer using the resist pattern as a mask is n (n is an integer of 2 or more) times, the hard mask has (1 / n) of the pitch of the resist pattern. A pitch pattern is formed. In the pattern forming method of the present invention, when the number of times of etching the mask layer is increased, the pitch of the pattern formed on the hard mask is narrowed.
[0016]
Further, in the pattern forming method, for example, when the number of repetitions of the step of etching the mask layer using the resist pattern as a mask is two, the mask layer is (1/1) of the initial thickness in each step. Etching is performed for each thickness of 2), and a pattern of (1/2) pitch of the resist pattern is formed on the hard mask.
[0017]
Furthermore, the mask layer may be formed of silicon oxide or silicon nitride, and the member to be processed may be a semiconductor substrate made of silicon or an interlayer insulating film made of silicon oxide.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a pattern forming method according to the present invention will be specifically described with reference to the accompanying drawings. In the pattern forming method of the present invention, first, a mask layer is formed on a member to be processed such as a semiconductor substrate or an interlayer insulating film, and a resist pattern having a low pitch is formed on the mask layer. Next, the mask layer is etched using the resist pattern as a mask, and a region corresponding to a region where the resist pattern is not formed in the mask layer is selectively removed to reduce the thickness of this region. Then, the next resist pattern is formed so as to cover a part of the region where the film thickness in the mask thickness is reduced, and etching is performed again. After that, the resist pattern is removed. By performing this etching step a plurality of times, a fine pattern is formed on the mask layer. Then, when the member to be processed is etched using the mask layer on which the fine pattern is formed as a hard mask, a fine pattern having a resolution equal to or higher than the resolution of the resist can be formed on the member to be processed.
[0019]
As the material of the mask layer, for example, when the member to be processed is made of silicon, silicon oxide or silicon nitride can be used. When the member to be processed is made of silicon oxide, silicon nitride or the like can be used. it can.
[0020]
Further, a lithography technique can be used in the step of forming a resist pattern on the mask layer. At this time, the resist may be either a negative type or a positive type, and can be appropriately selected from, for example, a novolak resin, a chemically amplified resin, and the like. Furthermore, as a light source for exposing the resist, for example, an ArF excimer laser is used. As the aforementioned light source, g-line, i-line, KrF excimer laser, _{F 2} laser, X-ray, reduction X-ray may be used electron beams. Furthermore, as a mask (reticle) used when exposing the resist, a Levenson type phase shift mask, a halftone type phase shift mask, a binary mask, or the like can be used.
[0021]
In the pattern forming method of the present invention, for example, when the step of etching the mask layer is performed n times (n is an integer of 2 or more), the thickness at which the mask layer is etched in one etching step is determined by the mask. Preferably, it is (1 / n) of the initial thickness of the layer. Etching is performed n times for each (1 / n) of the initial thickness, so that the height of the pattern of the hard mask can be made uniform.
[0022]
Further, in the pattern forming method of the present invention, when the pitch of the pattern formed on the mask layer is the same, the etching step of etching the mask layer is performed n times. / N) A pattern with a pitch is formed.
[0023]
Next, a method of forming a one-dimensional lattice pattern (line and space (L / S) pattern) on an interlayer insulating film formed on a semiconductor substrate will be described as an embodiment of the present invention. FIG. 1 shows a pattern formed by forming a resist pattern in which a line having a width of 70 nm, a space having a width of 210 nm (hereinafter, referred to as 70/210 nm L / S) are arranged at a pitch of 280 nm on a resist film having a thickness of 240 nm. FIG. 4 is a graph showing the shape, obtained by simulation using Prolith3D with a light source being an ArF excimer laser, a projection lens having a numerical aperture NA of 0.63, and a reticle being a Levenson phase shift mask. Note that the horizontal axis in FIG. 1 is a position in a direction in which lines and spaces are arranged (hereinafter, referred to as a width direction). As shown in FIG. 1, when the resist pattern 4 is formed at 70/210 nm L / S, the pitch is sufficiently large as 280 nm, and the lines are formed sparsely. Can be formed. Therefore, in the present embodiment, a fine pattern having a pitch of 140 nm is formed on the mask layer by using a 70/210 nm L / S resist pattern having a high resolution.
[0024]
2A to 2D and 3A to 3D are cross-sectional views illustrating the pattern forming method of the present embodiment in the order of steps. As shown in FIG. 2A, an interlayer insulating film 2 which is a member to be processed in the present embodiment is made of silicon oxide, and is formed on a semiconductor substrate 1 made of silicon. In this embodiment, first, a silicon nitride film 3a as a mask layer is formed on the interlayer insulating film 2. The thickness of the silicon nitride film 3a is, for example, 50 to 100 mm. Then, as shown in FIG. 2B, a resist is applied on the silicon nitride film 3a to a thickness of, for example, 240 nm. After that, the resist is exposed and developed by using an ArF excimer laser as a light source and using a Levenson type phase shift mask having a 70/210 nm L / S pattern formed as a reticle. Thus, a 70/210 nm L / S resist pattern 4a is formed on the silicon nitride film 3a. Next, as shown in FIG. 2C, the silicon nitride film 3a in a region not covered with the resist pattern 4a is etched until the film thickness becomes half the initial film thickness by controlling the etching time. I do. At this time, the region of the silicon nitride film 3a covered with the resist pattern 4a is not etched, so that the initial film thickness is maintained. Thus, a pattern 3b is formed on the silicon nitride film 3a. Thereafter, as shown in FIG. 2D, the resist pattern 4a is removed.
[0025]
Next, as shown in FIG. 3A, a resist is again applied on the silicon nitride film 3a so that the thickness becomes, for example, 240 nm. Then, a resist pattern 4b of 70/210 nm L / S is formed by the same method and under the same conditions as the first time. At this time, the distance between the line of the resist pattern 4b and the line of the pattern 3b formed on the silicon nitride film 3a is made equal (space is 70 nm). Then, as shown in FIG. 3B, the silicon nitride film 3a is etched by half the initial thickness by controlling the etching time. As a result, the area covered by the resist pattern 4b is not etched and remains at the first half thickness, and the line portion of the pattern 3b (the area covered by the resist pattern 4a) becomes half the thickness. The silicon nitride film 3a in the region not covered with the resist pattern at all times is no longer etched. Thereafter, by removing the resist pattern 4b, a pattern of 70/70 nm L / S is formed as shown in FIG. 3C, and the hard mask 3 made of silicon nitride is formed. When the interlayer insulating film 2 is etched using the hard mask 3 as a mask, a pattern of 70/70 nm L / S is formed on the interlayer insulating film 2 as shown in FIG.
[0026]
In the pattern forming method of the present embodiment, a 70/210 nm L / S resist pattern having a resolution of not less than 70/210 nm is formed, and the formation position is shifted by 70 nm to perform patterning twice. A fine pitch pattern can be formed. When the pattern forming method of the present embodiment is used, the hard mask is patterned n times (n is an integer of 2 or more) times using a mask pattern of r (nm) whose pitch is the resolution of the exposure apparatus. Is smaller than the resolution (r / n) (nm).
[0027]
Further, in the pattern forming method of this embodiment, when etching the interlayer insulating film 2, the etching is performed using the hard mask 3 on which the fine pattern of 70/70 nm L / S is formed as a mask. As described above, the pattern does not collapse in the subsequent process after the exposure.
[0028]
On the other hand, when a 70/70 nm L / S pattern is formed by a conventional pattern forming method, a 70/70 nm L / S resist pattern is formed on a workpiece, and the workpiece is etched. FIG. 4 is a graph showing a pattern shape when a resist pattern having a 140 nm pitch (70/70 nm L / S) is formed on a resist film having a thickness of 200 nm. The light source is an ArF excimer laser, and the aperture of the projection lens is set. This is obtained by simulation (Prolith 3D) using the number NA as 0.90 and the reticle as a Levenson phase shift mask. As shown in FIG. 4, the resist pattern 5 formed at 70/70 nm L / S has a smaller resist film thickness than the resist pattern shown in FIG. 1 and has a larger numerical aperture NA of the projection lens used for exposure. Regardless, since the pitch is as small as 140 nm and the lines are densely formed, the film thickness is reduced to 100 nm and the shape is deteriorated due to insufficient resolution. When etching is performed using a mask having such a shape, a pattern formed on a member to be processed becomes non-uniform, and a defect occurs.
[0029]
Although the pattern forming method of the present embodiment has been described for the case of forming a line and space in which the ratio of the line width to the space width is 1: 1, the present invention is not limited to this. In addition, various patterns serving as layout patterns of transistors, wirings, and the like formed in a semiconductor device can be formed. Further, in the pattern forming method of the present embodiment, the case where the number of times of patterning is two has been described, but the present invention is not limited to this, and may be two or more. For example, when the number of times of patterning is three, the resist pattern may be formed by shifting by (1/3) pitch. Furthermore, in the pattern forming method of the present embodiment, the case where the mask layer is a silicon nitride film has been described, but the present invention is not limited to this, and an insulator other than the silicon nitride and a conductor such as a metal may be used. May be. Furthermore, the member to be processed is not limited to silicon oxide, and can be applied to insulators other than silicon oxide, conductors such as metals, various semiconductor substrates, and the like.
[0030]
【The invention's effect】
As described in detail above, according to the present invention, a mask layer is formed on a member to be processed, and the mask layer is etched a plurality of times using a resist pattern having a sparse pitch of resolution or higher as a mask, thereby providing an exposure apparatus. By forming a hard mask having a finer pattern with a smaller pitch than the resolution and etching the workpiece using the hard mask as a mask, a fine pattern with a smaller pitch than the resolution of the exposure apparatus can be formed. As a result, a fine pattern can be formed by using a commonly used exposure apparatus.
[Brief description of the drawings]
FIG. 1 is a diagram showing a pattern shape when a 280 nm pitch (70/210 nm L / S) resist pattern is formed on a 240 nm resist film obtained by simulation.
FIGS. 2A to 2D are cross-sectional views showing a first etching step in the pattern forming method of the present embodiment in the order of the steps.
FIGS. 3A to 3D are cross-sectional views showing a second etching step in the pattern forming method of the embodiment in the order of the steps.
FIG. 4 is a diagram showing a pattern shape when a resist pattern having a pitch of 140 nm (70/70 nm L / S) is formed on a resist film having a thickness of 200 nm obtained by simulation.
FIGS. 5A to 5F are cross-sectional views schematically showing a conventional pattern forming method using a lithography technique in the order of steps.
[Explanation of symbols]
1, 51; semiconductor substrate 2, interlayer insulating film 3, hard mask 3a, silicon nitride film 3b,

patterns

4, 4a, 4b, 5; resist pattern 52; film to be processed 54; reticle 55; light 56;

Claims

A step of forming a mask layer on the workpiece, a step of etching the mask layer to form a hard mask on which a predetermined pattern is formed, and selecting the workpiece by etching using the hard mask as a mask. The step of forming the hard mask, the step of forming a resist pattern on the mask layer, and etching the mask layer using the resist pattern as a mask The step of reducing the thickness of a region of the mask layer that is not covered with the resist pattern and the step of removing the resist pattern are repeated a plurality of times in this order, and the resist pattern formed in the second and subsequent times is formed in the mask layer. Formed so as to cover part of the area not covered by the resist pattern formed earlier And a pattern forming method, which comprises forming a fine pattern than the resist pattern on the mask layer.

When the number of repetitions of the step of etching the mask layer using the resist pattern as a mask is n (n is an integer of 2 or more) times, the mask layer is etched in one step of etching using the resist pattern as a mask. 2. The pattern forming method according to claim 1, wherein the thickness is (1 / n) of an initial thickness of the mask layer.

When the number of repetitions of the step of etching the mask layer using the resist pattern as a mask is n (n is an integer of 2 or more) times, the hard mask has a pattern of (1 / n) pitch of the pitch of the resist pattern. The pattern forming method according to claim 1, wherein the pattern is formed.

The number of repetitions of the step of etching the mask layer using the resist pattern as a mask is two times, and in each step, the mask layer is etched by a thickness of (）) of the initial thickness, and the hard mask is 4. The pattern forming method according to claim 1, wherein a pattern having a (1/2) pitch of the resist pattern is formed.

The pattern forming method according to any one of claims 1 to 4, wherein the mask layer is formed of silicon oxide or silicon nitride.

The pattern forming method according to any one of claims 1 to 5, wherein the member to be processed is a semiconductor substrate made of silicon or an interlayer insulating film made of silicon oxide.