【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＧａＩｎＰまたはＡｌＧａＩｎＰからなる半導体層にショットキー接合する電極を形成する製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓ半導体層にショットキー電極を形成する場合、表面ポテンシャルの影響で、電極金属の種類により、ショットキー障壁は、０．７〜０．９ｅＶ程度となることが知られている。図３に示すようにショットキー障壁の値は、電極金属としてＴｉ（チタン）を用いた場合には０．８ｅＶ、Ｐｔ（白金）を用いた場合には０．８５ｅＶとなる。
【０００３】
一般的にＴｉやＰｔからなるショットキー電極は、ＧａＡｓ電界効果トランジスタのゲート電極として用いられている。しかし、このようなゲート電極を備えたＧａＡｓ電界効果トランジスタをエンハンスメントモードで動作させる場合、印加する正方向のゲート電圧が高くなると、ゲートリーク電流が発生し、特性を劣化させてしまうため、印加できるゲート電圧は、０．６Ｖ程度であった。
【０００４】
そこで、エンハンスメントモードで動作する半導体装置として、ＭＯＳ動作に近いヘテロ構造絶縁ゲート電界効果トランジスタ（ＨＩＧＦＥＴ）等が提案されている（特許文献１参照）。しかし、従来提案されているこれらの半導体装置は、その製造工程が複雑となるという問題があった。
【０００５】
【特許文献１】特開平８−３３０５７５号公報
【０００６】
【発明が解決しようとする課題】
ＧａＡｓ半導体層にＴｉやＰｔからなる電極金属を形成する半導体装置では、そのショットキー障壁が０．８〜０．９ｅＶ程度であるため、正方向に印加できるゲート電圧は０．６ｅＶ程度であった。そのため、エンハンスメントモードで動作させる場合には、印加できるゲート電圧の範囲が狭くなるため、閾値電圧の制御範囲が狭くなるといった問題や、パワーがとれないといった問題が発生していた。また、ＨＩＧＦＥＴのような半導体装置では、その製造工程が複雑になるという問題があった。
本発明はこれらの問題点を解消し、簡便な製造工程により、ショットキー障壁の高い金属電極を備えた半導体装置を形成することができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、半導体基板上に、少なくともＧａＩｎＰ又はＡｌＧａＩｎＰからなる半導体層を備え、該半導体層にショットキー接合する電極を形成する半導体装置の製造方法において、前記半導体層上に電極金属を形成した後、該電極金属が前記半導体層に侵入する温度で、前記半導体層と接触することにより形成されるショットキー接合のショットキー障壁の変化が略停止するまで熱処理する工程を含むことを特徴とするものである。
【０００８】
また請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記電極金属を形成する前に、前記半導体層表面をエッチングする工程を含むことを特徴とするものである。
【０００９】
更に請求項３に係る発明は、請求項２記載の半導体装置の製造方法において、前記電極金属がチタンであることと、前記半導体層表面を塩酸及び水の混合液でエッチングする工程を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。図１は第１の実施形態のショットキーバリアダイオードの製造工程を説明する図である。まず、ＧａＡｓ基板１上のＭＯＣＶＤ法等により、キャリア濃度５×１０１８ａｔｏｍ／ｃｍ３、厚さ１μｍのｎ型のＧａＡｓバッファ層２、ショットキー接合が形成されるキャリア濃度５×１０１７ａｔｏｍ／ｃｍ３、厚さ１５０ｎｍのｎ型のＧａＩｎＰ層３を順次形成した半導体基板を用意する（図１Ａ）。
【００１１】
次にＧａＩｎＰ層３の一部を塩酸及び水の混合液からなるエッチング液を用いて除去し、ＧａＡｓバッファ層２を露出させる（図１Ｂ）。露出したＧａＡｓバッファ層２にＮｉ（ニッケル）／Ｇｅ（ゲルマニウム）／Ａｕ（金）からなるオーミック電極４を形成する（図１Ｃ）。
【００１２】
次にＧａＩｎＰ層３表面にＴｉ（チタン）を１００ｎｍ、Ｐｔ（白金）を５０ｎｍ、Ａｕ（金）を４００ｎｍの厚さで積層形成する（図１Ｄ）。その後、窒素雰囲気、３００℃で熱処理を行い、ＴｉとＧａＩｎＰ層３が固相反応を起こして合金化させる。この熱処理によりＧａＩｎＰ層３とショットキー接合するショットキー電極５が形成される（図１Ｅ）。
【００１３】
ここで熱処理時間は、ショットキー電極５のショットキー障壁高さの変化がほぼ一定となる時間に設定すれば良く、固相反応するショットキー電極５の厚さ（前述の場合はＴｉの厚さ）と熱処理温度に応じて、適宜設定される。一例として図４に上記の方法で形成したショットキーバリアダイオードのビルトインポテンシャルの熱処理時間による変化を示す。ビルトインポテンシャルは、ＣＶ測定から求めた。本実施形態の場合、ＧａＩｎＰ層３の不純物濃度が高いため、ＧａＩｎＰ層３のフェルミレベルと伝導帯の電位差は、非常に小さいため、ＣＶ測定より求められたビルトインポテンシャルは、ショットキー障壁にほぼ等しいとみることができる。
【００１４】
図４（Ａ）に示すように、３００℃の熱処理では、２時間の熱処理を行えば、ビルトインポテンシャル、即ちショットキー障壁の変化が停止することがわかる。またその値も、熱処理無しの場合０．８２ｅＶであったものが、２時間以上の熱処理を加えると１．００ｅＶに上昇し、所望の特性が得られていることがわかる。
【００１５】
図５は、ショットキーバリアダイオードの順方向特性を示す図である。順方向電流（Ｉｆ）１０μＡ時の順方向電圧（Ｖｆ）を比較すると、熱処理時間がない（０時間）場合には、順方向電圧が約０．７Ｖであったものが、２時間以上の熱処理を加えると約０．８Ｖに上昇し、図４に示すビルトインポテンシャルの変化と対応していることがわかる。
【００１６】
なおこの熱処理によってＴｉがＧａＩｎＰ層３と固相反応し、ショットキー接合の界面がＧａＩｎＰ層３内に入り込んでいく深さは、逆方向臨界降伏電界強度を考慮した逆方向降伏特性の評価結果から、熱処理時間が１時間では約１１０ｎｍ、２時間では約１１３ｎｍ、３時間では約１１４ｎｍとなり、ショットキー接触がＴｉとＧａＩｎＰ層３内に形成されており、かつ少なくとも２時間以上では入り込む深さがほぼ一定となることが確認された。
【００１７】
次に第２の実施形態について説明する。第１の実施形態と異なり、ショットキー電極を形成する際、ＧａＩｎＰ層３表面をエッチングした後、Ｔｉ（チタン）を１００ｎｍ、Ｐｔ（白金）を５０ｎｍ、Ａｕ（金）を４００ｎｍの厚さで積層形成する。その後、第１の実施形態同様、窒素雰囲気、３００℃で熱処理を行い、ＴｉとＧａＩｎＰ層３が固相反応を起こして合金化させる。この熱処理によりＧａＩｎＰ層３とショットキー接合するショットキー電極５が形成される。
【００１８】
ここで、ＧａＩｎＰ層３表面のエッチングは、３６％塩酸水溶液と水を７：４の割合で混合したエッチング液を用い、ＧａＩｎＰ層３を約６０ｎｍ除去した。
【００１９】
図４（Ｂ）に上記の方法で形成したショットキーバリアダイオードのビルトインポテンシャルの熱処理時間による変化を示す。図４（Ａ）に示したＧａＩｎＰ層３表面をエッチング処理しない場合と比較して、熱処理なしでもビルトインポテンシャルが高いことがわかる。また、３００℃、２時間の熱処理で、ビルトインポテンシャル、即ちショットキー障壁高さの変化が停止することがわかり、熱処理無しの場合０．９２ｅＶであったものが１．２１ｅＶに上昇し、エッチングを行わない場合より更に特性の改善を図ることができた。
【００２０】
次に第３の実施形態のヘテロ接合電界効果トランジスタについて説明する。まず、ＧａＡｓ基板１上にＭＯＣＶＤ法により、厚さ５００ｎｍのＧａＡｓバッファ層６、厚さ１４ｎｍのノンドープのＩｎＧａＡｓチャネル層７、厚さ５ｎｍのノンドープのＧａＡｓスペーサ層８，シートキャリア濃度が２×１０１２ａｔｏｍ／ｃｍ２でＳｉ（シリコン）がドープされたデルタドープ層９、厚さ５０ｎｍのノンドープＧａＩｎＰバリア層１０、キャリア濃度が５×１０１８ａｔｏｍ／ｃｍ３、厚さ４０ｎｍのｎ型のＧａＡｓキャップ層１１を順次形成した半導体基板を用意する（図２Ａ）。
【００２１】
次にＧａＡｓキャップ層１１上に、Ｎｉ／Ｇｅ／Ａｕからなるソース電極１２及びドレイン電極１３を形成する（図２Ｂ）。次にゲート電極形成予定領域のＧａＡｓキャップ層１１を、リン酸、過酸化水素水、水の混合液を用いて選択的にエッチング除去し、ＧａＩｎＰバリア層１０を露出させる。露出したＧａＩｎＰバリア層１０上にＴｉ／Ｐｔ／Ａｕ（厚さ１００ｎｍ／５０ｎｍ／４００ｎｍ）をパターニングし、ゲート電極１４を形成する（図２Ｃ）。なお必要に応じて、ゲート電極１４を形成する前に、露出したＧａＩｎＰバリア層１０を、前述の塩酸水溶液と水の混合液（混合比７：４）を用いてエッチングしても良い。
【００２２】
その後、窒素雰囲気で３００℃、２時間の熱処理を行うことで、ＴｉとＧａＩｎＰバリア層１０が固相反応を起こして合金化する。この熱処理によりＧａＩｎＰバリア層１０とショットキー接合するゲート電極１４が形成される（図２Ｄ）。以下、通常の製造工程に従い、ヘテロ接合電界効果トランジスタは完成する。
【００２３】
このように形成したヘテロ接合電界効果トランジスタは、第１及び第２の実施形態で説明したように、ゲート電極のショットキー障壁が１．０〜１．２ｅＶとなり、特性向上が期待される。特にエンハンスメントモードで動作させる場合、印加できるゲート電圧の範囲が広がるため、閾値電圧の制御範囲が広がり、パワーデバイスとして特性向上が期待される。また本発明の製造方法は、非常に簡便な製造工程を組み合わせることにより構成されているため、制御性良く、半導体装置を形成することができる。
【００２４】
なお本発明は上記実施の形態に限定されることなく、半導体層にショットキー電極が形成される半導体装置に、適用することができる。また、上記実施形態の説明では、ショットキー接合を形成する半導体層について、ＧａＩｎＰの場合について説明を行ったが、ＧａＩｎＰの代わりにＡｌＧａＩｎＰであっても同様の効果を奏することができる。また、ショットキー接合を形成する金属として、Ｔｉの場合について説明を行ったが、Ｔｉに限定されることなく、ＧａＩｎＰあるいはＡｌＧａＩｎＰと固相反応し、ショットキー障壁高さの変化が停止する金属を用いることができる。
【００２５】
【発明の効果】
以上説明したように本発明によれば、ショットキー障壁の高い電極を簡便に形成することができる。特にＧａＩｎＰあるいはＡｌＧａＩｎＰ上に直接、あるいはエッチング後にＴｉを形成し、熱処理を行うことで、簡便にショットキー障壁が１．０〜１．２ｅＶ程度のショットキー接合を形成することができる。
【００２６】
このようなショットキー接合を電界効果トランジスタのゲート電極として用いる場合、特にエンハンスメントモードの動作時に、ゲートリーク電流の低減や、閾値電圧の範囲が広がり、特性向上の効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の実施形態のショットキーバリアダイオードの製造工程を説明する図である。
【図２】本発明の実施形態のヘテロ接合電界効果トランジスタの製造工程を説明する図である。
【図３】従来のショットキーバリア接合のショットキー障壁高さを示す図である。
【図４】本発明の第１の実施形態におけるビルトインポテンシャルの熱処理時間による変化を説明する図である。
【図５】本発明の第１の実施形態におけるショットキーバリアダイオードの順方向特性を説明する図である。
【符号の説明】
１：半導体基板、２：ＧａＡｓバッファ層、３：ＧａＩｎＰ層、４：オーミック電極、５：ショットキー電極、６：ＧａＡｓバッファ層、７：ＩｎＧａＡｓチャネル層、８：ＧａＡｓスペーサ層、９：デルタドープ層、１０：ＧａＩｎＰバリア層、１１：ＧａＡｓキャップ層、１２：ソース電極、１３：ドレイン電極、１４：ゲート電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an electrode having a Schottky junction with a semiconductor layer made of GaInP or AlGaInP.
[0002]
[Prior art]
When a Schottky electrode is formed on a GaAs semiconductor layer, it is known that the Schottky barrier is about 0.7 to 0.9 eV depending on the type of electrode metal due to the influence of the surface potential. As shown in FIG. 3, the value of the Schottky barrier is 0.8 eV when Ti (titanium) is used as the electrode metal and 0.85 eV when Pt (platinum) is used.
[0003]
Generally, a Schottky electrode made of Ti or Pt is used as a gate electrode of a GaAs field effect transistor. However, when a GaAs field-effect transistor provided with such a gate electrode is operated in the enhancement mode, if the applied positive gate voltage is increased, a gate leak current is generated and the characteristics are deteriorated. The gate voltage was about 0.6V.
[0004]
Therefore, as a semiconductor device that operates in the enhancement mode, a heterostructure insulated gate field effect transistor (HIGFET) or the like that is close to MOS operation has been proposed (see Patent Document 1). However, these conventionally proposed semiconductor devices have a problem that the manufacturing process is complicated.
[0005]
[Patent Document 1] JP-A-8-330575
[Problems to be solved by the invention]
In a semiconductor device in which an electrode metal made of Ti or Pt is formed on a GaAs semiconductor layer, the gate voltage that can be applied in the positive direction is about 0.6 eV because the Schottky barrier is about 0.8 to 0.9 eV. . Therefore, when operating in the enhancement mode, the range of the gate voltage that can be applied is narrowed, causing a problem that the control range of the threshold voltage is narrowed and a problem that power cannot be obtained. In addition, a semiconductor device such as a HIGFET has a problem in that the manufacturing process is complicated.
It is an object of the present invention to solve these problems and to provide a method for manufacturing a semiconductor device capable of forming a semiconductor device having a metal electrode with a high Schottky barrier by a simple manufacturing process.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, an invention according to claim 1 is a method for manufacturing a semiconductor device, comprising: a semiconductor layer comprising at least a GaInP or AlGaInP semiconductor layer on a semiconductor substrate; and forming an Schottky junction electrode on the semiconductor layer. After forming the electrode metal on the semiconductor layer, at a temperature at which the electrode metal enters the semiconductor layer, until the change in the Schottky barrier of the Schottky junction formed by contact with the semiconductor layer is substantially stopped. It is characterized by including a step of heat treatment.
[0008]
According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, a step of etching the surface of the semiconductor layer before forming the electrode metal is included.
[0009]
The invention according to claim 3 is the method for manufacturing a semiconductor device according to claim 2, wherein the electrode metal is titanium, and the method further includes a step of etching the surface of the semiconductor layer with a mixed solution of hydrochloric acid and water. It is a feature.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described. FIG. 1 is a diagram for explaining a manufacturing process of the Schottky barrier diode according to the first embodiment. First, an n-type GaAs buffer layer 2 having a carrier concentration of 5 × 10 18 atoms / cm 3 and a thickness of 1 μm, and a carrier concentration of 5 × 10 17 atoms / cm 3 at which a Schottky junction is formed by MOCVD on the GaAs substrate 1 or the like. A semiconductor substrate on which an n-type GaInP layer 3 of cm 3 and a thickness of 150 nm is sequentially formed is prepared (FIG. 1A).
[0011]
Next, a part of the GaInP layer 3 is removed using an etching solution composed of a mixture of hydrochloric acid and water to expose the GaAs buffer layer 2 (FIG. 1B). An ohmic electrode 4 made of Ni (nickel) / Ge (germanium) / Au (gold) is formed on the exposed GaAs buffer layer 2 (FIG. 1C).
[0012]
Next, 100 nm of Ti (titanium), 50 nm of Pt (platinum), and 400 nm of Au (gold) are laminated on the surface of the GaInP layer 3 (FIG. 1D). Thereafter, heat treatment is performed in a nitrogen atmosphere at 300 ° C., and a Ti-GaInP layer 3 causes a solid-phase reaction to alloy. By this heat treatment, a Schottky electrode 5 that forms a Schottky junction with the GaInP layer 3 is formed (FIG. 1E).
[0013]
Here, the heat treatment time may be set to a time at which the change in the height of the Schottky barrier of the Schottky electrode 5 becomes substantially constant. ) And the heat treatment temperature. As an example, FIG. 4 shows a change in the built-in potential of the Schottky barrier diode formed by the above-mentioned method with the heat treatment time. The built-in potential was determined from CV measurement. In the case of the present embodiment, since the impurity concentration of the GaInP layer 3 is high, the potential difference between the Fermi level of the GaInP layer 3 and the conduction band is very small, so that the built-in potential obtained from the CV measurement is almost equal to the Schottky barrier. Can be seen.
[0014]
As shown in FIG. 4A, in the heat treatment at 300 ° C., the change in the built-in potential, that is, the change in the Schottky barrier stops when the heat treatment is performed for 2 hours. Also, the value was 0.82 eV without heat treatment, but increased to 1.00 eV after heat treatment for 2 hours or more, indicating that desired characteristics were obtained.
[0015]
FIG. 5 is a diagram illustrating forward characteristics of the Schottky barrier diode. Comparing the forward voltage (Vf) at a forward current (If) of 10 μA, when there was no heat treatment time (0 hour), the forward voltage was about 0.7 V, but the heat treatment was longer than 2 hours. , The voltage rises to about 0.8 V, which corresponds to the change in the built-in potential shown in FIG.
[0016]
The depth at which Ti undergoes a solid-phase reaction with the GaInP layer 3 by this heat treatment and the interface of the Schottky junction penetrates into the GaInP layer 3 is determined from the results of the evaluation of the reverse breakdown characteristics in consideration of the reverse critical breakdown field strength. The heat treatment time is about 110 nm for 1 hour, about 113 nm for 2 hours, about 114 nm for 3 hours, the Schottky contact is formed in the Ti and GaInP layer 3, and the penetration depth is almost at least for 2 hours or more. It was confirmed that it was constant.
[0017]
Next, a second embodiment will be described. Unlike the first embodiment, when forming a Schottky electrode, after etching the surface of the GaInP layer 3, Ti (titanium) is laminated to a thickness of 100 nm, Pt (platinum) to a thickness of 50 nm, and Au (gold) to a thickness of 400 nm. Form. Thereafter, similarly to the first embodiment, heat treatment is performed in a nitrogen atmosphere at 300 ° C., and a Ti-GaInP layer 3 causes a solid-phase reaction to be alloyed. By this heat treatment, a Schottky electrode 5 that forms a Schottky junction with GaInP layer 3 is formed.
[0018]
Here, for etching the surface of the GaInP layer 3, the GaInP layer 3 was removed by about 60 nm using an etching solution in which a 36% hydrochloric acid aqueous solution and water were mixed at a ratio of 7: 4.
[0019]
FIG. 4B shows the change in the built-in potential of the Schottky barrier diode formed by the above-mentioned method with the heat treatment time. It can be seen that the built-in potential is high even without heat treatment as compared with the case where the surface of the GaInP layer 3 shown in FIG. It was also found that the heat treatment at 300 ° C. for 2 hours stopped the change in the built-in potential, that is, the change in the Schottky barrier height. From 0.92 eV to 1.21 eV without heat treatment, the etching was stopped. It was possible to further improve the characteristics as compared with the case where no treatment was performed.
[0020]
Next, a heterojunction field effect transistor according to a third embodiment will be described. First, a GaAs buffer layer 6 having a thickness of 500 nm, an undoped InGaAs channel layer 7 having a thickness of 14 nm, a non-doped GaAs spacer layer 8 having a thickness of 5 nm, and a sheet carrier concentration of 2 × 10 12 are formed on the GaAs substrate 1 by MOCVD. Delta-doped layer 9 doped with Si (silicon) at atom / cm 2 , non-doped GaInP barrier layer 10 with a thickness of 50 nm, n-type GaAs cap layer 11 with a carrier concentration of 5 × 10 18 atoms / cm 3 and a thickness of 40 nm Are prepared (FIG. 2A).
[0021]
Next, a source electrode 12 and a drain electrode 13 made of Ni / Ge / Au are formed on the GaAs cap layer 11 (FIG. 2B). Next, the GaAs cap layer 11 in the region where the gate electrode is to be formed is selectively removed by etching using a mixed solution of phosphoric acid, hydrogen peroxide and water to expose the GaInP barrier layer 10. The gate electrode 14 is formed by patterning Ti / Pt / Au (thickness: 100 nm / 50 nm / 400 nm) on the exposed GaInP barrier layer 10 (FIG. 2C). If necessary, before the gate electrode 14 is formed, the exposed GaInP barrier layer 10 may be etched using the above-mentioned mixed solution of hydrochloric acid and water (mixing ratio: 7: 4).
[0022]
Thereafter, by performing a heat treatment at 300 ° C. for 2 hours in a nitrogen atmosphere, Ti and the GaInP barrier layer 10 cause a solid-phase reaction to alloy. By this heat treatment, a gate electrode 14 that forms a Schottky junction with the GaInP barrier layer 10 is formed (FIG. 2D). Hereinafter, the heterojunction field effect transistor is completed according to a normal manufacturing process.
[0023]
As described in the first and second embodiments, the heterojunction field-effect transistor thus formed has a Schottky barrier of 1.0 to 1.2 eV for the gate electrode, and is expected to have improved characteristics. In particular, when operating in the enhancement mode, the range of the gate voltage that can be applied is widened, so that the control range of the threshold voltage is widened, and improvement in characteristics as a power device is expected. In addition, since the manufacturing method of the present invention is configured by combining extremely simple manufacturing steps, a semiconductor device can be formed with good controllability.
[0024]
Note that the present invention is not limited to the above embodiment, and can be applied to a semiconductor device in which a Schottky electrode is formed in a semiconductor layer. In the above embodiment, the semiconductor layer forming the Schottky junction is described in the case of GaInP. However, the same effect can be obtained by using AlGaInP instead of GaInP. The case where Ti is used as the metal forming the Schottky junction has been described. However, the metal is not limited to Ti, but may be a metal that undergoes a solid-phase reaction with GaInP or AlGaInP and stops changing the Schottky barrier height. Can be used.
[0025]
【The invention's effect】
As described above, according to the present invention, an electrode having a high Schottky barrier can be easily formed. In particular, by forming Ti directly on GaInP or AlGaInP or after etching and performing heat treatment, a Schottky junction having a Schottky barrier of about 1.0 to 1.2 eV can be easily formed.
[0026]
When such a Schottky junction is used as a gate electrode of a field-effect transistor, the gate leakage current can be reduced and the range of the threshold voltage can be widened, particularly in the operation in the enhancement mode, and the effect of improving characteristics can be obtained.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a manufacturing process of a Schottky barrier diode according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a manufacturing process of the heterojunction field effect transistor according to the embodiment of the present invention.
FIG. 3 is a diagram showing a Schottky barrier height of a conventional Schottky barrier junction.
FIG. 4 is a diagram illustrating a change in a built-in potential according to a heat treatment time according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating the forward characteristics of the Schottky barrier diode according to the first embodiment of the present invention.
[Explanation of symbols]
1: semiconductor substrate, 2: GaAs buffer layer, 3: GaInP layer, 4: ohmic electrode, 5: Schottky electrode, 6: GaAs buffer layer, 7: InGaAs channel layer, 8: GaAs spacer layer, 9: delta doped layer, 10: GaInP barrier layer, 11: GaAs cap layer, 12: source electrode, 13: drain electrode, 14: gate electrode
