JP2004247455A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2004247455A JP2004247455A JP2003034769A JP2003034769A JP2004247455A JP 2004247455 A JP2004247455 A JP 2004247455A JP 2003034769 A JP2003034769 A JP 2003034769A JP 2003034769 A JP2003034769 A JP 2003034769A JP 2004247455 A JP2004247455 A JP 2004247455A
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- impurity region
- semiconductor device
- circuit unit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、サージ破壊耐性に優れた半導体装置に関する。
【0002】
【背景技術】
半導体装置において、信号入力端子、信号出力端子、あるいは信号入出力端子に静電気等のサージが印加されて、内部回路が破壊されることがある。このようなサージ破壊を防止するために、半導体装置には一般に、保護回路が設置されている(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2001−168206号公報
【0004】
【発明が解決しようとする課題】
本発明の目的は、サージ破壊を効果的に防止することができる保護回路部を含む半導体装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明の半導体装置は、
内部回路部と、
前記内部回路部のサージ破壊を防止するための第1および第2の保護回路部と、
電源端子および信号端子と、を含み、
前記第1の保護回路部は、前記信号端子と電気的に接続され、
前記第2の保護回路部は、前記電源端子と電気的に接続され、
前記第2の保護回路部は、前記第1の保護回路部よりも耐圧が低い。
【0006】
本発明の半導体装置によれば、前記第1の保護回路部について、静電気等のサージから内部回路部をより確実に保護することができるとともに、リーク電流の極端な増加を防止することができるため、消費電力の増大を防止することができる。したがって、半導体装置の低消費電力化を担保することができる。詳しくは、本実施の形態の欄にて説明する。
【0007】
本発明の半導体装置については、以下の態様(A)〜(D)を挙げることができる。
【0008】
(A)前記第2の保護回路部について、前記第1の保護回路部よりもリーク電流の量を多くすることができる。
【0009】
(B)前記信号端子および前記第1の保護回路部を複数含み、1つの前記信号端子にそれぞれ、1つの前記第1の保護回路部を電気的に接続できる。
【0010】
(C)前記信号端子は、信号入力端子、信号出力端子、および信号入出力端子のいずれかであることができる。
【0011】
(D)前記第1および第2の保護回路部はそれぞれ、バイポーラトランジスタと、ツェナーダイオードとを含み、前記第1の保護回路部において、前記バイポーラトランジスタと、前記ツェナーダイオードとを、前記信号端子に対して電気的に並列接続させ、前記第2の保護回路部において、前記バイポーラトランジスタと、前記ツェナーダイオードとを、前記電源端子に対して電気的に並列接続させることができる。
【0012】
この場合、前記第1および第2の保護回路部はそれぞれ、第1導電型の第1領域に形成され、かつ、それぞれ、
第2導電型の第1不純物領域および第2不純物領域と、
前記第1不純物領域に連続する第2導電型の第3不純物領域と、
前記第3不純物領域と接合する第1導電型の第4不純物領域と、を含み、
前記バイポーラトランジスタは、前記第1不純物領域からなるエミッタ領域と、前記第2不純物領域からなるコレクタ領域と、前記第1領域からなるベース領域とを含み、
前記ツェナーダイオードは、前記第3不純物領域と、前記第4不純物領域とからなることができる。
【0013】
また、この場合、以下の態様(a)〜(d)をとることができる。
【0014】
(a)前記第2の保護回路部の第4不純物領域における第1導電型の不純物の濃度を、前記第1の保護回路部の第4不純物領域における第1導電型の不純物の濃度より大きくすることができる。
【0015】
(b)前記第2の保護回路部の第3不純物領域における第2導電型の不純物の濃度を、前記第1の保護回路部の第3不純物領域における第2導電型の不純物の濃度より大きくすることができる。
【0016】
(c)前記第2の保護回路部における前記第3不純物領域と前記第4不純物領域との接合面積を、前記第1の保護回路部における前記第3不純物領域と前記第4不純物領域との接合面積より小さくすることができる。
【0017】
(d)前記第2の保護回路部の前記第4不純物領域の膜厚を、前記第1の保護回路部の前記第4不純物領域の膜厚よりも小さくすることができる。
【0018】
【発明の実施の形態】
次に、本発明にかかる半導体装置の一実施の形態について説明する。
【0019】
図1は、本実施の形態の半導体装置を模式的に示す平面図であり、図2は、本実施の形態の半導体装置の等価回路である。図2に示す等価回路は、図1に示す半導体装置のうち、第1および第2の保護回路部200,400および内部回路部の一部を示している。また、図3は、図2に示す半導体装置の一部を模式的に示す断面図であり、図4〜図6は、図3に示す半導体装置の一変形例を模式的に示す断面図である。
【0020】
本実施の形態では一例として、図1に示すように、内部回路部が表示駆動回路(ドライバ)を含む場合について説明する。また、本実施の形態では、第1導電型をP型とし、第2導電型をN型とした例について述べる。
【0021】
1.半導体装置の構造
[平面構造]
本実施の形態の半導体装置は、図1に示すように、半導体装置700は、論理回路部(表示駆動回路)800、第1および第2の保護回路部200,400、およびパッド300,500,600を含む。論理回路部800、第1および第2の保護回路部200,400、およびパッド300,500,600は、半導体基板10(例えばシリコン基板)上に形成されている。
【0022】
なお、図1において、論理回路部800の左側の領域1000に、第1および第2の保護回路部200,400、およびパッド300,500,600が設置されている。また、論理回路部800の右側の領域2000に、出力パッド900と、この出力パッド900(信号出力端子)と電気的に接続された保護回路部1100が設置されている。図1の領域1000,2000においては、複数のパッドおよび複数の保護回路部がそれぞれ、Y方向に配列されている。具体的には、図1では、領域1000において、第2の保護回路部400およびパッド500,600を斜線で示している。すなわち、領域1000において、パッドのうち斜線で示されていないものはパッド300であり、保護回路部のうち斜線で示されていないものは第1の保護回路部200である。
【0023】
論理回路部800は、内部回路部の一部を構成する。具体的には、表示駆動回路である論理回路部800は、表示データRAM(Random Access Memory)、電極駆動回路、およびデータ書込回路(いずれも図示せず)を含む。前記表示データRAMは、互いに交差するロウ(row)アドレス線およびカラム(column)アドレス線により特定される記憶領域(メモリセル)を含む。前記電極駆動回路は、表示データRAMに記憶された表示データに基づいて、表示部の電極(信号電極、セグメント電極)を駆動させる。前記データ書込回路は、前記表示データRAMへの表示データの書き込みを制御する。
【0024】
パッド(入力パッド)300は、入力ライン310に接続されている。このパッド300は、信号入力端子(図示せず)と電気的に接続されている。また、パッド(接地パッド)500は接地ライン510(VSS)と電気的に接続されている。さらに、パッド(電源パッド)600は電源ライン610(VDD)に接続されている。このパッド600は、電源端子(図示せず)と電気的に接続されている。パッド300,500,600にはボンディングがなされる。すなわち、これらのパッドは電極の一例である。
【0025】
第1の保護回路部200は、図2に示すように、パッド300と電気的に接続されている。すなわち、第1の保護回路部200は、パッド300を介して信号入力端子と電気的に接続されている。また、この第1の保護回路部200は、図2に示すように、接地ライン510(VSS)と入力ライン310との間に設けられている。
【0026】
この第1の保護回路部200は、図1に示すように、パッド300の近傍に設けられている。本実施の形態の半導体装置700においては、1つの信号入力端子につき、1つのパッド300が設けられ、かつ、1つのパッド300につき、1つの第1の保護回路部200が設けられている。すなわち、1つのパッド300につき、1つの第1の保護回路部200が設けられている。
【0027】
具体的には、この第1の保護回路部200は、バイポーラトランジスタ210およびツェナーダイオード220を含む。より具体的には、バイポーラトランジスタ210と、ツェナーダイオード220とが、パッド300(信号入力端子)に対して電気的に並列接続されている。この第1の保護回路部200は、トランジスタ形成部320(図2参照)を含む内部回路部が、静電気等のサージにより破壊されるのを防ぐ機能を有する。この第1の保護回路部200の動作については後述する。
【0028】
トランジスタ形成部320は、内部回路部の一部を構成する。具体的には、このトランジスタ形成部320は、信号入力端子からパッド300を経て送信された信号の入力を制御する。このトランジスタ形成部320は、複数のMOSトランジスタを含む。図2では、MOSトランジスタ100,110が示されている。
【0029】
第2の保護回路部400は、図1に示すように、パッド600の近傍に設けられている。この第2の保護回路部400は、図2に示すように、パッド600と電気的に接続されている。すなわち、第2の保護回路部400は、パッド600を介して電源端子と電気的に接続されている。また、この第2の保護回路部400は、電源ライン(VDD)610と接地ライン510(VSS)との間に設けられている。
【0030】
具体的には、この第2の保護回路部400は、バイポーラトランジスタ410およびツェナーダイオード420を含む。より具体的には、バイポーラトランジスタ410と、ツェナーダイオード420とが、パッド600(電源端子)に対して電気的に並列接続されている。すなわち、この第2の保護回路部400は、バイポーラトランジスタとツェナーダイオードとを含む点で、第1の保護回路部200と同様の構成を有する。
【0031】
また、この第2の保護回路部400もまた、第1の保護回路部200と同様に、トランジスタ形成部320(図2参照)が、静電気等のサージによって破壊されるのを防ぐ機能を有する。この第2の保護回路部400の動作については後述する。
【0032】
[断面構造]
次に、図3を用いて、第1および第2の保護回路部200,400の断面構造を説明する。図3に示す第1および第2の保護回路部200,400は、図2に示す等価回路の一部である。
【0033】
第1保護回路部200は、半導体基板10に設けられた第1領域11に形成されている。また、第2の保護回路部400は、半導体基板10に設けられた第1領域21に形成されている。第1領域11,21はP型ウエルからなる。第1領域11,21には、所定のパターンの素子分離領域12が形成され、第1領域11,21のうち素子分離領域12以外の領域には、後述するP型およびN型不純物領域が形成されている。素子分離領域12は、例えば選択酸化法やSTI(Shallow Trench Isolation)法によって形成される。
【0034】
第1および第2の保護回路部200,400は、図2に示すように、同様の回路構成を有する。一方、第2の保護回路部400の第4不純物領域156は、第1の保護回路部200の第4不純物領域56と比較して、P型不純物の濃度が大きい点で、第1の保護回路部200と第2の保護回路部400とは異なる構成を有する。第4不純物領域56,156以外の構成要素は、第1および第2の保護回路部200,400は同様である。
【0035】
(1)第1の保護回路部200の各構成要素
第1の保護回路部200は前述したように、バイポーラトランジスタ210およびツェナーダイオード220を含む。
【0036】
バイポーラトランジスタ210は、N型の第1不純物領域40からなるエミッタ領域と、N型の第2不純物領域60からなるコレクタ領域と、P型の第1領域11からなるベース領域とから構成される。また、第1不純物領域40と第2不純物領域60との間には、ツェナーダイオード220が設けられている。さらに、このツェナーダイオード220と第2不純物領域領域60との間には、素子分離領域12が設けられている。
【0037】
ツェナーダイオード220は、N型の第3不純物領域54と、P型の第4不純物領域56とからなる。第4不純物領域56は、第3不純物領域54の下部と接合している。
【0038】
第1の保護回路部200において、第1不純物領域40は、パッド300と電気的に接続されている。また、第1不純物領域40とトランジスタ形成部320とは、パッド300(信号入力端子)に対して電気的に並列接続されている。さらに、第2不純物領域60は接地されている。また、第1,第2および第3不純物領域40,60,54の上面にはシリサイド層36が形成されている。
【0039】
(2)第2の保護回路部400の各構成要素
第2の保護回路部400は前述したように、バイポーラトランジスタ410およびツェナーダイオード420を含む。第2の保護回路部400について、第1の保護回路部200と同様の構成を有する部分については説明を省略する。
【0040】
バイポーラトランジスタ410の構成は、第1の保護回路部200のバイポーラトランジスタ210と同様である。すなわち、バイポーラトランジスタ410は、N型の第1不純物領域40からなるエミッタ領域と、N型の第2不純物領域60からなるコレクタ領域と、P型の第1領域21からなるベース領域とから構成される。
【0041】
ツェナーダイオード420は、N型の第3不純物領域54と、P型の第4不純物領域156とからなる。第4不純物領域156は、第3不純物領域54の下部と接合している。
【0042】
第2の保護回路部400において、第1不純物領域40は、パッド600と電気的に接続されている。また、第1不純物領域40とともにトランジスタ形成部320が、パッド600に対して電気的に並列接続されている。
【0043】
前述したように、第4不純物領域156におけるP型不純物の濃度は、第1の保護回路部200の第4不純物領域56と比較して大きい。これにより、第2の保護回路部400のツェナーダイオード420のツェナー電圧は、第1の保護回路部200のツェナーダイオード220のツェナー電圧より小さい。すなわち、ツェナーダイオード220よりもツェナーダイオード420のほうが、より低い電圧でツェナーブレークダウンする。したがって、第2の保護回路部400は、第1の保護回路部200よりも耐圧が低い。なお、本明細書において、「ツェナー電圧」とは、ツェナーダイオードがブレークダウンするのに最低限必要な電圧をいう。
【0044】
また、半導体装置のリーク電流の量と、保護回路部の耐圧との関係を図7に示す。図7に示すように、一般に、保護回路部の耐圧が小さくなるほど、半導体装置のリーク電流の量は増加する。したがって、図7を参照すると、第2の保護回路部400は、第1の保護回路部200よりも耐圧が低いことから、第2の保護回路部400は、第1の保護回路部200よりもリーク電流の量が多い。
【0045】
本発明の半導体装置は、公知の半導体装置の形成工程により形成することができる。例えば、半導体基板10にP型不純物をドープして第1領域11,21を形成した後、素子分離領域12を形成し、続いて素子分離領域12間に、前述した不純物領域40,54,56,60,156をそれぞれ形成する。さらに、これらの不純物領域上にシリサイド層36を形成することにより、本発明の半導体装置が得られる。これらの工程は、例えば、トランジスタ形成部320内に含まれるトランジスタの形成工程と同じ工程を採用できる。
【0046】
[保護回路部の動作]
次に、第1および第2の保護回路部200,400の動作を、図2および図3を用いて説明する。
【0047】
まず、静電気等のサージによる電流(以下、「電流」とする)によって、パッド300に負極性の高電圧パルスが印加された場合、該電流は入力ライン310を通った後、第1の保護回路部200のツェナーダイオード220がツェナーブレークダウンする。よって、電流は、第1の保護回路部200の第1不純物領域40を経てツェナーダイオード220を流れる。これによる電圧降下によって、バイポーラトランジスタ210がオン状態となる。その結果、電流は、第1の保護回路部200内において、第1不純物領域40、第1領域11、および第2不純物領域60を経て、接地ライン510へと放電される。
【0048】
一方、前記電流によって、パッド600に負極性の高電圧パルスが印加された場合、該電流は電源ライン610を通った後、第2の保護回路部400のツェナーダイオード420がツェナーブレークダウンする。よって、電流は、第2の保護回路部400の第1不純物領域40を経てツェナーダイオード420を流れる。これによる電圧降下によって、バイポーラトランジスタ410がオン状態となる。その結果、電流は、第2の保護回路部400内において、第1不純物領域40、第1領域21、および第2不純物領域60を経て、接地ライン510へと放電される。
【0049】
2.作用効果
本実施の形態にかかる半導体装置によれば、以下の作用効果を有する。
【0050】
(1)一般に、保護回路部の耐圧が小さい程、より低い電圧でツェナーブレークダウンするため、サージ破壊耐性を高めることができる。しかしながら、保護回路部の耐圧を小さくすると、リーク電流が増加するため、低消費電力化の妨げとなる。したがって、リーク電流の極端な増加を防止しつつ、サージ破壊耐性を維持することが重要である。
【0051】
本実施の形態の半導体装置700によれば、第2の保護回路部400は、第1の保護回路部200よりも耐圧が低い。また、図1に示すように、各入力パッド300(信号入力端子)はそれぞれ、対応する第1の保護回路部200と電気的に接続されている。パッド300の数(信号入力端子の数)は、論理回路部800に導入される信号の数および種類等によって決定される。このため、原則として、信号入力端子の数や種類が増えるにつれて、設置されるパッド300および第1の保護回路部200の数は増加する。
【0052】
これに対して、電源端子は一般的に、論理回路部800の電源電圧の数に応じて設定される。すなわち、論理回路部800の電源電圧が1つである場合、電源端子は1つ設けられ、電源電圧が2つである場合、電源端子は2つ設けられる。
【0053】
ところで、前述したように、保護回路部の耐圧を下げれば、サージ破壊耐性を高めるができる。しかしながら、すべての信号入力端子に接続されている第1の保護回路部200の耐圧を下げた場合、リーク電流の量が増加するため、低消費電力化の妨げとなる。特に、入力信号の数が多い場合、それに伴って、設置される第1の保護回路部200の数も多いため、第1の保護回路部200の耐圧を下げた場合、リーク電流の量が劇的に増加するため、低消費電力化が困難となる。
【0054】
これに対して、本実施の形態の半導体装置700においては、第2の保護回路部400の耐圧が第1の保護回路部200の耐圧よりも小さい。これにより、第1の保護回路部200について、静電気等のサージから内部回路部をより確実に保護することができるとともに、リーク電流の極端な増加を防止することができるため、消費電力の増大を防止することができる。したがって、半導体装置700の低消費電力化を担保することができる。
【0055】
(2)第2の保護回路部400の第4不純物領域156は、第1の保護回路部200の第4不純物領域56よりも、P型不純物の濃度が大きい。このため、第2の保護回路部400の第4不純物領域156−第1領域21間では、第1の保護回路部200の第4不純物領域56−第1領域11間よりも低い電圧にて電流が流れるようになる。
【0056】
3.変形例
次に、本実施の形態の変形例について説明する。図4〜図6はそれぞれ、本実施の形態の一変形例の半導体装置の要部を模式的に示す断面図であり、図3に示す断面と同じ断面を示している。すなわち、図4〜図6に示す変形例では、平面図および等価回路は、図1および図2に示す本実施の形態の半導体装置と同様であるため、詳しい説明は省略する。また、図4〜図6に示す変形例において、本実施の形態の半導体装置と同様の構成を有する部分については、詳しい説明は省略する。
【0057】
なお、図4〜図6に示す変形例はいずれも、本実施の形態の半導体装置700(図3参照)と比較して、第2の保護回路部400が第1の保護回路部200よりも耐圧が小さくなるようにするための手段が異なる。
【0058】
(1)変形例1
図4に示す変形例1の半導体装置は、第2の保護回路部400の第3不純物領域154におけるN型不純物の濃度が、第1の保護回路部200の第3不純物領域54におけるN型不純物の濃度よりも大きい点で、本実施の形態の半導体装置700と異なる構成を有する。この構成によれば、第1の保護回路部200のツェナー電圧と比較して、第2の保護回路部400のツェナー電圧をより小さくすることができるため、第1の保護回路部400の耐圧をより小さくすることができる。これにより、静電気等のサージから内部回路部をさらに確実に保護することができる。
【0059】
(2)変形例2
図5に示す変形例2の半導体装置は、第2の保護回路部400の第4不純物領域256の膜厚が、第1の保護回路部200の第4不純物領域56の膜厚よりも小さい点で、本実施の形態の半導体装置700と異なる構成を有する。この構成によれば、第1の保護回路部200のツェナー電圧と比較して、第2の保護回路部400のツェナー電圧をより小さくすることができるため、第1の保護回路部400の耐圧をより小さくすることができる。これにより、静電気等のサージから内部回路部をさらに確実に保護することができる。
【0060】
(3)変形例3
図6に示す変形例3の半導体装置は、第2の保護回路部400における第3不純物領域354と第4不純物領域356との接合面積が、第1の保護回路部200における第3不純物領域54と第4不純物領域56との接合面積より小さい点で、本実施の形態の半導体装置700と異なる構成を有する。この構成によれば、第1の保護回路部200のツェナー電圧と比較して、第2の保護回路部400のツェナー電圧をより小さくすることができるため、第1の保護回路部400の耐圧をより小さくすることができる。これにより、静電気等のサージから内部回路部をさらに確実に保護することができる。
【0061】
また、本発明は上記実施の形態に限定されず、本発明の要旨の範囲で種々の態様を取り得る。したがって、本実施の形態において、各層の導電型を逆にした場合であっても、本発明を適用することができる。
【0062】
また、例えば、本実施の形態の半導体装置700においては、パッド300と電気的に接続される信号端子が信号入力端子である場合を示したが、信号入力端子のかわりに、信号出力端子または信号入出力端子を用いることもできる。すなわち、本実施の形態においては、パッド300が信号入力端子と電気的に接続されている場合について述べたが、かわりに、パッド300が、信号出力端子または信号入出力端子と電気的に接続されている場合についても本発明を適用することができる。この場合、トランジスタ形成部320は、信号出力端子または信号入出力端子へと出力する信号を制御する機能を有する。
【0063】
さらに、例えば、本実施の形態の半導体装置700においては、第1および第2の保護回路部200,400がそれぞれ別々のウエル(第1領域)11,21に形成されている場合を示したが、これらは同じウエル内に形成することもできる。
【図面の簡単な説明】
【図1】本実施の形態の半導体装置を模式的に示す平面図である。
【図2】本実施の形態の半導体装置の等価回路である。
【図3】図2に示す半導体装置の一部を模式的に示す断面図である。
【図4】図3に示す半導体装置の一変形例を模式的に示す断面図である。
【図5】図3に示す半導体装置の一変形例を模式的に示す断面図である。
【図6】図3に示す半導体装置の一変形例を模式的に示す断面図である。
【図7】半導体装置のリーク電流の量と保護回路部の耐圧との関係を模式的に示すグラフである。
【符号の説明】
10 半導体基板、 11,21 第1領域(ベース領域)、 12 素子分離領域、 36 シリサイド層、 40 第1不純物領域(コレクタ領域)、 54,154,354 第3不純物領域、 56,156,256,356 第4不純物領域、 60 第2不純物領域(エミッタ領域)、 100 Nチャネル型MOSトランジスタ、 110 Pチャネル型MOSトランジスタ、 200 第1の保護回路部、 210,410 バイポーラトランジスタ、 220,420 ツェナーダイオード、 230,430 抵抗、 300 入力パッド、 310 入力ライン、 320 トランジスタ形成部、 400 第2の保護回路部、 500 接地パッド、 510 接地ライン、 600 電源パッド、 610 電源ライン、 700 半導体装置、 800 論理回路部、900 出力パッド、 1000,2000 領域、 1100 保護回路部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having excellent surge breakdown resistance.
[0002]
[Background Art]
In a semiconductor device, a surge such as static electricity may be applied to a signal input terminal, a signal output terminal, or a signal input / output terminal, and an internal circuit may be destroyed. In order to prevent such surge destruction, a protection circuit is generally provided in a semiconductor device (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-168206 A
[Problems to be solved by the invention]
An object of the present invention is to provide a semiconductor device including a protection circuit portion that can effectively prevent surge destruction.
[0005]
[Means for Solving the Problems]
The semiconductor device of the present invention
Internal circuit part,
First and second protection circuit units for preventing surge destruction of the internal circuit unit;
A power terminal and a signal terminal;
The first protection circuit unit is electrically connected to the signal terminal,
The second protection circuit unit is electrically connected to the power terminal,
The second protection circuit has a lower withstand voltage than the first protection circuit.
[0006]
According to the semiconductor device of the present invention, the first protection circuit section can more reliably protect the internal circuit section from surges such as static electricity, and can prevent an excessive increase in leak current. Thus, an increase in power consumption can be prevented. Therefore, low power consumption of the semiconductor device can be secured. Details will be described in the section of the present embodiment.
[0007]
The following aspects (A) to (D) can be given to the semiconductor device of the present invention.
[0008]
(A) The amount of leakage current of the second protection circuit unit can be larger than that of the first protection circuit unit.
[0009]
(B) A plurality of the signal terminals and the first protection circuit section are included, and one signal protection terminal can be electrically connected to one first protection circuit section.
[0010]
(C) The signal terminal may be any one of a signal input terminal, a signal output terminal, and a signal input / output terminal.
[0011]
(D) The first and second protection circuit units each include a bipolar transistor and a Zener diode. In the first protection circuit unit, the bipolar transistor and the Zener diode are connected to the signal terminal. The bipolar transistor and the Zener diode can be electrically connected in parallel to the power supply terminal in the second protection circuit section.
[0012]
In this case, the first and second protection circuit portions are respectively formed in the first region of the first conductivity type, and
A first impurity region and a second impurity region of a second conductivity type;
A third impurity region of a second conductivity type continuous with the first impurity region;
A fourth impurity region of the first conductivity type that is joined to the third impurity region.
The bipolar transistor includes an emitter region including the first impurity region, a collector region including the second impurity region, and a base region including the first region.
The Zener diode may include the third impurity region and the fourth impurity region.
[0013]
In this case, the following modes (a) to (d) can be taken.
[0014]
(A) The concentration of the first conductivity type impurity in the fourth impurity region of the second protection circuit portion is made higher than the concentration of the first conductivity type impurity in the fourth impurity region of the first protection circuit portion. be able to.
[0015]
(B) The concentration of the second conductivity type impurity in the third impurity region of the second protection circuit portion is higher than the concentration of the second conductivity type impurity in the third impurity region of the first protection circuit portion. be able to.
[0016]
(C) determining a junction area between the third impurity region and the fourth impurity region in the second protection circuit unit by a junction area between the third impurity region and the fourth impurity region in the first protection circuit unit; It can be smaller than the area.
[0017]
(D) The thickness of the fourth impurity region of the second protection circuit portion can be smaller than the thickness of the fourth impurity region of the first protection circuit portion.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the semiconductor device according to the present invention will be described.
[0019]
FIG. 1 is a plan view schematically showing the semiconductor device of the present embodiment, and FIG. 2 is an equivalent circuit of the semiconductor device of the present embodiment. The equivalent circuit illustrated in FIG. 2 illustrates the first and second
[0020]
In this embodiment, as an example, a case where the internal circuit portion includes a display drive circuit (driver) as shown in FIG. 1 will be described. In this embodiment, an example in which the first conductivity type is P-type and the second conductivity type is N-type will be described.
[0021]
1. Structure of semiconductor device [planar structure]
As shown in FIG. 1, the semiconductor device of the present embodiment includes a logic device (display drive circuit) 800, first and second
[0022]
In FIG. 1, the first and second
[0023]
The logic circuit section 800 forms a part of the internal circuit section. Specifically, the logic circuit section 800 as a display driving circuit includes a display data RAM (Random Access Memory), an electrode driving circuit, and a data writing circuit (all not shown). The display data RAM includes a storage area (memory cell) specified by a row address line and a column address line that cross each other. The electrode driving circuit drives electrodes (signal electrodes, segment electrodes) of the display unit based on the display data stored in the display data RAM. The data writing circuit controls writing of display data to the display data RAM.
[0024]
The pad (input pad) 300 is connected to the
[0025]
The first
[0026]
The first
[0027]
Specifically, the first
[0028]
The
[0029]
The second
[0030]
Specifically, the second
[0031]
Further, the second
[0032]
[Cross section structure]
Next, a sectional structure of the first and second
[0033]
The first
[0034]
The first and second
[0035]
(1) Components of the First
[0036]
[0037]
The
[0038]
In the first
[0039]
(2) Each component of the second
[0040]
The configuration of the
[0041]
The
[0042]
In the second
[0043]
As described above, the concentration of the P-type impurity in the
[0044]
FIG. 7 shows the relationship between the amount of leakage current of the semiconductor device and the withstand voltage of the protection circuit portion. As shown in FIG. 7, generally, as the withstand voltage of the protection circuit portion decreases, the amount of leakage current of the semiconductor device increases. Therefore, referring to FIG. 7, the second
[0045]
The semiconductor device of the present invention can be formed by a known semiconductor device forming process. For example, after the
[0046]
[Operation of protection circuit section]
Next, the operation of the first and second
[0047]
First, when a negative high-voltage pulse is applied to the
[0048]
On the other hand, when a negative high voltage pulse is applied to the
[0049]
2. Functions and Effects The semiconductor device according to the present embodiment has the following functions and effects.
[0050]
(1) In general, as the withstand voltage of the protection circuit unit is smaller, the Zener breakdown occurs at a lower voltage, so that the surge breakdown resistance can be increased. However, when the withstand voltage of the protection circuit portion is reduced, the leakage current increases, which hinders a reduction in power consumption. Therefore, it is important to maintain surge breakdown resistance while preventing an extreme increase in leakage current.
[0051]
According to the
[0052]
On the other hand, the power supply terminals are generally set according to the number of power supply voltages of the logic circuit unit 800. That is, when the power supply voltage of the logic circuit portion 800 is one, one power supply terminal is provided, and when the power supply voltage is two, two power supply terminals are provided.
[0053]
By the way, as described above, if the withstand voltage of the protection circuit portion is reduced, the surge destruction resistance can be increased. However, when the withstand voltage of the first
[0054]
On the other hand, in the
[0055]
(2) The
[0056]
3. Modification Example Next, a modification example of the present embodiment will be described. 4 to 6 are cross-sectional views schematically showing main parts of a semiconductor device according to a modification of the present embodiment, and show the same cross section as the cross section shown in FIG. That is, in the modified examples shown in FIGS. 4 to 6, the plan view and the equivalent circuit are the same as those of the semiconductor device of the present embodiment shown in FIGS. In addition, in the modified examples shown in FIGS. 4 to 6, detailed description of portions having the same configuration as the semiconductor device of the present embodiment will be omitted.
[0057]
In each of the modified examples shown in FIGS. 4 to 6, the second
[0058]
(1) Modification 1
In the semiconductor device of Modification 1 shown in FIG. 4, the concentration of the N-type impurity in the
[0059]
(2) Modification 2
The semiconductor device of Modification 2 shown in FIG. 5 is different in that the thickness of the
[0060]
(3) Modification 3
In the semiconductor device of Modification 3 shown in FIG. 6, the junction area between the
[0061]
Further, the present invention is not limited to the above-described embodiment, and can take various aspects within the scope of the present invention. Therefore, in the present embodiment, the present invention can be applied even when the conductivity type of each layer is reversed.
[0062]
Further, for example, in the
[0063]
Further, for example, in the
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a semiconductor device of the present embodiment.
FIG. 2 is an equivalent circuit of the semiconductor device of the present embodiment.
FIG. 3 is a sectional view schematically showing a part of the semiconductor device shown in FIG. 2;
FIG. 4 is a sectional view schematically showing a modification of the semiconductor device shown in FIG. 3;
FIG. 5 is a sectional view schematically showing a modification of the semiconductor device shown in FIG. 3;
FIG. 6 is a sectional view schematically showing a modification of the semiconductor device shown in FIG. 3;
FIG. 7 is a graph schematically showing a relationship between a leakage current amount of a semiconductor device and a withstand voltage of a protection circuit portion.
[Explanation of symbols]
Claims (10)
前記内部回路部のサージ破壊を防止するための第1および第2の保護回路部と、
電源端子および信号端子と、を含み、
前記第1の保護回路部は、前記信号端子と電気的に接続され、
前記第2の保護回路部は、前記電源端子と電気的に接続され、
前記第2の保護回路部は、前記第1の保護回路部よりも耐圧が低い、半導体装置。Internal circuit part,
First and second protection circuit units for preventing surge destruction of the internal circuit unit;
A power terminal and a signal terminal;
The first protection circuit unit is electrically connected to the signal terminal,
The second protection circuit unit is electrically connected to the power terminal,
The semiconductor device, wherein the second protection circuit unit has a lower withstand voltage than the first protection circuit unit.
前記第2の保護回路部は、前記第1の保護回路部よりもリーク電流の量が多い、半導体装置。In claim 1,
The semiconductor device, wherein the second protection circuit unit has a larger amount of leak current than the first protection circuit unit.
前記信号端子および前記第1の保護回路部を複数含み、
1つの前記信号端子にそれぞれ、1つの前記第1の保護回路部が電気的に接続されている、半導体装置。In claim 1 or 2,
Including a plurality of the signal terminals and the first protection circuit unit,
A semiconductor device, wherein one of the first protection circuit units is electrically connected to one of the signal terminals.
前記第1および第2の保護回路部はそれぞれ、バイポーラトランジスタと、ツェナーダイオードとを含み、
前記第1の保護回路部において、前記バイポーラトランジスタと、前記ツェナーダイオードとが、前記信号端子に対して電気的に並列接続され、
前記第2の保護回路部において、前記バイポーラトランジスタと、前記ツェナーダイオードとが、前記電源端子に対して電気的に並列接続されている、半導体装置。In any one of claims 1 to 3,
The first and second protection circuit units each include a bipolar transistor and a zener diode,
In the first protection circuit section, the bipolar transistor and the Zener diode are electrically connected in parallel to the signal terminal,
The semiconductor device, wherein in the second protection circuit section, the bipolar transistor and the zener diode are electrically connected in parallel to the power supply terminal.
前記第1および第2の保護回路部はそれぞれ、第1導電型の第1領域に形成され、かつ、それぞれ、
第2導電型の第1不純物領域および第2不純物領域と、
前記第1不純物領域に連続する第2導電型の第3不純物領域と、
前記第3不純物領域と接合する第1導電型の第4不純物領域と、を含み、
前記バイポーラトランジスタは、前記第1不純物領域からなるエミッタ領域と、前記第2不純物領域からなるコレクタ領域と、前記第1領域からなるベース領域とを含み、
前記ツェナーダイオードは、前記第3不純物領域と、前記第4不純物領域とからなる、半導体装置。In claim 4,
The first and second protection circuit portions are respectively formed in a first region of a first conductivity type, and
A first impurity region and a second impurity region of a second conductivity type;
A third impurity region of a second conductivity type continuous with the first impurity region;
A fourth impurity region of the first conductivity type that is joined to the third impurity region.
The bipolar transistor includes an emitter region including the first impurity region, a collector region including the second impurity region, and a base region including the first region.
The semiconductor device, wherein the Zener diode includes the third impurity region and the fourth impurity region.
前記第2の保護回路部の第4不純物領域における第1導電型の不純物の濃度は、前記第1の保護回路部の第4不純物領域における第1導電型の不純物の濃度より大きい、半導体装置。In claim 5,
The semiconductor device, wherein the concentration of the first conductivity type impurity in the fourth impurity region of the second protection circuit portion is higher than the concentration of the first conductivity type impurity in the fourth impurity region of the first protection circuit portion.
前記第2の保護回路部の第3不純物領域における第2導電型の不純物の濃度は、前記第1の保護回路部の第3不純物領域における第2導電型の不純物の濃度より大きい、半導体装置。In claim 5 or 6,
The semiconductor device, wherein the concentration of the second conductivity type impurity in the third impurity region of the second protection circuit portion is higher than the concentration of the second conductivity type impurity in the third impurity region of the first protection circuit portion.
前記第2の保護回路部における前記第3不純物領域と前記第4不純物領域との接合面積は、前記第1の保護回路部における前記第3不純物領域と前記第4不純物領域との接合面積より小さい、半導体装置。In any one of claims 5 to 7,
A junction area between the third impurity region and the fourth impurity region in the second protection circuit portion is smaller than a junction area between the third impurity region and the fourth impurity region in the first protection circuit portion. , Semiconductor devices.
前記第2の保護回路部の前記第4不純物領域の膜厚は、前記第1の保護回路部の前記第4不純物領域の膜厚よりも小さい、半導体装置。In any one of claims 5 to 8,
The semiconductor device, wherein a thickness of the fourth impurity region of the second protection circuit portion is smaller than a thickness of the fourth impurity region of the first protection circuit portion.
前記信号端子は、信号入力端子、信号出力端子、および信号入出力端子のいずれかである、半導体装置。In any one of claims 1 to 9,
The semiconductor device, wherein the signal terminal is one of a signal input terminal, a signal output terminal, and a signal input / output terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003034769A JP2004247455A (en) | 2003-02-13 | 2003-02-13 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003034769A JP2004247455A (en) | 2003-02-13 | 2003-02-13 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004247455A true JP2004247455A (en) | 2004-09-02 |
Family
ID=33020363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003034769A Withdrawn JP2004247455A (en) | 2003-02-13 | 2003-02-13 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004247455A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009524248A (en) * | 2006-01-18 | 2009-06-25 | ビシェイ−シリコニクス | Floating gate structure with high electrostatic discharge performance |
US8582258B1 (en) | 2005-07-26 | 2013-11-12 | Vishay-Siliconix | Electrostatic discharge protection circuit for integrated circuits |
JP2014146821A (en) * | 2014-03-14 | 2014-08-14 | Renesas Electronics Corp | Semiconductor device |
JP2014186327A (en) * | 2014-04-16 | 2014-10-02 | Seiko Epson Corp | Integrated circuit device, electro-optical device, and electronic appliance |
US9431550B2 (en) | 2005-12-28 | 2016-08-30 | Vishay-Siliconix | Trench polysilicon diode |
JP2017073570A (en) * | 2017-01-12 | 2017-04-13 | セイコーエプソン株式会社 | Electro-optic device and electronic equipment |
-
2003
- 2003-02-13 JP JP2003034769A patent/JP2004247455A/en not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8582258B1 (en) | 2005-07-26 | 2013-11-12 | Vishay-Siliconix | Electrostatic discharge protection circuit for integrated circuits |
US9111754B2 (en) | 2005-07-26 | 2015-08-18 | Vishay-Siliconix | Floating gate structure with high electrostatic discharge performance |
US9431550B2 (en) | 2005-12-28 | 2016-08-30 | Vishay-Siliconix | Trench polysilicon diode |
JP2009524248A (en) * | 2006-01-18 | 2009-06-25 | ビシェイ−シリコニクス | Floating gate structure with high electrostatic discharge performance |
JP2013123060A (en) * | 2006-01-18 | 2013-06-20 | Vishay-Siliconix | Floating gate structure having high electrostatic discharge performance |
JP2014146821A (en) * | 2014-03-14 | 2014-08-14 | Renesas Electronics Corp | Semiconductor device |
JP2014186327A (en) * | 2014-04-16 | 2014-10-02 | Seiko Epson Corp | Integrated circuit device, electro-optical device, and electronic appliance |
JP2017073570A (en) * | 2017-01-12 | 2017-04-13 | セイコーエプソン株式会社 | Electro-optic device and electronic equipment |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10411095B2 (en) | Semiconductor integrated circuit with guard ring | |
US6573566B2 (en) | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit | |
KR100417093B1 (en) | Semiconductor Device | |
US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
JP2006013417A (en) | Separated power supply esd prevention circuit and integrated circuit therefor | |
JP2007281178A (en) | Semiconductor device | |
US6826026B2 (en) | Output buffer and I/O protection circuit for CMOS technology | |
JP2008078361A (en) | Semiconductor integrated circuit device | |
KR20080076403A (en) | Electrostatic discharge protection element | |
JP2011071327A (en) | Semiconductor device | |
JP2008177246A (en) | Semiconductor device | |
JP5270877B2 (en) | Semiconductor device | |
JP2003086699A (en) | Semiconductor circuit, semiconductor integrated circuit device, storage device storing macro of semiconductor device, and storage medium storing macro | |
JP2010129663A (en) | Semiconductor device | |
JP2010010419A (en) | Semiconductor device | |
JP2004247455A (en) | Semiconductor device | |
CN102148226A (en) | Semiconductor device | |
JP2001291836A (en) | Semiconductor device for protection against static electricity | |
JP2006332144A (en) | Integrated circuit | |
JP2007227697A (en) | Semiconductor device, and semiconductor integrated device | |
KR101279186B1 (en) | Semiconductor device | |
JP2005005333A (en) | Semiconductor integrated circuit | |
JP2006005028A (en) | Semiconductor protective device | |
JP2011119485A (en) | Semiconductor integrated device | |
JP2005085820A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |