【０００１】
【発明の属する技術分野】
この発明は、携帯電話機に使用されるメモリ装置に関するものである。
【０００２】
【従来の技術】
携帯電話機においては、中央処理装置のＭＰＵと、一時記憶のためのランダムアクセスメモリ（以下「ＲＡＭ」という）や、制御プログラムを格納する不揮発性メモリ（以下「ＮＶＭ」という）との間のデータのやりとりはパラレルで行っており、その制御プログラムの実行速度は２０ＭＨｚ程度である。
【０００３】
一方、この携帯電話機でのデータ通信速度は、現状でせいぜい１００ｋｂｐｓであり、制御プログラムの実行速度に比べ、１／２００程度しかない。このようにＲＡＭへの読み出し及び書き込み速度は、２００倍もの高速で動作させているため、データ通信時の読出し・書込み時に無駄に電力を消費していた。
【０００４】
本発明は後述するように、ＲＡＭを低速なシリアルでも読み書きできるようにして、消費電力の低減を図るものであるが、ＲＡＭをシリアル動作させている例を以下に紹介する。
【０００５】
シリアルアクセス及びデータレジスタへの（パラレルによる）データ転送を行う読み出し専用メモリ（ＲＯＭ）が開示されている（例えば特許文献１参照）。
【０００６】
パラレルアクセス用ポートと、シリアルアクセス用ポートを備える不揮発性半導体メモリが開示されている（例えば特許文献２参照）。
【０００７】
【特許文献１】
特開平３−１２７３９７号「半導体装置」（課題を解決するための手段の欄、第１図）
【特許文献２】
特開平１１−３２８９８０号「不揮発性半導体メモリ」（請求項２、図１）
【０００８】
【発明が解決しようとする課題】
上述のように、従来の携帯電話機でのデータ通信速度が必要以上に高い速度で行っていたために無駄に電力を消費していた。
【０００９】
特許文献１は、決まったパターンのデータを高速に読み出せるようにしたものであり、特許文献２は、実装状態で記憶内容の書換えをできるようにしたものであり、いずれもメモリの消費電力を抑制することを意図したものではなかった。
【００１０】
この発明は、高速のデータ転送を必要としない場合にデータ転送速度を下げることにより消費電力を低減したメモリ装置を提供するものである。
【００１１】
【課題を解決するための手段】
この発明は、ＲＡＭおよびＮＶＭを内蔵するメモリ装置において、前記ＲＡＭは、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを備える。
【００１２】
【発明の実施の形態】
実施の形態１．
図１に本発明の実施の形態１になる携帯電話機の制御ブロック図を示す。高周波回路２は、受信時、アンテナ１で受信した高周波信号を増幅してから搬送波を除去（検波）し、元の周波数帯域の受信信号を出力し、受信時は、送信信号を搬送波と混合（変調）して、所定の出力に増幅してからアンテナ１より電波として送信する。ベースバンド処理回路３は、受信時、前記受信信号に付加されていた制御データや誤り訂正等のデータを除去し、送信時には、送信信号に制御データや誤り訂正等のデータを付加する。変復調器（以下「ＣＯＤＥＣ」という）４は、前記受信信号が音声データの場合にアナログデータに復調してからスピーカ５に供給して音声出力し、送信時には、マイク６から取り込んだ通話者の音声を、デジタル化してベースバンド処理回路３に送信信号として供給する。
【００１３】
ＭＰＵ７は、ベースバンド処理回路３、ＣＯＤＥＣ４、キー入力のためのキーパッド８および液晶ディスプレイ（以下「ＬＣＤ」という）９の入力・出力を制御する。このＭＰＵ７には、その動作を制御するためのソフトウェアを格納するＮＶＭ１０および種々の処理時に使用されるバッファであるＲＡＭ１１がパラレルの信号線Ｌ１で接続されている。このＮＶＭ１０およびＲＡＭ１１は、マルチチップパッケージ（以下「ＭＣＰ」という）５１として一つのパッケージに封止してＩＣ化されていることが多い。
【００１４】
以上が従来の構成であるが本実施の形態では、ＲＡＭ１１のパラレルのデータ信号線Ｌ２にシリアルインタフェイス（例えばＭＩＣＲＯＷＩＲＥ社のＩ２Ｃなどのデバイス）１５が接続され、このシリアルインタフェイス１５とベースバンド処理回路３との間はシリアルのデータ信号線Ｌ３で接続される。シリアルインタフェイス１５としては、上述したように、１００ｋｂｐｓ程度の転送速度を有するものであればよい。
【００１５】
図１の回路構成における動作を説明する。音声通信を行う場合は、従来の場合と同様で、ＲＡＭ１１へのデータの入出力はＭＰＵ７により、パラレルの信号線Ｌ１を通じてパラレルのデータによって行われる。
【００１６】
一方、データ受信の場合、アンテナ１で受信された電波は高周波回路２で搬送波が除去され、元の周波数帯域となる。そして、ベースバンド処理回路３で制御データ、誤り訂正等の付加されていたデータが取り除かれ、そしてシリアルのデータ信号線Ｌ３を通じてＲＡＭ１１にシリアルの形態で転送され格納される。その格納データは必要に応じ、ＭＰＵ７により読み出されＬＣＤ９に表示される。
【００１７】
また、データ送信の場合、キーパッド８から入力したデータは一旦、ＭＰＵ７を介してＲＡＭ１１に格納される。そしてその格納データは、シリアルのデータ信号線Ｌ３を通じてベースバンド処理の回路３に送出され、ここで、制御データ、誤り訂正等を付加したデータにされ、そのデータは高周波回路２にて搬送波と混合され、アンテナ１より電波として送信される。
【００１８】
このように、データ通信の場合は、ベースバンド処理回路３とＲＡＭ１１とのデータの転送が、ＭＰＵ７の指令に基づき、転送速度の遅いシリアルのデータ信号線Ｌ３を通じて行われるため、ＲＡＭ１１およびＭＰＵ７の消費電力を削減することが可能となる。
【００１９】
実施の形態２．
図１の携帯電話機においては、ＭＰＵ７は、ＮＶＭ１０のプログラムで動作するとして説明したが、パソコンでの動作と同様に、ＮＶＭ１０のプログラムをＲＡＭ１１の記憶領域に展開して動作させることも可能である。一般にＲＡＭ１１の方が、ＮＶＭ１０よりも動作速度が速く、このような手法をとることによって実行速度を高めることが可能となる。
【００２０】
この場合にはＭＣＰ５１に替え、図２の実施の形態２によるＭＣＰ５２のごとく、ＲＡＭ１１およびＮＶＭ１０の入出力部にバッファ２１、２２を設け、これらのＲＡＭ１１およびＮＶＭ１０を直接アクセスできるＤＭＡ（ダイレクトメモリアクセス）制御回路２３を付加している。
【００２１】
この図２においては、ＤＭＡ制御回路２３により、ＮＶＭ１０に格納されたプログラムのＲＡＭ１１へのメモリ展開を直接に行えるため、従来、ＭＰＵ７を介して行っていた場合に比べ、更に高速にプログラム転送を行える。
【００２２】
即ち、ＤＭＡのコマンドをアドレス信号線Ａ１およびデータ信号線Ｌ２より入力して、ＤＭＡ制御回路２３を動作させ、そして、バッファ２１およびバッファ２２を非活性として、アドレス信号線Ａ１およびデータ信号線Ｌ２よりの入力を遮断することにより、ＮＶＭ１０からＲＡＭへのプログラムのＤＭＡによるデータ転送（以下「ＤＭＡ転送」という）を行う。
【００２３】
このように、ワンチップ化したＭＣＰ内でＮＶＭ１０からＲＡＭ１１へプログラムをＤＭＡ転送することにより、ＮＶＭ１０からＲＡＭ１１へのプログラム展開をＭＰＵ７によって行っていた従来のものに比べ転送時間が短縮され、携帯電話機のプログラム立上げ時間を短縮することができる。なお、上記以外の動作は図１のものと同じなので説明を省略した。
【００２４】
実施の形態３．
図２のＭＣＰ５２では、ＲＡＭ１１の容量が不足する場合がある。そこで図３に示した実施の形態の３によるＭＣＰ５３では、外付けのＲＡＭ３１を設け、そのＲＡＭ３１に対するアドレスデコーダ３２を内蔵している。
【００２５】
この図３のＭＣＰ５３及び外付けＲＡＭ３１を組み込んだ携帯電話機のブロック図を図４に示す。このように外付けのＲＡＭ３１を取り付け可能することにより、ＲＡＭ１１の領域を拡張でき、携帯電話システムのアプリケーション機能の拡張等が可能になる。なお、ＭＣＰ５３での動作以外は図１のものと同じなので説明を省略した。
【００２６】
実施の形態４．
又、図２の回路構成において、シリアルアクセスは、ＲＡＭのみでなく、ＮＶＭ領域にも可能なように回路を構成することも可能であり、この場合は、実施の形態１と同等の機能を持つ。この他、上述した各実施の形態における機能を様々な組み合わせも可能であり、実施の形態１〜実施の形態３の機能にいずれかを取捨選択したメモリ装置が実現可能である。
【００２７】
上記の各実施の形態では、パラレルポートと、そのパラレルポートよりデータ転送速度の低いシリアルポートを有するＲＡＭを携帯電話機に適用したもので説明したが、このＲＡＭはこれ以外にも、転送速度の低い種々の装置に適用できる。
【００２８】
【発明の効果】
この発明は、ＲＡＭおよびＮＶＭを内蔵するメモリ装置において、前記ＲＡＭは、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを備えることで、例えば高速のデータ読み出しや書き込みを必要としない場合には、シリアルポート用インタフェイスを通じてデータ転送を行うようにすれば、消費電力を低減できる。
【図面の簡単な説明】
【図１】実施の形態１になる携帯電話機のブロック図
【図２】図１のＭＣＰの別の実施の形態を示したブロック図
【図３】図２のＭＣＰの更に別の実施形態を示したブロック図
【図４】図３のＭＣＰを適用した携帯電話機のブロック図
【符号の説明】
１ アンテナ、２ 高周波回路、３ ベースバンド処理回路、４ ＣＯＤＥＣ、７ ＭＰＵ、１０ ＮＶＭ、１１ ＲＡＭ、１５ シリアルインタフェイス、２３ ＤＭＡ制御回路、５１ ＭＣＰ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory device used for a mobile phone.
[0002]
[Prior art]
In a mobile phone, data transfer between an MPU of a central processing unit, a random access memory (hereinafter referred to as “RAM”) for temporary storage, and a nonvolatile memory (hereinafter referred to as “NVM”) for storing a control program is performed. The exchange is performed in parallel, and the execution speed of the control program is about 20 MHz.
[0003]
On the other hand, the data communication speed of this mobile phone is at most 100 kbps at present, which is only about 1/200 as compared with the execution speed of the control program. As described above, since the RAM is operated at a speed of reading and writing 200 times as fast, power is wasted when reading and writing during data communication.
[0004]
As will be described later, the present invention is intended to reduce power consumption by making it possible to read / write the RAM even at a low speed serial number. An example in which the RAM is operated serially will be described below.
[0005]
A read-only memory (ROM) for performing serial access and data transfer (by parallel) to a data register has been disclosed (for example, see Patent Document 1).
[0006]
A nonvolatile semiconductor memory including a parallel access port and a serial access port has been disclosed (for example, see Patent Document 2).
[0007]
[Patent Document 1]
JP-A-3-12797 "Semiconductor device" (column of means for solving the problem, FIG. 1)
[Patent Document 2]
JP-A-11-328980 "Nonvolatile semiconductor memory" (Claim 2, FIG. 1)
[0008]
[Problems to be solved by the invention]
As described above, since the data communication speed of the conventional mobile phone is higher than necessary, power is wasted.
[0009]
Patent Literature 1 is designed to read out a fixed pattern of data at high speed, and Patent Literature 2 is designed to rewrite stored contents in a mounted state. It was not intended to suppress.
[0010]
An object of the present invention is to provide a memory device in which power consumption is reduced by lowering the data transfer speed when high-speed data transfer is not required.
[0011]
[Means for Solving the Problems]
According to the present invention, in a memory device having a built-in RAM and NVM, the RAM includes an interface for a parallel port, and an interface for a serial port having a lower transfer speed than the transfer speed of the interface for the parallel port.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 shows a control block diagram of the mobile phone according to the first embodiment of the present invention. The high-frequency circuit 2 amplifies the high-frequency signal received by the antenna 1 at the time of reception, removes (detects) the carrier, and outputs a received signal in the original frequency band. At the time of reception, mixes the transmitted signal with the carrier ( Modulation), amplifies it to a predetermined output, and transmits it as a radio wave from the antenna 1. The baseband processing circuit 3 removes control data and data such as error correction added to the received signal during reception, and adds control data and data such as error correction to the transmission signal during transmission. If the received signal is audio data, the modem (hereinafter referred to as “CODEC”) 4 demodulates the analog signal into analog data, and then supplies the analog data to the speaker 5 to output audio. Is digitized and supplied to the baseband processing circuit 3 as a transmission signal.
[0013]
The MPU 7 controls input / output of a baseband processing circuit 3, a CODEC 4, a keypad 8 for key input, and a liquid crystal display (hereinafter, referred to as "LCD") 9. An NVM 10 that stores software for controlling the operation of the MPU 7 and a RAM 11 that is a buffer used during various processes are connected to the MPU 7 via a parallel signal line L1. In many cases, the NVM 10 and the RAM 11 are sealed into a single package as a multi-chip package (hereinafter, referred to as “MCP”) 51 to form an IC.
[0014]
The above is the conventional configuration. In the present embodiment, a serial interface (for example, a device such as MICROWIRE I2C) 15 is connected to the parallel data signal line L2 of the RAM 11, and the serial interface 15 and the baseband processing are connected. The circuit 3 is connected with a serial data signal line L3. As described above, the serial interface 15 may have a transfer rate of about 100 kbps.
[0015]
The operation in the circuit configuration of FIG. 1 will be described. When voice communication is performed, input and output of data to and from the RAM 11 are performed by the MPU 7 using the parallel data through the parallel signal line L1 as in the conventional case.
[0016]
On the other hand, in the case of data reception, the radio wave received by the antenna 1 has its carrier removed by the high frequency circuit 2 and becomes the original frequency band. Then, the control data, data to which error correction and the like have been added are removed by the baseband processing circuit 3, and the data is transferred to the RAM 11 via the serial data signal line L3 and stored in a serial form. The stored data is read out by the MPU 7 and displayed on the LCD 9 as needed.
[0017]
In the case of data transmission, data input from the keypad 8 is temporarily stored in the RAM 11 via the MPU 7. Then, the stored data is sent to the baseband processing circuit 3 through the serial data signal line L3, where it is converted into data to which control data, error correction, and the like are added, and the data is mixed with the carrier by the high frequency circuit 2. And transmitted as a radio wave from the antenna 1.
[0018]
As described above, in the case of the data communication, the data transfer between the baseband processing circuit 3 and the RAM 11 is performed through the serial data signal line L3 having a low transfer speed based on the instruction of the MPU 7, so that the consumption of the RAM 11 and the MPU 7 is reduced. Power can be reduced.
[0019]
Embodiment 2 FIG.
In the mobile phone of FIG. 1, the MPU 7 is described as operating with the program of the NVM 10. However, similarly to the operation of the personal computer, the MPU 7 can also operate by expanding the program of the NVM 10 in the storage area of the RAM 11. Generally, the operation speed of the RAM 11 is higher than that of the NVM 10, and it is possible to increase the execution speed by adopting such a method.
[0020]
In this case, instead of the MCP 51, buffers 21 and 22 are provided in the input / output units of the RAM 11 and the NVM 10, as in the MCP 52 according to the second embodiment in FIG. 2, and DMA (direct memory access) control that can directly access the RAM 11 and the NVM 10 A circuit 23 is added.
[0021]
In FIG. 2, since the program stored in the NVM 10 can be directly loaded into the RAM 11 by the DMA control circuit 23, the program can be transferred at a higher speed than in the conventional case where the program is transferred via the MPU 7. .
[0022]
That is, a DMA command is input from the address signal line A1 and the data signal line L2, the DMA control circuit 23 is operated, and the buffers 21 and 22 are deactivated, and the address signal line A1 and the data signal line L2 , The data transfer by DMA of the program from the NVM 10 to the RAM (hereinafter referred to as “DMA transfer”) is performed.
[0023]
As described above, the DMA transfer of the program from the NVM 10 to the RAM 11 in the one-chip MCP reduces the transfer time as compared with the conventional one in which the program development from the NVM 10 to the RAM 11 is performed by the MPU 7, and Program start-up time can be reduced. The operation other than the above is the same as that of FIG. 1, and the description is omitted.
[0024]
Embodiment 3 FIG.
In the MCP 52 of FIG. 2, the capacity of the RAM 11 may be insufficient. Therefore, in the MCP 53 according to the third embodiment shown in FIG. 3, an external RAM 31 is provided, and an address decoder 32 for the RAM 31 is incorporated.
[0025]
FIG. 4 shows a block diagram of a mobile phone incorporating the MCP 53 and the external RAM 31 shown in FIG. By attaching the external RAM 31 in this manner, the area of the RAM 11 can be expanded, and application functions of the mobile phone system can be expanded. Except for the operation in the MCP 53, the description is omitted because it is the same as that in FIG.
[0026]
Embodiment 4 FIG.
In the circuit configuration of FIG. 2, it is also possible to configure a circuit so that serial access can be performed not only in the RAM but also in the NVM area. In this case, the circuit has a function equivalent to that of the first embodiment. . In addition, various combinations of the functions in the above-described embodiments are possible, and a memory device in which any of the functions in the first to third embodiments is selected can be realized.
[0027]
In each of the above-described embodiments, a RAM having a parallel port and a serial port having a lower data transfer rate than the parallel port is applied to the mobile phone. It can be applied to various devices.
[0028]
【The invention's effect】
According to the present invention, in a memory device having a built-in RAM and NVM, the RAM includes an interface for a parallel port and an interface for a serial port having a lower transfer speed than the transfer speed of the interface for the parallel port. For example, when high-speed data reading or writing is not required, power consumption can be reduced by performing data transfer through a serial port interface.
[Brief description of the drawings]
FIG. 1 is a block diagram of a mobile phone according to a first embodiment; FIG. 2 is a block diagram showing another embodiment of the MCP in FIG. 1; FIG. 3 is a diagram showing still another embodiment of the MCP in FIG. FIG. 4 is a block diagram of a mobile phone to which the MCP shown in FIG. 3 is applied.
1 antenna, 2 high frequency circuit, 3 baseband processing circuit, 4 CODEC, 7 MPU, 10 NVM, 11 RAM, 15 serial interface, 23 DMA control circuit, 51 MCP
