【０００１】
【発明の属する技術分野】
本発明は、ダイレクトメモリアクセス転送機能付プロセッサシステムに関する。
【０００２】
【従来の技術】
入出力装置とデータ転送を行う場合、入出力装置のデータ転送速度に対応する為や、プロセッサ処理能力の消費を抑制する為に、ダイレクトメモリアクセス（ＤＭＡ）制御装置を用いたデータ転送が各種プロセッサシステムで利用されている。このような従来技術の例として特許文献１に示された装置がある。この例では、通信用チップがデータを受信した際に、ＤＭＡ転送を用いている。
【０００３】
【特許文献１】
特開平９−１１４７７１号公報
【０００４】
【発明が解決しようとする課題】
ＤＭＡ転送により入出力装置からデータを入力する際に、入出力装置内でエラーを検出した場合、エラーを適切に処理するために、割り込み処理やデータ入力中止が必要となることがある。特許文献１に示された装置では、エラーが発生した場合には、割り込み処理を用いている。割り込み処理やデータ入力中止を行わない場合には、プロセッサが入出力装置のエラー検出情報を確認しエラーを検出した時点で、基本的には最後にプロセッサがエラー発生状況を確認し、エラーが無いことを確認した以降に入力したデータ全てを破棄する必要がある。
【０００５】
したがって、エラー発生時に破棄する入力データ量を極力抑える為には、割り込み処理を用いるか、入出力装置でのデータ受信を停止するか、あるいはプロセッサが頻繁に入出力装置のエラー検出情報を確認する必要がある。
【０００６】
しかしデータ受信を停止する方法では、プロセッサがエラーを検出し転送を再開するまでデータ送信側から入出力装置への通信が途絶え、データ送信側の制御が困難である場合は、データ送信側からのデータを取りこぼすことになる。プロセッサが頻繁に入出力装置を確認する方法では、プロセッサへの負担が大きい。割り込み処理を用いる方法は、プロセッサでリアルタイム処理を行っている場合に、実行時間に対する影響の予測が難しく、極力避けたい場合がある。特に、命令キャッシュメモリを持つプロセッサでは、割り込み発生時に割り込み処理プログラムにより命令キャッシュメモリの内容が一部置き換えられることから、本来実行しているプログラムの実行時間に与える影響も大きくなり、この要求も大きくなる。
【０００７】
入出力装置でのデータ受信を停止せず、プロセッサへの負担も抑えながら、エラーの発生したデータのみ、あるいはエラーの発生したデータとその周辺のデータのみ破棄可能なＤＭＡ転送手段を持つシステムを提供するのが、この発明が解決しようとする課題である。
【０００８】
【課題を解決するための手段】
ＤＭＡ転送により入出力装置の受信データをメモリへ転送する際、入出力装置側で受信データと入出力装置のステータスを組で準備し、この組をＤＭＡ転送する。あるいは、ＤＭＡ制御装置が入出力装置からデータを読み出す際に、入出力装置の受信データとステータスを個別に読み出し、ＤＭＡ制御装置がそれらを組み合わせてから、メモリへ書き込む。
【０００９】
プロセッサは、ＤＭＡ転送により入出力装置からメモリに書き込まれた受信データを処理する際に、その受信データと組になる入出力装置のステータスを確認し、エラーを検出した場合には、エラーに関係するデータについて、エラー回復処理を行う。
【００１０】
【発明の実施の形態】
図１を用いて、第１の実施の形態を説明する。バス６００には入出力装置１００、ＤＭＡ制御装置２００、プロセッサ３００、メモリインタフェース４００が接続してある。メモリ５００はメモリインタフェース４００を介してバス６００に接続されており、データの格納やプロセッサ３００が実行するプログラムコードの格納に利用する。ＤＭＡ転送により入出力装置１００から転送するデータも、メモリ５００に格納する。
【００１１】
入出力装置１００の内部には、バス６００に接続する為のバスインタフェース１１０、ＤＭＡ転送するデータを一時格納しておくデータバッファ１２０、入出力装置の制御を行う制御装置１３０、入出力装置１００の受信データを内部形式データに変換する受信側フォーマット変換装置１４０、内部形式データを入出力装置１００からの送信データに変換する送信側フォーマット変換装置１５０がある。例えば入出力装置１００がシリアルインタフェースである場合、受信側フォーマット変換装置１４０はシリアル−パラレル変換器、送信側フォーマット変換装置１５０はパラレル−シリアル変換器である。
【００１２】
データバッファ１２０には入出力装置１００の制御装置１３０が検出したエラー情報等のステータス１２１と受信側フォーマット変換装置１４０経由で入力したデータ１２２を格納する。データバッファ１２０が複数のエントリを持つ場合には、各エントリがステータス１２１とデータ１２２を組にして保持する。
【００１３】
ＤＭＡ転送で入出力装置１００から受信データをメモリ５００に転送する場合、まず入出力装置１００及びＤＭＡ制御装置２００をプロセッサ３００により初期設定する。外部装置９００より入出力装置１００にデータが受信され、データバッファ１２０にデータ１２２を格納すると、その時点での制御装置１３０のステータス１２１もデータバッファ１２０に格納する。一度データバッファ１２０に格納した後は、データ１２２とステータス１２１を組にして取り扱う。
【００１４】
バスインタフェース１１０はデータバッファ１２０にデータ１２２とステータス１２１の組が格納されたことを検出すると、ＤＭＡ制御装置２００にＤＭＡ転送要求を出す。ＤＭＡ制御装置２００はＤＭＡ転送要求を入出力装置１００より受け取ると、バス６００経由で入出力装置１００のアクセスを行い、データバッファ１２０に格納されているデータ１２０とステータス１２１の組を読み出す。この後、ＤＭＡ制御装置２００はメモリインタフェース４００に対して、バス６００経由で読み出したデータとステータスの組を１個のデータとしてメモリに書き込む要求を出す。この際、ＤＭＡ制御装置２００はデータを書き込むアドレスもメモリインタフェース４００に指示する。
【００１５】
ＤＭＡ制御装置２００はメモリ５００へのデータ書き込み指示をメモリインタフェース４００に出した後、データを書き込むアドレスを更新する。
【００１６】
入出力装置１００がシリアルインタフェースであると仮定し、図２で示すフレーム構造を単位とした通信を外部装置９００と行うことを例としてＤＭＡ転送動作を説明する。
【００１７】
図２に示すフレームの先頭には１６進数でＡ５Ｈが３バイトスタートコード１２００として存在し、その後にデータ０（１４０１）からデータ３１（１４３２）まで合計３２バイトのデータが続く。さらに１バイトのＣＲＣ１２１１コードが付加してある。また、フレーム内のデータでＡ５Ｈが３バイト以上連続する場合、２連続毎に１６進数で００Ｈが挿入し、データ部分とスタートコード１２００の識別を可能とする。ＣＲＣ１２１１の値についても、Ａ５Ｈとなる場合には、最上位ビットを反転し、２５Ｈとする。
【００１８】
入出力装置１００が図２に示すフレームを受信すると、バイト毎に受信側フォーマット変換装置１４０でシリアル−パラレル変換が行われ、変換結果をデータバッファ１２０に格納する。同時に受信側フォーマット変換装置１４０は通信エラー検出を行い、検出結果は制御装置１３０経由でデータバッファ１２０にステータス１２１として格納する。データバッファ１２０に１バイト分のデータ１２２及びステータス１２１が格納されると、バスインタフェース１１０はＤＭＡ制御装置２００にＤＭＡ転送要求を出す。
【００１９】
ＤＭＡ制御装置２００はＤＭＡ転送要求を受け取ると、バス６００及びバスインタフェース１１０経由でデータバッファ１２０より、ステータス１２１とデータ１２２の組を読み出す。
【００２０】
ＤＭＡ制御装置２００はステータス１２１とデータ１２２の組を読み出すと、次にその組をバス６００及びメモリインタフェース４００経由でメモリ５００に書き込む。
【００２１】
あるフレーム全体の入力が完了し、メモリ５００へのＤＭＡ転送が完了した際のメモリ５００内のデータ書き込み状態を、図３を用いて説明する。
【００２２】
オフセットアドレス＋００から＋０５までの６バイトには、フレームのスタートコード１２００の１バイト目（１２０１）とそれに対応するステータスＳ０（１３０１）、２バイト目（１２０２）とそれに対応するステータスＳ１（１３０２）、３バイト目（１２０３）とそれに対応するステータスＳ２（１３０３）が格納される。
【００２３】
オフセットアドレス＋０６から＋６９までの６４バイトには、フレームのデータ１４００が、データ０（１４０１）とそれに対応するステータス０（１５０１）から順にデータ３１（１４３２）とそれに対応するステータス３１（１５３２）まで格納される。
【００２４】
オフセットアドレス＋７０から＋７１までの２バイトには、データ０からデータ３１までのＣＲＣ（１２１１）とそのステータス（１３１１）が格納される。
【００２５】
図４に示すような複数のフレームを入出力装置１００が受信した場合、各フレームは図５に示すようにメモリ５００に格納される。すなわち、入出力装置１００がフレームを受信した順に従って、メモリ５００に連続して格納される。但し、ＤＭＡ転送領域はリングバッファとして取り扱うため、入出力装置１００からのＤＭＡ転送領域として割り当てたメモリ領域を超えた場合には、ＤＭＡ転送領域の先頭に戻ってデータの格納を継続する。
【００２６】
プロセッサ３００は、入出力装置１００が受信したデータを処理する際には、メモリ５００に入出力装置１００からのＤＭＡ転送用として用意した領域が溢れない頻度で、メモリ５００に格納されたデータの処理を行う。例えば、メモリ５００に１０フレーム分の格納領域を用意した場合、８フレーム程度の入力に要する時間間隔で、メモリ５００に格納されたデータの処理を行う。
【００２７】
プロセッサ３００はメモリ５００に格納された受信データ処理を行う際に、その受信データに対応するステータスの確認を行い、エラー検出する。
【００２８】
プロセッサ３００はエラーを検出した場合、現在処理中のフレームを破棄し、外部装置９００にデータ再送要求を出す等のエラー処理を行うとともに、次のフレームの開始を検索する。
【００２９】
次のフレームの開始位置検索はスタートコード１２００のバイト列を発見することにより行う。したがって、入力データを失ってフレームのバイト長が正常なフレームと異なっても、次のフレームを検出可能である。
【００３０】
次のフレームの開始位置検索を行う際、現在処理中のフレームのスタートコード１２００内にエラーを検出した場合には、スタートコード１２００の先頭からスタートコード１２００の長さ分だけ跳ばしたところから検索を行う。データ１４００またはＣＲＣ１２１１にエラーが存在する場合には、その次のバイトから検索を行う。
【００３１】
以上の方法を用いることで、複数のフレームデータがメモリ５００に格納された段階で、プロセッサ３００がまとめて処理を行う場合に、あるフレームにエラーが存在しても、正常なフレームについては通常処理が可能である。すなわち、ＤＭＡ転送時にも入力時にエラーを起こしたフレームやデータの位置を特定できる為、エラー処理を行う際に、エラーを起こした個所のみ破棄することが可能となる。
【００３２】
第２の実施の形態として、図１に示したＤＭＡ制御装置２００の代わりに図７に示す別のＤＭＡ制御装置２２００を用い、図１に示した入出力装置１００の代わりに図６に示す別の入出力装置２１００を用いる方法を、図６及び図７を用いて説明する。第２の実施の形態でも、ＤＭＡ制御装置と入出力装置が異なる以外は、図１と同じシステムの構成をとる。
【００３３】
図６に示す入出力装置２１００は、入出力装置１００とは異なり、ステータス１２１とデータ１２２を組にするデータバッファ１２０が存在しない。
【００３４】
図７のＤＭＡ制御装置２２００には、転送先アドレスを保持する１個の転送先アドレスレジスタ２２２０に対して、転送元アドレスを保持する転送元アドレスレジスタＡ２２２５と転送元アドレスレジスタＢ２２２６が存在する。
【００３５】
ＤＭＡ制御装置２２００がＤＭＡ転送を行う際には、予めプロセッサ３００により転送元アドレスレジスタＡに入出力装置２１００のステータスを読み出す為のアドレスを設定し、転送元アドレスレジスタＢに入出力装置２１００から受信データを読み出す為のアドレスを設定する。転送先アドレスレジスタ２２２０には、ＤＭＡ転送したデータの格納に割り当てた領域の開始アドレスを設定する。
【００３６】
ＤＭＡ制御装置２２００は入出力装置２１００よりＤＭＡ転送要求信号を受け取ると、制御装置２２４０は選択器２２３０を制御して、転送元アドレスレジスタＡ２２２５が保持するアドレスをバスインタフェース２２６０に供給する。バスインタフェースは制御装置２２４０の指示に従い、バス６００を介して転送元アドレスレジスタＡ２２２５が保持するアドレスからデータを読み出し、バッファＡ２２５５に格納する。すなわち、入出力装置２１００のステータスをバッファＡ２２５５に格納する。
【００３７】
次に制御装置２２４０は選択器２２３０を制御して、転送元アドレスレジスタＢ２２２６が保持するアドレスをバスインタフェース２２６０に供給する。バスインタフェースは制御装置２２４０の指示に従い、バス６００を介して転送元アドレスレジスタＢ２２２６が保持するアドレスからデータを読み出し、バッファＢ２２５６に格納する。すなわち、入出力装置２１００の受信データをバッファＢ２２５６に格納する。
【００３８】
以上の過程により、バッファ２２５０には入出力装置２１００のステータスと受信データの組が格納される。
【００３９】
次に制御装置２２４０は選択器２２３０を制御して、転送先アドレスレジスタ２２２０が保持するアドレスをバスインタフェース２２６０に供給する。バスインタフェースは制御装置２２４０の指示に従い、バス６００を介してバッファ２２５０において組となったデータを転送先アドレスレジスタ２２２０が保持するアドレスへ書き込む。すなわち、入出力装置２１００のステータスと受信データが組となる状態でメモリ５００に書き込む。
【００４０】
最後に、次アドレス生成器２２１０で次にメモリ５００にバッファ２２５０の内容を書き込むアドレスを算出し、算出結果を転送先アドレスレジスタ２２２０に書き込む。
【００４１】
以上の処理により、第２の実施の形態でも第１の実施の形態と同様の内容をメモリ５００に格納することが可能である。したがって、エラー処理では第１の実施の形態と同じ方法が利用可能である。
【００４２】
第１及び第２の実施の形態で、入出力装置には外部装置が接続してあるが、システムが複数のブロックにより構成される場合、各ブロックに入出力装置に相当する機能が存在し、ブロック間で入出力装置に相当する機能を介して通信を行うことも考えられる。
【００４３】
【発明の効果】
ＤＭＡ転送時にも入出力装置で入力時にエラーを起こしたフレームやデータの位置を特定できる。この結果、ＤＭＡ転送時に入出力装置で入力エラーを検出した際に、入出力装置の入力動作を停止したり、プロセッサによる割り込み処理を行ったりすること無しに、エラーを起こした個所のみ破棄することが可能となる。したがって、入出力処理機能の低下を抑制しながら、プロセッサから割り込み処理を排除することを可能とする。特に命令キャッシュを持つプロセッサでは、割り込み処理による命令キャッシュの汚染が避けられるため、実行速度の向上が望め、かつリアルタイム処理における実行時間の予測が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るブロック図である。
【図２】入出力装置に入力する信号のフレーム構成例を示す図である。
【図３】図２に示すフレーム構成例を入出力装置が受信しＤＭＡ転送が行われた際のメモリへのデータ格納状態を示す図である。
【図４】図２に示すフレームを連続して入出力装置に入力する例である。
【図５】図４に示すフレームの連続を入出力装置が受信しＤＭＡ転送が行われた際のメモリへのデータ格納状態を示す図である。
【図６】本発明の第２の実施の形態に係る入出力装置のブロック図である。
【図７】本発明の第２の実施の形態に係るＤＭＡ制御装置のブロック図である。
【符号の説明】
１００…第１の実施の形態で用いる入出力装置、１１０…第１の入出力装置のバスインタフェース、１２０…第１の入出力装置のデータバッファ、１２１…受信データに対応する第１の入出力装置のステータス、１２２…第１の入出力装置の受信データ、１３０…第１の入出力装置の制御装置、１４０…第１の入出力装置の受信側フォーマット変換装置、１５０…第１の入出力装置の送信側フォーマット変換装置、２００…第１の実施の形態で用いるダイレクトメモリアクセス（ＤＭＡ）制御装置、３００…プロセッサ、４００…メモリインタフェース、５００…メモリ、６００…バス、９００…外部装置、１２００…フレームの例を構成するスタートコード、１２０１、１２０２、１２０３…スタートコードの構成バイト、１２１１…フレームの例を構成するＣＲＣバイト、１４００…フレームの例を構成するデータ、１４０１、１４０２、１４３２…データの構成バイト、１３０１、１３０２、１３０３…スタートコードの構成バイトに対応するステータス、１３１１…ＣＲＣバイトに対応するステータス、１５０１、１５０２、１５３２…データの構成バイトに対応するステータス、１６００、１６０１、１６０２、１６０５、１６０６、１６０７…フレーム列の例の構成フレーム、２１００…第２の実施の形態で用いる入出力装置、２１１０…第２の入出力装置のバスインタフェース、２１３０…第２の入出力装置の制御装置、２１４０…第２の入出力装置の受信側フォーマット変換装置、２１５０…第２の入出力装置の送信側フォーマット変換装置、２２００…第２の実施の形態で用いるダイレクトメモリアクセス（ＤＭＡ）制御装置、２２１０…第２のＤＭＡ制御装置の次アドレス生成器、２２２０…第２のＤＭＡ制御装置の転送先アドレスレジスタ、２２２５…第２のＤＭＡ制御装置の転送元アドレスレジスタＡ、２２２６…第２のＤＭＡ制御装置の転送元アドレスレジスタＢ、２２３０…第２のＤＭＡ制御装置の選択器、２２４０…第２のＤＭＡ制御装置の制御装置、２２５０…第２のＤＭＡ制御装置のバッファ、２２５５…第２のＤＭＡ制御装置のバッファＡ、２２５６…第２のＤＭＡ制御装置のバッファＢ、２２６０…第２のＤＭＡ制御装置のバスインタフェース。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a processor system with a direct memory access transfer function.
[0002]
[Prior art]
When performing data transfer with an input / output device, data transfer using a direct memory access (DMA) controller is performed by various processors in order to support the data transfer speed of the input / output device and to suppress consumption of processor processing power. Used in the system. As an example of such a conventional technique, there is an apparatus disclosed in Patent Document 1. In this example, when the communication chip receives data, DMA transfer is used.
[0003]
[Patent Document 1]
Japanese Patent Application Laid-Open No. Hei 9-114771
[Problems to be solved by the invention]
When an error is detected in the input / output device when data is input from the input / output device by the DMA transfer, an interrupt process or data input stop may be necessary in order to appropriately handle the error. In the device disclosed in Patent Document 1, when an error occurs, an interrupt process is used. When interrupt processing and data input stop are not performed, when the processor checks the error detection information of the input / output device and detects an error, the processor basically checks the error occurrence status at the end and there is no error It is necessary to discard all the data entered after confirming that
[0005]
Therefore, in order to minimize the amount of input data to be discarded when an error occurs, interrupt processing is used, data reception by the input / output device is stopped, or the processor frequently checks error detection information of the input / output device. There is a need.
[0006]
However, in the method of stopping data reception, if communication from the data transmission side to the input / output device is interrupted until the processor detects an error and restarts the transfer, and it is difficult to control the data transmission side, the data transmission side will not transmit the data. Data will be missed. The method in which the processor frequently checks the input / output device places a heavy burden on the processor. In the method using interrupt processing, when real-time processing is performed by a processor, it is difficult to predict the effect on the execution time, and there are cases where it is desired to avoid the processing as much as possible. In particular, in a processor having an instruction cache memory, when an interrupt occurs, the contents of the instruction cache memory are partially replaced by the interrupt processing program. Become.
[0007]
Provided is a system having a DMA transfer means capable of discarding only the data in which an error has occurred, or only the data in which the error has occurred and data in the vicinity thereof, without stopping the data reception in the input / output device and suppressing the load on the processor. That is the problem to be solved by the present invention.
[0008]
[Means for Solving the Problems]
When transferring received data of the input / output device to the memory by DMA transfer, the input / output device prepares a set of the received data and the status of the input / output device, and transfers the set by DMA. Alternatively, when the DMA control device reads data from the input / output device, the received data and the status of the input / output device are individually read, and the DMA control device combines them and writes the data into the memory.
[0009]
The processor checks the status of the input / output device paired with the received data when processing the received data written from the input / output device to the memory by the DMA transfer. Error recovery processing is performed on the data to be processed.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
The first embodiment will be described with reference to FIG. The input / output device 100, the DMA control device 200, the processor 300, and the memory interface 400 are connected to the bus 600. The memory 500 is connected to the bus 600 via the memory interface 400, and is used for storing data and storing program codes executed by the processor 300. Data transferred from the input / output device 100 by DMA transfer is also stored in the memory 500.
[0011]
Inside the input / output device 100, a bus interface 110 for connecting to the bus 600, a data buffer 120 for temporarily storing data to be DMA-transferred, a control device 130 for controlling the input / output device, There are a receiving-side format converter 140 that converts received data into internal format data, and a transmitting-side format converter 150 that converts internal format data into transmission data from the input / output device 100. For example, when the input / output device 100 is a serial interface, the receiving-side format converter 140 is a serial-parallel converter, and the transmitting-side format converter 150 is a parallel-serial converter.
[0012]
The data buffer 120 stores a status 121 such as error information detected by the control device 130 of the input / output device 100 and data 122 input via the receiving format converter 140. When the data buffer 120 has a plurality of entries, each entry holds a status 121 and data 122 as a set.
[0013]
When transferring received data from the input / output device 100 to the memory 500 by DMA transfer, first, the input / output device 100 and the DMA control device 200 are initialized by the processor 300. When data is received from the external device 900 to the input / output device 100 and the data 122 is stored in the data buffer 120, the status 121 of the control device 130 at that time is also stored in the data buffer 120. Once stored in the data buffer 120, the data 122 and the status 121 are handled as a set.
[0014]
When detecting that the set of the data 122 and the status 121 is stored in the data buffer 120, the bus interface 110 issues a DMA transfer request to the DMA controller 200. When the DMA control device 200 receives the DMA transfer request from the input / output device 100, the DMA control device 200 accesses the input / output device 100 via the bus 600 and reads out a set of the data 120 and the status 121 stored in the data buffer 120. Thereafter, the DMA controller 200 issues a request to the memory interface 400 to write the set of data and status read via the bus 600 to the memory as one piece of data. At this time, the DMA control device 200 also instructs the memory interface 400 on the address to write the data.
[0015]
After issuing an instruction to write data to the memory 500 to the memory interface 400, the DMA control device 200 updates the address at which data is written.
[0016]
The DMA transfer operation will be described by assuming that the input / output device 100 is a serial interface and that communication with the external device 900 is performed in units of a frame structure shown in FIG.
[0017]
At the beginning of the frame shown in FIG. 2, A5H in hexadecimal is present as a 3-byte start code 1200, followed by data of a total of 32 bytes from data 0 (1401) to data 31 (1432). Further, a 1-byte CRC1211 code is added. Further, when A5H is continuous for 3 bytes or more in the data in the frame, 00H is inserted in hexadecimal notation every two consecutive times, so that the data portion and the start code 1200 can be identified. When the value of CRC1211 is also A5H, the most significant bit is inverted to 25H.
[0018]
When the input / output device 100 receives the frame shown in FIG. 2, the receiving-side format converter 140 performs serial-parallel conversion for each byte, and stores the conversion result in the data buffer 120. At the same time, the receiving-side format converter 140 performs communication error detection, and stores the detection result as the status 121 in the data buffer 120 via the controller 130. When one byte of data 122 and status 121 are stored in data buffer 120, bus interface 110 issues a DMA transfer request to DMA controller 200.
[0019]
When receiving the DMA transfer request, the DMA control device 200 reads a set of the status 121 and the data 122 from the data buffer 120 via the bus 600 and the bus interface 110.
[0020]
When the DMA control device 200 reads a set of the status 121 and the data 122, the DMA control device 200 writes the set into the memory 500 via the bus 600 and the memory interface 400.
[0021]
The data write state in the memory 500 when the input of a certain frame is completed and the DMA transfer to the memory 500 is completed will be described with reference to FIG.
[0022]
In the six bytes from the offset address +00 to +05, the first byte (1201) of the frame start code 1200 and the corresponding status S0 (1301), the second byte (1202) and the corresponding status S1 (1302), The third byte (1203) and the corresponding status S2 (1303) are stored.
[0023]
In the 64 bytes from the offset address +06 to +69, the frame data 1400 is stored in order from data 0 (1401) and the corresponding status 0 (1501) to data 31 (1432) and the corresponding status 31 (1532). Is done.
[0024]
Two bytes from offset address +70 to +71 store CRC (1211) from data 0 to data 31 and its status (1311).
[0025]
When the input / output device 100 receives a plurality of frames as shown in FIG. 4, each frame is stored in the memory 500 as shown in FIG. That is, the frames are continuously stored in the memory 500 in the order in which the input / output device 100 receives the frames. However, since the DMA transfer area is handled as a ring buffer, if the memory area allocated as the DMA transfer area from the input / output device 100 is exceeded, the data is returned to the beginning of the DMA transfer area and data storage is continued.
[0026]
When processing the data received by the input / output device 100, the processor 300 processes the data stored in the memory 500 at such a frequency that the area prepared for the DMA transfer from the input / output device 100 does not overflow the memory 500. I do. For example, when a storage area for 10 frames is prepared in the memory 500, data stored in the memory 500 is processed at a time interval required for inputting about 8 frames.
[0027]
When performing the processing of the received data stored in the memory 500, the processor 300 checks the status corresponding to the received data and detects an error.
[0028]
When detecting an error, the processor 300 discards the frame currently being processed, performs error processing such as issuing a data retransmission request to the external device 900, and searches for the start of the next frame.
[0029]
The search for the start position of the next frame is performed by finding the byte sequence of the start code 1200. Therefore, even if the input data is lost and the byte length of the frame is different from the normal frame, the next frame can be detected.
[0030]
If an error is detected in the start code 1200 of the frame currently being processed when searching for the start position of the next frame, the search is started from the position jumped by the length of the start code 1200 from the start of the start code 1200. Do. If an error exists in the data 1400 or the CRC 1211, the search is performed from the next byte.
[0031]
By using the above method, when a plurality of frame data are stored in the memory 500 and the processor 300 performs processing collectively, even if an error exists in a certain frame, normal processing is performed on a normal frame. Is possible. That is, since the position of a frame or data in which an error has occurred at the time of input can also be specified at the time of DMA transfer, it is possible to discard only the portion in which the error has occurred when performing error processing.
[0032]
As a second embodiment, another DMA controller 2200 shown in FIG. 7 is used instead of the DMA controller 200 shown in FIG. 1, and another DMA controller shown in FIG. 6 is used instead of the input / output device 100 shown in FIG. A method using the input / output device 2100 will be described with reference to FIGS. The second embodiment also has the same system configuration as FIG. 1 except that the DMA control device and the input / output device are different.
[0033]
The input / output device 2100 shown in FIG. 6 differs from the input / output device 100 in that the data buffer 120 for pairing the status 121 and the data 122 does not exist.
[0034]
In the DMA control device 2200 of FIG. 7, a source address register A 2225 and a source address register B 2226 that hold a source address exist for one destination address register 2220 that holds a destination address.
[0035]
When the DMA controller 2200 performs the DMA transfer, the processor 300 previously sets an address for reading the status of the input / output device 2100 in the transfer source address register A, and receives the address from the input / output device 2100 in the transfer source address register B. Set the address for reading data. In the transfer destination address register 2220, a start address of an area allocated for storing data transferred by DMA is set.
[0036]
When the DMA controller 2200 receives the DMA transfer request signal from the input / output device 2100, the controller 2240 controls the selector 2230 to supply the address held by the transfer source address register A 2225 to the bus interface 2260. The bus interface reads data from the address held by the transfer source address register A 2225 via the bus 600 and stores the data in the buffer A 2255 according to the instruction of the control device 2240. That is, the status of the input / output device 2100 is stored in the buffer A 2255.
[0037]
Next, control device 2240 controls selector 2230 to supply the address held by transfer source address register B 2226 to bus interface 2260. The bus interface reads data from the address held by the transfer source address register B 2226 via the bus 600 and stores the data in the buffer B 2256 according to the instruction of the control device 2240. That is, the received data of the input / output device 2100 is stored in the buffer B2256.
[0038]
Through the above process, a set of the status of the input / output device 2100 and the received data is stored in the buffer 2250.
[0039]
Next, the control device 2240 controls the selector 2230 to supply the address held by the transfer destination address register 2220 to the bus interface 2260. The bus interface writes the set of data in the buffer 2250 via the bus 600 to the address held by the transfer destination address register 2220 according to the instruction of the control device 2240. That is, the data is written in the memory 500 in a state where the status of the input / output device 2100 and the received data form a set.
[0040]
Finally, the next address generator 2210 calculates an address to write the contents of the buffer 2250 to the memory 500 next, and writes the calculation result to the transfer destination address register 2220.
[0041]
With the above processing, the same contents as in the first embodiment can be stored in the memory 500 in the second embodiment. Therefore, the same method as in the first embodiment can be used for error processing.
[0042]
In the first and second embodiments, an external device is connected to the input / output device. However, when the system includes a plurality of blocks, each block has a function corresponding to the input / output device, Communication between blocks via a function corresponding to an input / output device may be considered.
[0043]
【The invention's effect】
Also at the time of DMA transfer, the position of a frame or data in which an error has occurred at the time of input by the input / output device can be specified. As a result, when an input error is detected by the input / output device during the DMA transfer, the input operation of the input / output device is stopped, and only the location where the error has occurred is discarded without interrupting the processor. Becomes possible. Therefore, it is possible to eliminate the interrupt processing from the processor while suppressing the deterioration of the input / output processing function. Particularly, in a processor having an instruction cache, the contamination of the instruction cache due to the interrupt processing can be avoided, so that the execution speed can be improved and the execution time in real-time processing can be easily predicted.
[Brief description of the drawings]
FIG. 1 is a block diagram according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a frame configuration example of a signal input to an input / output device.
FIG. 3 is a diagram illustrating a data storage state in a memory when the input / output device receives the example of the frame configuration illustrated in FIG. 2 and performs a DMA transfer.
FIG. 4 is an example in which the frames shown in FIG. 2 are continuously input to the input / output device.
5 is a diagram illustrating a state of data storage in a memory when the input / output device receives the sequence of frames illustrated in FIG. 4 and performs a DMA transfer.
FIG. 6 is a block diagram of an input / output device according to a second embodiment of the present invention.
FIG. 7 is a block diagram of a DMA control device according to a second embodiment of the present invention.
[Explanation of symbols]
100: input / output device used in the first embodiment, 110: bus interface of first input / output device, 120: data buffer of first input / output device, 121: first input / output corresponding to received data Status of the device, 122: received data of the first input / output device, 130: control device of the first input / output device, 140: received side format converter of the first input / output device, 150: first input / output Format conversion device on the transmission side of the device, 200: Direct memory access (DMA) control device used in the first embodiment, 300: Processor, 400: Memory interface, 500: Memory, 600: Bus, 900: External device, 1200 .., Start codes constituting an example of a frame, 1201, 1202, 1203... Bytes constituting a start code, 1211. CRC byte constituting an example of a program, 1400... Data constituting an example of a frame, 1401, 1402, 1432... Data constituting byte, 1301, 1302, 1303... Status corresponding to a constituting byte of a start code, 1311. , 1501, 1502, 1532... Status corresponding to data configuration bytes, 1600, 1601, 1602, 1605, 1606, 1607... Configuration frame as an example of a frame sequence, 2100... Used in the second embodiment. Input / output device, 2110: Bus interface of second input / output device, 2130: Control device of second input / output device, 2140: Receiving-side format converter of second input / output device, 2150: Second input / output Format conversion device on the transmission side of the device, 2200. Direct memory access (DMA) controller 2210... Next address generator of the second DMA controller 2220... Destination address register of the second DMA controller 2225... Of the second DMA controller Transfer source address register A, 2226... Transfer source address register B of the second DMA controller 2230... Selector of the second DMA controller 2240... Controller of the second DMA controller 2250. DMA controller buffer, 2255: Buffer A of second DMA controller, 2256: Buffer B of second DMA controller, 2260: Bus interface of second DMA controller.
