JP2004165993A

JP2004165993A - Multiple power supply interface of semiconductor integrated circuit

Info

Publication number: JP2004165993A
Application number: JP2002329728A
Authority: JP
Inventors: Yukimasa Kuniya; 幸正國谷
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-13
Filing date: 2002-11-13
Publication date: 2004-06-10

Abstract

<P>PROBLEM TO BE SOLVED: To determine the state of an internal circuit and suppress a through current or an impact current even in a transient state where one of power supplies provided in a semiconductor device starts up but the other does not start yet. <P>SOLUTION: When a time difference exists between an internal power supply 15 having a low power voltage and an external I/O power supply 13 having a high power voltage, a circuit 10 is provided for supplying power from the internal power supply 15 to the external power supply 13 in a transient state where the internal power supply 15 starts up first and the external power supply 13 does not start up yet. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、複数電源を有する半導体集積回路の多電源インターフェース装置に関するものである。
【０００２】
【従来の技術】
システムＬＳＩなどの半導体集積回路では、半導体プロセスの微細化にともなうシュリンク則により、動作電源電圧が低電圧化される傾向にある。しかし、システムを構成するその他のデバイスは必ずしもシステムＬＳＩと同じ電圧で動作するとは限らない。そのため、外部のデバイスとのインターフェースの関係から、システムＬＳＩには外部Ｉ／Ｏ電源と内部電源の複数の電源を持つことが多くなっている（特許文献１等）。
【０００３】
【特許文献１】
特開２００１−１４４６００号公報
【０００４】
複数電源（内部電源と外部Ｉ／Ｏ電源）における電源立ち上げシーケンスには明確な規程が無く、一般的には低い側の電源（内部電源）から立ち上げ、高い側の電源（外部Ｉ／Ｏ電源）を次に立ち上げるケースが多い。
【０００５】
図６は内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における従来のインターフェース構成を示す回路図である。ここで、内部電源が立ち上り、外部Ｉ／Ｏ電源がまだ立ち上がっていない過渡的な状況における動作について説明する。
【０００６】
図６において、１０１は外部端子から入力バッファまでの信号線、１０２は外部Ｉ／Ｏ電源で動作するバッファ回路、１０３は外部Ｉ／Ｏ電源、１０４は内部電源で動作するバッファ回路、１０５は内部電源、１０６はバッファ回路１０２とバッファ回路１０４を接続するインターフェース信号線、１０７はバッファ回路１０４から内部回路への信号線、１０８は内部回路である。
【０００７】
外部Ｉ／Ｏ電源１０３が立ち上がっていないフローティング状態では、バッファ回路１０２は動作せず、インターフェース信号線１０６はハイインピーダンス状態となる。そのため、内部回路への信号線１０７はＨレベルまたはＬレベルを確定することができず、内部回路は状態を確定することができない。
【０００８】
その結果、ＣＰＵやＤＳＰなどの内部に双方向バスを多用している内部回路では、内部回路の状態を初期化する（リセットを確定する）ことができないことになり、双方向バスなどで大電流の貫通電流が発生することがあった。特に、モバイル端末のように最大電流量制限のある端末ではリミットがかかり、システムが正常動作に移行できない状態になる可能性があった。
【０００９】
【発明が解決しようとする課題】
上記説明したように、従来の方式では、内部電源が立ち上り外部Ｉ／Ｏ電源がまだ立ち上がっていない過渡的状態においては、内部回路の状態を初期化する（リセットを確定する）ことができないため、内部回路の双方向バスなどで貫通電流が発生していた。
【００１０】
本発明は上記事情に鑑みてなされたもので、複数電源（内部電源と外部Ｉ／Ｏ電源）を有する半導体装置において、一方の電源が立ち上り他方の電源がまだ立ち上がっていない過渡的状態においても、内部回路の状態を確定し貫通電流を抑制することができる多電源インターフェース装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、請求項１に係る半導体集積回路の多電源インターフェース装置は、複数電源を有する半導体集積回路の多電源インターフェース装置において、前記複数電源の間に立ち上げ時間差が存在する場合に、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給する回路を有するものである。
【００１２】
上記構成によれば、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給することにより、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路の信号レベルを確定させることができ、インターフェース回路における貫通電流を防止することができる。
【００１３】
請求項２に係る半導体集積回路の多電源インターフェース装置は、請求項１記載の半導体集積回路の多電源インターフェース装置において、前記電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に供給される電源により電源電圧が高い電源側のインターフェース回路を動作させ、特定の外部信号を前記半導体集積回路の内部に伝達することで半導体集積回路の状態を確定させるものである。
【００１４】
上記構成によれば、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路を動作させることより、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられ、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１５】
本発明の請求項３に係る半導体集積回路の多電源インターフェース装置は、請求項１または２記載の半導体集積回路の多電源インターフェース装置において、前記電源電圧が低い電源は半導体集積回路の内部電源であり、前記電源電圧が高い電源は半導体集積回路の外部Ｉ／Ｏ電源とするものである。
【００１６】
上記構成によれば、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムにおいて、まだ立ち上がっていない外部Ｉ／Ｏ電源側のインターフェース回路の信号レベルを確定させることができ、また、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１７】
本発明の請求項４に係る半導体集積回路の多電源インターフェース装置は、請求項１または２記載の半導体集積回路の多電源インターフェース装置において、前記電源電圧が低い電源は半導体集積回路の外部Ｉ／Ｏ電源であり、前記電源電圧が高い電源は半導体集積回路の内部電源とするものである。
【００１８】
上記構成によれば、通常動作状態で内部電源に外部Ｉ／Ｏ電源より高電圧が印加されているシステムにおいて、まだ立ち上がっていない内部電源側のインターフェース回路の信号レベルを確定させることができ、また、特定の外部信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができる。
【００１９】
本発明の請求項５に係る半導体集積回路の多電源インターフェース装置は、請求項１から４のいずれか一項記載の半導体集積回路の多電源インターフェース装置において、前記特定の外部信号はリセット信号とするものである。
【００２０】
上記構成によれば、複数の電源間に立ち上げ時間差が存在する場合にも、リセット信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができ、また内部電源の電圧の方が低い場合には内部回路の状態をリセットすることができる。
【００２１】
本発明の請求項６に係る半導体集積回路の多電源インターフェース装置は、内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝達する、電源に接続されない回路を有するものである。
【００２２】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、特定の外部信号を半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００２３】
本発明の請求項７に係る半導体集積回路の多電源インターフェース装置は、内部電源と外部Ｉ／Ｏ電源とを有する半導体集積回路において、内部電源が立ち上り外部Ｉ／Ｏ電源が立ち上がっていない過渡状態時に、特定の外部信号を前記半導体集積回路の内部に伝える回路の出力信号の論理レベルを確定させる、電源に接続されない回路を有するものである。
【００２４】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、特定の外部信号を受ける回路の論理を確定させて半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００２５】
本発明の請求項８に係る半導体集積回路の多電源インターフェース装置は、請求項６または７記載の半導体集積回路の多電源インターフェース装置において、前記特定の外部信号はリセット信号とするものである。
【００２６】
上記構成によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、リセット信号がインターフェース回路を介して半導体集積回路の内部に伝えられることで、内部回路の双方向バスにおける貫通電流を防止することができ、また内部電源の電圧の方が低い場合には内部回路の状態をリセットすることができる。
【００２７】
本発明の請求項９に係る半導体集積回路の多電源インターフェース装置は、リセット信号を前記特定の外部信号とする請求項７記載の半導体集積回路の多電源インターフェース装置を複数設け、前記複数の半導体集積回路の多電源インターフェース装置により論理レベルが確定された前記複数のリセット信号を入力し内部回路へのリセット信号を出力する論理積回路を備えるものである。
【００２８】
上記構成によれば、論理レベルが確定された複数のリセット信号を入力する論理積回路により、複数のリセット信号のうち少なくとも１つでも検出されると、半導体集積回路の内部回路の状態を初期化することができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態１に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００３０】
図１において、１０は内部電源から外部Ｉ／Ｏ電源に電源を供給する多電源インターフェース装置となるトランジスタによる回路、１１は外部端子から入力バッファまでの信号線、１２は外部Ｉ／Ｏ電源で動作するバッファ回路、１３は外部Ｉ／Ｏ電源、１４は内部電源で動作するバッファ回路、１５は内部電源、１６はバッファ回路１２とバッファ回路１４を接続するインターフェース信号線、１７は内部回路への信号線、１８は内部回路、１９は内部電源から外部Ｉ／Ｏ電源に電源を供給する電源ラインである。
【００３１】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００３２】
ここで、内部電源１５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源１３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源１３で動作するバッファ回路１２は動作することができない。
【００３３】
しかし、内部電源１５から外部Ｉ／Ｏ電源１３に電源を供給する回路１０により、電源ライン１９を通して、内部電源１５の電源電圧から回路１０の閾値レベルを差し引いた電圧（約１．２Ｖ）がバッファ回路１２に供給される。
【００３４】
これにより、外部端子１１（例えばリセット信号）の信号レベルがバッファ回路１２を介してインターフェース信号線１６に伝えられ、内部回路１８の状態を初期化する（リセットを確定する）ことができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【００３５】
なお、その後、外部Ｉ／Ｏ電源１３が３．０Ｖまで立ち上がったときは、回路１０はカットオフされ、内部電源１５から外部Ｉ／Ｏ電源１３への電源供給機能は働かなくなる。
【００３６】
（実施の形態２）
図２は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態２に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００３７】
図２において、２０は外部Ｉ／Ｏ電源から内部電源に電源を供給する多電源インターフェース装置となるトランジスタによる回路、２１は外部端子から入力バッファまでの信号線、２２は外部Ｉ／Ｏ電源で動作するバッファ回路、２３は外部Ｉ／Ｏ電源、２４は内部電源で動作するバッファ回路、２６はバッファ回路２２とバッファ回路２４を接続するインターフェース信号線、２７は内部回路への信号線、２８は内部回路、２９は外部Ｉ／Ｏ電源から内部電源に電源を供給する電源ラインである。
【００３８】
さらに、２ａはレベルシフタ、２ｂは出力端子の出力回路を制御する端子制御回路、２５はバッファ回路２４とレベルシフタ２ａと端子制御回路２ｂとに専用の内部電源、２ｃは端子制御回路２ｂへの入力信号線、２ｄは出力端子の出力回路、２ｅは出力端子信号線、２ｆは内部回路２８専用の内部電源、２ｇは出力回路２ｄの制御信号である。
【００３９】
上記構成の回路において、通常動作状態で内部電源に外部Ｉ／Ｏ電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が５．０Ｖとする。
【００４０】
ここで、外部Ｉ／Ｏ電源２３が先に３．０Ｖまで立ち上り、内部電源２５がまだ立ち上がっていない過渡的状態においては、内部電源２５で動作するバッファ回路２４は動作することはできず、出力回路２ｄの制御信号２ｇがハイインピーダンス状態となって出力回路を制御できず、外部デバイスとの間で衝突電流や貫通電流が発生することが懸念される。
【００４１】
しかし、外部Ｉ／Ｏ電源２３から内部電源２５に電源を供給する回路２０により、電源ライン２９を通して、外部Ｉ／Ｏ電源２３の電源電圧から回路２０の閾値レベルを差し引いた電圧（約２．４Ｖ）がレベルシフタ２ａとバッファ回路２４と端子制御回路２ｂに供給される。また、内部電源２ｆはまだ立ち上がっていないためフローティング状態であり、内部回路２８には電圧が供給されないので内部回路での貫通電流は発生しない。
【００４２】
これにより、外部端子２１（例えばリセット信号）の信号レベルがレベルシフタ２ａとバッファ回路２４を介して内部回路への信号線２７に伝えられ、端子制御回路２ｂを初期化することができ、外部デバイスとの間で衝突電流や貫通電流が発生しないように出力回路２ｄを制御することができる。
【００４３】
また、内部電源２５と内部電源２ｆを同一にしていたとしても、内部回路への信号線２７により内部回路２８の状態を初期化する（リセットを確定する）ことができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００４４】
なお、その後、内部電源２５が５．０Ｖまで立ち上がったときは、回路２０はカットオフされ、外部Ｉ／Ｏ電源２３から内部電源２５への電源供給機能は働かなくなる。
【００４５】
（実施の形態３）
図３は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態３に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００４６】
図３において、３０は外部端子の信号を内部回路に伝える多電源インターフェース装置を構成するトランジスタによる回路、３１は外部端子から入力バッファまでの信号線、３２は外部Ｉ／Ｏ電源で動作するバッファ回路、３３は外部Ｉ／Ｏ電源、３４は内部電源で動作するバッファ回路、３５は内部電源、３６はバッファ回路３２とバッファ回路３４を接続するインターフェース信号線、３７は内部回路への信号線、３８は内部回路、３９は内部回路を保護する回路である。
【００４７】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００４８】
ここで、内部電源３５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源３３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源３３で動作するバッファ回路３２は動作することはできない。
【００４９】
しかし、外部端子３１の信号（例えばリセット信号）を内部回路に伝える回路３０により、リセット信号のＬレベルを回路３０を介してバッファ回路３４に伝えることができため、内部回路３８の状態を初期化する（リセットを確定する）ことで、内部回路の双方向バスでの貫通電流を防止することができる。
【００５０】
なお、その後、外部Ｉ／Ｏ電源３３が３．０Ｖまで立ち上り、通常動作状態（リセット信号がＨレベル）に移行したときは、回路３０はカットオフされ、インターフェース信号線３６に対して影響することはなくなる。
【００５１】
（実施の形態４）
図４は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態４に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００５２】
図４において、４０は外部端子の信号のＬレベルをホールドする多電源インターフェース装置を構成するトランジスタによる回路、４１は外部端子から入力バッファまでの信号線、４２は外部Ｉ／Ｏ電源で動作するバッファ回路、４３は外部Ｉ／Ｏ電源、４４は内部電源で動作するバッファ回路、４５は内部電源、４６はバッファ回路４２とバッファ回路４４を接続するインターフェース信号線、４７は内部回路への信号線、４８は内部回路、４９はＬレベルを認識する回路である。
【００５３】
上記構成の回路において、通常動作状態で外部Ｉ／Ｏ電源に内部電源より高電圧が印加されているシステムを想定する。例えば、外部Ｉ／Ｏ電源が３．０Ｖ、内部電源が１．８Ｖとする。
【００５４】
ここで、内部電源４５が先に１．８Ｖまで立ち上り、外部Ｉ／Ｏ電源４３がまだ立ち上がっていない過渡的状態においては、外部Ｉ／Ｏ電源４３で動作するバッファ回路４２は動作することはできない。そのため、インターフェース信号線４６はハイインピーダンス状態となる。
【００５５】
しかし、ここにおいて、インターフェース信号線４６のハイインピーダンス状態からＬレベルを認識する回路４９がＬレベルと認識すれば、Ｌレベルをホールドする回路４０により、インターフェース信号線４６をＬレベルに確定することができる。
【００５６】
この信号にリセット信号を用いることにより、内部回路４８の状態を初期化する（リセットを確定する）ことができ、内部回路の双方向バスでの貫通電流を防止することができる。
【００５７】
なお、その後、外部Ｉ／Ｏ電源４３が３．０Ｖまで立ち上り、通常動作状態（リセット信号がＨレベル）に移行したときは、回路４０はカットオフされ、インターフェース信号線４６に対して影響することはなくなる。
【００５８】
また、Ｌレベルを認識する回路４９の閾値レベルを高めに調整しておくことにより、インターフェース信号線４６のハイインピーダンス状態からＬレベルを認識する感度を高めることができ、過渡状態において効率的に内部回路４８の状態を初期化する（リセットを確定する）ことができる。
【００５９】
（実施の形態５）
図５は、内部電源と外部Ｉ／Ｏ電源を有する半導体集積回路における、本発明の実施の形態５に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図である。
【００６０】
図５において、５１は外部端子１から入力バッファまでの信号線、５２は実施の形態４の多電源インターフェース装置を用いたインターフェース回路１、５３はインターフェース回路５２の出力信号、５４は外部端子２から入力バッファまでの信号線、５５は実施の形態４の多電源インターフェース装置を用いたインターフェース回路２、５６はインターフェース回路５５の出力信号、５７は内部回路への信号線、５８は内部回路、５９は論理積回路である。
【００６１】
実施の形態４の多電源インターフェース装置を用いたインターフェース回路を少なくとも２本以上の端子（例えば、リセット端子１とリセット端子２）に対して設け、それらのインターフェース回路の出力信号を論理積回路５９に入力することにより、外部端子のうち少なくとも１端子でもＬレベルであれば、これが検出されて信号線５７がＬレベルになり、内部回路５８の状態を初期化する（リセットを確定する）ことができるため、内部回路の双方向バスでの貫通電流を防止することができる。
【００６２】
また、この複数の端子（リセット端子）は、半導体装置のレイアウトにおいて、それぞれの端子を異なる場所に配置することで、より効率的に５８の内部回路の状態を初期化する（リセットを確定する）ことができる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、電源立ち上げ時に、電源電圧が低い電源から電源電圧が高い電源に電源を供給することにより、まだ立ち上がっていない電源電圧が高い電源側のインターフェース回路の信号レベルを確定させることができ、インターフェース回路における貫通電流を防止することができる。
【００６４】
さらに本発明によれば、外部Ｉ／Ｏ電源の立ち上げ状況に影響されずに、リセット信号等の特定の外部信号を半導体集積回路の内部に伝えることができるため、内部回路の状態を特定の外部信号に応じて初期化することができ、内部回路の双方向バスにおける貫通電流を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図２】本発明の実施の形態２に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図３】本発明の実施の形態３に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図４】本発明の実施の形態４に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図５】本発明の実施の形態５に係る多電源インターフェース装置を用いたインターフェース構成を示す回路図。
【図６】複数電源を有する半導体集積回路における従来のインターフェース構成を示す回路図。
【符号の説明】
１０内部電源から外部Ｉ／Ｏ電源に電源を供給する回路
１１、２１、３１、４１、１０１外部端子から入力バッファまでの信号線
１２、２２、３２、４２、１０２外部Ｉ／Ｏ電源で動作するバッファ回路
１３、２３、３３、４３、１０３外部Ｉ／Ｏ電源
１４、２４、３４、４４、１０４内部電源で動作するバッファ回路
１５、３５、４５、１０５内部電源
１６、２６、３６、４６、１０６インターフェース信号線
１７、２７、３７、４７、１０７内部回路への信号線
１８、２８、３８、４８、１０８内部回路
１９、２９電源ライン
２０外部Ｉ／Ｏ電源から内部電源に電源を供給する回路
２５バッファ回路とレベルシフタと端子制御回路とに専用の内部電源
２ａレベルシフタ
２ｂ出力端子の出力回路を制御する端子制御回路
２ｃ端子制御回路への入力信号線
２ｄ出力端子の出力回路
２ｅ出力端子信号線
２ｆ内部回路専用の内部電源
２ｇ出力回路の制御信号
３０外部端子の信号を内部回路に伝える回路
３９内部回路を保護する回路
４０外部端子の信号のＬレベルをホールドする回路
４９Ｌレベルを認識する回路
５１外部端子１から入力バッファまでの信号線
５２実施の形態４を用いた多電源インターフェース回路１
５３多電源インターフェース回路１の出力信号
５４外部端子２から入力バッファまでの信号線
５５実施の形態４を用いた多電源インターフェース回路２
５６多電源インターフェース回路２の出力信号
５７内部回路への信号線
５８内部回路
５９論理積回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multi-power supply interface device for a semiconductor integrated circuit having a plurality of power supplies.
[0002]
[Prior art]
2. Description of the Related Art In semiconductor integrated circuits such as system LSIs, the operating power supply voltage tends to be reduced due to the shrinkage rule accompanying the miniaturization of semiconductor processes. However, other devices constituting the system do not always operate at the same voltage as the system LSI. For this reason, system LSIs often have a plurality of power supplies, an external I / O power supply and an internal power supply, due to the interface relationship with external devices (Patent Document 1 and the like).
[0003]
[Patent Document 1]
JP 2001-144600 A
There is no clear rule in the power-up sequence for a plurality of power supplies (internal power supply and external I / O power supply), and in general, the power supply is started from a lower power supply (internal power supply) and is supplied from a higher power supply (external I / O power supply). Power supply) is started next.
[0005]
FIG. 6 is a circuit diagram showing a conventional interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply. Here, an operation in a transitional state in which the internal power supply has risen and the external I / O power supply has not yet risen will be described.
[0006]
6, 101 is a signal line from an external terminal to an input buffer, 102 is a buffer circuit operated by an external I / O power supply, 103 is an external I / O power supply, 104 is a buffer circuit operated by an internal power supply, and 105 is an internal circuit. A power supply, 106 is an interface signal line connecting the buffer circuit 102 and the buffer circuit 104, 107 is a signal line from the buffer circuit 104 to the internal circuit, and 108 is an internal circuit.
[0007]
In a floating state where the external I / O power supply 103 has not risen, the buffer circuit 102 does not operate, and the interface signal line 106 is in a high impedance state. Therefore, the signal line 107 to the internal circuit cannot determine the H level or the L level, and the internal circuit cannot determine the state.
[0008]
As a result, in an internal circuit such as a CPU or DSP in which a bidirectional bus is frequently used, the state of the internal circuit cannot be initialized (reset is determined), and a large In some cases. In particular, a terminal having a maximum current amount limit, such as a mobile terminal, is limited, and the system may not be able to shift to a normal operation.
[0009]
[Problems to be solved by the invention]
As described above, in the conventional method, in a transient state in which the internal power supply has risen and the external I / O power supply has not yet risen, it is not possible to initialize the state of the internal circuit (determine the reset). Through current was generated in the bidirectional bus of the internal circuit.
[0010]
The present invention has been made in view of the above circumstances, and in a semiconductor device having a plurality of power supplies (an internal power supply and an external I / O power supply), even in a transient state in which one power supply rises and the other power supply has not yet risen, It is an object of the present invention to provide a multiple power supply interface device that can determine the state of an internal circuit and suppress a through current.
[0011]
[Means for Solving the Problems]
In order to solve this problem, a multi-power supply interface device for a semiconductor integrated circuit according to claim 1 is a multi-power supply interface device for a semiconductor integrated circuit having a plurality of power supplies, wherein a rise time difference exists between the plurality of power supplies. And a circuit for supplying power from a power supply having a low power supply voltage to a power supply having a high power supply voltage when the power supply is turned on.
[0012]
According to the above configuration, at the time of power-on, by supplying power from a power supply with a low power supply voltage to a power supply with a high power supply voltage, the signal level of the interface circuit on the power supply side with a high power supply voltage that has not yet risen can be determined. Therefore, a through current in the interface circuit can be prevented.
[0013]
A multi-power supply interface device for a semiconductor integrated circuit according to claim 2 is the multi-power supply interface device for a semiconductor integrated circuit according to claim 1, wherein the power supply is supplied from a power supply having a low power supply voltage to a power supply having a high power supply voltage when the power supply is started. The power supply operates a power supply-side interface circuit having a high power supply voltage, and transmits a specific external signal to the inside of the semiconductor integrated circuit to determine the state of the semiconductor integrated circuit.
[0014]
According to the above configuration, a specific external signal is transmitted to the inside of the semiconductor integrated circuit through the interface circuit and the state of the internal circuit is specified by operating the interface circuit on the power supply side where the power supply voltage that has not yet risen is high. Can be initialized according to the external signal of the internal circuit, and a through current in the bidirectional bus of the internal circuit can be prevented.
[0015]
A multi-power supply interface device for a semiconductor integrated circuit according to claim 3 of the present invention is the multi-power supply interface device for a semiconductor integrated circuit according to claim 1 or 2, wherein the power supply having a low power supply voltage is an internal power supply of the semiconductor integrated circuit. The power supply having a high power supply voltage is an external I / O power supply for a semiconductor integrated circuit.
[0016]
According to the above configuration, in a system in which a higher voltage is applied to the external I / O power supply than the internal power supply in the normal operation state, it is possible to determine the signal level of the interface circuit on the external I / O power supply side that has not yet started up. Also, by transmitting a specific external signal to the inside of the semiconductor integrated circuit via the interface circuit, the state of the internal circuit can be initialized according to the specific external signal. Through current can be prevented.
[0017]
A multi-power supply interface device for a semiconductor integrated circuit according to claim 4 of the present invention is the multi-power supply interface device for a semiconductor integrated circuit according to claim 1 or 2, wherein the power supply having a low power supply voltage is an external I / O of the semiconductor integrated circuit. And a power supply having a high power supply voltage is used as an internal power supply of the semiconductor integrated circuit.
[0018]
According to the above configuration, in a system in which a higher voltage is applied to the internal power supply than the external I / O power supply in the normal operation state, the signal level of the interface circuit on the internal power supply side that has not yet started up can be determined. By transmitting a specific external signal to the inside of the semiconductor integrated circuit via the interface circuit, it is possible to prevent a through current in the bidirectional bus of the internal circuit.
[0019]
According to a fifth aspect of the present invention, there is provided a multi-power supply interface device for a semiconductor integrated circuit according to any one of the first to fourth aspects, wherein the specific external signal is a reset signal. Things.
[0020]
According to the above configuration, even when there is a rise time difference between the plurality of power supplies, the reset signal is transmitted to the inside of the semiconductor integrated circuit via the interface circuit, thereby reducing the through current in the bidirectional bus of the internal circuit. In addition, when the voltage of the internal power supply is lower, the state of the internal circuit can be reset.
[0021]
A multi-power supply interface device for a semiconductor integrated circuit according to claim 6 of the present invention is a semiconductor integrated circuit having an internal power supply and an external I / O power supply in a transient state in which the internal power supply rises and the external I / O power supply does not rise. And a circuit that transmits a specific external signal to the inside of the semiconductor integrated circuit and is not connected to a power supply.
[0022]
According to the above configuration, since a specific external signal can be transmitted to the inside of the semiconductor integrated circuit without being affected by the rise state of the external I / O power supply, the state of the internal circuit can be changed according to the specific external signal. The initialization can be performed, and the through current in the bidirectional bus of the internal circuit can be prevented.
[0023]
A multi-power supply interface device for a semiconductor integrated circuit according to claim 7 of the present invention is a semiconductor integrated circuit having an internal power supply and an external I / O power supply in a transient state in which the internal power supply rises and the external I / O power supply does not rise. And a circuit that is not connected to a power supply and that determines a logic level of an output signal of a circuit that transmits a specific external signal to the inside of the semiconductor integrated circuit.
[0024]
According to the above configuration, the logic of the circuit that receives a specific external signal can be determined and transmitted to the inside of the semiconductor integrated circuit without being affected by the rise state of the external I / O power supply. Can be initialized according to a specific external signal, and a through current in the bidirectional bus of the internal circuit can be prevented.
[0025]
According to an eighth aspect of the present invention, in the multiple power supply interface device for a semiconductor integrated circuit according to the sixth or seventh aspect, the specific external signal is a reset signal.
[0026]
According to the above configuration, the reset signal is transmitted to the inside of the semiconductor integrated circuit via the interface circuit without being affected by the rise state of the external I / O power supply. In addition, when the voltage of the internal power supply is lower, the state of the internal circuit can be reset.
[0027]
A multi-power interface device for a semiconductor integrated circuit according to claim 9 of the present invention, wherein a plurality of multi-power interface devices for a semiconductor integrated circuit according to claim 7 are provided with a reset signal as the specific external signal. And a logical product circuit for receiving the plurality of reset signals whose logical levels are determined by the multi-power supply interface device of the circuit and outputting a reset signal to an internal circuit.
[0028]
According to the above configuration, the state of the internal circuit of the semiconductor integrated circuit is initialized when at least one of the plurality of reset signals is detected by the AND circuit that inputs the plurality of reset signals whose logical levels are determined. Therefore, it is possible to prevent a through current in the bidirectional bus of the internal circuit.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a circuit diagram showing an interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply, using the multiple power supply interface device according to the first embodiment of the present invention.
[0030]
In FIG. 1, reference numeral 10 denotes a transistor circuit serving as a multi-power supply interface device for supplying power from an internal power supply to an external I / O power supply, 11 denotes a signal line from an external terminal to an input buffer, and 12 denotes an external I / O power supply. Buffer circuit 13, an external I / O power supply, 14 a buffer circuit operated by an internal power supply, 15 an internal power supply, 16 an interface signal line connecting the buffer circuit 12 and the buffer circuit 14, and 17 a signal to the internal circuit. Reference numeral 18 denotes an internal circuit, and 19 denotes a power supply line for supplying power from an internal power supply to an external I / O power supply.
[0031]
In the circuit having the above configuration, a system in which a higher voltage is applied to the external I / O power supply than the internal power supply in a normal operation state is assumed. For example, assume that the external I / O power supply is 3.0 V and the internal power supply is 1.8 V.
[0032]
Here, in a transient state in which the internal power supply 15 first rises to 1.8 V and the external I / O power supply 13 has not yet risen, the buffer circuit 12 operated by the external I / O power supply 13 cannot operate. .
[0033]
However, the voltage (about 1.2 V) obtained by subtracting the threshold level of the circuit 10 from the power supply voltage of the internal power supply 15 through the power supply line 19 is buffered by the circuit 10 that supplies power from the internal power supply 15 to the external I / O power supply 13. It is supplied to the circuit 12.
[0034]
As a result, the signal level of the external terminal 11 (for example, a reset signal) is transmitted to the interface signal line 16 via the buffer circuit 12, and the state of the internal circuit 18 can be initialized (reset is determined). Through current in the bidirectional bus can be prevented.
[0035]
After that, when the external I / O power supply 13 rises to 3.0 V, the circuit 10 is cut off and the power supply function from the internal power supply 15 to the external I / O power supply 13 does not work.
[0036]
(Embodiment 2)
FIG. 2 is a circuit diagram showing an interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply using a multiple power supply interface device according to a second embodiment of the present invention.
[0037]
In FIG. 2, reference numeral 20 denotes a transistor circuit serving as a multi-power supply interface device for supplying power from an external I / O power supply to an internal power supply, 21 denotes a signal line from an external terminal to an input buffer, and 22 denotes an external I / O power supply. Buffer circuit 23, an external I / O power supply, 24 a buffer circuit operated by an internal power supply, 26 an interface signal line connecting the buffer circuits 22 and 24, 27 a signal line to the internal circuit, and 28 an internal The circuit 29 is a power supply line for supplying power from the external I / O power supply to the internal power supply.
[0038]
Further, 2a is a level shifter, 2b is a terminal control circuit for controlling an output circuit of an output terminal, 25 is an internal power supply dedicated to the buffer circuit 24, the level shifter 2a and the terminal control circuit 2b, and 2c is an input signal to the terminal control circuit 2b. Line 2d is an output terminal output circuit, 2e is an output terminal signal line, 2f is an internal power supply dedicated to the internal circuit 28, and 2g is a control signal for the output circuit 2d.
[0039]
In the circuit having the above configuration, a system in which a higher voltage is applied to the internal power supply than the external I / O power supply in a normal operation state is assumed. For example, assume that the external I / O power supply is 3.0 V and the internal power supply is 5.0 V.
[0040]
Here, in a transient state in which the external I / O power supply 23 first rises to 3.0 V and the internal power supply 25 has not yet risen, the buffer circuit 24 operated by the internal power supply 25 cannot operate, and There is a concern that the control signal 2g of the circuit 2d becomes a high impedance state and the output circuit cannot be controlled, and a collision current or a through current may occur with an external device.
[0041]
However, a voltage (about 2.4 V) obtained by subtracting the threshold level of the circuit 20 from the power supply voltage of the external I / O power supply 23 through the power supply line 29 by the circuit 20 that supplies power from the external I / O power supply 23 to the internal power supply 25. ) Is supplied to the level shifter 2a, the buffer circuit 24, and the terminal control circuit 2b. Further, the internal power supply 2f has not yet risen and is in a floating state. Since no voltage is supplied to the internal circuit 28, a through current does not occur in the internal circuit.
[0042]
As a result, the signal level of the external terminal 21 (for example, a reset signal) is transmitted to the signal line 27 to the internal circuit via the level shifter 2a and the buffer circuit 24, and the terminal control circuit 2b can be initialized, and the external device can communicate with the external device. The output circuit 2d can be controlled so that a collision current or a through current does not occur between the two.
[0043]
Further, even if the internal power supply 25 and the internal power supply 2f are the same, the state of the internal circuit 28 can be initialized (the reset is determined) by the signal line 27 to the internal circuit. Through current in the bus can be prevented.
[0044]
After that, when the internal power supply 25 rises to 5.0 V, the circuit 20 is cut off, and the power supply function from the external I / O power supply 23 to the internal power supply 25 does not work.
[0045]
(Embodiment 3)
FIG. 3 is a circuit diagram showing an interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply, using a multiple power supply interface device according to a third embodiment of the present invention.
[0046]
In FIG. 3, reference numeral 30 denotes a circuit composed of transistors constituting a multi-power supply interface device for transmitting a signal from an external terminal to an internal circuit, 31 denotes a signal line from an external terminal to an input buffer, and 32 denotes a buffer circuit operated by an external I / O power supply , 33 are an external I / O power supply, 34 is a buffer circuit operated by an internal power supply, 35 is an internal power supply, 36 is an interface signal line connecting the buffer circuit 32 and the buffer circuit 34, 37 is a signal line to the internal circuit, 38 Is an internal circuit, and 39 is a circuit for protecting the internal circuit.
[0047]
In the circuit having the above configuration, a system in which a higher voltage is applied to the external I / O power supply than the internal power supply in a normal operation state is assumed. For example, assume that the external I / O power supply is 3.0 V and the internal power supply is 1.8 V.
[0048]
Here, in a transient state in which the internal power supply 35 first rises to 1.8 V and the external I / O power supply 33 has not yet risen, the buffer circuit 32 operated by the external I / O power supply 33 cannot operate. .
[0049]
However, the circuit 30 for transmitting a signal (for example, a reset signal) from the external terminal 31 to the internal circuit can transmit the L level of the reset signal to the buffer circuit 34 via the circuit 30. Therefore, the state of the internal circuit 38 is initialized. By doing so (determining the reset), it is possible to prevent a through current in the bidirectional bus of the internal circuit.
[0050]
After that, when the external I / O power supply 33 rises to 3.0 V and shifts to the normal operation state (the reset signal is at the H level), the circuit 30 is cut off and affects the interface signal line 36. Is gone.
[0051]
(Embodiment 4)
FIG. 4 is a circuit diagram showing an interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply using a multiple power supply interface device according to a fourth embodiment of the present invention.
[0052]
In FIG. 4, reference numeral 40 denotes a circuit including transistors constituting a multi-power supply interface device that holds an L level of a signal from an external terminal; 41, a signal line from the external terminal to an input buffer; 42, a buffer operated by an external I / O power supply Circuit, 43 an external I / O power supply, 44 a buffer circuit operated by an internal power supply, 45 an internal power supply, 46 an interface signal line connecting the buffer circuit 42 and the buffer circuit 44, 47 a signal line to the internal circuit, 48 is an internal circuit, and 49 is a circuit for recognizing the L level.
[0053]
In the circuit having the above configuration, a system in which a higher voltage is applied to the external I / O power supply than the internal power supply in a normal operation state is assumed. For example, assume that the external I / O power supply is 3.0 V and the internal power supply is 1.8 V.
[0054]
Here, in a transient state in which the internal power supply 45 first rises to 1.8 V and the external I / O power supply 43 has not yet risen, the buffer circuit 42 operated by the external I / O power supply 43 cannot operate. . Therefore, the interface signal line 46 enters a high impedance state.
[0055]
However, here, if the circuit 49 that recognizes the L level from the high impedance state of the interface signal line 46 recognizes the L level, the circuit 40 that holds the L level determines the interface signal line 46 to the L level. it can.
[0056]
By using a reset signal as this signal, the state of the internal circuit 48 can be initialized (reset is determined), and a through current in the bidirectional bus of the internal circuit can be prevented.
[0057]
After that, when the external I / O power supply 43 rises to 3.0 V and shifts to the normal operation state (the reset signal is at the H level), the circuit 40 is cut off and affects the interface signal line 46. Is gone.
[0058]
In addition, by adjusting the threshold level of the circuit 49 for recognizing the L level to be higher, the sensitivity for recognizing the L level from the high impedance state of the interface signal line 46 can be increased, and the internal level can be efficiently increased in the transient state. The state of the circuit 48 can be initialized (reset is determined).
[0059]
(Embodiment 5)
FIG. 5 is a circuit diagram showing an interface configuration in a semiconductor integrated circuit having an internal power supply and an external I / O power supply using a multiple power supply interface device according to a fifth embodiment of the present invention.
[0060]
In FIG. 5, reference numeral 51 denotes a signal line from the external terminal 1 to the input buffer; 52, an interface circuit 1 using the multiple power supply interface device of the fourth embodiment; 53, an output signal of the interface circuit 52; A signal line to the input buffer; 55, an interface circuit 2 using the multiple power supply interface device of the fourth embodiment; 56, an output signal of the interface circuit 55; 57, a signal line to an internal circuit; 58, an internal circuit; It is an AND circuit.
[0061]
An interface circuit using the multiple power supply interface device according to the fourth embodiment is provided for at least two or more terminals (for example, a reset terminal 1 and a reset terminal 2), and an output signal of the interface circuit is sent to an AND circuit 59. By inputting, if at least one of the external terminals is at L level, this is detected and the signal line 57 goes to L level, and the state of the internal circuit 58 can be initialized (reset is determined). Therefore, it is possible to prevent a through current in the bidirectional bus of the internal circuit.
[0062]
The plurality of terminals (reset terminals) are arranged at different locations in the layout of the semiconductor device, thereby more efficiently initializing the state of the 58 internal circuit (determining the reset). be able to.
[0063]
【The invention's effect】
As described above, according to the present invention, when power is turned on, by supplying power from a power supply having a low power supply voltage to a power supply having a high power supply voltage, an interface circuit of a power supply having a high power supply voltage which has not yet started up is provided. The signal level can be determined, and a through current in the interface circuit can be prevented.
[0064]
Further, according to the present invention, a specific external signal such as a reset signal can be transmitted to the inside of the semiconductor integrated circuit without being affected by the rise state of the external I / O power supply. Initialization can be performed according to an external signal, and a through current in a bidirectional bus of an internal circuit can be prevented.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an interface configuration using a multiple power supply interface device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing an interface configuration using a multiple power supply interface device according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing an interface configuration using a multiple power supply interface device according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram showing an interface configuration using a multiple power supply interface device according to a fourth embodiment of the present invention.
FIG. 5 is a circuit diagram showing an interface configuration using a multiple power supply interface device according to a fifth embodiment of the present invention.
FIG. 6 is a circuit diagram showing a conventional interface configuration in a semiconductor integrated circuit having a plurality of power supplies.
[Explanation of symbols]
10 Circuits 11, 21, 31, 41, 101 for supplying power from an internal power supply to an external I / O power supply Signal lines 12, 22, 32, 42, 102 from an external terminal to an input buffer Operate with an external I / O power supply Buffer circuits 13, 23, 33, 43, 103 External I / O power supplies 14, 24, 34, 44, 104 Buffer circuits 15, 35, 45, 105 operated by internal power supplies Internal power supplies 16, 26, 36, 46, 106 Interface signal lines 17, 27, 37, 47, 107 Signal lines to internal circuits 18, 28, 38, 48, 108 Internal circuits 19, 29 Power supply line 20 Circuit 25 for supplying power from external I / O power supply to internal power supply Internal power supply 2a dedicated to buffer circuit, level shifter, and terminal control circuit Level shifter 2b Terminal control circuit 2c for controlling the output circuit of the output terminal Input signal line 2d to control circuit Output circuit 2e of output terminal Output terminal signal line 2f Internal power supply 2g dedicated to internal circuit Control signal 30 of output circuit Circuit 39 for transmitting external terminal signal to internal circuit 39 Circuit 40 for protecting internal circuit Circuit 49 for holding L level of signal from external terminal 49 Circuit for recognizing L level 51 Signal line 52 from external terminal 1 to input buffer Multiple power supply interface circuit 1 using the fourth embodiment
53 output signal of multiple power supply interface circuit 54 signal line 55 from external terminal 2 to input buffer 55 multiple power supply interface circuit 2 using the fourth embodiment
56 output signal 57 of multi-power supply interface circuit 2 signal line 58 to internal circuit 58 internal circuit 59 AND circuit

Claims

In a multi-power supply interface device for a semiconductor integrated circuit having a plurality of power supplies, when there is a rise time difference between the plurality of power supplies, power is supplied from a power supply having a low power supply voltage to a power supply having a high power supply voltage at power-on. A multi-power supply interface device for a semiconductor integrated circuit, comprising a circuit.

At the time of starting the power supply, a power supply supplied from a power supply having a low power supply voltage to a power supply having a high power supply voltage operates an interface circuit on a power supply side having a high power supply voltage to transmit a specific external signal to the inside of the semiconductor integrated circuit. 2. The multi-power-supply interface device for a semiconductor integrated circuit according to claim 1, wherein the state of the semiconductor integrated circuit is determined.

3. The semiconductor integrated circuit according to claim 1, wherein the power supply having a low power supply voltage is an internal power supply of the semiconductor integrated circuit, and the power supply having a high power supply voltage is an external I / O power supply of the semiconductor integrated circuit. Multi power interface device.

3. The semiconductor integrated circuit according to claim 1, wherein the power supply having a low power supply voltage is an external I / O power supply of the semiconductor integrated circuit, and the power supply having a high power supply voltage is an internal power supply of the semiconductor integrated circuit. Multi power interface device.

5. The multiple power supply interface device for a semiconductor integrated circuit according to claim 1, wherein the specific external signal is a reset signal.

In a multiple power supply interface device for a semiconductor integrated circuit having an internal power supply and an external I / O power supply, a specific external signal is supplied to the inside of the semiconductor integrated circuit in a transient state in which the internal power supply rises and the external I / O power supply does not rise. A multi-power-supply interface device for a semiconductor integrated circuit, comprising a circuit not connected to a power supply to be transmitted.

In a multiple power supply interface device for a semiconductor integrated circuit having an internal power supply and an external I / O power supply, a specific external signal is supplied to the inside of the semiconductor integrated circuit in a transient state in which the internal power supply rises and the external I / O power supply does not rise. A multi-power supply interface device for a semiconductor integrated circuit, comprising: a circuit that is not connected to a power supply for determining a logic level of an output signal of a circuit to be transmitted.

8. The multiple power supply interface device for a semiconductor integrated circuit according to claim 6, wherein the specific external signal is a reset signal.

8. The multiple power supply interface device for a semiconductor integrated circuit according to claim 7, wherein a reset signal is the specific external signal, and the plurality of reset signals whose logic levels are determined by the multiple power supply interface devices for the plurality of semiconductor integrated circuits. A multi-power interface device for a semiconductor integrated circuit, comprising: an AND circuit for inputting a reset signal and outputting a reset signal to an internal circuit.