JP2004110419A

JP2004110419A - Memory access control device

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Publication number: JP2004110419A
Application number: JP2002272172A
Authority: JP
Inventors: Makoto Nakamura; 中村　誠; Tomonori Maekawa; 前川　智律
Original assignee: Fuji Electric Retail Systems Co Ltd
Current assignee: Fuji Electric Retail Systems Co Ltd
Priority date: 2002-09-18
Filing date: 2002-09-18
Publication date: 2004-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To sufficiently shorten a processing time in a predetermined processor by sufficiently quickly reading data frequently accessed and requested to output them. <P>SOLUTION: In this memory access control device 10, a part of data stored in a main memory 2 is stored in a high-speed storage processing part 12 with reading speed higher than that of the main memory 2, and if there are data targeted for an access request in the high-speed storage processing part 12, the data are outputted from the high-speed storage processing part 12. The memory access control device 10 is provided with a storage processing control part 18 storing data more frequently accessed and requested in the high-speed storage device 12 preferentially. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、第１の記憶装置に記憶されているデータの一部を、読み出し速度が第１の記憶装置より速い第２の記憶装置に記憶し、アクセス要求の対象となるデータが第２の記憶装置に存在する場合に、該データを第２の記憶装置から出力するメモリアクセス制御装置に関するものである。
【０００２】
【従来の技術】
一般に、メモリシステムの高速化技法の１つとしてキャッシングが知られている。このキャッシングは、中央演算処理装置（以下、ＣＰＵ；Ｃｅｎｔｒａｌ　　Ｐｒｏｃｅｓｓｉｎｇ　　Ｕｎｉｔともいう）と主記憶装置（以下、メインメモリともいう）との間に、キャッシュメモリと呼ばれるメインメモリよりも高速／小容量のメモリを備えてなるメモリアクセス制御装置を配置して行われるものである。
【０００３】
図１３は、従来のメモリアクセス制御装置を実装してなる処理システムを模式的に示したものであり、（ａ）は処理システムの構成を示したブロック図であり、（ｂ）は（ａ）におけるメモリアクセス制御装置の構成を示したブロック図である。図１３において、処理システムは、ＣＰＵ１と、メインメモリ２と、メモリアクセス制御装置２０とを有して構成してある。
【０００４】
ＣＰＵ１は、所定のプログラム命令を解釈し、実行することのできる処理装置である。メインメモリ２は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等であり、アドレス毎に所定のデータを記憶しているものである。
【０００５】
メモリアクセス制御装置２０は、図１３（ｂ）に示すように、主制御部２１と、キャッシュメモリ２２と、アドレス検出部２３と、判断部２６と、記憶処理部２７とを有して構成してある。
【０００６】
主制御部２１は、メモリアクセス制御装置２０の動作を統括的に制御するものである。キャッシュメモリ２２は、既述のようにメインメモリ２よりも読み出し速度が速く、該メインメモリ２よりも記憶容量が小さいメモリである。アドレス検出部２３は、ＣＰＵ１からのアクセス要求に含まれるメインメモリ２のアドレス（以下、アクセスアドレスともいう）を検出するものである。判断部２６は、アドレス検出部２３により検出されたアドレスのデータがキャッシュメモリ２２に記憶されているか否かを判断するものである。記憶処理部２７は、メインメモリ２から入力したデータを最新のデータとしてキャッシュメモリ２２に記憶させるものである。
【０００７】
次に、上記の処理システムを構成するメモリアクセス制御装置２０の動作について説明する。図１４および図１５は、図１３におけるメモリアクセス制御装置の動作を説明するための説明図であり、図１４が前半部分を、図１５が後半部分を示している。ここで、説明の便宜上、メインメモリ２は、最大１０個のデータを記憶することが可能であるとし、キャッシュメモリ２２は、最大２個のデータを記憶することが可能であるとする。また、図１４および図１５において、Ｓｎ′（ｎ＝１〜１６）は、ＣＰＵ１からのアクセス要求を示しており、Ｃｍ′（ｍ＝０〜１６）は、キャッシュメモリ２２の記憶状態を示している。Ｃｍ′にある矢印は、次回アクセスがあると上書きされる位置を示すためのポインタ、すなわち記憶処理部２７によりデータが記憶される位置を示すためのポインタである。このポインタは、入力されたデータが上書きされると次領域に移動する。尚、キャッシュメモリ２２に記憶してあるデータを出力する場合にはポインタは移動しない。以下においては、ＣＰＵ１のアクセス要求の順序にしたがって動作を説明する。
【０００８】
ＣＰＵ１がメインメモリ２にアクセス要求する以前においては、メインメモリ２は、アドレスＡ−１〜Ａ−１０にそれぞれデータが記憶された状態（Ｍ０）となっている。メモリアクセス制御装置２０のキャッシュメモリ２２は、初期状態であり、まだ何も記憶されていない空の状態となっている（Ｃ０′）。
【０００９】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ１′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−２を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。既述のようにこの時点においては、キャッシュメモリ２２は初期状態（Ｃ０′）であるので、アクセスアドレスＡ−２のデータがメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−２のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２に記憶する一方（Ｃ１′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１０】
ＣＰＵ１がメインメモリ２のアドレスＡ−３にアクセス要求すると（Ｓ２′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−３を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−３のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−２のデータしか記憶されていないので（Ｃ１′）、アクセスアドレスＡ−３のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−３のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２に記憶する一方（Ｃ２′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。ここに、キャッシュメモリ２２は、アクセスアドレスＡ−２のデータと、アクセスアドレスＡ−３のデータとの２個のデータが記憶されることになり、記憶容量が完全に充たされた状態となる。
【００１１】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ３′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−２を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。そして、主制御部２１は、キャッシュメモリ２２にはアドレスＡ−２のデータが記憶されているので（Ｃ２′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。この場合、キャッシュメモリ２２に記憶してあるデータを出力したため、既述のように、ポインタは移動しない（Ｃ３′）。
【００１２】
ＣＰＵ１がメインメモリ２のアドレスＡ−４にアクセス要求すると（Ｓ４′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−４を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−４のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−４のデータが記憶されていないので（Ｃ３′）、アクセスアドレスＡ−４のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−４のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２のポインタが指定したデータ、すなわちアドレスＡ−２のデータに上書きして記憶する一方（Ｃ４′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１３】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ５′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−２を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−２のデータが記憶されていないので（Ｃ４′）、アクセスアドレスＡ−２のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−２のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２のアドレスＡ−３のデータに上書きして記憶する一方（Ｃ５′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１４】
ＣＰＵ１がメインメモリ２のアドレスＡ−５にアクセス要求すると（Ｓ６′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−５を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−５のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−５のデータが記憶されていないので（Ｃ５′）、アクセスアドレスＡ−５のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−５のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２のアドレスＡ−４のデータに上書きして記憶する一方（Ｃ６′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１５】
ＣＰＵ１がメインメモリ２のアドレスＡ−６にアクセス要求すると（Ｓ７′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−６を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−６のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−６のデータが記憶されていないので（Ｃ６′）、アクセスアドレスＡ−６のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−６のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２のアドレスＡ−２のデータに上書きして記憶する一方（Ｃ７′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１６】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ８′）、メモリアクセス制御装置２０の主制御部２１は、アドレス検出部２３を通じてアクセスアドレスＡ−２を検出する。その後、判断部２６を通じてキャッシュメモリ２２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、キャッシュメモリ２２にはアドレスＡ−２のデータが記憶されていないので（Ｃ７′）、アクセスアドレスＡ−２のデータはメインメモリ２から出力されることになる。そして、主制御部２１は、入力インターフェース２４を介してメインメモリ２からアクセスアドレスＡ−２のデータを入力し、記憶処理部２７を通じてキャッシュメモリ２２のアドレスＡ−５のデータに上書きして記憶する一方（Ｃ８′）、出力インターフェース２５を介してＣＰＵ１に該データを出力する。
【００１７】
以上がＣＰＵ１からのアクセス要求の前半部分（Ｓ１′〜Ｓ８′）におけるメモリアクセス制御装置２０の動作である。ＣＰＵ１からのアクセス要求の後半部分（Ｓ９′〜Ｓ１６′）におけるメモリアクセス制御装置２０も、前半部分（Ｓ１′〜Ｓ８′）と同様の動作をし、図１５に示すように、キャッシュメモリ２２は、Ｃ９′〜Ｃ１６′の記憶状態となる。
【００１８】
【特許文献１】
特開平８−１６４７３号公報
【００１９】
【発明が解決しようとする課題】
図１６は、上記のアクセス要求（Ｓ１′〜Ｓ１６′）において、メインメモリ２の各アドレスＡ−１〜Ａ−１０のアクセス回数を示した表である。この図１６により、ＣＰＵ１が最もアクセス要求しているのは、アドレスＡ−２であることが判る（Ｓ１′、Ｓ３′、Ｓ５′、Ｓ８′、Ｓ９′、Ｓ１１′、Ｓ１３′、Ｓ１６′）。
【００２０】
ところが、従来のメモリアクセス制御装置２０においては、キャッシュメモリ２２に記憶されているアドレスＡ−２のデータを出力したのは、Ｓ３′、Ｓ９′およびＳ１１′だけであり、その他はメインメモリ２から入力したデータを出力しているに過ぎない。つまり、ＣＰＵ１がメモリアクセス制御装置２０にアクセスしたのは、Ｓ３′、Ｓ９′およびＳ１１′だけであり、その他はメインメモリ２にアクセスしたことになる。これでは、メインメモリ２よりも読み出し速度の速いキャッシュメモリ２２を有効に活用することができず、ＣＰＵ１による処理時間を充分に短いものとすることができない、という問題がある。
【００２１】
本発明は、上記実情に鑑みて、頻繁にアクセス要求されるデータを充分に速く読み出して出力することにより、所定の処理装置による処理時間を充分に短いものとすることができるメモリアクセス制御装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るメモリアクセス制御装置は、第１の記憶装置に記憶されているデータの一部を、読み出し速度が前記第１の記憶装置より速い第２の記憶装置に記憶し、アクセス要求の対象となるデータが前記第２の記憶装置に存在する場合に、前記データを前記第２の記憶装置から出力するメモリアクセス制御装置において、前記第２の記憶装置に対して、アクセス要求の回数が多いデータを優先的に記憶させる記憶処理制御手段を備えていることを特徴とする。
【００２３】
また、本発明の請求項２に係るメモリアクセス制御装置は、上記の請求項１において、前記記憶処理制御手段は、アクセス要求の回数が同じデータが複数存在する場合には、該データのうち最新のものを優先的に記憶させるものであることを特徴とする。
【００２４】
また、本発明の請求項３に係るメモリアクセス制御装置は、上記の請求項１において、前記記憶処理制御手段は、アクセス要求に含まれる前記第１の記憶装置のアクセスアドレスを検出する検出部と、前記検出部が検出したアクセスアドレス毎の検出回数をカウントするカウンタ部と、前記カウンタ部によりカウントされた検出回数が多いアクセスアドレスのデータを優先的に前記第２の記憶装置に記憶させる記憶処理制御部とを有して構成されていることを特徴とする。
【００２５】
【発明の実施の形態】
以下に添付図面を参照して、本発明に係るメモリアクセス制御装置の好適な実施の形態について詳細に説明する。
【００２６】
図１は、本発明の実施の形態に係るメモリアクセス制御装置を実装してなる処理システムを模式的に示したものであり、（ａ）は処理システムの構成を示したブロック図であり、（ｂ）は（ａ）におけるメモリアクセス制御装置の構成を示したブロック図である。図１において、処理システムは、ＣＰＵ１と、メインメモリ２と、メモリアクセス制御装置１０とを有して構成してある。
【００２７】
ＣＰＵ１は、所定のプログラム命令を解釈し、実行することのできる処理装置である。メインメモリ２は、上記請求項における第１の記憶装置であって、例えばＤＲＡＭ、ＲＯＭ等であり、アドレス毎に所定のデータを記憶しているものである。
【００２８】
メモリアクセス制御装置１０は、図１（ｂ）に示すように、主制御部１１と、高速記憶処理部１２と、アドレス検出部１３と、カウンタ部１４と、判断部１７と、記憶処理制御部１８とを有して構成してある。
【００２９】
主制御部１１は、所定のプログラムにしたがってメモリアクセス制御装置１０の動作を統括的に制御するものである。高速記憶処理部１２は、例えばキャッシュメモリであり、メインメモリ２よりも読み出し速度が速く、該メインメモリ２よりも記憶容量が小さいものである。アドレス検出部１３は、ＣＰＵ１からのアクセス要求に含まれるメインメモリ２のアクセスアドレスを検出するものである。カウンタ部１４は、アドレス検出部１３が検出したアクセスアドレス毎の検出回数をカウントするものである。判断部１７は、アドレス検出部１３により検出されたアクセスアドレスのデータが高速記憶処理部１２に記憶されているか否かを判断するものである。
【００３０】
記憶処理制御部１８は、上記の請求項における第２の記憶装置であって、カウンタ部１４によりカウントされた検出回数の多いアクセスアドレスのデータを優先的に高速記憶処理部１２に記憶させるとともに、カウンタ部１４によりカウントされた検出回数が同じデータが複数存在する場合には、該データのうち最新のものを優先的に高速記憶処理部１２に記憶させるものである。
【００３１】
次に、処理システムを構成するメモリアクセス制御装置１０の動作について説明する。図２および図３は、図１におけるメモリアクセス制御装置の動作を説明するための説明図であり、図２が前半部分を、図３が後半部分を示している。ここで、説明の便宜上、メインメモリ２は、最大１０個のデータを記憶することが可能であるとし、高速記憶処理部１２は、最大２個のデータを記憶することが可能であるとする。また、図２および図３において、Ｓｎ（ｎ＝１〜１６）は、ＣＰＵ１からのアクセス要求を示しており、Ｃｍ（ｍ＝０〜１６）は、高速記憶処理部１２の記憶状態を示している。更に、ＣＰＵ１からアクセス要求されるアドレスの順序は、上記の図１４および図１５と同じにしてある。以下においては、ＣＰＵ１のアクセス要求の順序にしたがって動作を説明する。
【００３２】
ＣＰＵ１がメインメモリ２にアクセス要求する以前においては、メインメモリ２は、アドレスＡ−１〜Ａ−１０にそれぞれデータが記憶された状態（Ｍ０）となっている。メモリアクセス制御装置１０の高速記憶処理部１２は、初期状態であり、まだ何も記憶されていない空の状態となっている（Ｃ０）。
【００３３】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ１）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−２を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−２の検出回数をカウントする。その後、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、既述のように高速記憶処理部１２は初期状態であるので（Ｃ０）、アクセスアドレスＡ−２のデータがメインメモリ２から出力されることになる。そして、主制御部１１は、入力インターフェース１５を介してメインメモリ２からアクセスアドレスＡ−２のデータを入力し、記憶処理制御部１８を通じて高速記憶処理部１２に記憶する一方（Ｃ１）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ１）では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００３４】
ＣＰＵ１がメインメモリ２のアドレスＡ−３にアクセス要求すると（Ｓ２）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−３を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−３の検出回数をカウントする。その後、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−３のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−２のデータしか記憶されていないので（Ｃ１）、アクセスアドレスＡ−３のデータがメインメモリ２から出力されることになる。そして、主制御部１１は、入力インターフェース１５を介してメインメモリ２からアクセスアドレスＡ−３のデータを入力し、記憶処理制御部１８を通じて高速記憶処理部１２に記憶する一方（Ｃ２）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。この場合、高速記憶処理部１２は、アクセスアドレスＡ−２のデータと、アクセスアドレスＡ−３のデータとの２個のデータが記憶されることになり、記憶容量が完全に充たされた状態となる。このアクセス要求（Ｓ２）では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００３５】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ３）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−２を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−３の検出回数をカウントする。ここでは、アクセスアドレスＡ−２の検出回数が２回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−２のデータが記憶されているので（Ｃ２）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ３）では、ＣＰＵ１は、メモリアクセス制御装置１０にアクセスしたことになる。
【００３６】
ＣＰＵ１がメインメモリ２のアドレスＡ−４にアクセス要求すると（Ｓ４）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−４を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−４の検出回数をカウントする。ここでは、アクセスアドレスＡ−４の検出回数が１回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−４のデータが記憶されているか否かを判断する。この時点においては高速記憶処理部１２にはアドレスＡ−４のデータが記憶されていないので（Ｃ３）、アクセスアドレスＡ−４のデータがメインメモリ２から出力されることになる。そして、主制御部１１は、入力インターフェース１５を介してメインメモリ２からアクセスアドレスＡ−４のデータを入力し、記憶処理制御部１８を通じて高速記憶処理部１２の検出回数が多いデータを残して検出回数の少ないアドレスＡ−３のデータに上書きして記憶する一方（Ｃ４）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ４）では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００３７】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ５）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−２を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−２の検出回数をカウントする。ここでは、アクセスアドレスＡ−２の検出回数が３回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−２のデータが記憶されているので（Ｃ４）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ５）では、ＣＰＵ１は、メモリアクセス制御装置１０にアクセスしたことになる。
【００３８】
ＣＰＵ１がメインメモリ２のアドレスＡ−５にアクセス要求すると（Ｓ６）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−５を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−５の検出回数をカウントする。ここでは、アクセスアドレスＡ−５の検出回数が１回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−５のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−５のデータが記憶されていないので（Ｃ５）、アクセスアドレスＡ−５のデータがメインメモリ２から出力されることになる。そして、主制御部１１は、入力インターフェース１５を介してメインメモリ２からアクセスアドレスＡ−５のデータを入力し、記憶処理制御部１８を通じて高速記憶処理部１２の検出回数が多いデータを残して検出回数の少ないアドレスＡ−４のデータに上書きして記憶する一方（Ｃ６）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ６）では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００３９】
ＣＰＵ１がメインメモリ２のアドレスＡ−６にアクセス要求すると（Ｓ７）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−６を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−６の検出回数をカウントする。ここでは、アクセスアドレスＡ−６の検出回数が１回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−６のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−６のデータが記憶されていないので（Ｃ６）、アクセスアドレスＡ−６のデータはメインメモリ２から出力されることになる。そして、主制御部１１は、入力インターフェース１５を介してメインメモリ２からアクセスアドレスＡ−６のデータを入力し、記憶処理制御部１８を通じて高速記憶処理部１２の検出回数が多いデータを残して検出回数の少ないアドレスＡ−５のデータに上書きして記憶する一方（Ｃ７）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ７）では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００４０】
ＣＰＵ１がメインメモリ２のアドレスＡ−２にアクセス要求すると（Ｓ８）、メモリアクセス制御装置１０の主制御部１１は、アドレス検出部１３を通じてアクセスアドレスＡ−２を検出し、カウンタ部１４を通じてこのアクセスアドレスＡ−２の検出回数をカウントする。ここでは、アクセスアドレスＡ−２の検出回数が４回とカウントされる。その後、主制御部１１は、判断部１７を通じて高速記憶処理部１２にアクセスアドレスＡ−２のデータが記憶されているか否かを判断する。この時点においては、高速記憶処理部１２にはアドレスＡ−２のデータが記憶されているので（Ｃ７）、出力インターフェース１６を介してＣＰＵ１に該データを出力する。このアクセス要求（Ｓ８）では、ＣＰＵ１は、メモリアクセス制御装置１０にアクセスしたことになる。
【００４１】
ＣＰＵ１からのアクセス要求の前半部分（Ｓ１〜Ｓ８）におけるアクセスアドレスの検出回数は図４に示すようになる。この図４から明らかなように、アクセスアドレスＡ−２の検出回数が４回となっており、アクセスアドレスＡ−３〜Ａ−６がそれぞれ１回ずつとなっている。そのため、アクセス要求Ｓ８後における高速記憶処理部１２は、検出回数の最も多い、すなわちアクセス要求の回数が最も多いアドレスＡ−２のデータと、検出回数が同じアドレスＡ−３〜Ａ−６のデータのうち、最新のアドレスＡ−６のデータとが記憶されている（Ｃ８）。
【００４２】
以下に、ＣＰＵ１からのアクセス要求の後半部分（Ｓ９〜Ｓ１６）について説明する。尚、アクセス要求の後半部分（Ｓ９〜Ｓ１６）のメモリアクセス制御装置１０の動作は、アクセス要求の前半部分（Ｓ１〜Ｓ８）のいずれかと同様であるので、簡略して説明する。図５〜図１２は、アクセス要求の後半部分（Ｓ９〜Ｓ１６）のそれぞれにおけるカウンタ部１４によってカウントされたアクセスアドレス毎の検出回数である。
【００４３】
ＣＰＵ１がアドレスＡ−２にアクセス要求すると（Ｓ９）、メモリアクセス制御装置１０は、既述のＳ３、Ｓ５およびＳ８の場合と同様にして、アクセスアドレスＡ−２を検出してそのアクセスアドレスＡ−２の検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−２のデータの存否を確認し、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図５に示すようになる。
【００４４】
ＣＰＵ１がアドレスＡ−３にアクセス要求すると（Ｓ１０）、メモリアクセス制御装置１０は、アクセスアドレスＡ−３を検出してそのアクセスアドレスの検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−３のデータの存否を確認し、メインメモリ２から入力したアクセスアドレスＡ−３のデータをアドレスＡ−６のデータに上書きして記憶する一方（Ｃ１０）、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図６に示すようになる。
【００４５】
ＣＰＵ１がアドレスＡ−２にアクセス要求すると（Ｓ１１）、メモリアクセス制御装置１０は、既述のＳ３、Ｓ５、Ｓ８およびＳ９の場合と同様にして、アクセスアドレスＡ−２を検出してそのアクセスアドレスＡ−２の検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−２のデータの存否を確認し、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図７に示すようになる。
【００４６】
ＣＰＵ１がアドレスＡ−４にアクセス要求すると（Ｓ１２）、メモリアクセス制御装置１０は、アクセスアドレスＡ−４を検出してそのアクセスアドレスの検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−４のデータの存否を確認し、メインメモリ２から入力したアクセスアドレスＡ−４のデータをアドレスＡ−３のデータに上書きして記憶する一方（Ｃ１２）、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図８に示すようになる。
【００４７】
ＣＰＵ１がアドレスＡ−２にアクセス要求すると（Ｓ１３）、メモリアクセス制御装置１０は、既述のＳ３、Ｓ５、Ｓ８、Ｓ９およびＳ１１の場合と同様にして、アクセスアドレスＡ−２を検出してそのアクセスアドレスＡ−２の検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−２のデータの存否を確認し、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図９に示すようになる。
【００４８】
ＣＰＵ１がアドレスＡ−５にアクセス要求すると（Ｓ１４）、メモリアクセス制御装置１０は、アクセスアドレスＡ−５を検出してそのアクセスアドレスの検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−５のデータの存否を確認し、メインメモリ２から入力したアクセスアドレスＡ−５のデータをアドレスＡ−４のデータに上書きして記憶する一方（Ｃ１４）、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図１０に示すようになる。
【００４９】
ＣＰＵ１がアドレスＡ−６にアクセス要求すると（Ｓ１５）、メモリアクセス制御装置１０は、アクセスアドレスＡ−６を検出してそのアクセスアドレスの検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−６のデータの存否を確認し、メインメモリ２から入力したアクセスアドレスＡ−６のデータをアドレスＡ−５のデータに上書きして記憶する一方（Ｃ１５）、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図１１に示すようになる。
【００５０】
最後にＣＰＵ１がアドレスＡ−２にアクセス要求すると（Ｓ１６）、メモリアクセス制御装置１０は、既述のＳ３、Ｓ５、Ｓ８、Ｓ９、Ｓ１１およびＳ１３の場合と同様にして、アクセスアドレスＡ−２を検出してそのアクセスアドレスＡ−２の検出回数をカウントした後、高速記憶処理部１２にアドレスＡ−２のデータの存否を確認し、ＣＰＵ１に該データを出力する。この場合におけるアクセスアドレス毎の検出回数は図１２に示すようになる。
【００５１】
ＣＰＵ１からのアクセス要求の後半部分（Ｓ９〜Ｓ１６）においては、アクセス要求Ｓ９、Ｓ１１、Ｓ１３およびＳ１６では、ＣＰＵ１は、メモリアクセス制御装置１０にアクセスしたことになり、その他のアクセス要求では、ＣＰＵ１は、メインメモリ２にアクセスしたことになる。
【００５２】
以上説明したように、本発明の実施の形態に係るメモリアクセス制御装置１０によれば、記憶処理制御部１８がカウンタ部１４によりカウントされた検出回数の多いアクセスアドレスのデータを優先的に高速記憶処理部１２に記憶させるので、頻繁にアクセス要求されるデータを充分に速く読み出して出力することができ、これにより、ＣＰＵ１による処理時間を充分に短いものとすることができる。従来例と比較して説明すると、従来例では、アクセス要求Ｓ３′、Ｓ９′およびＳ１１′の場合のみキャッシュメモリ２２からアクセスアドレスのデータを読み出して出力することしかできなかったが、本実施の形態では、アクセス要求Ｓ３、Ｓ５、Ｓ８、Ｓ９、Ｓ１１、Ｓ１３およびＳ１６の場合に高速記憶処理部１２からアクセスアドレスのデータを読み出して出力することができ、ＣＰＵ１による処理時間を大幅に短縮することができることが明らかである。
【００５３】
また、記憶処理制御部１８がカウンタ部１４によりカウントされた検出回数が同じアクセスアドレスのデータが複数存在する場合には、該データのうち最新のものを高速記憶処理部１２に記憶させるので、最新のアクセスアドレスが再びアクセス要求された場合には、該アクセスアドレスのデータを充分に速く読み出して出力することができ、これにより、ＣＰＵ１による処理時間を充分に短いものとすることができる。
【００５４】
更に、本実施の形態に係るメモリアクセス制御装置１０によれば、高速記憶処理部１２の数を増加させるわけではないので、装置全体に要するコストは従来例とほぼ同じであり、コスト面のデメリットはない。
【００５５】
以上、本発明のメモリアクセス制御装置の好適な実施の形態について説明したが、本発明はこれに限定されるものではない。例えば、上記の実施の形態では、メモリアクセス制御装置１０をＣＰＵ１の外部装置として説明したが、本発明のメモリアクセス制御装置は、ＣＰＵ等の処理装置の内部に設けられて内部装置として機能することもできる。
【００５６】
また、上記の実施の形態では、高速記憶処理部１２は、メモリアクセス制御装置１０の内部に設けられていたが、本発明では、第２の記憶装置である高速記憶処理部は、メモリアクセス制御装置の外部に設けられていてもよい。
【００５７】
更に、上記の実施の形態では、第１の記憶装置をメインメモリ２、第２の記憶装置を高速記憶処理部１２としたが、本発明では、第１の記憶装置を例えば所謂ハードディスクや各種メモリ装置とし、第２の記憶装置を例えばメインメモリとしてもよい。
【００５８】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、記憶処理制御手段がアクセス要求の回数が多いデータを優先的に第２の記憶装置に記憶させるので、頻繁にアクセス要求されるデータを充分に速く読み出して出力することができ、これにより、所定の処理装置による処理時間を充分に短いものとすることができる。
【００５９】
また、請求項２に記載の発明によれば、記憶処理制御手段がアクセス要求の回数が同じデータが複数存在する場合には、該データのうち最新のものを優先的に第２の記憶装置に記憶させるので、該最新のデータが再びアクセス要求された場合には、該データを充分に速く読み出して出力することができる。
【００６０】
また、請求項３に記載の発明によれば、記憶処理制御部がカウンタ部によりカウントされた検出回数の多いアクセスアドレスのデータを優先的に第２の記憶装置に記憶させるので、頻繁にアクセス要求されるデータを充分に速く読み出して出力することができ、これにより、所定の処理装置による処理時間を充分に短いものとすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリアクセス制御装置を実装してなる処理システムを模式的に示したブロック図である。
【図２】図１におけるメモリアクセス制御装置の動作の前半部分を説明するための説明図である。
【図３】図１におけるメモリアクセス制御装置の動作の後半部分を説明するための説明図である。
【図４】ＣＰＵからのアクセス要求の前半部分におけるアクセスアドレス毎の検出回数を示した図表である。
【図５】ＣＰＵからのアクセス要求Ｓ１〜Ｓ９までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図６】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１０までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図７】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１１までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図８】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１２までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図９】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１３までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図１０】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１４までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図１１】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１５までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図１２】ＣＰＵからのアクセス要求Ｓ１〜Ｓ１６までにおけるアクセスアドレス毎の検出回数を示した図表である。
【図１３】従来のメモリアクセス制御装置を実装してなる処理システムを模式的に示したブロック図である。
【図１４】図１３におけるメモリアクセス制御装置の動作の前半部分を説明するための説明図である。
【図１５】図１３におけるメモリアクセス制御装置の動作の後半部分を説明するための説明図である。
【図１６】図１４および図１５におけるＣＰＵからのアクセス要求の回数を示した図表である。
【符号の説明】
１　　　　ＣＰＵ
２　　　　メインメモリ
１０　　　メモリアクセス制御装置
１１　　　主制御部
１２　　　高速記憶処理部
１３　　　アドレス検出部
１４　　　カウンタ部
１５　　　入力インターフェース
１６　　　出力インターフェース
１７　　　判断部
１８　　　記憶処理制御部[0001]
TECHNICAL FIELD OF THE INVENTION
According to the present invention, a part of data stored in a first storage device is stored in a second storage device whose read speed is faster than that of the first storage device, and data to be accessed is stored in a second storage device. The present invention relates to a memory access control device that outputs the data from a second storage device when the data exists in a storage device.
[0002]
[Prior art]
Generally, caching is known as one of the techniques for speeding up a memory system. This caching is performed between a central processing unit (hereinafter, also referred to as a CPU; Central Processing Unit) and a main storage device (hereinafter, also referred to as a main memory) with a higher speed / smaller memory than a main memory called a cache memory. This is performed by arranging a memory access control device having:
[0003]
FIGS. 13A and 13B schematically show a processing system in which a conventional memory access control device is mounted. FIG. 13A is a block diagram showing a configuration of the processing system, and FIG. FIG. 2 is a block diagram showing a configuration of a memory access control device in FIG. 13, the processing system includes a CPU 1, a main memory 2, and a memory access control device 20.
[0004]
The CPU 1 is a processing device that can interpret and execute a predetermined program command. The main memory 2 is, for example, a DRAM (Dynamic Random Access Memory), a ROM (Read Only Memory), or the like, and stores predetermined data for each address.
[0005]
As shown in FIG. 13B, the memory access control device 20 includes a main control unit 21, a cache memory 22, an address detection unit 23, a determination unit 26, and a storage processing unit 27. It is.
[0006]
The main control unit 21 controls the operation of the memory access control device 20 as a whole. As described above, the cache memory 22 has a higher read speed than the main memory 2 and has a smaller storage capacity than the main memory 2. The address detector 23 detects an address of the main memory 2 (hereinafter, also referred to as an access address) included in an access request from the CPU 1. The determination unit 26 determines whether or not the data of the address detected by the address detection unit 23 is stored in the cache memory 22. The storage processing unit 27 stores the data input from the main memory 2 in the cache memory 22 as the latest data.
[0007]
Next, the operation of the memory access control device 20 configuring the above processing system will be described. 14 and 15 are explanatory diagrams for explaining the operation of the memory access control device in FIG. 13. FIG. 14 shows the first half and FIG. 15 shows the second half. Here, for convenience of explanation, it is assumed that the main memory 2 can store a maximum of ten pieces of data, and the cache memory 22 can store a maximum of two pieces of data. 14 and 15, Sn '(n = 1 to 16) indicates an access request from the CPU 1, and Cm' (m = 0 to 16) indicates a storage state of the cache memory 22. I have. The arrow at Cm 'is a pointer for indicating a position to be overwritten when there is a next access, that is, a pointer for indicating a position at which data is stored by the storage processing unit 27. This pointer moves to the next area when the input data is overwritten. When outputting data stored in the cache memory 22, the pointer does not move. Hereinafter, the operation will be described in accordance with the order of the access requests from the CPU 1.
[0008]
Before the CPU 1 requests access to the main memory 2, the main memory 2 is in a state (M0) in which data is stored at addresses A-1 to A-10, respectively. The cache memory 22 of the memory access control device 20 is in an initial state and is in an empty state in which nothing is stored (C0 ').
[0009]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S1 '), the main control unit 21 of the memory access control device 20 detects the access address A-2 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-2 is stored in the cache memory 22 through the determining unit 26. As described above, at this point, the cache memory 22 is in the initial state (C0 '), so that the data of the access address A-2 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-2 from the main memory 2 via the input interface 24 and stores the data in the cache memory 22 through the storage processing unit 27 (C1 ′), while the output interface 25 The data is output to the CPU 1 via the CPU 1.
[0010]
When the CPU 1 requests access to the address A-3 of the main memory 2 (S2 '), the main control unit 21 of the memory access control device 20 detects the access address A-3 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-3 is stored in the cache memory 22 through the determination unit 26. At this time, since only the data of the address A-2 is stored in the cache memory 22 (C1 '), the data of the access address A-3 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-3 from the main memory 2 through the input interface 24 and stores the data in the cache memory 22 through the storage processing unit 27 (C2 ′), while the output interface 25 The data is output to the CPU 1 via the CPU 1. Here, the cache memory 22 stores two data, that is, the data of the access address A-2 and the data of the access address A-3, and the storage capacity is completely filled. .
[0011]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S3 '), the main control unit 21 of the memory access control device 20 detects the access address A-2 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-2 is stored in the cache memory 22 through the determining unit 26. Then, since the data of the address A-2 is stored in the cache memory 22 (C2 ′), the main control unit 21 outputs the data to the CPU 1 via the output interface 25. In this case, since the data stored in the cache memory 22 is output, the pointer does not move as described above (C3 ').
[0012]
When the CPU 1 requests access to the address A-4 of the main memory 2 (S4 '), the main control unit 21 of the memory access control device 20 detects the access address A-4 through the address detection unit 23. Thereafter, it is determined through the determining unit 26 whether or not the data of the access address A-4 is stored in the cache memory 22. At this point, since the data of the address A-4 is not stored in the cache memory 22 (C3 '), the data of the access address A-4 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-4 from the main memory 2 via the input interface 24, and the data designated by the pointer of the cache memory 22 through the storage processing unit 27, that is, the data of the address A-2. While the data is overwritten and stored (C4 '), the data is output to the CPU 1 via the output interface 25.
[0013]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S5 '), the main control unit 21 of the memory access control device 20 detects the access address A-2 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-2 is stored in the cache memory 22 through the determining unit 26. At this time, since the data of the address A-2 is not stored in the cache memory 22 (C4 '), the data of the access address A-2 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-2 from the main memory 2 via the input interface 24 and overwrites and stores the data of the address A-3 of the cache memory 22 through the storage processing unit 27. On the other hand (C5 '), the data is output to the CPU 1 via the output interface 25.
[0014]
When the CPU 1 requests access to the address A-5 of the main memory 2 (S6 '), the main control unit 21 of the memory access control device 20 detects the access address A-5 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-5 is stored in the cache memory 22 through the determination unit 26. At this time, since the data of the address A-5 is not stored in the cache memory 22 (C5 '), the data of the access address A-5 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-5 from the main memory 2 via the input interface 24 and overwrites the data of the address A-4 of the cache memory 22 through the storage processing unit 27 and stores the data. On the other hand (C6 '), the data is output to the CPU 1 via the output interface 25.
[0015]
When the CPU 1 requests access to the address A-6 of the main memory 2 (S7 '), the main control unit 21 of the memory access control device 20 detects the access address A-6 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-6 is stored in the cache memory 22 through the determination unit 26. At this time, since the data of the address A-6 is not stored in the cache memory 22 (C6 '), the data of the access address A-6 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-6 from the main memory 2 via the input interface 24 and overwrites the data of the address A-2 of the cache memory 22 through the storage processing unit 27 and stores the data. On the other hand, (C7 '), the data is output to the CPU 1 via the output interface 25.
[0016]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S8 '), the main control unit 21 of the memory access control device 20 detects the access address A-2 through the address detection unit 23. Thereafter, it is determined whether or not the data of the access address A-2 is stored in the cache memory 22 through the determining unit 26. At this point, since the data of the address A-2 is not stored in the cache memory 22 (C7 '), the data of the access address A-2 is output from the main memory 2. Then, the main control unit 21 inputs the data of the access address A-2 from the main memory 2 via the input interface 24 and overwrites the data of the address A-5 of the cache memory 22 through the storage processing unit 27 and stores the data. On the other hand (C8 '), the data is output to the CPU 1 via the output interface 25.
[0017]
The above is the operation of the memory access control device 20 in the first half (S1 'to S8') of the access request from the CPU 1. The memory access control device 20 in the latter half (S9 'to S16') of the access request from the CPU 1 performs the same operation as the former half (S1 'to S8'), and as shown in FIG. , C9 'to C16'.
[0018]
[Patent Document 1]
JP-A-8-16473
[0019]
[Problems to be solved by the invention]
FIG. 16 is a table showing the number of accesses to each of the addresses A-1 to A-10 of the main memory 2 in the above access requests (S1 'to S16'). It can be seen from FIG. 16 that the CPU 1 requests the most access to the address A-2 (S1 ', S3', S5 ', S8', S9 ', S11', S13 ', S16'). .
[0020]
However, in the conventional memory access control device 20, only the data of the address A-2 stored in the cache memory 22 is output to S3 ', S9' and S11 ', and the other data is output from the main memory 2. It simply outputs the input data. That is, the CPU 1 accesses the memory access control device 20 only in S3 ', S9' and S11 ', and the other accesses the main memory 2. In this case, there is a problem that the cache memory 22 having a higher read speed than the main memory 2 cannot be effectively used, and the processing time by the CPU 1 cannot be made sufficiently short.
[0021]
In view of the above circumstances, the present invention provides a memory access control device capable of sufficiently shortening the processing time of a predetermined processing device by reading and outputting sufficiently frequently requested data sufficiently quickly. The purpose is to provide.
[0022]
[Means for Solving the Problems]
In order to achieve the above object, a memory access control device according to claim 1 of the present invention provides a memory access control device for reading a part of data stored in a first storage device at a speed higher than that of the first storage device. A memory access control device that stores the data in the second storage device when the data to be accessed is stored in the second storage device, and outputs the data from the second storage device. The storage device is characterized by comprising storage processing control means for preferentially storing data with a large number of access requests to the storage device.
[0023]
According to a second aspect of the present invention, in the memory access control device according to the first aspect, when a plurality of data having the same number of access requests exist, Is stored preferentially.
[0024]
Further, in the memory access control device according to claim 3 of the present invention, in the above-described claim 1, the storage processing control unit includes a detection unit configured to detect an access address of the first storage device included in an access request. A counter that counts the number of detections for each access address detected by the detection unit; and a storage process that preferentially stores, in the second storage device, data of an access address with a large number of detections counted by the counter. And a control unit.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of a memory access control device according to the present invention will be described in detail with reference to the accompanying drawings.
[0026]
FIG. 1 schematically shows a processing system equipped with a memory access control device according to an embodiment of the present invention. FIG. 1A is a block diagram showing the configuration of the processing system. FIG. 2B is a block diagram showing the configuration of the memory access control device in FIG. 1, the processing system includes a CPU 1, a main memory 2, and a memory access control device 10.
[0027]
The CPU 1 is a processing device that can interpret and execute a predetermined program command. The main memory 2 is the first storage device in the claims, and is, for example, a DRAM, a ROM, or the like, and stores predetermined data for each address.
[0028]
As shown in FIG. 1B, the memory access control device 10 includes a main control unit 11, a high-speed storage processing unit 12, an address detection unit 13, a counter unit 14, a determination unit 17, a storage processing control unit 18.
[0029]
The main controller 11 controls the operation of the memory access controller 10 according to a predetermined program. The high-speed storage processing unit 12 is, for example, a cache memory, and has a higher reading speed than the main memory 2 and a smaller storage capacity than the main memory 2. The address detection unit 13 detects an access address of the main memory 2 included in an access request from the CPU 1. The counter section 14 counts the number of detections for each access address detected by the address detection section 13. The determination unit 17 determines whether the data of the access address detected by the address detection unit 13 is stored in the high-speed storage processing unit 12.
[0030]
The storage processing control unit 18 is the second storage device in the above claim, and stores data of an access address with a large number of detections counted by the counter unit 14 in the high-speed storage processing unit 12 preferentially. When there are a plurality of pieces of data having the same number of detections counted by the counter section 14, the latest one of the pieces of data is preferentially stored in the high-speed storage processing section 12.
[0031]
Next, the operation of the memory access control device 10 constituting the processing system will be described. 2 and 3 are explanatory diagrams for explaining the operation of the memory access control device in FIG. 1. FIG. 2 shows the first half and FIG. 3 shows the second half. Here, for convenience of explanation, it is assumed that the main memory 2 can store a maximum of ten pieces of data, and the high-speed storage processing unit 12 can store a maximum of two pieces of data. 2 and 3, Sn (n = 1 to 16) indicates an access request from the CPU 1, and Cm (m = 0 to 16) indicates a storage state of the high-speed storage processing unit 12. I have. Further, the order of the addresses requested to be accessed by the CPU 1 is the same as that in FIGS. 14 and 15 described above. Hereinafter, the operation will be described in accordance with the order of the access requests from the CPU 1.
[0032]
Before the CPU 1 requests access to the main memory 2, the main memory 2 is in a state (M0) in which data is stored at addresses A-1 to A-10, respectively. The high-speed storage processing unit 12 of the memory access control device 10 is in an initial state, and is in an empty state in which nothing is stored (C0).
[0033]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S1), the main control section 11 of the memory access control device 10 detects the access address A-2 through the address detection section 13 and this access address through the counter section 14. The number of detections of the address A-2 is counted. Thereafter, it is determined whether or not the data of the access address A-2 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the high-speed storage processing unit 12 is in the initial state as described above (C0), the data of the access address A-2 is output from the main memory 2. Then, the main control unit 11 inputs the data of the access address A-2 from the main memory 2 through the input interface 15 and stores it in the high-speed storage processing unit 12 through the storage processing control unit 18 (C1), while the output interface The data is output to the CPU 1 via the CPU 16. With this access request (S1), the CPU 1 has accessed the main memory 2.
[0034]
When the CPU 1 requests access to the address A-3 of the main memory 2 (S2), the main control unit 11 of the memory access control device 10 detects the access address A-3 through the address detection unit 13 and accesses this access through the counter unit 14. The number of detections of the address A-3 is counted. Thereafter, it is determined whether or not the data of the access address A-3 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this time, since only the data of the address A-2 is stored in the high-speed storage processing unit 12 (C1), the data of the access address A-3 is output from the main memory 2. Then, the main control unit 11 inputs the data of the access address A-3 from the main memory 2 via the input interface 15 and stores it in the high-speed storage processing unit 12 through the storage processing control unit 18 (C2), while the output interface The data is output to the CPU 1 via the CPU 16. In this case, the high-speed storage processing unit 12 stores two data, that is, the data of the access address A-2 and the data of the access address A-3, and the storage capacity is completely filled. It becomes. With this access request (S2), the CPU 1 has accessed the main memory 2.
[0035]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S3), the main control section 11 of the memory access control device 10 detects the access address A-2 through the address detection section 13 and this access address through the counter section 14. The number of detections of the address A-3 is counted. Here, the number of times the access address A-2 is detected is counted as two. After that, the main control unit 11 determines whether or not the data of the access address A-2 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the data of the address A-2 is stored in the high-speed storage processing unit 12 (C2), the data is output to the CPU 1 via the output interface 16. By this access request (S3), the CPU 1 has accessed the memory access control device 10.
[0036]
When the CPU 1 requests access to the address A-4 of the main memory 2 (S4), the main control section 11 of the memory access control device 10 detects the access address A-4 through the address detection section 13 and this access address through the counter section 14. The number of detections of the address A-4 is counted. Here, the number of times the access address A-4 is detected is counted as one. Thereafter, the main control unit 11 determines whether the data of the access address A-4 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this time, since the data of the address A-4 is not stored in the high-speed storage processing unit 12 (C3), the data of the access address A-4 is output from the main memory 2. Then, the main control unit 11 inputs the data of the access address A-4 from the main memory 2 via the input interface 15, and detects the high-speed storage processing unit 12 through the storage processing control unit 18 while leaving the data having a large number of detections. While overwriting and storing the data of the address A-3 which is less frequently performed (C4), the data is output to the CPU 1 via the output interface 16. With this access request (S4), the CPU 1 has accessed the main memory 2.
[0037]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S5), the main control unit 11 of the memory access control device 10 detects the access address A-2 through the address detection unit 13 and this access address through the counter unit 14. The number of detections of the address A-2 is counted. Here, the number of times the access address A-2 is detected is counted as three. After that, the main control unit 11 determines whether or not the data of the access address A-2 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the data of the address A-2 is stored in the high-speed storage processing unit 12 (C4), the data is output to the CPU 1 via the output interface 16. By this access request (S5), the CPU 1 has accessed the memory access control device 10.
[0038]
When the CPU 1 requests access to the address A-5 of the main memory 2 (S6), the main control unit 11 of the memory access control device 10 detects the access address A-5 through the address detection unit 13 and this access address through the counter unit 14. The number of detections of the address A-5 is counted. Here, the number of times the access address A-5 is detected is counted as one. After that, the main control unit 11 determines whether the data of the access address A-5 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the data of the address A-5 is not stored in the high-speed storage processing unit 12 (C5), the data of the access address A-5 is output from the main memory 2. Then, the main control unit 11 inputs the data of the access address A-5 from the main memory 2 via the input interface 15, and detects the high-speed storage processing unit 12 through the storage processing control unit 18, excluding the data whose number of detections is large. While overwriting and storing the data of the address A-4 which has been performed less frequently (C6), the data is output to the CPU 1 via the output interface 16. By this access request (S6), the CPU 1 has accessed the main memory 2.
[0039]
When the CPU 1 requests access to the address A-6 of the main memory 2 (S7), the main control section 11 of the memory access control device 10 detects the access address A-6 through the address detection section 13 and this access address through the counter section 14. The number of detections of the address A-6 is counted. Here, the number of times the access address A-6 is detected is counted as one. Thereafter, the main control unit 11 determines whether or not the data of the access address A-6 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the data of the address A-6 is not stored in the high-speed storage processing unit 12 (C6), the data of the access address A-6 is output from the main memory 2. Then, the main control unit 11 inputs the data of the access address A-6 from the main memory 2 through the input interface 15, and detects the high-speed storage processing unit 12 through the storage processing control unit 18, excluding the data whose number of detections is large. While overwriting and storing the data of the address A-5 which has been performed less frequently (C7), the data is output to the CPU 1 via the output interface 16. By this access request (S7), the CPU 1 has accessed the main memory 2.
[0040]
When the CPU 1 requests access to the address A-2 of the main memory 2 (S8), the main control unit 11 of the memory access control device 10 detects the access address A-2 through the address detection unit 13 and this access address through the counter unit 14. The number of detections of the address A-2 is counted. Here, the number of times the access address A-2 is detected is counted as four. After that, the main control unit 11 determines whether or not the data of the access address A-2 is stored in the high-speed storage processing unit 12 through the determination unit 17. At this point, since the data of the address A-2 is stored in the high-speed storage processing unit 12 (C7), the data is output to the CPU 1 via the output interface 16. By this access request (S8), the CPU 1 has accessed the memory access control device 10.
[0041]
The number of times the access address is detected in the first half (S1 to S8) of the access request from the CPU 1 is as shown in FIG. As is apparent from FIG. 4, the number of detections of the access address A-2 is four, and each of the access addresses A-3 to A-6 is one. Therefore, after the access request S8, the high-speed storage processing unit 12 determines that the data of the address A-2 with the largest number of detections, that is, the data of the addresses A-3 to A-6 with the same number of detections, Of these, the data at the latest address A-6 is stored (C8).
[0042]
Hereinafter, the latter half (S9 to S16) of the access request from the CPU 1 will be described. The operation of the memory access control device 10 in the second half (S9 to S16) of the access request is the same as that in any of the first half (S1 to S8) of the access request, and therefore will be briefly described. 5 to 12 show the number of detections for each access address counted by the counter unit 14 in each of the latter half of the access request (S9 to S16).
[0043]
When the CPU 1 requests access to the address A-2 (S9), the memory access control device 10 detects the access address A-2 and detects the access address A- like in the case of S3, S5 and S8 described above. After counting the number of detections of 2, the high-speed storage processing unit 12 confirms the presence or absence of the data at the address A-2, and outputs the data to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0044]
When the CPU 1 requests access to the address A-3 (S10), the memory access control device 10 detects the access address A-3 and counts the number of times the access address is detected. The data at the access address A-3 input from the main memory 2 is overwritten with the data at the address A-6 and stored (C10), while the data at the address A-6 inputted from the main memory 2 is stored (C10). FIG. 6 shows the number of detections for each access address in this case.
[0045]
When the CPU 1 makes an access request to the address A-2 (S11), the memory access control device 10 detects the access address A-2 and detects the access address in the same manner as in S3, S5, S8 and S9 described above. After counting the number of detections of A-2, the high-speed storage processing unit 12 confirms the presence or absence of the data at the address A-2, and outputs the data to the CPU 1. FIG. 7 shows the number of detections for each access address in this case.
[0046]
When the CPU 1 requests access to the address A-4 (S12), the memory access control device 10 detects the access address A-4 and counts the number of times the access address is detected. 4 is checked, and the data at the access address A-4 input from the main memory 2 is overwritten on the data at the address A-3 and stored (C12), while the data is output to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0047]
When the CPU 1 requests access to the address A-2 (S13), the memory access control device 10 detects the access address A-2 and performs the detection in the same manner as in S3, S5, S8, S9 and S11 described above. After counting the number of times the access address A-2 is detected, the high-speed storage processing unit 12 confirms the presence or absence of the data at the address A-2, and outputs the data to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0048]
When the CPU 1 requests access to the address A-5 (S14), the memory access control device 10 detects the access address A-5 and counts the number of times the access address is detected. The data of the access address A-5 input from the main memory 2 is overwritten on the data of the address A-4 and stored (C14), and the data is output to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0049]
When the CPU 1 requests access to the address A-6 (S15), the memory access control device 10 detects the access address A-6, counts the number of times the access address is detected, and then sends the address A--6 to the high-speed storage processing unit 12. The data of the access address A-6 input from the main memory 2 is overwritten with the data of the address A-5 and stored (C15), and the data is output to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0050]
Finally, when the CPU 1 requests access to the address A-2 (S16), the memory access control device 10 sets the access address A-2 in the same manner as in the above-described S3, S5, S8, S9, S11 and S13. After detecting and counting the number of times the access address A-2 is detected, the high-speed storage processing unit 12 confirms the presence or absence of the data at the address A-2, and outputs the data to the CPU 1. The number of detections for each access address in this case is as shown in FIG.
[0051]
In the latter half of the access request from the CPU 1 (S9 to S16), in the access requests S9, S11, S13 and S16, the CPU 1 has accessed the memory access control device 10, and in the other access requests, the CPU 1 Means that the main memory 2 has been accessed.
[0052]
As described above, according to the memory access control device 10 according to the embodiment of the present invention, the storage processing control unit 18 preferentially stores the data of the access address with the large number of detections counted by the counter unit 14 at high speed. Since the data is stored in the processing unit 12, the data frequently requested to be accessed can be read and output sufficiently quickly, so that the processing time by the CPU 1 can be sufficiently reduced. Explaining in comparison with the conventional example, in the conventional example, the data of the access address could only be read and output from the cache memory 22 only in the case of the access requests S3 ', S9' and S11 '. In the case of the access requests S3, S5, S8, S9, S11, S13, and S16, the data of the access address can be read and output from the high-speed storage processing unit 12, and the processing time by the CPU 1 can be greatly reduced. It's clear what you can do.
[0053]
When there are a plurality of data of the access address having the same number of detections counted by the counter unit 14, the storage processing control unit 18 stores the latest data among the data in the high-speed storage processing unit 12. When the access address is requested again, the data of the access address can be read out and output sufficiently quickly, whereby the processing time by the CPU 1 can be made sufficiently short.
[0054]
Further, according to the memory access control device 10 according to the present embodiment, the number of the high-speed storage processing units 12 is not increased, so that the cost required for the entire device is almost the same as the conventional example, and the cost is disadvantageous. There is no.
[0055]
Although the preferred embodiment of the memory access control device of the present invention has been described above, the present invention is not limited to this. For example, in the above embodiment, the memory access control device 10 is described as an external device of the CPU 1, but the memory access control device of the present invention is provided inside a processing device such as a CPU and functions as an internal device. Can also.
[0056]
Further, in the above embodiment, the high-speed storage processing unit 12 is provided inside the memory access control device 10, but in the present invention, the high-speed storage processing unit as the second storage device It may be provided outside the device.
[0057]
Further, in the above embodiment, the first storage device is the main memory 2 and the second storage device is the high-speed storage processing unit 12. However, in the present invention, the first storage device is, for example, a so-called hard disk or various memories. The second storage device may be, for example, a main memory.
[0058]
【The invention's effect】
As described above, according to the first aspect of the present invention, since the storage processing control means preferentially stores data with a large number of access requests in the second storage device, data for which frequent access requests are made Can be read out and output sufficiently quickly, whereby the processing time by a predetermined processing device can be made sufficiently short.
[0059]
According to the second aspect of the present invention, when there are a plurality of data having the same number of access requests, the storage processing control means preferentially assigns the latest one of the data to the second storage device. Since the latest data is requested to be accessed again, the data can be read and output sufficiently fast.
[0060]
According to the third aspect of the present invention, the storage processing control unit preferentially stores, in the second storage device, the data of the access address having the large number of detections counted by the counter unit, so that the access request is frequently made. The data to be read can be read out and output sufficiently fast, so that the processing time by a predetermined processing device can be made sufficiently short.
[Brief description of the drawings]
FIG. 1 is a block diagram schematically showing a processing system including a memory access control device according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram for describing a first half of an operation of the memory access control device in FIG. 1;
FIG. 3 is an explanatory diagram for explaining the latter half of the operation of the memory access control device in FIG. 1;
FIG. 4 is a table showing the number of detections for each access address in the first half of an access request from a CPU.
FIG. 5 is a table showing the number of detections for each access address in access requests S1 to S9 from the CPU.
FIG. 6 is a table showing the number of detections for each access address in access requests S1 to S10 from the CPU.
FIG. 7 is a table showing the number of detections for each access address in access requests S1 to S11 from the CPU.
FIG. 8 is a table showing the number of detections for each access address in access requests S1 to S12 from the CPU.
FIG. 9 is a table showing the number of detections for each access address in access requests S1 to S13 from the CPU.
FIG. 10 is a table showing the number of detections for each access address in access requests S1 to S14 from the CPU.
FIG. 11 is a table showing the number of detections for each access address in access requests S1 to S15 from the CPU.
FIG. 12 is a table showing the number of detections for each access address in access requests S1 to S16 from the CPU.
FIG. 13 is a block diagram schematically showing a processing system in which a conventional memory access control device is mounted.
FIG. 14 is an explanatory diagram for describing the first half of the operation of the memory access control device in FIG. 13;
FIG. 15 is an explanatory diagram for describing the latter half of the operation of the memory access control device in FIG. 13;
FIG. 16 is a table showing the number of access requests from the CPU in FIGS. 14 and 15;
[Explanation of symbols]
1 CPU
2 Main memory
10 Memory access control device
11 Main control unit
12 High-speed storage processing unit
13 Address detector
14 Counter section
15 Input interface
16 output interface
17 Judgment unit
18 Memory processing control unit

Claims

A part of the data stored in the first storage device is stored in a second storage device whose reading speed is faster than that of the first storage device, and the data to be accessed is stored in the second storage device. A memory access control device that outputs the data from the second storage device when
A memory access control device, comprising: a storage processing control unit that preferentially stores data with a large number of access requests to the second storage device.

2. The memory according to claim 1, wherein when there are a plurality of pieces of data having the same number of access requests, the storage processing control means stores the latest one of the pieces of data preferentially. Access control device.

A detection unit configured to detect an access address of the first storage device included in an access request;
A counter unit that counts the number of detections for each access address detected by the detection unit,
2. The storage processing control unit according to claim 1, further comprising: a storage processing control unit configured to store data of an access address having a large number of detections counted by the counter unit in the second storage device preferentially. A memory access control device according to claim 1.