JP2004104663A

JP2004104663A - White balance correction circuit

Info

Publication number: JP2004104663A
Application number: JP2002266696A
Authority: JP
Inventors: Makoto Imashiro; 今城　真
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-09-12
Filing date: 2002-09-12
Publication date: 2004-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To reduce required capacity of memory for storing tone correction data necessary for high-precision adjustment, and realize modification of correction data after completion of a display device. <P>SOLUTION: The circuit is provided with RAM (random access memories) 3R, 3G, and 3B which receive white balance correction data DW from an arithmetic circuit 7, perform white balance correction making data conversion to input digital image signals R, G, and B, and output output digital image signals RO, GO, and BO; a control circuit 6 which performs creation of the white balance correction data DW and perform storing and control of the white balance correction data DW to the RAM 3R, 3G, and 3B; the arithmetic circuit 7 which performs arithmetic process for tone correction data DC by a predetermined arithmetic formula, and outputs the white balance correction data DW; and an MPU 9 which supplies a data correction control instruction IS having arithmetic parameters including coefficients and constants of the arithmetic formula to the control circuit 6. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明はホワイトバランス補正回路に関し、特に表示機器におけるＲ（赤），Ｇ（緑），Ｂ（青）映像信号の階調補正とＲ，Ｇ，Ｂ固有の調整を含むホワイトバランス補正回路に関する。
【０００２】
【従来の技術】
テレビジョン放送等の映像信号は、従来一般的に用いられているＣＲＴ（カソードレイチューブ：陰極線管：ブラウン管）の表示輝度が入力信号のガンマ乗に比例するガンマ特性に合わせて、画面上に正しい（リニア）輝度階調で表示されるようにするため、送信側でガンマ補正を行っている。近年、この種の映像信号の表示に、ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶表示パネル）等の新技術に基づく表示機器の使用が急速に広まりつつある。しかし、これらの新表示機器のガンマ特性は、その動作原理からＣＲＴとは相当異なる（ＰＤＰではガンマはほぼ１）ので、正しい表示輝度再現にはこれら表示デバイスのガンマ特性に合わせてガンマ補正、すなわち、階調補正を行う必要がある。この階調補正に加えて、Ｒ（赤），Ｇ（緑），Ｂ（青）各画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正も必要である。以後、ここでは、これら階調補正及びホワイトバランス補正を含めてホワイトバランス補正と呼び、このホワイトバランス補正を行う回路をホワイトバランス補正回路と呼ぶ。
【０００３】
従来のこの種のホワイトバランス補正技術を代表する特開平１０−１４５８０６号公報記載の従来のホワイトバランス補正回路は、表示輝度の直線性を補正するガンマ補正用のＲ，Ｇ，Ｂ各色の補正データを白バランス調整のために複数組記憶したメモリと、そのメモリよりデータを読み出してＲＧＢ各色のガンマ補正を行うガンマ補正部と、メモリの読み出しアドレスを変換するアドレス変換部と、アドレス変換部のデータを指定するアドレスデータ指定部を設けて、アドレスデータ指定部からメモリよりデータを読み出すアドレスを操作することで、複数組のガンマ補正のＲＧＢのデータの中から任意のＲＧＢのデータを選んで新たなＲＧＢの組としてＲＧＢの任意の比率のデータとすることにより白バランスを調整するようにして、少ないメモリ容量できめ細かい白バランス調整を行う。
【０００４】
従来のホワイトバランス補正回路をブロックで示す図７を参照すると、この従来のホワイトバランス補正回路は、表示輝度の直線性を補正するガンマ補正用のＲ，Ｇ，Ｂ各色の補正データを白バランス調整のためにルックアップテーブル（ＬＵＴ）形式で複数組記憶したメモリであるＬＵＴ１０４と、ＬＵＴ１０２よりデータを読み出してＲ，Ｇ，Ｂ各色のガンマ補正を行うガンマ補正部を構成するＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂと、ＬＵＴ１０４の呼出しアドレスを変換するアドレス変換部１０１と、アドレス変換部１０１のデータを指定するアドレスデータ指定部の機能を有するＭＰＵ１０５と、ホワイトバランス処理手順を指示する白バランス処理部１０６と、ガンマ補正処理の処理手順を指示するガンマ補正処理部１０７と、外部からのホワイトバランス調整指示用のリモコン１０８と、ディジタル映像信号Ｒ，Ｇ，Ｂの各々とＭＰＵ１０５の出力とを切り替えてＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂの各々に供給するスイッチ回路（ＳＷ）１０２Ｒ，１０２Ｇ，１０３Ｂとを備える。
【０００５】
次に、図７を参照して、従来のホワイトバランス補正回路の動作について説明すると、まず、例えば８ビットのＲＧＢ信号からなる入力ディジタル映像信号ＲＩ，ＧＩ，ＢＩ（映像入力信号全体を表す場合Ｉ）を、各々ＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂのアドレスに入力して、そのＲＡＭに予め記憶したガンマ補正データによる特性でガンマ補正された映像信号ＲＯ，ＧＯ，ＢＯ（映像出力信号全体を表す場合Ｏ）を出力して、ＰＤＰ等（図示せず）の映像表示機器に入力して表示する。ガンマ補正特性は、例えばガンマ値が略２．２であるＣＲＴに合わせた入力映像信号をガンマ値が略１のＰＤＰに表示するとき、総合のガンマ値が１となるように補正する。すなわち出力映像信号Ｏは、入力映像信号Ｉの２．２乗とする。このガンマ補正を利用して白バランスを調整するために、ガンマ補正データのＲＧＢの信号レベル比を変化させる。
【０００６】
リモコン１０８等による外部からの指令により、ホワイトバランス調整を行う際は、ＭＰＵ１０４は白バランス処理部１０６の手順に従い、外部からのＲＧＢ各色信号レベルのアップ／ダウン指示に従ってＲＧＢの比率を変化させる。ＬＵＴ１０４には、各種の信号レベルのＲＧＢのガンマ補正データを記憶しておく。例えばガンマ補正データＲ１，Ｇ１，Ｂ１の組、Ｒ２，Ｇ２，Ｂ２の組、・・を各組の順に出力の信号レベルが小さくなるように設定する。なお、ガンマ補正データＲ１，Ｇ１，・・の各々は映像信号の階調数に応じて例えば８ビットの映像信号の場合は２５６バイトのデータとなる。上記の白バランス調整の各色レベルのアップ／ダウン指令に従って、ＭＰＵ１０５と白バランス処理部１０６は、ＬＵＴ１０４の中から該当するデータを選択して新たなガンマ補正データのＲＧＢの組とする。
【０００７】
ガンマ補正とホワイトバランス調整を行って映像出力信号Ｏを出力する場合には、ＭＰＵ１０５はガンマ補正処理部１０７の手順に従って垂直同期信号ＢＫＶの前縁でＳＷ１０２Ｒ，１０２Ｇ，１０３Ｂを順次ＭＰＵ１０５からの出力に切替えるとともに、同出力をアドレス変換部３で変換したアドレスでＬＵＴ１０４を読み出してそのデータを順次ＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂに書き込む。この書き込みを垂直走査帰線期間（Ｖブランキング）中に行うことで、続く映像部分の信号は、上記のガンマ補正特性でガンマ補正されるとともに、ホワイトバランス調整がされた出力Ｏが得られる。
【０００８】
【発明が解決しようとする課題】
上述した従来のホワイトバランス補正回路は、ホワイトバランスの調整を行うため、階調補正データ列を多数用意して、それらを順次呼出してそれぞれＲ，Ｇ，Ｂ調整用のＲＡＭに転送しながら行っていたため、微妙なホワイトバランスの調整を行うには多数のホワイトバランス調整用の階調補正データを準備する必要があり、所要のメモリ容量が大きくなるという欠点があった。
【０００９】
また、階調補正データはメモリに格納された固定データとなるため、表示装置の完成後に補正データを変更する必要が生じたときには該当補正データの変更が実行できないという欠点があった。
【００１０】
本発明の目的は、上記欠点を解消し、ホワイトバランスの調整のため階調補正用のデータそのものを演算で加工して使用することにより、高精度の調整に必要な補正データ列を格納するメモリの所要容量を削減するとともに、表示装置の完成後における補正データの変更を可能とするホワイトバランス補正回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の発明のホワイトバランス補正回路は、ディジタル映像信号を入力して表示する映像表示機器のＲ（赤），Ｇ（緑），Ｂ（青）各色の表示輝度の直線性を補正し、前記Ｒ，Ｇ，Ｂ各色の画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正を行うホワイトバランス補正回路において、
後述の演算回路からのホワイトバランス補正データの供給を受け入力した前記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、
階調補正データを記憶する階調補正データメモリと、
前記階調補正データメモリから読み出した前記階調補正データに対し予め定めた演算式で演算処理し前記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、
前記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、
ライトイネーブル信号の制御に応答して入力Ｒ，Ｇ，Ｂ各色の入力ディジタル映像信号の各々とメモリアドレスとを切替えて前記第１，第２，第３の映像メモリのアドレス入力端子へ供給する第１，第２，第３のスイッチ回路と、
前記ライトイネーブル信号と前記メモリアドレスを出力し前記ホワイトバランス補正データの生成と前記ホワイトバランス補正データの前記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備えて構成されている。
【００１２】
また、請求項２記載の発明は、請求項１記載のホワイトバランス補正回路において、
を備えて構成されている。
【００１３】
また、請求項２記載の発明は、請求項１記載のホワイトバランス補正回路において、前記制御回路が、アドレスクロックを発生するアドレスクロック発生回路と、
前記ライトイネーブル信号の制御に応答して前記アドレスクロックを切替えるスイッチ回路と、
前記アドレスクロックの供給に応答してアドレス信号とこのアドレス信号の数の最大値への到達に応じたオーバフロー信号とを発生するアドレス発生器と、
前記アドレス信号に前記演算回路での前記演算処理に要する時間分の遅延を与え前記Ｒ，Ｇ，Ｂの各色の映像メモリをアクセスするための前記メモリアドレスを出力する遅延回路と、
垂直同期信号のタイミングで前記ライトイネーブル信号を発生し前記オーバフロー信号の供給に応答して前記ライトイネーブル信号のレベルを反転するタイミング発生回路とを備えて構成されている。
【００１４】
また、請求項３記載の発明は、請求項１記載のホワイトバランス補正回路において、前記データ補正制御指示手段が、前記データ補正制御指示をシリアル信号形式で出力するマイクロプロセッサユニット（ＭＰＵ）を備え、
前記制御回路が、シリアル信号形式の前記データ補正制御指示をパラレル信号形式のデータ補正制御指示に変換するシリアルパラレル変換回路を備えて構成されている。
【００１５】
また、請求項４記載の発明は、請求項１記載のホワイトバランス補正回路において、前記演算式が、下記の多項式で表されることを特徴とするものである。
【００１６】
Ｆ（Ｘ）＝Ａ・Ｘ^ｎ＋Ｂ・Ｘ^ｎ−１＋Ｃ・Ｘ^ｎ−２＋・・・＋α
Ｆ（Ｘ）：前記ホワイトバランス補正データ
Ａ，Ｂ，Ｃ，・・・：係数
α：定数（減算の場合負の数となる）
Ｘ：前記階調補正データの値
ｎ：多項式の次数
また、請求項５記載の発明は、請求項１記載のホワイトバランス補正回路において、外部から前記制御回路に対し、ホワイトバランス調整指令を発するリモコンを備えて構成されている。
【００１７】
また、請求項６記載の発明は、請求項１記載のホワイトバランス補正回路において、前記Ｒ，Ｇ，Ｂ各色の出力ディジタル映像信号の供給に応じて対応する画像を表示すると共に通電中であることを示す表示パネル通電信号を出力する表示パネルと、
現在時間の情報である現在時刻を前記制御回路に供給するタイマとを備え、
前記表示パネル通電信号と前記現在時刻とから現在時刻までの表示パネルの累積表示動作時間を算出し、この累積表示動作時間を前記演算パラメータに反映させることを特徴とするものである。
【００１８】
また、請求項７記載の発明は、請求項２記載のホワイトバランス補正回路において、前記アドレス発生器が、前記アドレスクロックの供給に応答してこのアドレスクロックを計数し前記アドレス信号を発生するとともに前記アドレスクロックを計数値が最大値に達すると前記オーバフロー信号を出力するカウンタを備えて構成されている。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２０】
本実施の形態のホワイトバランス補正回路は、ディジタル映像信号を入力して表示する映像表示機器のＲ（赤），Ｇ（緑），Ｂ（青）各色の表示輝度の直線性を補正し、上記Ｒ，Ｇ，Ｂ各色の画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正を行うホワイトバランス補正回路において、後述の演算回路からのホワイトバランス補正データの供給を受け入力した上記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、階調補正データを記憶する階調補正データメモリと、上記階調補正データメモリから読み出した上記階調補正データに対し予め定めた演算式で演算処理し上記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、上記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、ライトイネーブル信号の制御に応答して入力Ｒ，Ｇ，Ｂ各色の入力ディジタル映像信号の各々とメモリアドレスとを切替えて上記第１，第２，第３の映像メモリのアドレス入力端子へ供給する第１，第２，第３のスイッチ回路と、上記ライトイネーブル信号と上記メモリアドレスを出力し上記ホワイトバランス補正データの生成と上記ホワイトバランス補正データの上記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備え、上記演算回路が、標準的な上記階調補正データに対し外部からの係数及び定数を導入してＲ，Ｇ，Ｂ各色信号の補正用のホワイトバランス補正データを演算することにより作成することを特徴とするものである。
【００２１】
次に、本発明の第１の実施の形態をブロックで示す図１を参照すると、この図に示す本実施の形態のホワイトバランス補正回路は、入力したＲＧＢ映像信号Ｒｖ，Ｇｖ，Ｂｖ（入力映像信号全体を表す場合Ｉｖ）の各々をＡＤ変換し入力ディジタル映像信号Ｒ，Ｇ，Ｂ（入力ディジタル映像信号全体を表す場合Ｉ）を出力するＡＤコンバータ（ＡＤ）１Ｒ，１Ｇ，１Ｂと、ライトイネーブル信号ＷＥの制御に応答してディジタル映像信号Ｒ，Ｇ，ＢとアドレスＡとを切替えるスイッチ回路（ＳＷ）２Ｒ，２Ｇ，２Ｂと、後述の演算回路７からのホワイトバランス補正データＤＷの供給を受け入力ディジタル映像信号Ｒ，Ｇ，Ｂにルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正（以下、ホワイトバランス補正）を行い出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯ（出力ディジタル映像信号全体を表す場合Ｏ）を出力するＲＡＭ３Ｒ，３Ｇ，３Ｂと、出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯに所定の画像処理を行い表示映像信号ＲＤ，ＧＤ，ＢＤ（表示映像信号全体を表す場合ＯＤ）を出力する画像処理回路４Ｒ，４Ｇ，４Ｂと、表示映像信号ＲＤ，ＧＤ，ＢＤの供給に応答して画像を表示する表示パネル５と、後述の演算パラメータを含むデータ補正制御指示ＩＳの供給に応答してパラレル補正制御指示ＩＰとアドレスＡ及びライトイネーブル信号ＷＥを出力しホワイトバランス補正データＤＷの生成とこのホワイトバランス補正データＤＷのＲＡＭ３Ｒ，３Ｇ，３Ｂへの格納制御とを行う制御回路６と、パラレル補正制御指示ＩＰの演算パラメータに基づき後述の階調補正データメモリ８から読み出した階調補正データＤＣを予め定めた演算式で演算処理しホワイトバランス補正データＤＷを出力する演算回路７と、階調補正データＤＣを記憶する階調補正データメモリ８と、上記演算式の係数及び定数を含む演算パラメータを含むデータ補正制御指示ＩＳを出力するマイクロプロセッサユニット（ＭＰＵ）９と、外部からのホワイトバランス調整指示用のリモコン１０とを備える。
【００２２】
制御回路６は、アドレスクロックＣＫＡを発生するアドレスクロック発生回路６１と、ライトイネーブル信号ＷＥの制御に応答してアドレスクロックＣＫＡを切替えるＳＷ６２と、アドレスクロックＣＫＡの供給に応答してＲＡＭ３Ｒ，３Ｇ，３ＢのアクセスのためのアドレスＡＡとこのアドレス信号ＡＡの数の最大値への到達に応じたオーバフロー信号ＯＶとを発生するアドレス発生器６３と、アドレスＡＡに演算回路７での補正データの演算処理に要する時間分の遅延を与えアドレスＡを出力する遅延回路６４と、Ｖ同期信号ＳＶのタイミングでライトイネーブル信号ＷＥを発生するタイミング発生回路６５と、ＭＰＵ９から出力されるシリアルデータ形式のデータ補正制御指示ＩＳをパラレル補正制御指示ＩＰに変換するシリアルパラレル変換回路６６とを備える。
【００２３】
アドレス発生器６３は、アドレスクロックＣＫＡの供給に応答してこのアドレスクロックＣＫＡを計数しアドレスＡＡを発生するとともにアドレスクロックＣＫＡの計数値が後述の最大値に達するとオーバフロー信号ＯＶを出力するアドレス発生用のカウンタ６５１を備える。
【００２４】
次に、図１及び映像信号の垂直同期信号ＳＶ、垂直ブランキング（Ｖブランキング）、及び映像表示期間との関係を説明する図２を併せて参照して本実施の形態の動作について説明すると、垂直同期信号ＳＶと、映像表示期間と、垂直同期信号ＳＶを中心として垂直走査線の帰線期間に対応して映像表示を中断するＶブランキング期間とを有する。映像表示期間では、後述のように映像を表示パネルに表示し、Ｖブランキング期間では、後述のように、ホワイトバランス補正データＤＷの演算及び書き込みを行う。
【００２５】
まず、ＡＤ１Ｒ，１Ｇ，１Ｂの各々は、入力したＲＧＢ映像信号Ｒｖ，Ｇｖ，Ｂｖの各々をＡＤ変換し入力ディジタル映像信号Ｒ，Ｇ，Ｂを出力する。
【００２６】
映像表示期間には、スイッチ回路（ＳＷ）２Ｒ，２Ｇ，２Ｂの各々は入力ディジタル映像信号Ｒ，Ｇ，Ｂを選択し、これら入力ディジタル映像信号Ｒ，Ｇ，Ｂを通過させ、ＲＡＭ３Ｒ，３Ｇ，３Ｂのアドレス入力部に供給する。
【００２７】
次に、ＲＡＭ３Ｒ，３Ｇ，３Ｂの各々は、後述するように、予めＬＵＴ（ルックアップテーブル）形式でホワイトバランス補正データＤＷを記憶しておく。アドレス入力部に入力ディジタル映像信号Ｒ，Ｇ，Ｂが入力すると、各アドレスに対応するホワイトバランス補正データＤＷを呼出し、ガンマ補正された出力映像信号ＲＯ，ＧＯ，ＢＯを出力する。
【００２８】
画像処理回路４Ｒ，４Ｇ，４Ｂの各々は、供給を受けた出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯに所定の画像処理を行い表示映像信号ＲＤ，ＧＤ，ＢＤを出力し、表示パネル５に供給する。
【００２９】
表示パネル５は、供給を受けた表示映像信号ＲＤ，ＧＤ，ＢＤに基づき画像を表示する。
【００３０】
ガンマ補正特性は、例えばガンマ値が略２．２であるＣＲＴに合わせた入力映像信号をガンマ値が略１のＰＤＰに表示するとき、総合のガンマ値が１となるように補正する。すなわち出力映像信号Ｏを、入力映像信号Ｉの２．２乗となるように補正する。このガンマ補正を利用して白バランスを調整するために、ガンマ補正データのＲＧＢの信号レベル比を変化させる。
【００３１】
次に、Ｖブランキング期間では、以下のようにホワイトバランス補正データＤＷの演算及びそのＲＡＭ３Ｒ，３Ｇ，３Ｂへの書き込みを行う。このＶブランキング期間には、詳細は後述するが、ＳＷ２Ｒ，２Ｇ，２Ｂがホワイトバランス補正データＤＷを通過させ、ＲＡＭ３Ｒ，３Ｇ，３Ｂのアドレス入力端子に供給するよう設定される。
【００３２】
最初に、ホワイトバランス調整のため、リモコン１０により、ホワイトバランス調整指令ＢＷを発すると、ＭＰＵ９はこのホワイトバランス調整指令ＢＷの受信に応答して、ホワイトバランスの調整を行うためのＲ，Ｇ，Ｂ固有の演算を演算回路７に設定するための係数と定数を含む演算パラメータを有するデータ補正制御指示ＩＳを出力し、シリアルパラレル変換回路６６に供給する。シリアルパラレル変換回路６６は、シリアルデータ形式のデータ補正制御指示ＩＳを、パラレルデータ形式のパラレル補正制御指示ＩＰに変換し演算回路７に供給する。
【００３３】
演算回路７は、階調補正データメモリ８より階調補正データＤＣを呼出し、上記演算パラメータを用いてＲ，Ｇ，Ｂ固有の調整を行う下記（１）式の演算を実行し、Ｒ，Ｇ，Ｂの各々に対応するホワイトバランス補正データＤＷを算出する。
【００３４】
演算回路７での演算は次の（１）式のような多項式に表され、ＭＰＵ９からはデータ補正制御指示ＩＳの演算パラメータとして、係数と定数が指示される。
【００３５】
Ｆ（Ｘ）＝Ａ・Ｘ^ｎ＋Ｂ・Ｘ^ｎ−１＋Ｃ・Ｘ^ｎ−２＋・・・＋α　　　　　（１）
Ｆ（Ｘ）：ホワイトバランス補正データＤＷ
Ａ，Ｂ，Ｃ，・・・：係数
α：定数（減算の場合負の数となる）
Ｘ：階調補正データＤＣ（標準的な入力映像信号のレベル）
ｎ：多項式の次数
階調補正データメモリ８には、予め標準的な入力映像信号のレベルのデータ列から成る階調補正データＤＣを格納しておく。演算回路７は、階調補正データメモリ８より階調補正データＤＣを読み出し、Ｒ，Ｇ，Ｂ固有の調整を行う（１）式の演算を実施し、算出した変換データ列、すなわちホワイトバランス補正データＤＷを、制御部６のアドレス発生器６３からのアドレスＡ対応のアドレスＡＡに同期してＲＡＭ３Ｒ，３Ｇ，３Ｂに同時に格納する。
【００３６】
演算回路７の構成をブロックで示す図３を併せて参照すると、この演算回路７は、Ｒ映像信号の階調補正計算を行うＲ演算回路７１と、Ｇ映像信号の階調補正計算を行うＧ演算回路７２と、Ｂ映像信号の階調補正計算を行うＢ演算回路７３とを備える。
【００３７】
Ｒ演算回路７１、Ｇ演算回路７２、Ｂ演算回路７３の各々には階調補正データメモリ８から読み出した階調補正データＤＣがそれぞれ入力する。代表してＲ演算回路７１の動作について説明すると、Ｒ演算回路７１は、データ補正制御指示ＩＳ対応のパラレルデータ補正制御指示ＩＰとして係数ＭＲと定数ＣＲとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｒ映像信号の階調補正用のホワイトバランス補正データＤＷＲを出力する。同様に、Ｇ演算回路７２は、パラレルデータ補正制御指示ＩＰとして係数ＭＧと定数ＣＧとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｇ映像信号の階調補正用のホワイトバランス補正データＤＷＧを出力する。Ｂ演算回路７３は、パラレルデータ補正制御指示ＩＰとして係数ＭＢと定数ＣＢとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｂ映像信号の階調補正用のホワイトバランス補正データＤＷＢを出力する。
【００３８】
上記演算結果が、予め設定したホワイトバランス補正データＤＷの最小値以下、もしくは最大値以上になった場合は、それぞれ、該当演算結果をホワイトバランス補正データＤＷの最小値／最大値であるものとする。
【００３９】
以下に、（１）式の具体的な係数及び定数の値の決定式の具体例を示す。
【００４０】
Ｒ用係数決定式例
Ａ＝ａ１１・ｔ、Ｂ＝ａ１２・ｔ、Ｃ＝ａ１３・ｔ・、・、・・・（２）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｒ用定数決定式
α＝ａ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（２）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ａ１１，ａ１２，ａ１３，ａ２１，αｒ：Ｒの固有値
Ｇ用係数決定式
Ａ＝ｂ１１・ｔ、Ｂ＝ｂ１２・ｔ、Ｃ＝ｂ１３・ｔ・、・、・・・（３）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｇ用定数決定式
α＝ｂ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（３）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ｂ１１，ｂ１２，ｂ１３，ｂ２１，αｇ：Ｇの固有値
Ｂ用係数決定式列
Ａ＝ｃ１１・ｔ、Ｂ＝ｃ１２・ｔ、Ｃ＝ｃ１３・ｔ・、・、・・・（４）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｂ用定数決定式
α＝ｃ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（４）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ｃ１１，ｃ１２，ｃ１３，ｃ２１，αｂ：Ｂの固有値
このように、（１）式の係数、定数を演算回路７を構成するＲ演算回路７１、Ｇ演算回路７２、Ｂ演算回路７３の各々に個別に設定することにより、階調特性補正データＤＣに対し個別に演算が実行され、様々なホワイトバランス補正データＤＷＲ，ＤＷＧ，ＤＷＢの各データ列を作成する。これにより、階調特性の補正と同時にＲ，Ｇ，Ｂ個別の調整、例えばゲイン調整、バイアス調整、またＲ，Ｇ，Ｂのトラッキング調整を行うことができる。階調補正データＤＣとしてはＲ，Ｇ，Ｂ共通で一通り持てばよいのでメモリ容量を倹約できる。さらに、リモコン１０からＭＰＵ９にホワイトバランス調整指令ＢＷを発することにとり演算の変更、すなわち（１）式の係数及び、定数の変更を行える。
【００４１】
図４に階調特性の補正の一例である（逆）ガンマ補正特性の例をグラフで示す。また、図５に、本実施の形態のホワイトバランス補正回路で、図４のガンマ補正特性にＲ，Ｇ，Ｂ固有の調整を実施した後のＲ，Ｇ，Ｂの各々の階調補正特性の例をグラフで示す。
【００４２】
次に、Ｖブランキング期間中のホワイトバランス補正データＤＷの生成動作の詳細について説明すると、まず、Ｖ同期信号ＳＶのタイミングでタイミング発生回路６５は、ＲＡＭ３Ｒ，３Ｇ，３Ｂにライトイネーブル信号ＷＥを供給しそれらＲＡＭ３Ｒ，３Ｇ，３Ｂを活性化する。同時にそのライトイネーブル信号ＷＥでＳＷ６２をオンし、アドレスクロック発生回路６１からのアドレスクロックＣＫＡをアドレス発生器６３に供給する。アドレス発生器６３は、その内部でアドレスクロックＣＫＡに同期してアドレス発生用のカウンタ６３１の動作を開始し、アドレスＡＡを発生し、遅延回路６４に供給する。このカウンタ６３１は、階調補正対象の映像信号の階調補正データ数、例えば２５６階調の場合ＲＡＭの２５６の記憶領域のアドレスに対応する２５６個のアドレスＡＡを発生することができるものとする。
【００４３】
また、ライトイネーブル信号ＷＥにより、ＳＷ２Ｒ，２Ｇ，２Ｂもアドレス選択側に切替えられる。
【００４４】
遅延回路６４は、アドレスＡＡを演算回路７での補正データの演算に要する時間分の遅延してアドレスＡを出力し、このアドレスＡをＳＷ２Ｒ，２Ｇ，２Ｂを経由してＲＡＭ３Ｒ，３Ｇ，３Ｂに供給する。
【００４５】
またこれらと並行して、ライトイネーブル信号ＷＥで導通状態となったＳＷ６２を経由してアドレスクロックＣＫＡを階調補正データメモリ８に供給する。階調補正データメモリ８は、供給を受けたアドレスクロックＣＫＡに同期して１個ずつ階調補正データＤＣを呼出し演算器７に供給する。演算器７は上述のように階調補正データＤＣにＲＧＢの各々毎に所定の演算を実施し、各演算結果を各１個づつのホワイトバランス補正データＤＷＲ，ＤＷＧ，ＤＷＢ（ホワイトバランス補正データ全体はＤＷ）として出力し、アドレスＡが指定するＲＡＭ３Ｒ，３Ｇ，３Ｂの各々のアドレスの記憶領域にそれぞれ格納する。
【００４６】
これにより、階調補正データＤＣに、Ｒ，Ｇ，Ｂそれぞれ固有の演算を実施されたホワイトバランス補正データＤＷがＲＡＭ３Ｒ，３Ｇ，３Ｂの各々にメモリされることとなる。
【００４７】
さらに、アドレス発生器６３内のカウンタ６３１が、その最大計数値、すなわち、アドレスＡＡの最大値に達してオーバフロー（飽和）すると、このカウンタ６３１はオーバフロー信号ＯＶを出力してタイミング回路６５に供給する。タイミング回路６５は、オーバフロー信号ＯＶの供給に応答してライトイネーブル信号ＷＥの極性（レベル）を反転する。ライトイネーブル信号ＷＥのレベル反転に応答してＳＷ６２はオフし、アドレスクロックＣＫＡを遮断する。アドレスクロックＣＫＡの遮断に応答して、アドレス発生回路６３のカウンタ６３１はアドレス発生動作を停止し、同時に階調補正データメモリ８は、階調補正データＤＣの呼出しを停止する。また、このライトイネーブル信号ＷＥの極性反転によりＳＷ２Ｒ，２Ｇ，２Ｂを映像信号側に切替えて映像信号Ｒ，Ｇ，Ｂの各々を各ＲＡＭ３Ｒ，３Ｇ，３Ｂに入力するように設定する。さらに、このオーバフロー信号ＯＶを同時にＭＰＵ９にも供給する。ここまでの動作をＶブランキング期間中に行う。
【００４８】
次にＭＰＵ９は、カウンタ６３１からのオーバフロー信号ＯＶを受信すると、リモコン１０から、ホワイトバランスの調整を変更するホワイトバランス調整指令ＢＷを受信した場合に限り以下の動作を行う。
【００４９】
再度Ｒ，Ｇ，Ｂ固有の演算を演算回路７に設定するために、上記ホワイトバランス調整変更に対応する新たなデータ補正制御指示ＩＳをパラレル変換回路６６に供給する。パラレル変換回路６６は、データ補正制御指示ＩＳをパラレルデータ補正制御指示ＩＰに変換し、対応する係数と定数を演算回路７に供給する。演算回路７は、再度（１）式の演算を実行し、新たなホワイトバランス補正データＤＷを生成する。これらの動作は次のＶ同期が入力されるまでに作業を完了する。
【００５０】
一方、カウンタ６３１からのオーバフロー信号ＯＶによりＳＷ２Ｒ，２Ｇ，２Ｂが映像信号側に切替えられている。このため、映像信号Ｒ，Ｇ，Ｂは、ＲＡＭ３Ｒ，３Ｇ，３Ｂの各アドレスに入力され、それらＲＡＭ３Ｒ，３Ｇ，３Ｂに格納されている各アドレスのＬＵＴ形式データを呼出す。これによりＲ，Ｇ，Ｂ固有の調整を実施された階調補正が行われ、後段の画像処理回路４Ｒ，４Ｇ，４Ｂに入力される。
【００５１】
次のＶ同期信号ＳＶが入力されると再度、前述したようにＶ同期信号ＳＶのタイミングでタイミング発生回路６５からライトイネーブル信号ＷＥを発生し、以下前述した一連の動作を同様に行う。このようにして上述の動作を繰り返し行う。
【００５２】
次に、本発明の第２の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は現在時間の情報である時刻ＴをＭＰＵ９に供給するタイマ１１を備えることと、ＭＰＵ９が表示パネル５から通電中（表示動作中）であることを示す表示パネル通電信号ＤＰの供給を受けることである。
【００５３】
図６を参照して本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、ＭＰＵ９はタイマ１１から現在時間の情報である時刻Ｔを得る。一方、表示パネル５から、表示パネル通電信号ＤＰの供給を受け、現在時刻Ｔまでの表示パネルの累積表示動作時間を算出し、その値を保持する。しかる後、予めＭＰＵ９で保持しているＲ，Ｇ，Ｂ個別の計算式、例えば、前述の（２）Ａ，（２）Ｂ式、（３）Ａ，（３）Ｂ式、（４）Ａ，（４）Ｂ式の各々に、上記の表示パネルの累積表示動作時間を入力して、演算回路７に設定すべき（１）式の係数及び定数を決定する。
【００５４】
これにより、表示パネルの累積表示動作時間に対応するＲ，Ｇ，Ｂの各々に固有の階調補正演算を構築でき、それによる階調補正が実現できる。これは、例えば、表示パネルの累積表示動作時間に対応するＲ，Ｇ，Ｂの個別の経時輝度劣化の補正に適用できる。
【００５５】
また、この回路をパネルの累積表示時間に対するＲ，Ｇ，Ｂ個別での経時輝度劣化の補正に用いることを想定し、リモコン１０によりＭＰＵ９で保持している計算式を変形できるようにすることにより、表示パネルの表示条件や環境条件の差異に対応できる。
【００５６】
【発明の効果】
以上説明したように、本発明のホワイトバランス補正回路は、演算回路からのホワイトバランス補正データの供給を受け入力した上記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、階調補正データメモリから読み出した階調補正データに対し予め定めた演算式で演算処理し上記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、上記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、上記ホワイトバランス補正データの生成と上記ホワイトバランス補正データの上記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備え、表示映像の各色対応の調整に必要なホワイトバランス補正データを補正回路内部で作成できるので、保持する階調補正データ量を削減でき、従って、階調補正データメモリの容量を削減できるという効果がある。
【００５７】
また、階調補正を行う回路で、表示映像の各色対応の個別調整、すなわち、ホワイトバランス補正を併せて実現できるので、映像の個別調整のために用意する回路を削減できるという効果がある。
【００５８】
さらに、演算回路により、階調補正データを演算により変形することにより、任意の階調補正データを作成できるので、表示装置の完成後に補正データを変更する必要が生じた場合でも該当補正データの変更を容易に実施できるという効果がある。
【図面の簡単な説明】
【図１】本発明のホワイトバランス補正回路の第１の実施の形態を示すブロック図である。
【図２】映像信号の構成を示す説明図である。
【図３】図１の演算回路の構成を示すブロック図である。
【図４】本実施の形態のホワイトバランス補正回路における動作の一例を示す階調補正の特性図である。
【図５】図４に示す特性にＲＧＢ固有の調整を加味した特性図である。
【図６】本発明のホワイトバランス補正回路の第２の実施の形態を示すブロック図である。
【図７】従来のホワイトバランス補正回路の一例を示すブロック図である。
【符号の説明】
１Ｒ，１Ｇ，１Ｂ　　ＡＤ
２Ｒ，２Ｇ，２Ｂ，６２　　ＳＷ
３Ｒ，３Ｇ，３Ｂ，１０３Ｒ，１０３Ｇ，１０３Ｂ　　ＲＡＭ
４Ｒ，４Ｇ，４Ｂ　　画像処理回路
５　　表示パネル
６　　制御回路
７　　演算回路
８　　階調補正データメモリ
９，１０５　　ＭＰＵ
１０，１０８　　リモコン
１１　　タイマ
６１　　アドレスクロック発生回路
６３　　アドレス発生器
６４　　遅延回路
６５　　タイミング発生回路
６６　　シリアルパラレル変換回路
７１　　Ｒ演算回路
７２　　Ｇ演算回路
７３　　Ｂ演算回路
１０１　　アドレス変換部
１０４　　ＬＵＴ
１０６　　白バランス処理部
１０７　　ガンマ補正処理部
６３１　　カウンタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a white balance correction circuit, and more particularly to a white balance correction circuit including gradation correction of R (red), G (green), and B (blue) video signals in a display device and R, G, B specific adjustment.
[0002]
[Prior art]
A video signal of a television broadcast or the like is displayed on a screen in accordance with a gamma characteristic in which the display luminance of a conventionally generally used CRT (cathode ray tube: cathode ray tube: cathode ray tube) is proportional to the gamma power of an input signal. Gamma correction is performed on the transmission side so that the image is displayed at (linear) luminance gradation. In recent years, display devices based on new technologies, such as PDPs (plasma display panels) and LCDs (liquid crystal display panels), for displaying such video signals have been rapidly spreading. However, the gamma characteristics of these new display devices are considerably different from those of CRTs due to their operating principles (gamma is almost 1 in PDPs). It is necessary to perform gradation correction. In addition to the gradation correction, white balance correction for correcting a variation in input signal / luminance characteristics of each of R (red), G (green), and B (blue) pixels to obtain a correct display color is also necessary. Hereinafter, here, the gradation correction and the white balance correction are referred to as white balance correction, and the circuit for performing the white balance correction is referred to as a white balance correction circuit.
[0003]
A conventional white balance correction circuit described in Japanese Patent Application Laid-Open No. H10-145806, which represents this type of conventional white balance correction technology, uses gamma correction R, G, and B color correction data for correcting linearity of display luminance. For adjusting white balance, a gamma correction unit for reading data from the memory and performing gamma correction for each of RGB, an address conversion unit for converting a read address of the memory, and a data for an address conversion unit. Is provided, and by manipulating an address for reading data from the memory from the address data specifying unit, arbitrary RGB data is selected from a plurality of sets of gamma-corrected RGB data and a new RGB data is selected. The white balance is adjusted by using RGB data with an arbitrary ratio of RGB as a set of RGB, thereby reducing the white balance. It has done a fine-grained white balance adjustment in the memory capacity.
[0004]
Referring to FIG. 7, which shows a block diagram of a conventional white balance correction circuit, the conventional white balance correction circuit adjusts the correction data of each of R, G, and B colors for gamma correction for correcting the linearity of display luminance by white balance adjustment. LUT 104 is a memory that stores a plurality of sets in a look-up table (LUT) format, and RAMs 103R, 103G, and 103B that constitute gamma correction units that read data from the LUT 102 and perform gamma correction for each of R, G, and B colors. , An address conversion unit 101 for converting a call address of the LUT 104, an MPU 105 having a function of an address data specifying unit for specifying data of the address conversion unit 101, a white balance processing unit 106 for instructing a white balance processing procedure, and gamma correction A gamma correction processing unit 107 for instructing a processing procedure of the processing; , And a switch circuit (SW) 102R, 102G, which switches between each of the digital video signals R, G, B and the output of the MPU 105 and supplies them to each of the RAMs 103R, 103G, 103B. 103B.
[0005]
Next, the operation of the conventional white balance correction circuit will be described with reference to FIG. 7. First, for example, input digital video signals RI, GI, BI (for example, when the whole video input signal ) Are input to the addresses of the RAMs 103R, 103G, and 103B, respectively, and the video signals RO, GO, and BO (O in the case of representing the entire video output signal) gamma-corrected by the characteristics of the gamma correction data stored in the RAM in advance. The output is input to a video display device such as a PDP (not shown) and displayed. The gamma correction characteristic is corrected so that the total gamma value becomes 1 when an input video signal adjusted to a CRT having a gamma value of approximately 2.2 is displayed on a PDP having a gamma value of approximately 1. That is, the output video signal O is set to the 2.2 power of the input video signal I. In order to adjust the white balance using this gamma correction, the RGB signal level ratio of the gamma correction data is changed.
[0006]
When performing white balance adjustment in response to an external command from the remote controller 108 or the like, the MPU 104 changes the RGB ratio in accordance with an externally increasing / decreasing RGB color signal level instruction according to the procedure of the white balance processing unit 106. The LUT 104 stores RGB gamma correction data of various signal levels. For example, a set of gamma correction data R1, G1, B1, a set of R2, G2, B2,... Are set so that the output signal level decreases in the order of each set. Each of the gamma correction data R1, G1,... Becomes 256 bytes of data in the case of an 8-bit video signal according to the number of gradations of the video signal. The MPU 105 and the white balance processing unit 106 select the corresponding data from the LUT 104 according to the up / down commands of the respective color levels for the white balance adjustment, and use the selected data as a new RGB set of gamma correction data.
[0007]
When outputting the video output signal O by performing gamma correction and white balance adjustment, the MPU 105 sequentially outputs the SWs 102R, 102G, and 103B to the output from the MPU 105 at the leading edge of the vertical synchronization signal BKV according to the procedure of the gamma correction processing unit 107. At the same time as switching, the LUT 104 is read with the address obtained by converting the output by the address conversion unit 3, and the data is sequentially written to the RAMs 103R, 103G, and 103B. By performing this writing during the vertical scanning retrace period (V blanking), the signal of the subsequent video portion is gamma-corrected by the above-described gamma correction characteristics, and an output O with white balance adjusted is obtained.
[0008]
[Problems to be solved by the invention]
The conventional white balance correction circuit described above prepares a large number of gradation correction data strings for white balance adjustment, sequentially calls them, and transfers them to the R, G, B adjustment RAMs. Therefore, in order to perform fine white balance adjustment, it is necessary to prepare a large number of tone correction data for white balance adjustment, and there is a disadvantage that a required memory capacity is increased.
[0009]
Further, since the gradation correction data is fixed data stored in the memory, there is a disadvantage that when the correction data needs to be changed after the display device is completed, the correction data cannot be changed.
[0010]
SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned drawbacks and to use a memory for storing a correction data string necessary for high-precision adjustment by processing and using data itself for gradation correction for white balance adjustment. It is another object of the present invention to provide a white balance correction circuit which can reduce the required capacity of the display device and change the correction data after the display device is completed.
[0011]
[Means for Solving the Problems]
The white balance correction circuit according to the first aspect of the invention corrects the linearity of the display luminance of each of R (red), G (green), and B (blue) of a video display device that inputs and displays a digital video signal. A white balance correction circuit that corrects variations in the input signal / luminance characteristics of the R, G, and B pixels to obtain a correct display color,
After receiving the supply of white balance correction data from an arithmetic circuit to be described later, the digital image signal is converted into data in a look-up table format for each of R, G, and B colors to perform gamma correction and white balance correction. , B, and B output first and second video memories for outputting digital video signals of respective colors;
A gradation correction data memory for storing gradation correction data;
Arithmetic circuit for performing arithmetic processing on the gradation correction data read from the gradation correction data memory using a predetermined arithmetic expression, outputting the white balance correction data, and supplying the white balance correction data to the first, second, and third video memories When,
Data correction control instruction means for supplying a data correction control instruction having an operation parameter including a coefficient and a constant of the operation expression to the operation circuit;
In response to the control of the write enable signal, each of the input digital video signals of each of the input R, G, and B and the memory address are switched and supplied to the address input terminals of the first, second, and third video memories. First, second, and third switch circuits;
A control circuit configured to output the write enable signal and the memory address to generate the white balance correction data and control storage of the white balance correction data in the first, second, and third video memories; Have been.
[0012]
According to a second aspect of the present invention, in the white balance correction circuit according to the first aspect,
It is configured with.
[0013]
Further, according to a second aspect of the present invention, in the white balance correction circuit according to the first aspect, the control circuit includes: an address clock generation circuit configured to generate an address clock;
A switch circuit for switching the address clock in response to control of the write enable signal;
An address generator that generates an address signal in response to the supply of the address clock and an overflow signal corresponding to reaching the maximum value of the number of the address signals;
A delay circuit for giving a delay corresponding to the time required for the arithmetic processing in the arithmetic circuit to the address signal and outputting the memory address for accessing the video memory of each of the R, G, and B colors;
A timing generation circuit for generating the write enable signal at the timing of the vertical synchronization signal and inverting the level of the write enable signal in response to the supply of the overflow signal.
[0014]
According to a third aspect of the present invention, in the white balance correction circuit according to the first aspect, the data correction control instruction means includes a microprocessor unit (MPU) that outputs the data correction control instruction in a serial signal format.
The control circuit includes a serial / parallel conversion circuit that converts the data correction control instruction in a serial signal format into a data correction control instruction in a parallel signal format.
[0015]
According to a fourth aspect of the present invention, in the white balance correction circuit of the first aspect, the arithmetic expression is represented by the following polynomial.
[0016]
F (X) = A · X ⁿ + BX ^n-1 + C ・ X ^n-2 + ... + α
F (X): the white balance correction data
A, B, C, ...: Coefficient
α: Constant (negative number in case of subtraction)
X: value of the gradation correction data
n: degree of polynomial
According to a fifth aspect of the present invention, in the white balance correction circuit of the first aspect, a remote controller for issuing a white balance adjustment command from the outside to the control circuit is provided.
[0017]
According to a sixth aspect of the present invention, in the white balance correction circuit of the first aspect, an image corresponding to the supply of the output digital video signal of each of the R, G, and B colors is displayed and power is supplied. A display panel for outputting a display panel energization signal indicating
A timer for supplying a current time, which is information on a current time, to the control circuit,
The present invention is characterized in that an accumulated display operation time of the display panel from the display panel energization signal and the current time to the current time is calculated, and the accumulated display operation time is reflected in the calculation parameter.
[0018]
The invention according to claim 7 is the white balance correction circuit according to claim 2, wherein the address generator counts the address clock in response to the supply of the address clock to generate the address signal, and A counter is provided which outputs the overflow signal when the count value of the address clock reaches the maximum value.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0020]
The white balance correction circuit of the present embodiment corrects the linearity of the display luminance of each of the R (red), G (green), and B (blue) colors of a video display device that inputs and displays a digital video signal. A white balance correction circuit that corrects variations in the input signal / luminance characteristics of the R, G, and B pixels to obtain a correct display color by receiving white balance correction data from an arithmetic circuit described later. Data conversion is performed in a look-up table format for each of R, G, and B colors of the input digital video signal to perform gamma correction and white balance correction, and output first and second output digital video signals of R, G, and B colors. A second and a third video memory, a gradation correction data memory for storing gradation correction data, and the gradation correction data read from the gradation correction data memory. An arithmetic circuit that performs an arithmetic processing on the data with a predetermined arithmetic expression, outputs the white balance correction data, and supplies the white balance correction data to the first, second, and third video memories; and a coefficient and a constant of the arithmetic expression in the arithmetic circuit. A data correction control instruction means for supplying a data correction control instruction having an operation parameter including: an input digital video signal of each of the input R, G, and B colors and a memory address in response to the control of the write enable signal; First, second, and third switch circuits for supplying to the address input terminals of the first, second, and third video memories, and output of the write enable signal and the memory address to generate the white balance correction data And a control circuit for controlling storage of the white balance correction data in the first, second, and third video memories. It is characterized in that to create by calculating such the gradation correction data to introducing the coefficients and constants from the external R, G, and B white balance correction data for correcting the color signals.
[0021]
Next, referring to FIG. 1 showing a block diagram of the first embodiment of the present invention, the white balance correction circuit of the present embodiment shown in FIG. 1 is used to input RGB video signals Rv, Gv, Bv (input video). AD converters (AD) 1R, 1G, 1B for AD-converting each of Iv) when the entire signal is represented and outputting input digital video signals R, G, B (I when representing the entire input digital video signal), and a write enable Switch circuits (SW) 2R, 2G, 2B for switching between digital video signals R, G, B and address A in response to the control of signal WE, and supply of white balance correction data DW from arithmetic circuit 7 described later. Gamma correction and white balance correction (hereinafter referred to as white balance) by performing data conversion on input digital video signals R, G, and B in a look-up table format R), and performs predetermined image processing on the RAMs 3R, 3G, and 3B that output the output digital video signals RO, GO, and BO (when the entire output digital video signal is represented), and the output digital video signals RO, GO, and BO. Image processing circuits 4R, 4G, and 4B that output display video signals RD, GD, and BD (OD when representing the entire display video signal), and a display that displays images in response to supply of the display video signals RD, GD, and BD Outputs the parallel correction control instruction IP, the address A, and the write enable signal WE in response to the panel 5 and the supply of the data correction control instruction IS including a calculation parameter described later to generate white balance correction data DW and generate the white balance correction data. A control circuit 6 for controlling the storage of the DW in the RAMs 3R, 3G, 3B; The arithmetic circuit 7 that performs an arithmetic processing on the gradation correction data DC read out from a gradation correction data memory 8 described later based on the data according to a predetermined arithmetic expression and outputs white balance correction data DW, and stores the gradation correction data DC. Correction data memory 8, a microprocessor unit (MPU) 9 for outputting a data correction control instruction IS including an operation parameter including a coefficient and a constant of the above-mentioned arithmetic expression, and a remote controller 10 for an external white balance adjustment instruction And
[0022]
The control circuit 6 includes an address clock generation circuit 61 for generating the address clock CKA, a SW 62 for switching the address clock CKA in response to the control of the write enable signal WE, and RAMs 3R, 3G, 3B in response to the supply of the address clock CKA. An address generator 63 for generating an address AA for accessing the address and an overflow signal OV corresponding to the maximum number of address signals AA reaching the maximum value. A delay circuit 64 for providing a delay corresponding to the required time and outputting an address A; a timing generation circuit 65 for generating a write enable signal WE at the timing of the V synchronization signal SV; and a data correction control instruction in the serial data format output from the MPU 9 Serial parameter for converting IS to parallel correction control instruction IP And a le conversion circuit 66.
[0023]
The address generator 63 counts the address clock CKA in response to the supply of the address clock CKA, generates an address AA, and outputs an overflow signal OV when the count value of the address clock CKA reaches a maximum value described later. A counter 651 for the
[0024]
Next, the operation of the present embodiment will be described with reference to FIG. 1 and FIG. 2 illustrating the relationship between the vertical synchronization signal SV of the video signal, vertical blanking (V blanking), and the video display period. , A vertical synchronizing signal SV, a video display period, and a V blanking period in which video display is interrupted in response to a vertical scanning line retrace period around the vertical synchronizing signal SV. In the video display period, the video is displayed on the display panel as described later, and in the V blanking period, the calculation and writing of the white balance correction data DW are performed as described later.
[0025]
First, each of AD1R, 1G, and 1B performs AD conversion on each of the input RGB video signals Rv, Gv, and Bv, and outputs input digital video signals R, G, and B.
[0026]
During the video display period, each of the switch circuits (SW) 2R, 2G, and 2B selects the input digital video signals R, G, and B, passes these input digital video signals R, G, and B, and outputs the RAMs 3R, 3G, and 3G. 3B.
[0027]
Next, each of the RAMs 3R, 3G, and 3B stores the white balance correction data DW in advance in an LUT (lookup table) format, as described later. When the input digital video signals R, G, B are input to the address input unit, the white balance correction data DW corresponding to each address is called, and the output video signals RO, GO, BO which have been gamma corrected are output.
[0028]
Each of the image processing circuits 4R, 4G, and 4B performs predetermined image processing on the supplied output digital video signals RO, GO, and BO, outputs display video signals RD, GD, and BD, and supplies them to the display panel 5. .
[0029]
The display panel 5 displays an image based on the supplied display video signals RD, GD, and BD.
[0030]
The gamma correction characteristic is corrected so that the total gamma value becomes 1 when an input video signal adjusted to a CRT having a gamma value of approximately 2.2 is displayed on a PDP having a gamma value of approximately 1. That is, the output video signal O is corrected to be the 2.2 power of the input video signal I. In order to adjust the white balance using this gamma correction, the RGB signal level ratio of the gamma correction data is changed.
[0031]
Next, in the V blanking period, the calculation of the white balance correction data DW and its writing to the RAMs 3R, 3G, 3B are performed as follows. During the V blanking period, as will be described later in detail, the switches SW2R, 2G, and 2B are set to pass the white balance correction data DW and supply the data to the address input terminals of the RAMs 3R, 3G, and 3B.
[0032]
First, when a white balance adjustment command BW is issued by the remote controller 10 for white balance adjustment, the MPU 9 responds to the reception of the white balance adjustment command BW, and R, G, B for performing white balance adjustment. A data correction control instruction IS having an operation parameter including a coefficient and a constant for setting a unique operation in the operation circuit 7 is output and supplied to the serial / parallel conversion circuit 66. The serial / parallel conversion circuit 66 converts the serial data format data correction control instruction IS into a parallel data format parallel correction control instruction IP and supplies the same to the arithmetic circuit 7.
[0033]
The arithmetic circuit 7 calls the tone correction data DC from the tone correction data memory 8 and executes the calculation of the following equation (1) for performing the adjustment specific to R, G, and B using the above calculation parameters. , B are calculated.
[0034]
The calculation in the calculation circuit 7 is expressed by a polynomial such as the following equation (1), and the MPU 9 indicates coefficients and constants as calculation parameters of the data correction control instruction IS.
[0035]
F (X) = A · X ⁿ + BX ^n-1 + C ・ X ^n-2 + ... + α (1)
F (X): white balance correction data DW
A, B, C, ...: Coefficient
α: Constant (negative number in case of subtraction)
X: gradation correction data DC (standard input video signal level)
n: degree of polynomial
The gradation correction data memory 8 previously stores gradation correction data DC composed of a data string of the level of a standard input video signal. The arithmetic circuit 7 reads out the gradation correction data DC from the gradation correction data memory 8 and performs the calculation of the formula (1) for performing the adjustment specific to R, G, and B, and calculates the converted data sequence, that is, the white balance correction. The data DW is simultaneously stored in the RAMs 3R, 3G, 3B in synchronization with the address AA corresponding to the address A from the address generator 63 of the control unit 6.
[0036]
Referring also to FIG. 3, which shows the configuration of the arithmetic circuit 7 as a block, the arithmetic circuit 7 includes an R arithmetic circuit 71 that performs a tone correction calculation of an R video signal and a G arithmetic circuit that performs a tone correction calculation of a G video signal. An arithmetic circuit 72 and a B arithmetic circuit 73 for performing a gradation correction calculation of the B video signal are provided.
[0037]
The gradation correction data DC read from the gradation correction data memory 8 is input to each of the R operation circuit 71, the G operation circuit 72, and the B operation circuit 73. The operation of the R calculation circuit 71 will be described as a representative. The R calculation circuit 71 receives supply of the coefficient MR and the constant CR as the parallel data correction control instruction IP corresponding to the data correction control instruction IS, and The calculation of the expression (1) is performed for the white balance correction data DWR for gradation correction of the R video signal. Similarly, the G operation circuit 72 receives the supply of the coefficient MG and the constant CG as the parallel data correction control instruction IP, performs the operation of Expression (1) on the gradation correction data DC, and calculates the level of the G video signal. It outputs white balance correction data DWG for tone correction. The B operation circuit 73 receives the supply of the coefficient MB and the constant CB as the parallel data correction control instruction IP, performs the operation of the expression (1) on the gradation correction data DC, and performs the gradation correction of the B video signal. Output the white balance correction data DWB.
[0038]
When the calculation result is equal to or less than the minimum value or the maximum value of the preset white balance correction data DW, the corresponding calculation result is defined as the minimum value / maximum value of the white balance correction data DW. .
[0039]
The following is a specific example of a specific equation for determining the value of the constant and the constant of the equation (1).
[0040]
Example of R coefficient determination formula
A = a11 · t, B = a12 · t, C = a13 · t,... (2) A
A, B, C...: Coefficients represented by equation (1), t: Cumulative display time
Formula for determining constants for R
α = a21 · t + αr (2) B
α: constant represented by equation (1), t: cumulative display time
a11, a12, a13, a21, αr: eigenvalue of R
Formula for determining coefficient for G
A = b11 · t, B = b12 · t, C = b13 · t,... (3) A
A, B, C...: Coefficients represented by equation (1), t: Cumulative display time
Formula for determining constants for G
α = b21 · t + αr (3) B
α: constant represented by equation (1), t: cumulative display time
b11, b12, b13, b21, αg: eigenvalue of G
Sequence of coefficient determination formula for B
A = c11 · t, B = c12 · t, C = c13 · t,... (4) A
A, B, C...: Coefficients represented by equation (1), t: Cumulative display time
Formula for determining constants for B
α = c21 · t + αr (4) B
α: constant represented by equation (1), t: cumulative display time
c11, c12, c13, c21, αb: eigenvalue of B
In this way, by setting the coefficients and constants of the equation (1) individually to each of the R operation circuit 71, the G operation circuit 72, and the B operation circuit 73 constituting the operation circuit 7, the gradation characteristic correction data DC can be obtained. On the other hand, calculations are individually performed to create various data strings of various white balance correction data DWR, DWG, and DWB. This makes it possible to perform individual adjustment of R, G, and B, for example, gain adjustment, bias adjustment, and tracking adjustment of R, G, and B simultaneously with the correction of the gradation characteristics. As the gradation correction data DC, it is sufficient to have one for R, G and B in common, so that the memory capacity can be saved. Further, by issuing the white balance adjustment command BW from the remote controller 10 to the MPU 9, it is possible to change the calculation, that is, to change the coefficients and constants of the equation (1).
[0041]
FIG. 4 is a graph showing an example of a (reverse) gamma correction characteristic which is an example of the correction of the gradation characteristic. Further, FIG. 5 shows the white balance correction circuit of the present embodiment, in which the gamma correction characteristic of FIG. An example is shown graphically.
[0042]
Next, the operation of generating the white balance correction data DW during the V blanking period will be described in detail. First, the timing generation circuit 65 supplies the write enable signal WE to the RAMs 3R, 3G, and 3B at the timing of the V synchronization signal SV. Then, the RAMs 3R, 3G, 3B are activated. At the same time, the SW 62 is turned on by the write enable signal WE, and the address clock CKA from the address clock generation circuit 61 is supplied to the address generator 63. The address generator 63 internally starts the operation of the address generation counter 631 in synchronization with the address clock CKA, generates an address AA, and supplies the address AA to the delay circuit 64. The counter 631 is capable of generating 256 addresses AA corresponding to the number of gradation correction data of a video signal to be corrected, for example, in the case of 256 gradations, the addresses of 256 storage areas of the RAM. .
[0043]
In addition, SW2R, 2G, and 2B are also switched to the address selection side by the write enable signal WE.
[0044]
The delay circuit 64 outputs the address A by delaying the address AA by the time required for the operation of the correction data in the arithmetic circuit 7, and outputs the address A to the RAMs 3R, 3G, 3B via SW2R, 2G, 2B. Supply.
[0045]
In parallel with these, the address clock CKA is supplied to the gradation correction data memory 8 via the SW 62 turned on by the write enable signal WE. The gradation correction data memory 8 calls the gradation correction data DC one by one in synchronization with the supplied address clock CKA and supplies it to the arithmetic unit 7. As described above, the arithmetic unit 7 performs a predetermined operation on the gradation correction data DC for each of RGB, and outputs each operation result to one white balance correction data DWR, DWG, DWB (the entire white balance correction data). Is output as DW) and stored in the storage areas of the respective addresses of the RAMs 3R, 3G, and 3B designated by the address A.
[0046]
As a result, the white balance correction data DW that has been subjected to the R, G, and B-specific calculations for the gradation correction data DC is stored in each of the RAMs 3R, 3G, and 3B.
[0047]
Further, when the counter 631 in the address generator 63 reaches its maximum count value, that is, the maximum value of the address AA and overflows (saturates), the counter 631 outputs an overflow signal OV and supplies it to the timing circuit 65. . The timing circuit 65 inverts the polarity (level) of the write enable signal WE in response to the supply of the overflow signal OV. SW62 is turned off in response to the level inversion of the write enable signal WE, and the address clock CKA is cut off. In response to the interruption of the address clock CKA, the counter 631 of the address generation circuit 63 stops the address generation operation, and at the same time, the gradation correction data memory 8 stops calling the gradation correction data DC. In addition, the polarity of the write enable signal WE is inverted so that the switches SW2R, 2G, and 2B are switched to the video signal side so that each of the video signals R, G, and B is set to be input to each of the RAMs 3R, 3G, and 3B. Further, the overflow signal OV is simultaneously supplied to the MPU 9. The above operation is performed during the V blanking period.
[0048]
Next, upon receiving the overflow signal OV from the counter 631, the MPU 9 performs the following operation only when receiving a white balance adjustment command BW for changing the white balance adjustment from the remote controller 10.
[0049]
A new data correction control instruction IS corresponding to the white balance adjustment change is supplied to the parallel conversion circuit 66 in order to set the arithmetic operations specific to R, G, and B again in the arithmetic circuit 7. The parallel conversion circuit 66 converts the data correction control instruction IS into a parallel data correction control instruction IP, and supplies the corresponding coefficients and constants to the arithmetic circuit 7. The calculation circuit 7 executes the calculation of the expression (1) again to generate new white balance correction data DW. These operations are completed before the next V synchronization is input.
[0050]
On the other hand, SW2R, 2G, and 2B are switched to the video signal side by the overflow signal OV from the counter 631. Therefore, the video signals R, G, and B are input to the respective addresses of the RAMs 3R, 3G, and 3B, and call the LUT format data of the respective addresses stored in the RAMs 3R, 3G, and 3B. As a result, tone correction in which R, G, and B specific adjustments are performed is performed, and is input to the subsequent image processing circuits 4R, 4G, and 4B.
[0051]
When the next V synchronization signal SV is input, the write enable signal WE is again generated from the timing generation circuit 65 at the timing of the V synchronization signal SV as described above, and the above-described series of operations are performed in the same manner. The above operation is repeatedly performed in this manner.
[0052]
Next, a second embodiment of the present invention will be described with reference to FIG. 6 in which constituent elements common to FIG. The difference between the first embodiment and the first embodiment is that a timer 11 for supplying time T, which is information on the current time, to the MPU 9 is provided, and the MPU 9 is energized from the display panel 5 (during display operation). Receiving the supply of the display panel energizing signal DP.
[0053]
The operation of the present embodiment will be described with reference to FIG. 6 focusing on the differences from the first embodiment. The MPU 9 obtains the time T, which is information on the current time, from the timer 11. On the other hand, it receives supply of the display panel energization signal DP from the display panel 5, calculates the accumulated display operation time of the display panel until the current time T, and holds the value. Thereafter, R, G, and B individual calculation formulas previously stored in the MPU 9, for example, the above-described formulas (2) A, (2) B, (3) A, (3) B, and (4) A , (4) The cumulative display operation time of the display panel is input to each of the equations (B), and the coefficients and constants of the equation (1) to be set in the arithmetic circuit 7 are determined.
[0054]
As a result, a gradation correction operation unique to each of R, G, and B corresponding to the accumulated display operation time of the display panel can be constructed, and the gradation correction can be realized thereby. This can be applied, for example, to the correction of the individual temporal luminance deterioration of R, G, and B corresponding to the accumulated display operation time of the display panel.
[0055]
Also, assuming that this circuit is used to correct the deterioration of the luminance over time for each of R, G, and B with respect to the accumulated display time of the panel, the calculation formula held in the MPU 9 can be modified by the remote controller 10 by changing the formula. It is possible to cope with differences in display conditions and environmental conditions of the display panel.
[0056]
【The invention's effect】
As described above, the white balance correction circuit of the present invention performs the data conversion in a look-up table format for each of the R, G, and B colors of the input digital video signal by receiving and supplying the white balance correction data from the arithmetic circuit. And performs gamma correction and white balance correction to output R, G, and B output digital video signals. The first, second, and third video memories and the gradation correction data read from the gradation correction data memory. On the other hand, an arithmetic circuit that performs arithmetic processing using a predetermined arithmetic expression, outputs the white balance correction data, and supplies the white balance correction data to the first, second, and third video memories; and the arithmetic circuit includes coefficients and constants of the arithmetic expression. Data correction control instructing means for supplying a data correction control instruction having an operation parameter; generating the white balance correction data; A control circuit for controlling the storage of the lance correction data in the first, second, and third video memories, so that the white balance correction data necessary for adjusting each color of the displayed video can be generated inside the correction circuit. This has the effect of reducing the amount of gradation correction data to be held, and thus reducing the capacity of the gradation correction data memory.
[0057]
In addition, since a circuit that performs gradation correction can also realize individual adjustment corresponding to each color of a display image, that is, white balance correction, it is possible to reduce the number of circuits prepared for individual image adjustment.
[0058]
Further, since the gradation correction data can be created by an arithmetic circuit, the gradation correction data can be arbitrarily changed by calculation. Therefore, even if the correction data needs to be changed after the display device is completed, the correction data can be changed. Can be easily implemented.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a white balance correction circuit of the present invention.
FIG. 2 is an explanatory diagram showing a configuration of a video signal.
FIG. 3 is a block diagram illustrating a configuration of an arithmetic circuit in FIG. 1;
FIG. 4 is a characteristic diagram of gradation correction showing an example of an operation in the white balance correction circuit of the present embodiment.
FIG. 5 is a characteristic diagram in which adjustment unique to RGB is added to the characteristic shown in FIG.
FIG. 6 is a block diagram illustrating a white balance correction circuit according to a second embodiment of the present invention.
FIG. 7 is a block diagram illustrating an example of a conventional white balance correction circuit.
[Explanation of symbols]
1R, 1G, 1B AD
2R, 2G, 2B, 62 SW
3R, 3G, 3B, 103R, 103G, 103B RAM
4R, 4G, 4B image processing circuit
5 Display panel
6 control circuit
7 Operation circuit
8 Tone correction data memory
9,105 MPU
10,108 remote control
11 Timer
61 Address Clock Generation Circuit
63 address generator
64 delay circuit
65 Timing generation circuit
66 Serial-to-parallel conversion circuit
71 R operation circuit
72 G arithmetic circuit
73 B operation circuit
101 Address conversion unit
104 LUT
106 White balance processing unit
107 Gamma correction processing unit
631 counter

Claims

The linearity of the display luminance of each of R (red), G (green), and B (blue) of a video display device for inputting and displaying a digital video signal is corrected, and the input signal of the R, G, and B pixels is corrected. / In a white balance correction circuit that performs white balance correction to correct a variation in luminance characteristics and obtain a correct display color,
After receiving the supply of white balance correction data from an arithmetic circuit to be described later, the digital image signal is converted into data in a look-up table format for each of R, G, and B colors to perform gamma correction and white balance correction. , B, and B output first and second video memories for outputting digital video signals of respective colors;
A gradation correction data memory for storing gradation correction data;
Arithmetic circuit for performing arithmetic processing on the gradation correction data read from the gradation correction data memory using a predetermined arithmetic expression, outputting the white balance correction data, and supplying the white balance correction data to the first, second, and third video memories When,
Data correction control instruction means for supplying a data correction control instruction having an operation parameter including a coefficient and a constant of the operation expression to the operation circuit;
In response to the control of the write enable signal, each of the input digital video signals of each of the input R, G, and B and the memory address are switched and supplied to the address input terminals of the first, second, and third video memories. First, second, and third switch circuits;
A control circuit that outputs the write enable signal and the memory address to generate the white balance correction data and control storage of the white balance correction data in the first, second, and third video memories. A characteristic white balance correction circuit.

An address clock generating circuit that generates an address clock;
A switch circuit for switching the address clock in response to control of the write enable signal;
An address generator that generates an address signal in response to the supply of the address clock and an overflow signal corresponding to reaching the maximum value of the number of the address signals;
A delay circuit for giving a delay corresponding to the time required for the arithmetic processing in the arithmetic circuit to the address signal and outputting the memory address for accessing the video memory of each of the R, G, and B colors;
2. The white balance correction according to claim 1, further comprising a timing generation circuit that generates the write enable signal at a timing of a vertical synchronization signal and inverts the level of the write enable signal in response to the supply of the overflow signal. circuit.

The data correction control instruction means includes a microprocessor unit (MPU) for outputting the data correction control instruction in a serial signal format;
The white balance correction circuit according to claim 1, wherein the control circuit includes a serial / parallel conversion circuit that converts the data correction control instruction in a serial signal format into a data correction control instruction in a parallel signal format.

2. The white balance correction circuit according to claim 1, wherein the arithmetic expression is represented by the following polynomial.
F (X) = ^A.Xn + ^B.Xn-1 + ^C.Xn-2 + ... + α
F (X): white balance correction data A, B, C,...: Coefficient α: constant (in the case of subtraction, a negative number)
X: value of the tone correction data n: degree of polynomial

2. The white balance correction circuit according to claim 1, further comprising a remote controller for issuing a white balance adjustment command to the control circuit from outside.

A display panel that displays a corresponding image in response to the supply of the output digital video signals of the R, G, and B colors and that outputs a display panel energization signal indicating that energization is being performed;
A timer for supplying a current time, which is information on a current time, to the control circuit,
2. The white balance according to claim 1, wherein an accumulated display operation time of the display panel from the display panel energization signal and the current time to the current time is calculated, and the accumulated display operation time is reflected in the calculation parameter. Correction circuit.

The address generator includes a counter that counts the address clock in response to the supply of the address clock, generates the address signal, and outputs the overflow signal when the count value of the address clock reaches a maximum value. The white balance correction circuit according to claim 2, wherein: