JP2004078683A

JP2004078683A - コンピュータシステムおよび共有メモリ制御方法

Info

Publication number: JP2004078683A
Application number: JP2002239548A
Authority: JP
Inventors: Yoshihiro Nishida; 西田　義広
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-08-20
Filing date: 2002-08-20
Publication date: 2004-03-11
Also published as: US20040107264A1

Abstract

【課題】共有メモリを介した複数のＣＰＵ間のデータ授受を効率的に行うことを可能としたコンピュータシステムを提供する。
【解決手段】このコンピュータシステムは、ＣＰＵ（Ａ）１およびＣＰＵ（Ｂ）２の２つのＣＰＵを有しており、この２つのＣＰＵの間でデータをやり取りするために、共有メモリ３を設けている。ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込むと、アドレス判定部４は、その書き込み先のアドレスがＣＰＵ（Ｂ）２との間で取り決めた領域内かどうかを判定する。また、重要度判定部５は、そのデータがＣＰＵ（Ｂ）により即時に処理されるべき重要度の高いデータかどうかを判定する。そして、このアドレス判定部４および重要度判定部５により、予め取り決められた領域内であり、かつ、重要度の高いデータであると判定された場合に、割り込みコントローラ２１に対して割り込み信号を供給する。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、複数のＣＰＵからアクセスされる共有メモリを備えたコンピュタシステムおよび同システムの共有メモリ制御方法に係り、特に、この共有メモリを介した複数のＣＰＵ間のデータ授受を効率的に行うことを可能としたコンピュタシステムおよび同システムの共有メモリ制御方法に関する。
【０００２】
【従来の技術】
近年、例えば画像データや音声データ、あるいはネットワークデータなど、複雑な処理や即時性の求められるデータを取り扱うために、複数のＣＰＵを備えるコンピュータシステム（１台のコンピュータが複数のＣＰＵを備える場合であってもよいし、１つのＣＰＵを各々備える複数台のコンピュータが連結される場合であってもよい）が広く普及している。そして、これら複数のＣＰＵ間でデータを授受するためのものとして、いわゆる共有メモリ（デュアルポートメモリ）が存在する。
【０００３】
この共有メモリを介して複数のＣＰＵ間でデータの受け渡しを行う場合、一方のＣＰＵが書き込んだデータを他方のＣＰＵが読み出すために、相手のＣＰＵがデータを書き込んだ旨を検知する仕組みや、あるいはデータを書き込んだ際に相手のＣＰＵにその旨を通知する仕組みが必要である。
【０００４】
そのため、従来では、各ＣＰＵが相手ＣＰＵと取り決めた特定アドレスを所定のタイミングでポーリング（リード）したり、あるいは、例えば特公昭６０−２０７７９号などに記載されているように、特定アドレスにデータを書き込んだ場合に、割り込みを発生させることにより相手ＣＰＵにその旨を通知するといったことを行うことが一般的であった。
【０００５】
【発明が解決しようとする課題】
しかしながら、ポーリングによる方法では、各ＣＰＵが所定のタイミングでそのポーリングを行うことになるため、相手ＣＰＵが書き込んだ即時性の求められるデータを速やかに読み出すことができないといった問題があった。また、相手ＣＰＵによるデータの書き込み有無に関わらず、頻繁にポーリングのためのアクセスを行う必要が生じるため、相手ＣＰＵからのアクセスと競合する頻度を高めてしまい、ポーリングのためのアクセスが待たされた結果、レスポンス（アクセスレイテンシ）を低下させるといった問題もあった。
【０００６】
一方、割り込みによる方法では、その都度、割り込みハンドラを起動する必要が生じるため、データの書き込みを通知された側のＣＰＵの負担が重くなり、結果的にそのデータの処理の遅延を招いてしまうといった問題があった。
【０００７】
この発明は、このような事情を考慮してなされたものであり、アクセス競合や割り込みハンドラに関わるＣＰＵ負担を軽減し、共有メモリを介した複数のＣＰＵ間のデータ授受を効率的に行うことを可能としたコンピュータシステムおよび同システムの共有メモリ制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前述した目的を達成するために、この発明は、共有メモリと、前記共有メモリに書き込みデータを書き込む第１のＣＰＵと、第２のＣＰＵと、前記書き込みデータの処理を前記第２のＣＰＵに指示するコントローラと、前記第１のＣＰＵから前記書き込みデータの属性を示す属性データを受け取り、この属性データを元に前記書き込みデータを前記コントローラに通知すべきか否かを判定する判定手段とを具備することを特徴とするコンピュータシステムを提供する。
【０００９】
このコンピュータシステムにおいては、共有メモリに対するデータの書き込みが第１のＣＰＵによって行われた際、そのデータを第２のＣＰＵに即座に引き渡す必要があるかどうかを判定する手段を設けたことにより、例えば重要度の高いデータの場合は、割り込みによって第２のＣＰＵに速やかに通知し、一方、重要度の低いデータの場合は、第２のＣＰＵがその後に実行するであろうポーリングに委ねるなど、柔軟な対応を実現することができる。
【００１０】
これにより、重要度の低いデータによる割り込みを抑止でき、また、（重要度の低いデータのみを対象とした）ポーリングの間隔も比較的長く設定することができるため、必要以上のアクセス競合や割り込みハンドラに起因するＣＰＵ負担を軽減することを可能とする。
【００１１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態を説明する。
【００１２】
（第１実施形態）
まず、この発明の第１実施形態について説明する。
【００１３】
図１は、この発明の第１実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図である。
【００１４】
図１に示すように、このコンピュータシステムは、ＣＰＵ（Ａ）１およびＣＰＵ（Ｂ）２の２つのＣＰＵを有している。そして、この２つのＣＰＵの間でデータをやり取りするために、このコンピュータシステムは、ＣＰＵ（Ａ）１およびＣＰＵ（Ｂ）２から共有される共有メモリ３を設けている。また、ここでは、例えばＣＰＵ（Ａ）１がネットワーク経由で画像データを受信し、この画像データをＣＰＵ（Ｂ）に転送してその再生処理を行わせる等の動作を想定する。すなわち、即時性が求められる重要度の高いデータを共有メモリ３を介してやり取りする場合を考える。
【００１５】
このような場合、ＣＰＵ（Ａ）１上で動作するプログラムとＣＰＵ（Ｂ）２上で動作するプログラムとは、共有メモリ３上のどの領域を使ってデータを授受するのかを決定する。そして、ＣＰＵ（Ｂ）２は、ここで決定された領域のアドレス範囲を示すデータをアドレス判定部４のレジスタ４１に格納する。
【００１６】
このアドレス判定部４は、ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込んだときに、その書き込み先のアドレスがＣＰＵ（Ｂ）２との間で取り決めを行った領域内かどうかを判定するものであり、アドレスラインに出力された書き込み先アドレスとレジスタ４１に格納されたデータを比較器４２で比較する。この比較器４２は、この書き込み先のアドレスがＣＰＵ（Ｂ）２との間で取り決めを行った領域内であるとき、つまりレジスタ４１に格納されたデータで示されるアドレス範囲と合致するとき、アクティブ信号を出力するように構成されており、この比較器４２から出力されたアクティブ信号は、重要度判定部５のアンド回路５１に供給される。
【００１７】
この重要度判定部５は、ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込んだときに、そのデータがＣＰＵ（Ｂ）により即時に処理されるべき重要度の高いデータかどうかを判定するものであり、アンド回路５１は、データラインに出力された書き込みデータの所定ビットが“１”であり、かつ、比較器４２がアクティブ信号を出力しているときに、ＣＰＵ（Ｂ）２に内蔵された割り込みコントローラ２１に向けて割り込み信号を出力する。
【００１８】
ＣＰＵ（Ａ）１上で動作するプログラムは、例えば画像データなどを共有メモリ３に書き込む際、ＣＰＵ（Ｂ）２上で動作するプログラムとの間で予め取り決められた属性データを当該書き込みデータ上の所定の位置に添付する。また、この属性データの所定ビットには、その書き込みデータの重要度を示す情報を格納する。具体的には、その書き込みデータがＣＰＵ（Ｂ）により即時に処理されるべき重要度の高いデータである場合、この所定ビットに“１”を格納する。そして、重要度判定部５は、この所定の位置に添付された属性データの所定ビットを取り込んで、アンド回路５１に供給する。
【００１９】
アドレス判定部４により、書き込み先のアドレスがＣＰＵ（Ｂ）２との間で取り決めを行った領域内であると判定され、かつ、重要度判定部５により、そのデータがＣＰＵ（Ｂ）により即時に処理されるべき重要度の高いデータであると判定されると、ＣＰＵ（Ｂ）２の割り込みコントローラ２１に割り込み信号が供給されることになる。そして、割り込みコントローラ２１は、割り込みを発生させて、ＣＰＵ（Ｂ）２に割り込みハンドラを起動させ、その割り込み要因、つまり共有メモリ３に対するデータの書き込みがＣＰＵ（Ａ）１によって実行されたことを認識させる。
【００２０】
これにより、ＣＰＵ（Ｂ）２は、ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込んだことを知り、この割り込み処理が終了して一旦割り込み発生前の処理に復帰した直後に、即時に処理すべき重要度の高い、この共有メモリ３に書き込まれたデータの読み出し処理に移行する。
【００２１】
図２は、この第１実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャートである。
【００２２】
ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込むと（ステップＡ１）、アドレス判定部４は、この書き込みがＣＰＵ（Ｂ）に通知すべきアドレスへの書き込みかどうかを判定する（ステップＡ２）。ここで、通知すべきアドレスだとアドレス判定部４が判定すると（ステップＡ３）、今度は、重要度判定部５が、この書き込まれたデータは即時にＣＰＵ（Ｂ）２に引き渡すべき重要度の高いものかどうかを判定する（ステップＡ４）。そして、重要度の高いデータだと判定すると（ステップＡ５）、重要度判定部５は、割り込みコントローラ２１への通知を実施する（ステップＡ６）。
【００２３】
一方、この通知を受けた割り込みコントローラ２１は、ＣＰＵ（Ｂ）２に割り込みイベントの発生を通知する（ステップＡ７）。これにより、ＣＰＵ（Ｂ）２は、ＣＰＵ（Ａ）１による共有メモリ３へのデータ書き込みを認識し（ステップＡ８）、割り込み発生前の処理に復帰した直後、このＣＰＵ（Ａ）１により書き込まれた共有メモリ３上のデータの読み出しを実行する（ステップＡ９）。
【００２４】
なお、ＣＰＵ（Ａ）１により共有メモリ３に書き込まれたデータであって、アドレス判定部４および重要度判定部５の判定により割り込みコントローラ２１への通知が見合わせられたデータ、つまり、重要度の低いデータの書き込みは、例えば重要度の高いデータが書き込まれた際、そのデータとともにＣＰＵ（Ｂ）２に認識され、あるいは、例えばＣＰＵ（Ｂ）２からの共有メモリ３へのアクセスが一定期間を越えて途切れたときや、ＣＰＵ（Ｂ）２の空き時間などに実施されるポーリング時に、ＣＰＵ（Ｂ）２に認識されて読み出される。
【００２５】
このように、この第１実施形態のコンピュータシステムでは、重要度の高いデータのみを割り込みで通知するための判定手段を設けて、重要度の低いデータによる割り込みを抑止し、また、この重要度の低いデータのみを対象としたポーリングの間隔も比較的長く設定することにより、必要以上のアクセス競合や割り込みハンドラに起因するＣＰＵ負担を軽減することを可能とする。このポーリングの間隔は、通常、例えばＣＰＵ（Ｂ）２上で動作するオペレーティングシステムやユーティリティプログラム等でソフトウェア的に設定可能である。
【００２６】
（第２実施形態）
次に、この発明の第２実施形態について説明する。
【００２７】
図３は、この発明の第２実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図である。
【００２８】
この第２実施形態と前述した第１実施形態との違いは、図３に示すように、重要度判定部５による通知先をＤＭＡコントローラ６とした点にある。ＤＭＡコントローラ６は、この通知を受けたとき、ＣＰＵ（Ａ）１により書き込まれたデータを共有メモリ３から読み出し、ＣＰＵ（Ｂ）２が備えるローカルメモリ７に書き込む。つまり、ＤＭＡコントローラ６は、重要度の高いデータの書き込み時のみ、共有メモリ３とローカルメモリ７との間の転送を実行する。そして、この転送完了後、ＤＭＡコントローラ６は、このデータ転送をＣＰＵ（Ｂ）２に割り込み信号により通知する。
【００２９】
図４は、この第２実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャートである。
【００３０】
ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込むと（ステップＢ１）、アドレス判定部４は、この書き込みがＣＰＵ（Ｂ）に通知すべきアドレスへの書き込みかどうかを判定する（ステップＢ２）。ここで、通知すべきアドレスだとアドレス判定部４が判定すると（ステップＢ３）、今度は、重要度判定部５が、この書き込まれたデータは即時にＣＰＵ（Ｂ）２に引き渡すべき重要度の高いものかどうかを判定する（ステップＢ４）。そして、重要度の高いデータだと判定すると（ステップＢ５）、重要度判定部５は、ＤＭＡコントローラ６への通知を実施する（ステップＢ６）。
【００３１】
この通知を受けたＤＭＡコントローラ６は、ＣＰＵ（Ａ）１により書き込まれた共有メモリ３上のデータをローカルメモリ３に転送し（ステップＢ７）、その転送完了後に、このデータ転送の実行をＣＰＵ（Ｂ）２に通知する（ステップＢ８）。この通知により、ＣＰＵ（Ｂ）２は、ＣＰＵ（Ａ）１による共有メモリ３へのデータ書き込みを認識し（ステップＢ９）、ローカルメモリ７に転送されたデータの処理を実行する（ステップＢ１０）。
【００３２】
この第２実施形態のコンピュータシステムによれば、第１実施形態のコンピュータシステムと同様、重要度の低いデータによるＤＭＡ起動を抑止し、また、この重要度の低いデータのみを対象としたポーリングの間隔も比較的長く設定することにより、必要以上のアクセス競合やＤＭＡ起動に起因するＣＰＵ負担を軽減することを可能とすることに加え、例えばＣＰＵ（Ａ）１とＣＰＵ（Ｂ）２との間のデータ授受のために共有メモリ３上に確保できる領域が限られる場合であっても、ＣＰＵ（Ａ）１は、ＣＰＵ（Ｂ）２による処理の完了を待たずに、ＤＭＡコントローラ６によるローカルメモリ７への転送が完了した時点で、新たなデータを次々に書き込んでいくことなどが可能となる。
【００３３】
（第３実施形態）
次に、この発明の第３実施形態について説明する。
【００３４】
図５は、この発明の第３実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図である。
【００３５】
この第３実施形態と前述した第１実施形態との違いは、図５に示すように、書き込み監視部８と書き込みレジスタ９をさらに設けた点にある。書き込み監視部８は、共有メモリ３に対するデータの書き込みをＣＰＵ（Ａ）１が実行したかどうかを監視し、データの書き込みの実行を検知したときに、そのアドレスと所定の位置に添付された属性データとを書き込みレジスタ９に格納する。図６に、書き込みレジスタ９に格納されるアドレスおよび属性データの例を示す。図中、Ｄ３〜Ｄ０は、各データに添付される属性データであり、例えばＤ０が割り込み要求有無、Ｄ１がＤＭＡ要求有無、Ｄ２〜Ｄ３が予めＣＰＵ間で取り決められた書き込み内容の通知やステータス情報を示す。この場合、アドレスａに書き込まれたデータについては、ＣＰＵ（Ｂ）２で割り込みが発生することはなく、アドレスｂに書き込まれたデータに対してＣＰＵ（Ｂ）２で割り込みが発生して、この２つのデータの書き込みがＣＰＵ（Ｂ）２に認識される。
【００３６】
また、この第３実施形態のコンピュータシステムでは、アドレス判定部４および重要度判定部５が、この書き込み監視部８が書き込みレジスタ９に書き込むアドレスおよび属性データを利用して、割り込みコントローラ２１に割り込み信号を供給するかどうかを判定する。
【００３７】
さらに、この第３実施形態のコンピュータシステムでは、割り込みコントローラ２１による割り込み発生により、共有メモリ３に対するデータの書き込みがＣＰＵ（Ａ）１によって実行されたことを認識した際、ＣＰＵ（Ｂ）２は、この書き込みレジスタ９の参照を行う。そして、この書き込みレジスタ９に格納されたアドレスおよび属性データに基づき、必要最小限の共有メモリ３に対するアクセスを実行する。
【００３８】
図７は、この第３実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャートである。
【００３９】
ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込むと（ステップＣ１）、書き込み監視部８は、その書き込み先のアドレスと属性データとを書き込みレジスタ９に格納する（ステップＣ２）。
【００４０】
また、アドレス判定部４は、この書き込みがＣＰＵ（Ｂ）に通知すべきアドレスへの書き込みかどうかを判定する（ステップＣ３）。ここで、通知すべきアドレスだとアドレス判定部４が判定すると（ステップＣ４）、今度は、重要度判定部５が、この書き込まれたデータは即時にＣＰＵ（Ｂ）２に引き渡すべき重要度の高いものかどうかを判定する（ステップＣ５）。そして、重要度の高いデータだと判定すると（ステップＣ６）、重要度判定部５は、割り込みコントローラ２１への通知を実施する（ステップＣ７）。
【００４１】
一方、この通知を受けた割り込みコントローラ２１は、ＣＰＵ（Ｂ）２に割り込みイベントの発生を通知する（ステップＣ８）。これにより、ＣＰＵ（Ｂ）２は、ＣＰＵ（Ａ）１による共有メモリ３へのデータ書き込みを認識し（ステップＣ９）、割り込み発生前の処理に復帰した直後、書き込みレジスタ９の属性データに基づき、このＣＰＵ（Ａ）１により書き込まれた共有メモリ３上のデータの読み出しを実行する（ステップＣ１０）。
【００４２】
この第３実施形態のコンピュータシステムによれば、第１実施形態のコンピュータシステムと同様、重要度の低いデータによる割り込みを抑止し、割り込みハンドラに起因するＣＰＵ負担を軽減することを可能とすることに加えて、書き込みデータの読み出しをレジスタ９に基づいて行うことにより、共有メモリ３へのアクセスを大幅に削減することを可能とし、さらに、重要度の低いデータのみを対象としたポーリングを書き込みレジスタ９に対して行うことにより、アクセス競合をさらに軽減することを可能とする。
【００４３】
また、ここでは、割り込みコントローラ２１に対する通知の有無を例に説明したが、書き込みレジスタ９に各データの属性データを格納するため、この属性データを利用して、例えばＤＭＡコントローラに対する通知の有無を別途判定するなど、柔軟な制御を実施することも可能である。
【００４４】
（第４実施形態）
次に、この発明の第４実施形態について説明する。
【００４５】
図８は、この発明の第４実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図である。
【００４６】
この第４実施形態のコンピュータシステムでは、共有メモリ３に対するデータの書き込みがＣＰＵ（Ａ）１により行われたことを、ＣＰＵ（Ｂ）２は、すべてポーリングによって認識する。また、このＣＰＵ（Ｂ）２によるポーリングを効率的に行わせるために、この第４実施形態は、前述した第３実施形態で説明した書き込み監視部８および書き込みレジスタ９を備える。つまり、この第４実施形態では、ＣＰＵ（Ｂ）２によるポーリングを書き込みレジスタ７に対して実行する。また、この第４実施形態では、書き込み監視部８は、アドレスのみを書き込みレジスタ９に格納する。
【００４７】
図９は、この第４実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャートである。
【００４８】
ＣＰＵ（Ａ）１が共有メモリ３にデータを書き込むと（ステップＤ１）、書き込み監視部８は、その書き込み先のアドレスを書き込みレジスタ９に格納する（ステップＤ２）。
【００４９】
一方、ＣＰＵ（Ｂ）２は、例えば前回のポーリングから所定の期間が経過したかどうかを判定し（ステップＤ３）、もし、所定の期間経過していれば（ステップＤ４のＹＥＳ）、書き込みレジスタ８に対するポーリングを行なう（ステップＤ５）。そして、ＣＰＵ（Ｂ）２は、この書き込みレジスタ９に基づき、ＣＰＵ（Ａ）１により書き込まれた共有メモリ３上のデータの読み出しを実行する（ステップＤ６）。
【００５０】
この第４実施形態のコンピュータシステムによれば、書き込みデータの読み出しをレジスタ９に基づいて行うことにより、共有メモリ３へのアクセスを大幅に削減することを可能とする。
【００５１】
なお、本願発明は、前記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５２】
【発明の効果】
以上のように、この発明によれば、アクセス競合や割り込みハンドラに関わるＣＰＵ負担を軽減し、共有メモリを介した複数のＣＰＵ間のデータ授受を効率的に行うことを可能としたコンピュータシステムおよび同システムの共有メモリ制御方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図。
【図２】同第１実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャート。
【図３】同第２実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図。
【図４】同第２実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャート。
【図５】同第３実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図。
【図６】同第３実施形態に係るコンピュータシステムの書き込みレジスタに格納されるアドレスおよび属性データの例を示す図。
【図７】同第３実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャート。
【図８】同第４実施形態に係るコンピュータシステムの共有メモリ制御に関わる構成を示す図。
【図９】同第４実施形態のコンピュータシステムの共有メモリ制御に関わる動作手順を表したフローチャート。
【符号の説明】
１，２…ＣＰＵ
３…共有メモリ
４…アドレス判定部
５…重要度判定部
６…ＤＭＡコントローラ
７…ローカルメモリ
８…書き込み監視部
９…書き込みレジスタ
２１…割り込みコントローラ
４１…レジスタ
４２…比較器
５１…アンド回路

Claims

共有メモリと、
前記共有メモリに書き込みデータを書き込む第１のＣＰＵと、
第２のＣＰＵと、
前記書き込みデータの処理を前記第２のＣＰＵに指示するコントローラと、
前記第１のＣＰＵから前記書き込みデータの属性を示す属性データを受け取り、この属性データを元に前記書き込みデータを前記コントローラに通知すべきか否かを判定する判定手段と、
を具備することを特徴とするコンピュータシステム。
前記コントローラは、前記第２のＣＰＵに内蔵され、割り込みを発生させる割り込みコントローラであることを特徴とする請求項１記載のコンピュータシステム。
前記コントローラは、前記第１のＣＰＵにより前記共有メモリに書き込まれたデータを前記第２のＣＰＵが備えるローカルメモリに転送するとともに、その転送完了後に、その旨を前記第２のＣＰＵに通知するＤＭＡコントローラであることを特徴とする請求項１記載のコンピュータシステム。
前記判定手段は、前記第１のＣＰＵによりデータが書き込まれた前記共有メモリ上のアドレスが予め定められた領域内であるか否かを判定するアドレス判定手段を有することを特徴とする請求項１記載のコンピュータシステム。
共有メモリと、
前記共有メモリに書き込みデータを書き込む第１のＣＰＵと、
第２のＣＰＵと、
レジスタと、
前記書き込みデータの前記共有メモリ上のアドレスを前記レジスタに格納する書き込み監視手段と、
を具備し、
前記第２のＣＰＵは、前記レジスタに格納されたアドレスに基づき、前記書き込みデータを読み出すことを特徴とするコンピュータシステム。
前記書き込みデータの処理を前記第２のＣＰＵに指示するコントローラと、
前記レジスタにアドレスが格納された場合に、その書き込みデータを前記コントローラに通知すべきか否かを判定する判定手段と、
をさらに具備することを特徴とする請求項５記載のコンピュータシステム。
共有メモリと、前記共有メモリに書き込みデータを書き込む第１のＣＰＵと、第２のＣＰＵと、前記書き込みデータの処理を前記第２のＣＰＵに指示するコントローラとを備えたコンピュータシステムの共有メモリ制御方法であって、
前記第１のＣＰＵから前記書き込みデータの属性を示す属性データを受け取り、この属性データを元に前記書き込みデータを前記コントローラに通知すべきか否かを判定することを特徴とする共有メモリ制御方法。
共有メモリと、前記共有メモリに書き込みデータを書き込む第１のＣＰＵと、第２のＣＰＵと、レジスタと、前記書き込みデータの前記共有メモリ上のアドレスを前記レジスタに格納する書き込み監視手段とを備えたコンピュータシステムの共有メモリ制御方法であって、
前記第２のＣＰＵが、前記レジスタに格納されたアドレスに基づき、前記書き込みデータを読み出すことを特徴とする共有メモリ制御方法。