【０００１】
【発明の属する技術分野】
本発明は、ＵＳＢバスコントローラに含まれるＵＳＢバス信号レシーバの動作を最適化することで消費電力を削減するＵＳＢバスコントローラに関するものである。
【０００２】
【従来の技術】
図７は従来のＵＳＢバス信号レシーバの構成を示すブロック図である。図において、１は差動レシーバ、２，３はシングルエンデッドレシーバ、４はＵＳＢバス信号レシーバ５で信号レベルを変換した信号を使用してＵＳＢプロトコルの処理を行なうＵＳＢ論理コントローラである。
【０００３】
従来のＵＳＢバス信号レシーバ５は、ＵＳＢバスからの信号を差動レシーバ１およびシングルエンデッドレシーバ２，３でＵＳＢ論理コントローラ４の入力信号レベルに変換する。各レシーバは、ＵＳＢバスがアクティブな場合は、常に動作状態にある。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＵＳＢバスには、最大１２７個のＵＳＢ機器が接続でき、ＵＳＢバスを制御するホストコントローラから個々のＵＳＢ機器への通信は、同じＵＳＢバスに接続される全てのＵＳＢ機器に伝達される。そのため、個々のＵＳＢ機器はパケット単位で送られてくる全ての通信をデコードしたうえで他のＵＳＢ機器への通信は破棄する。
【０００５】
従来のＵＳＢバス信号レシーバ５は、他のＵＳＢ機器への通信中もＵＳＢバス信号レシーバ５は動作しており、内部信号レベルに変換する動作を行なっている。
【０００６】
そのため、同じＵＳＢバス上に接続される他のＵＳＢ機器が増えると冗長な動作が増え消費電力が増えるという欠点を抱えている。特に、バッテリを電源としているＵＳＢ機器では消費電力の増加は重要な課題である。
【０００７】
本発明は上記従来の問題点を解決するもので、ＵＳＢ規格のＦｕｌｌ ｓｐｅｅｄ又はＬｏｗ ｓｐｅｅｄモードで動作している時のＵＳＢバス信号レシーバの動作するタイミングを限定して消費電力の少ないＵＳＢバスコントローラを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明のＵＳＢバスコントローラは、ＵＳＢバス信号を受信する差動レシーバを備えたＵＳＢバスコントローラであって、受信したパケットが他のデバイスのためのものであるとき、差動レシーバの動作を停止させる差動レシーバ制御回路を備えることを特徴とする。
【０００９】
この構成により、自デバイスのためのパケットを処理するときに限り、差動レシーバを動作させることになるので、消費電力を節約することが可能となる。
【００１０】
また、他の発明としては、ＵＳＢバス信号を受信するシングルエンデッドレシーバを備え、差動レシーバ制御回路は、前記シングルエンデッドレシーバの出力信号から他デバイスのためのパケットの終了を検出すると差動レシーバを再起動するよう制御することを特徴とする。
【００１１】
この構成により、他デバイスのためのパケット送信が終了した後、自デバイスのためのパケットを処理するための動作移行を確実に行うことが可能となる。
【００１２】
また、他の発明としては、他デバイスのためのパケットの終了を検出すると、シングルエンデッドレシーバの動作を停止するよう制御するシングルエンデッドレシーバ制御回路を備えることを特徴とする。
【００１３】
この構成により、パケットの終了を検出するシングルエンデッドレシーバの消費電力を節約することが可能となる。
【００１４】
また、他の発明としては、差動レシーバの入力信号間の電位差が一定値以下の場合に差動レシーバの出力を無通信時の出力値とは別の値に固定し、シングルエンデッドレシーバ制御回路に通知することを特徴とする。
【００１５】
この構成により、リセットコマンド信号の受信に支障がないようにすることが可能となる。
【００１６】
さらに、他の発明としては、シングルエンデッドレシーバ制御回路は、差動レシーバの出力が無通信時とは別の値の状態が一定時間以上持続した場合に、停止状態のシングルエンデッドレシーバを再起動するよう制御することを特徴とする。
【００１７】
この構成により、リセットコマンド信号の受信に支障がないようにすることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の第１の実施形態について、図を参照しながら説明する。
【００１９】
図１は、ＵＳＢバス信号レシーバに内蔵の差動レシーバ１の動作を制御するシステムの構成を示したブロック図である。
【００２０】
図において、差動レシーバ１は動作を制御できる端子９を備え、停止状態と動作状態を制御することができる。ＵＳＢ論理コントローラ４には、差動レシーバ１、シングルエンデッドレシーバ２，３の出力が入力されている。ＵＳＢ論理コントローラ４では、差動レシーバの出力を基にパケットをデコードするパケットデコード回路６があり、他デバイスのパケットと判断できると、パケット破棄トリガ信号１１を通じて差動レシーバ制御回路１０に伝達する。シングルエンドレシーバ２，３からの信号は、ＥＯＰ検出回路７に入力される。ＥＯＰ検出回路７からはＥＯＰ検出信号８を出力し差動レシーバ制御回路１０に接続する。
【００２１】
図２はＵＳＢバス上の信号パターンの概要を示した図である。ＵＳＢバスの通信はＦｕｌｌ ｓｐｅｅｄもしくはＬｏｗ ｓｐｅｅｄのどちらかで動作しているとして説明する。ＵＳＢコントローラは、ＵＳＢバスとの入出力を受け持つＵＳＢトランシーバとＵＳＢプロトコルの制御を行うＵＳＢ論理コントローラ４で構成されており、ＵＳＢバス信号レシーバ５はＵＳＢバスからの入力を受け持つブロックである。ＵＳＢバスはＤ＋、Ｄ−の２本の信号線を使用して伝達するべきデータはＤ＋、Ｄ−の差動信号として送信される。差動信号ではないＤ＋、Ｄ−が共にＬレベルの信号をパケット終端を示すＥＯＰ信号とリセットコマンド信号に使用している。ＵＳＢバスでの通信パケットは、パケットの始まりを示すＳＹＮＣパターンとそれにつづくデータ、そしてパケット終了を示すＥＯＰ信号で構成される。パケットの信号は、ＥＯＰ信号以外は差動信号として送信され差動レシーバ１で信号を受信する。
【００２２】
ＥＯＰ信号は、差動信号ではないので２個のシングルエンデッドレシーバ２，３で信号の受信を行う。パケットのあて先は、ＳＹＮＣパターンの後のデータに含まれていて、ＵＳＢデバイスは、ホストコントローラからパケットが送信されてくると、すべてのパケットをデコードし、あて先が自デバイスのパケットのみ有効なデータとして取込む。
【００２３】
パケットが他のデバイスであることが分かる位置からパケット終了までのデータは破棄する事になるのでこの間の差動レシーバ１の信号は、ＵＳＢ論理コントローラでは必要無く、差動レシーバ１の動作を停止させることができる。
【００２４】
パケット終了後は、再びパケットの受信待ちに移行し差動レシーバ１を起動する必要があるが、シングルエンデッドレシーバ２，３で信号の受信をしているパケット終了時のＥＯＰ信号の検出信号をトリガとして使用すると、差動レシーバ１を起動して受信待ちに移行することができるようになる。
【００２５】
また、シングルエンドレシーバ２，３は、差動信号でない信号を受信するために使用するが、差動信号でない信号は、パケット終了を示すＥＯＰ信号とリセットコマンド信号の２種類のみである。
【００２６】
図３は差動レシーバ制御回路１０の概略構成を示すブロック図である。
【００２７】
図において、差動レシーバ制御回路１０は、差動レシーバ１が動作中に、パケット破棄トリガ信号１１がアサートされると差動レシーバ１を停止させるように出力信号を変化させる。ＥＯＰ検出信号８がアサートされると差動レシーバ１を動作モードに切り替えるように出力を変化させる。上記の動作により、他デバイスへのパケット信号を差動レシーバ１が信号レベル変換するのを停止される事ができ、消費電力を抑えることができる。
【００２８】
以下、本発明の第２の実施形態について図を用いて説明する。
【００２９】
図４は、ＵＳＢバス信号レシーバ５に内蔵のシングルエンデッドレシーバ２，３の動作を制御するシステムの構成を示すブロック図である。
【００３０】
図において、シングルエンデッドレシーバ２，３は動作を制御できる端子２２，２３を備えており、停止状態と動作状態を制御することができる。ＵＳＢ論理コントローラ４には、差動レシーバ１の出力及び、シングルエンデッドレシーバ２，３の出力が接続されている。ＵＳＢ論理コントローラ４内部には、差動レシーバ１の出力を基にパケットをデコードするパケットデコード回路６があり、パケットの始まりを示すＳＹＮＣパターンを検出した時に、ＳＹＮＣ検出信号３２に出力する。
【００３１】
本実施の形態においては、差動レシーバ１の後段に、差動レシーバ出力矯正回路２０を設けることにより、差動レシーバ１に入力される入力信号間の電位差が一定値以下の場合は差動レシーバ１の出力をＬレベルに補正している。
【００３２】
上記構成を採用している理由は次の通りである。
【００３３】
図２におけるパケット終了を示すＥＯＰ信号は、パケット開始のＳＹＮＣパターンと対になるものなので、差動レシーバの出力信号からデコードされるＳＹＮＣパターン検出をトリガとして起動させることで、必要ないときには停止させておく事ができるが、その一方で、リセットコマンド信号はＳＹＮＣパターン無しで送信されるのでシングルエンドレシーバ２，３を起動することができず、リセットコマンド信号を検知できないという副作用が発生する。リセットコマンド信号受信時には差動レシーバ１は動作状態であるが、リセットコマンド信号中は差動レシーバの入力端子間には電位差が無く差動レシーバ１の出力は不安定になり、差動レシーバ１での出力を基にシングルエンデッドレシーバ２，３を起動することができない。
【００３４】
このような課題を解決するために、差動レシーバ出力矯正回路２０を追加して差動レシーバ１の出力信号を補正することにより、差動レシーバ１からの信号は、ＵＳＢバス上で通信が行われていないアイドル状態の時にはＨレベルであるのに対してリセットコマンド信号受信中はＬレベルに安定させることができる。
【００３５】
また、リセットコマンド信号は十分長い幅を持って出力されることと、パケットの信号パターンは同期をとるために必ず一定時間以内で差動レシーバ１の出力信号が変化するように規定されていることを考慮して、補正された差動レシーバ１の出力を監視する差動レシーバ出力監視回路３０を追加している。
【００３６】
一定時間以上差動レシーバ１からの信号がＬレベルであった場合にシングルエンデッドレシーバ２，３を起動させると、リセットコマンド信号検出に必要なシングルエンデッドレシーバ２，３を起動することができる。この構成により、リセットコマンド信号をシングルエンデッドレシーバ２，３が停止状態のときに受信してもリセットコマンド信号を検出できるタイミングでシングルエンデッドレシーバ２，３を起動する事ができ、リセットコマンド信号の受信に支障の無いようにすることができる。
【００３７】
図５は、シングルエンデッドレシーバ制御回路の概略を示したものである。ＳＹＮＣ検出信号３２は、シングルエンデッドレシーバ制御回路２６に接続し、シングルエンデッドレシーバ制御回路２６は、ＳＹＮＣ検出信号３２からＳＹＮＣ検出が伝達されると、シングルエンデッドレシーバ２，３の制御端子２２，２３に接続された出力端子２７を通じてシングルエンドレシーバを動作状態になるように制御する。シングルエンデッドレシーバの出力は、ＥＯＰ検出回路７とリセットコマンド検出回路２９に接続されている。ＥＯＰ検出回路７からのＥＯＰ検出信号８は、シングルエンデッドレシーバ制御回路２６に接続し、シングルエンデッドレシーバ制御回路はＥＯＰ検出が伝達されると、シングルエンドレシーバ制御回路２６は制御端子２２，２３に接続された出力端子２７を通じてシングルエンドレシーバ２，３を停止状態になるように制御する。
【００３８】
図６は差動レシーバ出力監視回路３０の概略を示したものである。差動レシーバ出力監視回路３０には差動レシーバ１の出力が接続されている。差動レシーバ出力監視回路３０にはカウンタを内蔵し、差動レシーバ１からの信号が０の時にはカウントアップし、１が入力されるとカウンタをリセットする。差動レシーバ１の出力が一定時間以上０になっていると、差動レシーバ出力監視回路の出力３１はアサートされ、信号の伝達先のシングルエンデッドレシーバ制御回路２６はシングルエンデッドレシーバ２，３の制御端子２２，２３に接続された出力端子２７を通じてシングルエンドレシーバを、動作状態になるように制御する。
【００３９】
以上のように、シングルエンデッドレシーバ２，３を制御する機構を設けることにより、シングルエンデッドレシーバ２，３の動作を最適化することができ消費電力を低減できる。
【００４０】
【発明の効果】
以上のように本発明は、ＵＳＢバス信号レシーバを制御する機構を設けることにより、ＵＳＢバス信号レシーバの動作を最適化し消費電力を低減することができる、優れたＵＳＢバスコントローラを実現できるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＵＳＢバスコントローラの構成を示すブロック図
【図２】ＵＳＢバス上のＦｕｌｌ ｓｐｅｅｄとＬｏｗ ｓｐｅｅｄモード時の信号パターンを示す図
【図３】差動レシーバ制御回路の構成を示すブロック図
【図４】本発明の第２の実施形態におけるＵＳＢバスコントローラの構成を示すブロック図
【図５】シングルエンデッドレシーバ制御回路の構成を示すブロック図
【図６】差動レシーバ出力監視回路の構成を示すブロック図
【図７】従来のＵＳＢバス信号レシーバの構成を示すブロック図
【符号の説明】
１ 差動レシーバ
２、３ シングルエンデッドレシーバ
４ ＵＳＢ論理コントローラ
５ ＵＳＢバス信号レシーバ
６ パケットデコード回路
７ ＥＯＰ検出回路
８ ＥＯＰ検出信号
９ 差動レシーバ制御端子
１０ 差動レシーバ制御回路
１１ パケット破棄トリガ信号
２０ 差動レシーバ出力矯正回路
２２、２３ シングルエンデッドレシーバ制御端子
２６ シングルエンデッドレシーバ制御回路
２７ シングルエンデッドレシーバ制御信号出力端子
２９ リセットコマンド検出回路
３０ 差動レシーバ出力監視回路
３１ シングルエンデッドレシーバ起動信号
３２ ＳＹＮＣ検出信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a USB bus controller that reduces power consumption by optimizing the operation of a USB bus signal receiver included in a USB bus controller.
[0002]
[Prior art]
FIG. 7 is a block diagram showing a configuration of a conventional USB bus signal receiver. In the figure, 1 is a differential receiver, 2 and 3 are single-ended receivers, and 4 is a USB logic controller that performs a USB protocol process using a signal whose signal level has been converted by a USB bus signal receiver 5.
[0003]
The conventional USB bus signal receiver 5 converts a signal from the USB bus into an input signal level of the USB logic controller 4 by the differential receiver 1 and the single-ended receivers 2 and 3. Each receiver is always active when the USB bus is active.
[0004]
[Problems to be solved by the invention]
However, a maximum of 127 USB devices can be connected to the USB bus, and communication from the host controller that controls the USB bus to individual USB devices is transmitted to all USB devices connected to the same USB bus. Therefore, each USB device decodes all communication transmitted in packet units, and then discards communication to other USB devices.
[0005]
The conventional USB bus signal receiver 5 operates even during communication with another USB device, and performs an operation of converting the signal to an internal signal level.
[0006]
For this reason, there is a drawback that when the number of other USB devices connected on the same USB bus increases, redundant operation increases and power consumption increases. In particular, in a USB device using a battery as a power source, an increase in power consumption is an important issue.
[0007]
SUMMARY OF THE INVENTION The present invention solves the above-described conventional problems. A USB bus controller with low power consumption is limited by limiting the operation timing of a USB bus signal receiver when operating in the USB standard Full speed or Low speed mode. The purpose is to provide.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a USB bus controller according to the present invention is a USB bus controller having a differential receiver for receiving a USB bus signal, wherein a received packet is for another device. A differential receiver control circuit for stopping the operation of the differential receiver is provided.
[0009]
With this configuration, the differential receiver is operated only when processing a packet for the own device, so that power consumption can be reduced.
[0010]
Further, as another invention, a single-ended receiver for receiving a USB bus signal is provided, and a differential receiver control circuit detects a termination of a packet for another device from an output signal of the single-ended receiver. The receiver is controlled to restart.
[0011]
With this configuration, after the packet transmission for the other device is completed, it is possible to reliably perform the operation transition for processing the packet for the own device.
[0012]
According to another aspect of the present invention, there is provided a single-ended receiver control circuit for controlling the operation of the single-ended receiver to stop when the end of a packet for another device is detected.
[0013]
With this configuration, it is possible to reduce the power consumption of a single-ended receiver that detects the end of a packet.
[0014]
Further, as another invention, when the potential difference between the input signals of the differential receiver is equal to or less than a fixed value, the output of the differential receiver is fixed to a value different from the output value during non-communication, and the single-ended receiver control is performed. The circuit is notified.
[0015]
With this configuration, it is possible to prevent trouble in receiving the reset command signal.
[0016]
Further, as another invention, the single-ended receiver control circuit resets the stopped single-ended receiver when the output of the differential receiver has a value different from that during non-communication for a certain period of time or longer. It is characterized by controlling to start.
[0017]
With this configuration, it is possible to prevent trouble in receiving the reset command signal.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a block diagram showing a configuration of a system for controlling the operation of a differential receiver 1 built in a USB bus signal receiver.
[0020]
In the figure, the differential receiver 1 has a terminal 9 that can control the operation, and can control the stop state and the operation state. The outputs of the differential receiver 1 and the single-ended receivers 2 and 3 are input to the USB logic controller 4. The USB logic controller 4 has a packet decoding circuit 6 for decoding a packet based on the output of the differential receiver. When the packet is determined to be a packet of another device, the packet is transmitted to the differential receiver control circuit 10 through a packet discard trigger signal 11. The signals from the single-end receivers 2 and 3 are input to the EOP detection circuit 7. The EOP detection circuit 7 outputs an EOP detection signal 8 and connects to the differential receiver control circuit 10.
[0021]
FIG. 2 is a diagram showing an outline of a signal pattern on a USB bus. The description will be made on the assumption that the USB bus communication is operating in either Full speed or Low speed. The USB controller includes a USB transceiver for inputting and outputting to and from the USB bus, and a USB logical controller 4 for controlling the USB protocol. The USB bus signal receiver 5 is a block that receives input from the USB bus. In the USB bus, data to be transmitted using two signal lines of D + and D- is transmitted as a differential signal of D + and D-. Both D + and D-, which are not differential signals, use L-level signals for the EOP signal indicating the end of the packet and the reset command signal. A communication packet on the USB bus includes a SYNC pattern indicating the start of a packet, data following the SYNC pattern, and an EOP signal indicating the end of the packet. The packet signal is transmitted as a differential signal except for the EOP signal, and the differential receiver 1 receives the signal.
[0022]
Since the EOP signal is not a differential signal, two single-ended receivers 2 and 3 receive the signal. The destination of the packet is included in the data after the SYNC pattern. When a packet is transmitted from the host controller, the USB device decodes all the packets and sets the destination as valid data only for the packet of the own device. Take in.
[0023]
Since the data from the position where the packet is known to be another device to the end of the packet is discarded, the signal of the differential receiver 1 during this period is not necessary for the USB logic controller, and the operation of the differential receiver 1 is stopped. be able to.
[0024]
After the end of the packet, it is necessary to shift to the reception of the packet again and start the differential receiver 1. However, the detection signal of the EOP signal at the time of the end of the packet receiving the signal by the single-ended receivers 2 and 3 is changed. When used as a trigger, it becomes possible to activate the differential receiver 1 and shift to waiting for reception.
[0025]
The single-end receivers 2 and 3 are used to receive a signal that is not a differential signal, but there are only two types of signals that are not a differential signal: an EOP signal indicating the end of a packet and a reset command signal.
[0026]
FIG. 3 is a block diagram showing a schematic configuration of the differential receiver control circuit 10.
[0027]
In the figure, the differential receiver control circuit 10 changes an output signal so as to stop the differential receiver 1 when the packet discard trigger signal 11 is asserted while the differential receiver 1 is operating. When the EOP detection signal 8 is asserted, the output is changed so that the differential receiver 1 is switched to the operation mode. By the above operation, the differential receiver 1 can stop the signal level conversion of the packet signal to the other device, and the power consumption can be suppressed.
[0028]
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0029]
FIG. 4 is a block diagram showing a configuration of a system for controlling the operation of the single-ended receivers 2 and 3 built in the USB bus signal receiver 5.
[0030]
In the figure, single-ended receivers 2 and 3 are provided with terminals 22 and 23 that can control the operation, and can control the stop state and the operation state. The output of the differential receiver 1 and the outputs of the single-ended receivers 2 and 3 are connected to the USB logic controller 4. Inside the USB logic controller 4, there is a packet decoding circuit 6 for decoding a packet based on the output of the differential receiver 1, and outputs a SYNC detection signal 32 when detecting a SYNC pattern indicating the start of the packet.
[0031]
In the present embodiment, a differential receiver output correction circuit 20 is provided at the subsequent stage of the differential receiver 1 so that when the potential difference between the input signals input to the differential receiver 1 is smaller than a certain value, the differential receiver 1 is corrected to the L level.
[0032]
The reason for adopting the above configuration is as follows.
[0033]
Since the EOP signal indicating the end of the packet in FIG. 2 is a pair with the SYNC pattern at the start of the packet, the EOP signal is activated by detecting the SYNC pattern decoded from the output signal of the differential receiver as a trigger, and is stopped when unnecessary. However, on the other hand, since the reset command signal is transmitted without the SYNC pattern, the single-end receivers 2 and 3 cannot be started, and a side effect that the reset command signal cannot be detected occurs. At the time of receiving the reset command signal, the differential receiver 1 is in the operating state. However, during the reset command signal, there is no potential difference between the input terminals of the differential receiver, and the output of the differential receiver 1 becomes unstable. Cannot start the single-ended receivers 2 and 3 based on the output of.
[0034]
In order to solve such a problem, the output signal of the differential receiver 1 is corrected by adding the differential receiver output correction circuit 20 so that the signal from the differential receiver 1 can be communicated on the USB bus. When the reset command signal is being received, the signal can be stabilized at the L level while it is at the H level when the idle state is not set.
[0035]
Also, the reset command signal must be output with a sufficiently long width, and the signal pattern of the packet must be specified so that the output signal of the differential receiver 1 must be changed within a certain time for synchronization. In consideration of the above, a differential receiver output monitoring circuit 30 that monitors the corrected output of the differential receiver 1 is added.
[0036]
If the single-ended receivers 2 and 3 are activated when the signal from the differential receiver 1 is at the L level for a certain period of time or more, the single-ended receivers 2 and 3 required for detecting the reset command signal can be activated. . With this configuration, even if the reset command signal is received when the single-ended receivers 2 and 3 are stopped, the single-ended receivers 2 and 3 can be activated at the timing at which the reset command signal can be detected. Can be prevented from being interrupted.
[0037]
FIG. 5 schematically shows a single-ended receiver control circuit. The SYNC detection signal 32 is connected to a single-ended receiver control circuit 26. When the SYNC detection is transmitted from the SYNC detection signal 32, the single-ended receiver control circuit 26 controls the control terminals 22 of the single-ended receivers 2, 3. , 23 through an output terminal 27 to control the single-ended receiver to be in an operating state. The output of the single-ended receiver is connected to the EOP detection circuit 7 and the reset command detection circuit 29. The EOP detection signal 8 from the EOP detection circuit 7 is connected to a single-ended receiver control circuit 26. When the single-ended receiver control circuit receives the EOP detection, the single-ended receiver control circuit 26 switches the control terminals 22 and 23. Is controlled through the output terminal 27 connected to the single end receivers 2 and 3 to be in a stopped state.
[0038]
FIG. 6 schematically shows the differential receiver output monitoring circuit 30. The output of the differential receiver 1 is connected to the differential receiver output monitoring circuit 30. The differential receiver output monitoring circuit 30 incorporates a counter, counts up when the signal from the differential receiver 1 is 0, and resets the counter when 1 is input. When the output of the differential receiver 1 is 0 for a certain period of time or more, the output 31 of the differential receiver output monitoring circuit is asserted, and the single-ended receiver control circuit 26 to which the signal is transmitted is transmitted to the single-ended receivers 2 and 3. The single-ended receiver is controlled to be in the operating state through the output terminal 27 connected to the control terminals 22 and 23 of FIG.
[0039]
By providing a mechanism for controlling the single-ended receivers 2 and 3 as described above, the operation of the single-ended receivers 2 and 3 can be optimized, and the power consumption can be reduced.
[0040]
【The invention's effect】
As described above, the present invention can realize an excellent USB bus controller that can optimize the operation of the USB bus signal receiver and reduce the power consumption by providing a mechanism for controlling the USB bus signal receiver. .
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a USB bus controller according to a first embodiment of the present invention. FIG. 2 is a diagram illustrating a signal pattern in a Full speed and a Low speed mode on a USB bus. FIG. FIG. 4 is a block diagram illustrating a configuration of a USB bus controller according to a second embodiment of the present invention; FIG. 5 is a block diagram illustrating a configuration of a single-ended receiver control circuit; FIG. 7 is a block diagram showing a configuration of a differential receiver output monitoring circuit. FIG. 7 is a block diagram showing a configuration of a conventional USB bus signal receiver.
REFERENCE SIGNS LIST 1 differential receiver 2, 3 single-ended receiver 4 USB logic controller 5 USB bus signal receiver 6 packet decoding circuit 7 EOP detection circuit 8 EOP detection signal 9 differential receiver control terminal 10 differential receiver control circuit 11 packet discard trigger signal 20 Differential receiver output correction circuits 22, 23 Single-ended receiver control terminal 26 Single-ended receiver control circuit 27 Single-ended receiver control signal output terminal 29 Reset command detection circuit 30 Differential receiver output monitoring circuit 31 Single-ended receiver start signal 32 SYNC detection signal
