【０００１】
【発明の属する技術分野】
本発明は、複数のプロセッサが共有メモリを介してデータ転送を行いながら協調的に動作する所謂マルチプロセッサの電力を制御する技術に関する。
【０００２】
【従来の技術】
半導体製造技術の微細化に伴って、１つのＬＳＩに集積される回路規模は増大し、ＬＳＩの動作電圧は低電圧化する。この傾向は過去２０〜３０年間にわたり成り立ち、今後も成り立つことが予想される。
【０００３】
１つのＬＳＩに集積される回路規模の増大化に伴って、従来別個のＬＳＩとして実現されていたプロセッサ、メモリ、入出力デバイス制御ロジック等が１チップのＬＳＩに実装できる様になる。その結果、従来ボードレベルで実現されていたマルチプロセッサが１チップのＬＳＩで実現できる様になる。近年、その様な１チップのマルチプロセッサが提案されている（例；［１］［２］）。今後は、その様な１チップのマルチプロセッサが幅広く利用されることが予想される。又、その様な１チップのマルチプロセッサでは、プロセッサ間のデータ通信用の共有メモリとして高速動作可能なＳＲＡＭが採用される例が多い。
【０００４】
［１］“ＯＭＡＰ： Ｅｎａｂｌｉｎｇ＿Ｍｕｌｔｉｍｅｄｉａ Ａｐｐｌｉｃａｔｉｏｎ ｉｎ ３Ｇ Ｗｉｒｅｌｅｓｓ Ｔｅｒｍｉｎａｌｓ”（ｈｔｔｐ：／ｗｗｗ−ｓ．ｔｉ．ｃｏｍ／ｓｃ／ｐｓｈｅｅｔｓ／ｓｗｐａ００１／ｓｗｐａ００１．ｐｄｆ）
［２］“ＤＳＰ５６６６２ Ｉｎｔｅｇｒａｔｅｄ Ｄｕａｌ−Ｃｏｒｅ Ｂａｓｅｂａｎｄ Ｐｒｏｃｅｓｓｏｒ”ｐｐ２，ｐｐ２４（ｈｔｔｐ：／／ｗｗｗ．ｃａｇ．ｌｃｓ．ｍｉｔ．ｅｄｕ／〜ｃｈｉｎｎａｍａ／ｏｖｅｒｖｉｅｗ．ＰＤＦ）。
【０００５】
他方、ＬＳＩの動作電圧の低電圧化に伴って、従来では半導体（ＣＭＯＳ）デバイスの消費電力は、動作時の負荷の充放電による電力が支配的であったが、今後はスタンバイ時のリーク電流による電力が支配的になることが予想される。リーク電流を削減するためのデバイス技術・回路技術はいくつか提案されている。その代表的なものとして、閾値電圧（Ｖｔｈ）の低いＭＯＳＦＥＴで構成された回路と閾値電圧（Ｖｔｈ）の高いスイッチ（ＭＯＳＦＥＴ）とを直列に接続する技術、所謂ＶＴＣＭＯＳ（Ｖａｒｉａｂｌｅ−Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）がある［３］。これらの技術を用いて半導体デバイスの動作モードを通常動作時は高消費電力モード（高速動作モード）に切り替え、待機時は低消費電力モード（低速動作モード）に切り替えることで消費電力の削減が可能となる。この技術は、ＬＳＩを構成するロジック部、メモリ部等の様々な回路に幅広く適用することが可能である。
【０００６】
［３］特開平６−２３７１６４（日立製作所・内山）。
【０００７】
この様に、近年では、プロセッサ間の共有メモリが例えばＳＲＡＭによって高速動作可能に構成されると共にＶＴＣＭＯＳ等の技術により消費電力が削減された１チップのマルチプロセッサが実現される様になってきている。
【０００８】
【発明が解決しようとする課題】
しかしながら、その様なマルチプロセッサに於いても、その共有メモリ部分のデバイスに於いて依然として以下の様な無駄な電力が消費されているという問題がある。
【０００９】
その問題を図１４のマルチプロセッサの場合で説明する。このマルチプロセッサ１００は、例えば１チップのＬＳＩとして構成され、メイン（主）プロセッサとしてのＣＰＵ３と、サブ（副）プロセッサとしてのコプロセッサ５と、ＣＰＵ３・コプロセッサ５間のデータ通信用の共有メモリを構成するメモリデバイス７と、コプロセッサ５により実行されるプログラムが格納されるＲＯＭ１１と、ＣＰＵ３のメモリアクセス速度を高速化するためのキャッシュ（Ｃａｃｈｅ）９とを備えて主構成される。ＣＰＵ３とコプロセッサ５はバス１３を介してメモリデバイス７と接続される。尚、同一チップ内に更にタイマー、シリアルＩＯ等のモジュールが実装される場合もある。このマルチプロセッサ１００では、ＣＰＵ３がマスター、コプロセッサ５がスレーブとなる非対称なアーキテクチャが採用される。
【００１０】
このマルチプロセッサ１００では、図１５のフローに従って１回のまとまった処理が実行される。即ち、▲１▼ＣＰＵ３は、まず共有メモリ７の動作モードをアクセス速度の速い（即ち消費電力の多い）通常モードに切り替える。そして、▲２▼ＣＰＵ３は、コプロセッサ５が繰返し参照するデータ（係数、定数）を共有メモリ７に転送する。次いで、▲３▼ＣＰＵ３は、コプロセッサ５が実行する１回のまとまった処理でコプロセッサ５が参照する変数をコプロセッサ５に設定すると共にコプロセッサ５を起動させる。この段階までは、コプロセッサ５は待機した状態である。▲４▼コプロセッサ５はその後、所定の処理（演算）を行い、▲５▼その処理結果を共有メモリ７に保存すると共に▲６▼その処理の終了をＣＰＵ３に通知する。そして、▲７▼ＣＰＵ３は、コプロセッサ５からの処理の完了の通知を検出すると、▲８▼その処理結果を共有メモリ７から読み出す。そして、▲９▼ＣＰＵ３は、共有メモリ７から処理結果を読み出すと、共有メモリ７の動作モードを消費電力の低い低速モードに切り替える。
【００１１】
この様なマルチプロセッサ１００では、コプロセッサ５の処理結果が共有メモリ７に保存されてからＣＰＵ３により読み出されるまでの間、共有メモリは、コプロセッサ５及びＣＰＵ３によりアクセスされないにも関わらず、アクセス速度の速い（即ち消費電力の多い）通常モードにされたままとなり、消費電力が無駄に浪費されている（これを「共有メモリの消費電力の時間的浪費」と称す）。これは、従来のこの種のマルチプロセッサ１００では、共有メモリ７の動作モードの切り替えはＣＰＵ３の制御のみにより行われており、この制御の仕組みでは、コプロセッサ５の処理の進行に適切に合わせて共有メモリ７の動作モードを切り替えることができないことに起因する。
【００１２】
又、この様なマルチプロセッサ１００では、共有メモリ７に保存されたコプロセッサ５の処理結果のうちにＣＰＵ３により読み出されない不要なデータが含まれている場合は、その不要なデータもＣＰＵ３により読み出されるデータと共に通常モードで保存され、その分の消費電力が無駄に浪費されている（これも「共有メモリの消費電力の時間的浪費」と称す）。
【００１３】
又、この様なマルチプロセッサ１００が汎用製品として製造された場合、その共有メモリ７の記憶容量は、通常どんなアルゴリズムやデータがコプロセッサ５で処理されても容量不足とならないように大きめに設計される。そのため、共有メモリ７の記憶容量の大部分が使用されずに空きとなる場合がある。この場合、その空き容量部分も使用中の容量部分と共に通常モードにされるため、消費電力が無駄に浪費される（これを「共有メモリの消費電力の空間的浪費」と称す）。これは、共有メモリ７の動作モードが部分的に異なる動作モードにできないことに起因する。
【００１４】
ここで述べた、共有メモリ７の消費電力の時間的浪費や空間的浪費は上記構成のマルチプロセッサ１００に限らず、多くのマルチプロセッサに本質的に内在する問題である。
【００１５】
そこで、この発明の課題は、上記の様な共有メモリの消費電力の浪費を削減できるマルチプロセッサを提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するためには、請求項１に記載のマルチプロセッサは、第１のプロセッサと、第２のプロセッサと、前記第１のプロセッサ及び前記第２のプロセッサにより共有され、それぞれの動作モードが個別に消費電力の異なる複数の動作モードのうちの何れかに切り替えられる１つ以上のバンクを有する記憶手段とを備えたマルチプロセッサであって、前記第１のプロセッサにより前記記憶手段の各バンクの動作モードが個別に切替制御されることに加えて、前記第２のプロセッサによっても前記各バンクの動作モードが個別に切替制御されるものである。
【００１７】
請求項２に記載のマルチプロセッサは、前記記憶手段が２つ以上のバンクを有して構成される場合に於いて、前記第１のプロセッサ又は前記第２のプロセッサにより、前記第２のプロセッサの処理に使用されない前記バンクの動作モードが消費電力の低い動作モードに切り替えられるものである。
【００１８】
請求項３に記載のマルチプロセッサは、前記第２のプロセッサの処理終了の際に、その第２のプロセッサにより、その処理に使用された前記バンクの動作モードが消費電力の低いモードに切り替えられるものである。
【００１９】
請求項４に記載のマルチプロセッサは、前記記憶手段が２つ以上のバンクを有して構成される場合に於いて、前記第２のプロセッサの処理終了の際に、その第２のプロセッサにより、その処理結果のうちの所定の処理結果の保存に使用された前記バンクの動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モードに切り替えられ、そのバンク以外の前記バンクの動作モードが、消費電力の最少の動作モードに切り替えられるものである。
【００２０】
請求項５に記載のマルチプロセッサは、前記第１のプロセッサにより前記記憶手段の各バンクの動作モードが指定され、前記第２のプロセッサにより前記各バンクの動作モードが前記第１のプロセッサにより指定された前記動作モードに切り替えられるものである。
【００２１】
請求項６に記載のマルチプロセッサは、前記第１のプロセッサが前記第２のプロセッサの処理結果の保存に使用された前記バンクにアクセスする際に、前記第１のプロセッサによりそのバンクの動作モードがアクセス速度の速い動作モードに切り替えられるものである。
【００２２】
請求項７に記載のマルチプロセッサは、前記記憶手段は、その各バンクのアクセスされない時間を計時する計時手段を有し、自律的に一定時間アクセスされないバンクの動作モードを消費電力の低い動作モードに切り替えるものである。
【００２３】
請求項８に記載のマルチプロセッサは、前記記憶手段は、その構成部分のうち、前記各バンクを構成する装置部分だけを自ら実装し、前記各バンクの動作モードの切り替えに関わる装置部分、及び、前記第１のプロセッサ及び前記第２のプロセッサと前記各バンクとの間のアクセスの制御に関わる装置部分が前記第２のプロセッサ側に実装されるものである。
【００２４】
【発明の実施の形態】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るマルチプロセッサの共有メモリを構成するメモリデバイスの構成概略図である。
【００２５】
この実施の形態に係るマルチプロセッサ１Ａは、従来同様、図１４に示す様に、例えば１チップのＬＳＩとして構成され、メインプロセッサ（第１のプロセッサ）としてのＣＰＵ３Ａと、サブプロセッサ（第２のプロセッサ）としてのコプロセッサ５Ａと、ＣＰＵ３Ａ・コプロセッサ５Ａ間のデータ通信用の共有メモリを構成するメモリデバイス（記憶手段）７Ａと、コプロセッサ５Ａにより実行されるプログラムが保存されたＲＯＭ１１と、ＣＰＵ３Ａのメモリアクセス速度を高速化するためのキャッシュ（Ｃａｃｈｅ）９とを備えて主構成される。このマルチプロセッサ１Ａでも、従来同様、ＣＰＵ３Ａがマスター、コプロセッサ５Ａがスレーブとなる非対称なアーキテクチャが採用される。
【００２６】
ここで、メインプロセッサとは、サブプロセッサが実行すべき処理をサブプロセッサに指示するプロセッサである。サブプロセッサとは、その指示された処理を実行し完了したときにメインプロセッサに完了を通知し又はその指示された処理を完了できなかったときにはメインプロセッサに未完了を通知するプロセッサである。サブプロセッサは基本的にはメインプロセッサに対し処理を実行するように指示しない。
【００２７】
メモリデバイス７Ａは、図１に示す様に、上記の共有メモリ７１と、ＩＦレジスタ７３と、スイッチ部７５と、動作モード制御部７７とを備える。
【００２８】
共有メモリ７１は、例えばＳＲＡＭにより構成される。この共有メモリ７１は、それぞれ個別にアクセス権を持つプロセッサ（ＣＰＵ３Ａ又はコプロセッサ５Ａ）の設定（以後「アクセス権の設定」と称す）ができ、且つそれぞれ個別に異なる動作モードの設定ができる複数のバンクによって構成される。ここでは、共有メモリ７１は、例えばバンク０〜バンク３の４バンク（１Ｋｂｙｔｅ ｘ ４）から構成される。
【００２９】
この共有メモリ７１は、図２に示す様に、消費電力の異なる複数の動作モード（ここでは通常モード、低速モード、休止モード）を持ち、そのバンク毎に個別に上記複数の動作モードのうちの何れかの動作モードで動作する。これにより、共有メモリ７１はそのバンク毎に異なる動作モードで動作可能となる。尚、各バンク０〜３の動作モードは、動作モード制御部７７の制御により切替制御される（即ち他の動作モードに遷移される）。
【００３０】
図３にバンク０〜３の各動作モードの特徴を示す。通常モードでは、そのバンク０〜３はデータを保持でき、そのバンク０〜３へのアクセス速度は高速となり、そのバンク０〜３の消費電力は多くなる。低速モードでは、そのバンク０〜３はデータを保持でき、そのバンク０〜３へのアクセス速度は低速となり、そのバンク０〜３の消費電力は少なくなる。休止モードでは、そのバンク０〜３はデータを消失し、そのバンク０〜３へのアクセスはできず、そのバンク０〜３の消費電力は極少になる。
【００３１】
この共有メモリ７１は、例えばＶＴＣＭＯＳの技術が適用されて構成されており、通常モード又は低速モードの切り替えは例えば閾値電圧Ｖｔｈの降下又は上昇変化により実現され、休止モードは例えば電源供給の停止により実現される。尚、ＶＴＣＭＯＳ以外の技術により通常モード、低速モード及び休止モードを実現しても構わない。
【００３２】
尚、各バンク０〜３間の動作モードの遷移には、所定の時間が必要なので、低速モードのバンクヘのアクセスは、遷移のオーバヘッドを考慮し、通常モードに一旦遷移してからアクセスするべきかの考慮が必要となる。
【００３３】
Ｉ／Ｆレジスタ（ここではＭＥＭＣＯＮＴとも呼ぶ）７３は、共有メモリ７１の各バンク０〜３の上記アクセス権の設定及び上記動作モードの設定を受け付ける回路であり、図４に示すビットフィールドＢＦにより構成される。このビットフィールドＢＦは、図４に示す様に、それぞれ１ビット長のフィールドで構成されたフィールドＡ０，Ａ１，Ａ２，Ａ３と、それぞれ２ビット長のフィールドで構成されたフィールドＭ０，Ｍ１，Ｍ２，Ｍ３とを備える。フィールドＡ０（Ａ１，Ａ２，Ａ３）は、バンク０（バンク１，バンク２，バンク３）の上記アクセス権の設定を受け付ける部分である（ここでは０がＣＰＵ３Ａ、１がコプロセッサ５Ａである）。フィールドＭ０（Ｍ１，Ｍ２，Ｍ３）は、バンク０（バンク１，バンク２，バンク３）の上記動作モードの設定を受け付ける部分である（ここではｂ”００が通常モード，ｂ’１０が低速モード，ｂ’１１が休止モードである）。
【００３４】
尚、Ｉ／Ｆレジスタ７３への各バンク０〜３の上記アクセス権の設定及び上記動作モードの設定は、ここではＣＰＵ３Ａ又はコプロセッサ５Ａにより行われる。
【００３５】
動作モード制御部７７は、Ｉ／Ｆレジスタ７３に設定された各バンク０〜３の動作モードの設定に従って、共有メモリ７１の各バンク０〜３の動作を個別に動作させ、その各バンク０〜３の動作モードの設定の変更に応じて、各バンク０〜３の動作を個別に切替制御する。
【００３６】
スイッチ部７５は、Ｉ／Ｆレジスタ７３に設定された各バンク０〜３のアクセス権の設定に従って、ＣＰＵ３Ａ及びコプロセッサ５Ａがアクセスの許可されたバンク０〜３に対してアクセス（読み書き）できる様に、ＣＰＵ３Ａ及びコプロセッサ５Ａと各バンク０〜３との間のアクセス経路の動的な切り替えを行う。
【００３７】
図５は、このマルチプロセッサ１ＡのメモリマップＭＭの一例図である。図５の太線領域が上記の共有メモリ７１に対応する。ここでは、共有メモリ７１は、ＣＰＵ３Ａ側のアドレスでは、ＣＰＵ３Ａの持つリニアなメモリ空間の０ｘ８０００〜〜０ｘ８ｆｆｆ番地にマッピングされ、コプロセッサ５Ａ側のアドレスでは、０ｘ００００〜０ｘ０ｆｆｆ番地にマッピングされる。
【００３８】
又、図５のＨＡＬＴ＿ＣＮＴ７９は、コプロセッサ５Ａの動作の参照と制御に用いられるレジスタである。即ち、例えばＣＰＵ３ＡからＨＡＬＴ＿ＣＮＴ７９への書き込みに対しては、１の書き込みによりコプロセッサ５Ａを起動させ、０の書き込みによりコプロセッサ５Ａを強制停止させる。又、例えばＣＰＵ３ＡからＨＡＬＴ＿ＣＮＴ７９の読み出しに対しては、１の読み出し時はコプロセッサ５Ａは作動中（処理中）を意味し、０の読み出し時はコプロセッサ５Ａは停止中（処理終了）を意味する。
【００３９】
又、図５のＰＣ＿ＣＮＴ７１１は、コプロセッサ５Ａの実行開始ＰＣ（プログラムカウンタ）が設定されるレジスタであり、コプロセッサ５Ａの停止時には次に実行されるＰＣ値を読み出すことができる。
【００４０】
又、図５のＭＥＭＣＯＮＴ７３は上記のＩ／Ｆレジスタ７３である。
【００４１】
ＣＰＵ３Ａは、コプロセッサ５Ａと並列（同時）に演算処理可能に搭載される。これにより、ＣＰＵ３Ａは、コプロセッサ５Ａの演算処理と併行して（即ちコプロセッサ５Ａの演算処理の終了を待つこと無く）別の処理を実行できる。又、ＣＰＵ３Ａは、ＨＡＬＴ＿ＣＮＴ７９の設定を変更することでコプロセッサ５Ａの起動／停止を切替制御する。又、ＣＰＵ３Ａは、ＰＣ＿ＣＮＴ７１１にＰＣ値を設定することでコプロセッサ５Ａに実行させる演算処理の内容を指定する。又、ＣＰＵ３Ａは、ＭＥＭＣＯＮＴ７３の設定を変更することで各バンク０〜３のアクセス権及び動作モードを切替制御する。
【００４２】
コプロセッサ５Ａは、ＣＰＵ３Ａに対するメモリマップデバイスとして動作し、上記の通り、上記２つの制御レジスタ（ＨＡＬＴ＿ＣＮＴ７９及びＰＣ＿ＣＮＴ７１１）を介してＣＰＵ３Ａにより制御される。又、コプロセッサ５Ａは、その実行中の演算処理の終了時に、▲１▼ＨＡＬＴ＿ＣＮＴ７９に０を設定することでその処理終了をＣＰＵ３Ａに通知すると共に、▲２▼ＭＥＭＣＯＮＴ７３の設定（各バンク０〜３のアクセス権の設定及び動作モードの設定）を変更することで、その処理で使用した各バンク０〜３のアクセス権を例えばＣＰＵ３Ａに戻し、その処理結果の保存に使用したバンク０〜３の動作モードを例えば低速モードに切り替え、その処理結果の保存に使用しなかったバンク０〜３の動作モードを例えば休止モードに切り替える。
【００４３】
尚、ここでは、コプロセッサ５Ａは、ＨＡＬＴ＿ＣＮＴ７９に０を設定するための命令であってその命令の実行により１つ指定できるオペランドを所定のレジスタ（ここではＭＥＭＣＯＮＴ７３に設定されている）に設定できるＳＬＡＶＥＭ命令を実行することで、上記▲１▼▲２▼の処理動作を実行する。即ち、そのＳＬＡＶＥＭ命令で指定されるオペランドとして上記▲２▼の処理動作に必要な各バンク０〜３のアクセス権の設定及び動作モードの設定が保存されているアドレスを指定しておく（ここでは、そのアクセス権の設定及び動作モードの設定はＲＯＭ１１に設定されているとする）。そして、コプロセッサ５Ａが、その演算処理の終了時に、上記ＳＬＡＶＥＭ命令を実行することで、ＨＡＬＴ＿ＣＮＴ７９に０が設定されて上記▲１▼の処理動作が実行されると共に、ＭＥＭＣＯＮＴ７３に上記オペランドの値（上記▲２▼の処理動作に必要な各バンク０〜３のアドレス権の設定及び動作モードの設定）が設定されて上記▲２▼の処理動作が実行される。
【００４４】
尚、上記ＳＬＡＶＥＭ命令は、マスター・スレーブ方式のアーキテクチャを採用するマルチプロセッサに標準的に搭載されている命令機能である。
【００４５】
次に、図６及び図７を用いて上記マルチプロセッサ１Ａの動作を説明する。図６はマルチプロセッサ１Ａの作動時のＣＰＵ３Ａの動作を説明するフローチャートであり、図７はマルチプロセッサ１Ａの作動時のコプロセッサ５Ａの動作を説明するフローチャートである。ここでは、コプロセッサ５Ａにより一例として２０４８点のＦＦＴの係数を演算させ、ＣＰＵ３Ａによりその上位１２８点の係数が読み出される場合で説明する。
【００４６】
図６のステップＳ１で、ＣＰＵ３Ａは、ＭＥＭＣＯＮＴ７３に例えば０ｘ００３３を設定することで各バンク０〜３のアクセス権と動作モードとを例えば表１の様に設定する。
【００４７】
【表１】
【００４８】
即ち、ＦＦＴの演算処理で使用されるデータを格納するのに使用するバンク０及びバンク１の動作モードをアクセス速度の速い通常モードに設定し、それらバンク０及びバンク１のアクセス権をＣＰＵ３Ａに設定する。他方、ＦＦＴの演算処理で使用されないバンク２及びバンク３の動作モードは消費電力の極少の停止モードに設定し、それらバンク２及びバンク３のアクセス権は例えばＣＰＵ３Ａに設定する。ＦＦＴの処理で使用されないバンク２及びバンク３の動作モードが例えば休止モードに設定されることで共有メモリ７１の消費電力の空間的浪費が削減される。
【００４９】
そして、ステップＳ２で、ＣＰＵ３Ａは、バンク０及びバンク１にＦＦＴの演算処理に使用される入力データを転送して格納する。そして、ステップＳ３で、ＣＰＵ３Ａは、ＭＥＭＣＯＮＴ７３に例えば０ｘ８８３３を設定することで各バンク０〜３のアクセス権と動作モードを例えば表２の様に設定する。即ち、バンク０及びバンク１に転送された入力データがコプロセッサ５Ａにより読み出せる様にバンク０とバンク１のアクセス権をＣＰＵ３Ａからコプロセッサ５Ａに変更する。
【００５０】
【表２】
【００５１】
そして、ステップＳ４で、ＣＰＵ３Ａは、ＰＣ＿ＣＮＴ７１１にコプロセッサ５ＡのＲＯＭ１１（命令メモリ）に保存されているＦＦＴ関数の先頭アドレスを設定すると共に、ＨＡＬＴ＿ＣＮＴ７９に１を設定してコプロセッサ５Ａを起動させ、コプロセッサ５ＡにＦＦＴの演算処理を実行させる。
【００５２】
そして、ステップＳ５で、ＣＰＵ３Ａは、コプロセッサ５Ａの処理が終了するまで、別の処理を実行する。別の処理としては例えば単にＣＰＵ３Ａ自身の低電力モードへの遷移の為の処理動作が含まれる。そして、ＣＰＵ３Ａは、ステップＳ５の別の処理が終了すると、ステップＳ６に進み、ＨＡＬＴ＿ＣＮＴ７９をチェックする。そして、ＣＰＵ３Ａは、ＨＡＬＴ＿ＣＮＴ７９が１の場合（即ちコプロセッサ５ＡがＦＦＴの演算処理を終了していない場合）は、ステップＳ５に戻って他の別の処理を実行し、ＨＡＬＴ＿ＣＮＴ７９が０の場合（即ちコプロセッサ５ＡがＦＦＴの演算処理を終了している場合）は、ステップＳ７に進む。
【００５３】
他方、図６のステップＳ４でＣＰＵ３Ａにより起動されたコプロセッサ５Ａは、図７のステップＴ１でＦＦＴの演算処理を実行し、その演算処理を終了すると、その演算処理の結果（２０４８点のＦＦＴの係数）をバンク０及びバンク１に保存してステップＴ２に進む。そして、ステップＴ２で、コプロセッサ５Ａは、ＳＬＡＶＥＭ命令を実行することで、ＨＡＬＴ＿ＣＮＴ７９に０を設定してその演算処理の終了をＣＰＵ３Ａに通知すると共に、例えばＲＯＭ１１に保存されたオペランドの値（ここでは０ｘ２３３３）をＭＥＭＣＯＮＴ７３に設定して各バンク０〜３のアクセス権と動作モードとを例えば表３の様に設定する。
【００５４】
【表３】
【００５５】
即ち、コプロセッサ５Ａの演算処理の結果（２０４８点のＦＦＴの係数）の保存に使用されたバンク０及びバンク１のうち、ＣＰＵ３Ａにより読み出される上位１２８点の係数の保存に使用されたバンク０の動作モードを低速モードに設定し、その上位１２８点の係数がＣＰＵ３Ａ側から読み出せる様に、そのバンク０のアクセス権をＣＰＵ３Ａに戻す。他方、ＣＰＵ３Ａにより読み出される上位１２８点の係数が保存されなかったバンク１の動作モードは休止モードに設定され、そのバンク１のアクセス権もＣＰＵ３Ａに戻される。これによりコプロセッサ５Ａの演算処理の結果のうちのＣＰＵ３Ａにより読み出されるものが最少限の消費電力で共有メモリ７１に保存される。これにより共有メモリ７１の消費電力の時間的浪費が削減される。
【００５６】
ステップＳ７では、ＣＰＵ３Ａは、ＭＥＭＣＯＮＴ７３に例えば０ｘ０３３３を設定することで各バンク０〜３のアクセス権と動作モードとを例えば表４の様に設定する。即ち、バンク０の動作モードをアクセス速度の速い通常モードに切り替える。
【００５７】
【表４】
【００５８】
そして、ステップＳ８で、ＣＰＵ３Ａは、バンク０からコプロセッサ５Ａの演算処理の結果（上位１２８点のＦＦＴの係数）を読み出す。そして、ＣＰＵ３Ａは、その読み出し後、バンク０の動作モードをＭＥＭＣＯＮＴ７３の設定を変更して例えば低速モード又は休止モードに切り替える。
【００５９】
以上の様に構成されたマルチプロセッサ１Ａによれば、ＣＰＵ３Ａにより各バンク０〜３の動作モードが個別に切替制御されることに加えて、コプロセッサ５Ａによっても各バンク０〜３の動作モードが個別に切り替えられるため、コプロセッサ５Ａの処理の進行に適切に合わせて各バンク０〜３の動作モードを個別に切替制御でき、従って、ＣＰＵ３Ａの処理の進行状況だけを考慮する場合よりも、より緻密に共有メモリ７１の消費電力を制御できて消費電力を削減できる。
【００６０】
又、ＣＰＵ３Ａによりコプロセッサ５Ａの演算処理に使用されないバンク２及びバンク３の動作モードが消費電力の少ない動作モード（休止モード）に切り替えられるため（ステップＳ１）、その使用されないバンク２及びバンク３で浪費される消費電力を削減でき、共有メモリ７１の消費電力の空間的浪費を削減できる。
【００６１】
又、コプロセッサ５Ａの処理終了の際（ステップＴ２）に、そのコプロセッサ５Ａにより、その処理に使用されたバンク０及びバンク１の動作モードが消費電力の低い動作モード（低速モード又は休止モード）に切り替えられるため、その処理結果がバンク０及びバンク１に保存されてからＣＰＵ３Ａにより読み出されるまでの間の従来無駄に消費されていた共有メモリ７１の消費電力の時間的浪費を削減できる。特に、その際、コプロセッサ５Ａにより、その処理結果のうちの所定の処理結果（ＣＰＵ３Ａにより読み出されるもの）の保存に使用されたバンク０の動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モード（低速モード）に切り替えられ、そのバンク０以外のバンク１の動作モードが、消費電力の最少の動作モード（休止モード）に切り替えられるため、コプロセッサ５Ａの演算処理の結果のうちの所定の処理結果を最少限の消費電力で共有メモリ７１に保存でき、これにより共有メモリ７１の消費電力の時間的浪費を大幅に削減できる。
【００６２】
又、ＣＰＵ３Ａがコプロセッサ５Ａの演算処理と併行して別の処理を実行できる様に構成されているので、マルチプロセッサ１Ａ全体の処理の効率化が図れる。特に、ＣＰＵ３Ａが別の処理として自身の低電力モードへの遷移を実行する場合は、コプロセッサ５Ａの演算処理の間のＣＰＵ３Ａの待機電力の削減が図れる。
【００６３】
又、図４の様に、各バンク０〜３のアクセス権の設定及び動作モードの設定を受け付けるビットフィールＢＦを同一のレジスタで構成しているため、一度の処理ステップで各バンク０〜３のアクセス権の設定及び動作モードの設定を行えて、処理ステップ数を削減できる。
【００６４】
又、例えばステップＳ８でＣＰＵ３Ａがコプロセッサ５Ａの処理結果の保存に使用された例えばバンク０からコプロセッサ５Ａの演算処理の結果を読み出す際（アクセスする際）に、ＣＰＵ３Ａによりそのバンク０の動作モードがアクセス速度の速い動作モード（通常モード）に切り替えられるため、そのバンク０に保存されたコプロセッサ５Ａの処理結果のデータ量が多くても速やかに読み出せる。
【００６５】
尚、この実施の形態では、ステップＳ８でＣＰＵ３Ａにより例えばバンク０からコプロセッサ５Ａの処理結果が読み出される際に、ステップＳ７でＣＰＵ３Ａによりそのバンク０の動作モードがアクセス速度の速い通常モードに切り替えられる場合で説明したが、ＣＰＵ３Ａにより読み出されるコプロセッサ５Ａの処理結果のデータ量が少ない場合はステップＳ７を省略し、バンク０の動作モードを低速モードにしたままで、ＣＰＵ３Ａによりバンク０からコプロセッサ５Ａの処理結果が読み出される様にしても構わない。
【００６６】
尚、この実施の形態では、ステップＳ１でＣＰＵ３Ａによりコプロセッサ５Ａの演算処理に使用されない例えばバンク２及びバンク３の動作モードが消費電力の極少の動作モード（休止モード）に切り替えられる場合で説明したが、コプロセッサ５Ａにより、例えばその起動時又はその処理開始時に、その演算処理に使用されない例えばバンク２及びバンク３の動作モードが消費電力の極少の動作モード（休止モード）に切り替えられる様にしても構わない。
【００６７】
尚、この実施の形態では、共有メモリ７１が複数のバンク０〜３により構成される場合で説明したが、１つのバンクにより構成される様にしても構わない。その場合は、この実施の形態の効果のうち、共有メモリ７１が複数のバンク０〜３により構成されることに起因する効果以外の効果だけを得ることになる。
【００６８】
＜実施の形態２＞
この実施の形態２に係るマルチプロセッサ１Ｂは、上記実施の形態１に係るマルチプロセッサ１Ａに於いて、コプロセッサ５Ａにより切替制御される各バンク０〜３のアクセス権及び動作モードの内容がＣＰＵ３Ａ側から設定（指定）される様にしたものである。
【００６９】
この実施の形態に係るマルチプロセッサ１Ｂは、図１及び図１４に示す様に、上記実施の形態１に係るマルチプロセッサ１Ａと同様、ＣＰＵ３Ｂ、コプロセッサ５Ｂ、ＣＰＵ３Ｂ・コプロセッサ５Ｂ間の共有メモリ７１を構成するメモリデバイス７Ａ、コプロセッサ５Ｂにより実行されるプログラムが保存されたＲＯＭ１１と、ＣＰＵ３Ｂのメモリアクセス速度を高速化するためのキャッシュ（Ｃａｃｈｅ）９とを備えて主構成される。以下、マルチプロセッサ１Ｂの構成要素のうちマルチプロセッサ１Ａの構成要素と同一のものは同一符号を付してその説明を省略する。
【００７０】
この実施の形態のコプロセッサ５Ｂは、上記実施の形態１のコプロセッサ５Ａと比べて、その実行中の演算処理の終了の際に、オペランドの指定ができるＳＬＡＶＥＭ命令を実行する代わりに、オペランドの指定ができないＳＬＡＶＥ命令を実行することで、ＨＡＬＴ＿ＣＮＴ７９に０を設定する点が異なる以外は同様の処理動作が設定される。尚、このＳＬＡＶＥ命令も、ＳＬＡＶＥＭ命令と同様、ＨＡＬＴ＿ＣＮＴ７９に０を設定するための命令であってマスター・スレーブ方式のアーキテクチャを採用するマルチプロセッサに標準的に搭載されている命令機能である。
【００７１】
この実施の形態に係るマルチプロセッサ１ＢのメモリマップＭＭは、図８に示す様に、上記実施の形態１のマルチプロセッサ１ＡのメモリマップＭＭ（図５）と比べて、コプロセッサ５Ｂの制御用の制御レジスタとして更にＰＯＷＥＲ＿ＣＮＴ７１３が追加されている点が異なる以外は同様に構成される。このＰＯＷＥＲ＿ＣＮＴ７１３は、ＣＰＵ３Ｂにより設定（指定）される各バンク０〜３のアクセス権及び動作モードの設定が設定されるレジスタである。このＰＯＷＥＲ＿ＣＮＴ７１３は、コプロセッサ５Ｂにより上記ＳＬＡＶＥ命令が実行されることに起因して、そのＰＯＷＥＲ＿ＣＮＴ７１３に設定された各バンク０〜３のアクセス権の設定及び動作モードの設定をＭＥＭＣＯＮＴ７３に設定入力する。これにより、各バンク０〜３のアクセス権及び動作モードがＰＯＷＥＲ＿ＣＮＴ７１３に設定された各バンク０〜３のアクセス権の設定及び動作モードの設定に切り替えられる。
【００７２】
次に、図９及び図１０を用いて上記マルチプロセッサ１Ｂの動作を説明する。図９はマルチプロセッサ１Ｂの作動時のＣＰＵ３Ｂの動作を説明するフローチャートであり、図１０はマルチプロセッサ１Ｂの作動時のコプロセッサ５Ｂの動作を説明するフローチャートである。ここでは、コプロセッサ５Ｂにより２０４８点のＦＦＴの係数を演算させ、ＣＰＵ３Ｂによりその全ての係数（２０４８点のＦＦＴの係数）が読み出される場合で説明する。
【００７３】
この実施の形態のＣＰＵ３Ｂの処理動作は、図９に示す様に、上記実施の形態１のＣＰＵ３Ａの処理動作と比べて、ステップＳ３の処理後に、ステップＳ３−２でＰＯＷＥＲ＿ＣＮＴ７１３に例えば０ｘ２２３３を設定してからステップＳ４に進む点が異なる以外は同様の処理動作が設定される。ステップＳ３−２でのＰＯＷＥＲ＿ＣＮＴ７１３への例えば０ｘ２２３３の設定により、後述のコプロセッサ５Ｂの処理動作のステップＴ２で、コプロセッサ５Ｂにより切替制御される各バンク０〜３のアクセス権及び動作モードの内容が例えば表５の様に設定される。
【００７４】
【表５】
【００７５】
尚、この表５の設定は、ここでの動作説明の例では、コプロセッサ５Ｂにより演算される２０４８点のＦＦＴの係数の全てがＣＰＵ３Ｂにより読み出される例であるため、コプロセッサ５Ｂの演算処理の結果（２０４８点のＦＦＴの係数）の保存に使用されるバンク０及びバンク１のうち、ＣＰＵ３Ｂにより読み出される全２０４８点の係数の保存に使用されるバンク０及びバンク１の双方の動作モードを低速モードに設定し、その全てのＦＦＴの係数がＣＰＵ３Ｂ側から読み出せる様に、バンク０及びバンク１の双方のアクセス権がＣＰＵ３Ｂに戻される様に設定されたものである。尚、他のバンク２及びバンク３の動作モードは、コプロセッサ５Ｂの演算処理で使用されないので消費電力の最少の休止モードに設定されたままであり、それらバンク２及びバンク３のアクセス権も例えばＣＰＵ３Ｂ側に設定されたままである。
【００７６】
他方、この実施の形態のプロセッサ５Ｂの処理動作は、図１０に示す様に、上記実施の形態１のコプロセッサ５Ａの処理動作と比べて、ステップＴ２でオペランドの指定ができないＳＬＡＶＥ命令を実行することでＨＡＬＴ＿ＣＮＴ７９に０を設定する点が異なる以外は同様の処理動作が設定される。即ち、ステップＴ２でのコプロセッサ５ＢによるＳＬＡＶＥ命令の実行により、ＨＡＬＴ＿ＣＮＴ７９に０が設定されてコプロセッサ５Ｂの演算処理の終了がＣＰＵ３Ｂに通知されると共に、ＰＯＷＥＲ＿ＣＮＴ７１３に設定されていた上記０ｘ２２３３の設定がＭＥＭＣＯＮＴ７３に設定入力されて各バンク０〜３のアクセス権及び動作モードが表５の様に切り替えられる点が異なる以外は同様の処理動作が行われる。
【００７７】
尚、この実施の形態の動作説明では、ＣＰＵ３Ｂにより読み出されるコプロセッサ５Ｂの演算処理の結果はバンク０及びバンク１に保存される。その為、この実施の形態でのステップＳ７では、ＣＰＵ３Ｂは、バンク０及びバンク１の双方の動作モードを高速読み出しの可能な通常モードに切り替えるべくＭＥＭＣＯＮＴ７３に０ｘ００３３（表１の設定）を設定している点で上記実施の形態１でのステップＳ７の場合と若干相異していることに留意しておく。
【００７８】
以上の様に構成されたマルチプロセッサ１Ｂによれば、コプロセッサ５Ｂにより切替制御される各バンク０〜３のアクセス権及び動作モードの内容をＣＰＵ３Ｂ側から設定（指定）できるため、▲１▼ＣＰＵ３Ｂの処理内容（ＣＰＵ３Ｂにより共有メモリ７１から読み出されるコプロセッサ５Ｂの演算処理の結果の数）の変更に応じてコプロセッサ５Ｂにより切替制御される各バンク０〜３の動作モードの内容を変更する場合に、ＣＰＵ３Ｂ側の設定変更だけで、ＣＰＵ３Ｂの処理内容の変更と共にコプロセッサ５Ｂにより切替制御される各バンク０〜３のアクセス権及び動作モードの内容の変更ができて、設定変更が容易となり、又、▲２▼コプロセッサ５Ｂ側の各バンク０〜３のアクセス権の設定及び動作モードの設定に関わる部分のソフトウエアのアルゴリズムを省略でき、コプロセッサ５Ｂの実行するソフトウエアのアルゴリズムの簡素化及びソフトウエアの実行サイクルの削減が図れる。
【００７９】
＜実施の形態３＞
この実施の形態３に係るマルチプロセッサ１Ｃは、上記実施の形態１のマルチプロセッサ１Ａに於いて、共有メモリ７１の各バンク０〜３に一定時間アクセスが無い場合に、そのアクセスの無いバンク０〜３の動作モードがＣＰＵ３Ａ及びコプロセッサ５Ａに切替制御されなくても自律的（自動的）にメモリデバイス７Ａによって消費電力の少ない例えば低速モードに切り替えられる様にしたものである。
【００８０】
即ち、この実施の形態に係るマルチプロセッサ１Ｃは、図１４に示す様に、上記実施の形態１に係るマルチプロセッサ１Ａと同様、ＣＰＵ３Ａ、コプロセッサ５Ａ、メモリデバイス７Ｃ、ＲＯＭ１１と、キャッシュ（Ｃａｃｈｅ）９とを備えて主構成される。以下、マルチプロセッサ１Ｃの構成要素のうちマルチプロセッサ１Ａの構成要素と同一のものは同一符号を付してその説明を省略する。
【００８１】
又、この実施の形態のメモリデバイス７Ｃは、図１１に示す様に、上記実施の形態１のメモリデバイス７Ａ（図１）と比べて、更に各バンク０〜３のアクセスされない時間を計時するタイマ部（計時手段）７１５を備える点と、動作モード制御部７７Ｃの動作が後述の様に変更される点が異なる以外は同様に構成される。
【００８２】
又、この実施の形態に係るマルチプロセッサ１ＣのメモリマップＭＭは、図１２に示す様に、上記実施の形態１に係るマルチプロセッサ１ＡのメモリマップＭＭ（図５）と比べて、更にＴＩＭＥＲ＿ＣＯＮＴ７１７を有する点が異なる以外は同様に構成される。このＴＩＭＥＲ＿ＣＯＮＴ７１７は、バンク０〜３へのアクセスが無くなった時点からバンク０〜３の動作モードがメモリデバイス７Ｃにより自律的に例えば低速モードに切り替えられるまでの時間間隔（この時間間隔が上記一定時間となる）がカウント数により設定されるレジスタである。
【００８３】
タイマ部７１５は、それぞれ各バンク０〜３のアクセスされない時間を計時する４つのダウンカウンタ（図示省略）を備える。各ダウンカウンタは、ＴＩＭＥＲ＿ＣＯＮＴ７１７に設定されたカウント数を初期値とし、そのカウント数が０になるまで、所定時間経過する毎にそのカウント数を１ずつ減数することで、上記一定時間を計時するカウンタである。
【００８４】
タイマ部７１５は、共有メモリ７１の各バンク０〜３に対し、▲１▼そのバンク０〜３の動作モードが例えば通常モードにあり、且つ▲２▼そのバンク０〜３のアクセス権が例えばＣＰＵ３Ａ側にある状況で、▲３▼そのバンク０〜３へのアクセス（読み書き）が無くなると、上記ダウンカウンタを用いて上記の如く、そのバンク０〜３の上記アクセスされない時間の計時を開始する。そして、タイマ部７１５は、そのバンク０〜３についての上記一定時間を計時した場合に限り、その旨を動作モード制御部７７Ｃに通知する。尚、タイマ部７１５は、その計時中のバンク０〜３にアクセスがあると、その計時を初期値から計時し直すものとのする。又、タイマ部７１５は、その計時中のバンク０〜３に対して上記▲１▼及び▲２▼の少なくとも１つが満たされなくなった場合は、その計時を停止するものとする。尚、タイマ部７１５は、ＴＩＭＥＲ＿ＣＯＮＴ７１７にカウント数として０（ゼロ）が設定された場合は、計時を行わないものとする（即ちタイマ部７１５のカウンタは非活性となる）。
【００８５】
この実施の形態の動作モード制御部７７Ｃは、タイマ部７１５から上記一定時間を計時した旨の通知を受けた場合に限り、自律的に、その一定時間アクセスの無いバンク０〜３の動作モードを例えば低速モードに切り替える。詳細には、動作モード制御部７７Ｃは、例えば、その一定時間アクセスの無いバンク０〜３の動作モードが例えば低速モードに切り替わる様にＭＥＭＣＯＮＴ７３の設定を自ら変更し、その変更したＭＥＭＣＯＮＴ７３の設定に従って、その一定時間アクセスの無いバンク０〜３の動作モードを低速モードに切り替える。
【００８６】
この構成により、共有メモリ７１の各バンク０〜３に一定時間アクセスが無い場合は、そのアクセスの無いバンク０〜３の動作モードが、ＣＰＵ３Ａ及びコプロセッサ５Ａに切替制御されなくても自律的にメモリデバイス７Ｃによって消費電力の少ない例えば低速モードに切り替えられる。
【００８７】
以上の様に構成されたマルチプロセッサ１Ｃによれば、共有メモリ７１の各バンク０〜３に一定時間アクセスが無い場合に、そのアクセスの無いバンク０〜３の動作モードがＣＰＵ３Ａ及びコプロセッサ５Ａに切替制御されなくても自律的にメモリデバイス７Ｃによって消費電力の少ない例えば低速モードに切り替えられるため、ＣＰＵ３Ａやコプロセッサ５Ａによる各バンク０〜３の制御負担が軽減できると共に共有メモリ７１の消費電力の削減が図れる。
【００８８】
又、バンク０〜３の動作モードがメモリデバイス７Ｃにより自律的に低速モードに切り替えられるまでの時間間隔の設定調整だけで、即ち簡単な設定調整で、共有メモリ７１の消費電力を、共有メモリ７１への高速アクセス重視の設定にするか、低消費電力重視の設定にするか、その中間の設定にするかを容易に調整できる。
【００８９】
尚、この実施の形態では、特に説明してないが、ＴＩＭＥＲ＿ＣＯＮＴ７１７へのカウント数の設定は例えばＣＰＵ３Ａ又はコプロセッサ５Ａに設定されてもよく、又、製造時に設定されてもよい。
【００９０】
尚、この実施の形態では、上記実施の形態１に係るマルチプロセッサ１Ａに適用した場合で説明したが、上記実施の形態２に係るマルチプロセッサ１Ｂに適用しても構わない。その場合も、この実施の形態の効果と同様の効果を得る。
【００９１】
尚、上記実施の形態１〜３に於いては、マルチプロセッサの電力制御方法もその実施の形態１〜３の範疇に含まれることは言うまでもないことである。
【００９２】
＜実施の形態４＞
この実施の形態４のマルチプロセッサ１Ｄは、上記実施の形態１に係るマルチプロセッサ１Ａ（図１）に於いて、そのメモリデバイス７Ａの構成要素のうち、Ｉ／Ｆレジスタ７３、スイッチ部７５及び動作モード制御部７７をコプロセッサ５Ａ側に実装させる様にしたものである。
【００９３】
即ち、この実施の形態のメモリデバイス（記憶手段）７Ｄは、図１３に示す様に、共有メモリ７１部分だけを実装して構成される。他方、この実施の形態のコプロセッサ５Ｄは、図１３に示す様に、もともと備える演算部５１に加えて更にメモリデバイス７ＤのＩ／Ｆレジスタ７３、スイッチ部７５及び動作モード制御部７７を実装して構成される。
【００９４】
この実施の形態のマルチプロセッサ１Ｄの動作は、上記実施の形態１のマルチプロセッサ１Ａの動作と同じなので省略する。
【００９５】
以上の様に構成されたマルチプロセッサ１Ｄによれば、メモリデバイス７Ｄが、その構成要素のうち、共有メモリ７１を構成する装置部分（ＳＲＡＭ）だけを自ら実装し、共有メモリ７１の各バンク０〜３の動作モードの切り替えに関わる装置部分（動作モード制御部７７及びＩ／Ｆレジスタ７３）、及び、ＣＰＵ３Ａ及びコプロセッサ５Ｄと各バンク０〜３との間のアクセスの制御に関わる装置部分（スイッチ部７５）はコプロセッサ５Ｄに実装されるため、メモリデバイス７Ｄが共有メモリ７１部分だけで（即ち機能の単純な構成で）構成できて、メモリデバイス７Ｄの設計再利用性を高めることができる。
【００９６】
尚、この実施の形態では、上記実施の形態１のマルチプロセッサ１Ａに適用した場合で説明したが、上記実施の形態２，３のマルチプロセッサ１Ｂ，１Ｃに適用できることは言うまでもないことである。
【００９７】
【発明の効果】
請求項１に記載の発明によれば、第１のプロセッサと第２のプロセッサとの共有の記憶手段が１つ以上のバンクを有して構成され、各バンクの動作モードが個別に消費電力の異なる複数の動作モードのうちの何れかに切り替えられており、第１のプロセッサにより記憶手段の各バンクの動作モードが個別に切替制御されることに加えて、第２のプロセッサによっても各バンクの動作モードが個別に切替制御されるため、第２のプロセッサの処理の進行に適切に合わせて各バンクの動作モードを個別に切替制御でき、従って、第１のプロセッサの処理の進行状況だけを考慮する場合よりも、より緻密に記憶手段の消費電力を制御できて消費電力を削減できるようになる。特に、記憶手段が２つ以上のバンクを有して構成される場合は、各バンク毎に動作モードを切り替えることができるため、更に消費電力の削減に寄与できる。
【００９８】
請求項２に記載の発明によれば、第１のプロセッサ又は第２のプロセッサにより、第２のプロセッサの処理に使用されないバンクの動作モードが消費電力の低い動作モードに切り替えられるため、記憶手段の消費電力を削減できる。
【００９９】
請求項３に記載の発明によれば、第２のプロセッサの処理終了の際に、その第２のプロセッサにより、その処理に使用されたバンクの動作モードが消費電力の低いモードに切り替えられるため、その処理結果がバンク（即ち記憶手段）に保存されてから第１のプロセッサにより読み出されるまでの間の記憶手段の消費電力を削減できる。
【０１００】
請求項４に記載の発明によれば、第２のプロセッサの処理終了の際に、その第２のプロセッサにより、その処理結果のうちの所定の処理結果の保存に使用されたバンクの動作モードが、その所定の処理結果を保持できる範囲で消費電力の最少の動作モードに切り替えられ、そのバンク以外のバンクの動作モードが消費電力の最少の動作モードに切り替えられるため、第２のプロセッサの処理結果のうちの所定の処理結果を記憶手段に最少限の消費電力で保存できて、記憶手段の消費電力を削減できる。
【０１０１】
請求項５に記載の発明によれば、第１のプロセッサにより記憶手段の各バンクの動作モードが指定（設定）され、第２のプロセッサにより各バンクの動作モードが第１のプロセッサにより指定された動作モードに切り替えられるため、第１のプロセッサ側の設定変更だけで、第１のプロセッサの処理内容の変更と共に第２のプロセッサにより切替制御される各バンクの動作モードの内容も変更でき、設定変更が容易となる。又、第２のプロセッサ側の各バンクの動作モードの内容の設定に関わる部分のソフトウエアのアルゴリズムを省略でき、第２のプロセッサの実行するソフトウエアのアルゴリズムの簡素化及びソフトウエアの実行サイクルを削減できる。
【０１０２】
請求項６に記載の発明によれば、第１のプロセッサが第２のプロセッサの処理結果の保存に使用されたバンクにアクセスする際に、第１のプロセッサによりそのバンクの動作モードがアクセス速度の速い動作モードに切り替えられるため、例えばそのバンクに保存された第２のプロセッサの処理結果のデータ量が多くても速やかに読み出せる。
【０１０３】
請求項７に記載の発明によれば、記憶手段により、その各バンクのアクセスされない時間が計時されて、自律的に一定時間アクセスされないバンクの動作モードが消費電力の低い動作モードに切り替えられるため、第１のプロセッサや第２のプロセッサによる各バンクの制御負担が軽減できると共に記憶手段の消費電力を削減できる。
【０１０４】
請求項８に記載の発明によれば、記憶手段が各バンクを構成する装置部分だけで、即ち機能の単純な構成で構成されるため、記憶手段の設計再利用性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチプロセッサの共有メモリを構成するメモリデバイスの構成概略図である。
【図２】図１の共有メモリの動作モードを説明する図である。
【図３】図１の共有メモリの各動作モードの特徴を示した図である。
【図４】図１のＩＦレジスタのビットフィールドの一例図である。
【図５】図１のマルチプロセッサのメモリマップの一例図である。
【図６】図１のマルチプロセッサの動作時のＣＰＵの動作を説明するフローチャートである。
【図７】図１のマルチプロセッサの動作時のコプロセッサの動作を説明するフローチャートである。
【図８】本発明の実施の形態２に係るマルチプロセッサのメモリマップの一例図である。
【図９】本発明の実施の形態２に係るマルチプロセッサの動作時のＣＰＵの動作を説明するフローチャートである。
【図１０】本発明の実施の形態２に係るマルチプロセッサの動作時のコプロセッサの動作を説明するフローチャートである。
【図１１】本発明の実施の形態３に係るマルチプロセッサのメモリデバイスの構成概略図である。
【図１２】図１１のマルチプロセッサのメモリマップの一例図である。
【図１３】本発明の実施の形態４に係るマルチプロセッサのメモリデバイスとコプロセッサの構成概略図である。
【図１４】一般的なマルチプロセッサの構成概略図である。
【図１５】従来のマルチプロセッサに於いて１回のまとまった処理が実行される際にＣＰＵ、コプロセッサ及び共有メモリ間で送受されるデータ及び制御のフローを示す模式図である。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ マルチプロセッサ、３Ａ，３Ｂ ＣＰＵ、５Ａ，５Ｂ，５Ｄ コプロセッサ、７Ａ，７Ｃ，７Ｄ メモリデバイス、９ キャッシュ、１１ ＲＯＭ、７１ 共有メモリ、７３ ＩＦレジスタ、７５ スイッチ部、７７，７７Ｃ 動作モード制御部、７９ ＨＡＬＴ＿ＣＮＴ、７１１ ＰＣ＿ＣＮＴ、７１３ ＰＯＷＥＲ＿ＣＮＴ、７１５ タイマ部。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for controlling the power of a so-called multiprocessor in which a plurality of processors operate cooperatively while performing data transfer via a shared memory.
[0002]
[Prior art]
With the miniaturization of semiconductor manufacturing technology, the scale of a circuit integrated in one LSI increases, and the operating voltage of the LSI decreases. This trend has existed for the past 20-30 years and is expected to hold in the future.
[0003]
With the increase in the scale of a circuit integrated in one LSI, a processor, a memory, an input / output device control logic, and the like, which are conventionally realized as separate LSIs, can be mounted on a one-chip LSI. As a result, the multiprocessor conventionally realized at the board level can be realized by a one-chip LSI. In recent years, such one-chip multiprocessors have been proposed (eg, [1] and [2]). It is expected that such one-chip multiprocessors will be widely used in the future. In many cases, such a single-chip multiprocessor employs an SRAM that can operate at high speed as a shared memory for data communication between processors.
[0004]
[1] “OMAP: Enabling_Multimedia Application in 3G Wireless Terminals” (http: /www-s.ti.com/sc/sheets/swpa001/swpa001/pdf.)
[2] “DSP56662 Integrated Dual-Core Baseband Processor” pp2, pp24 (http://www.cag.lcs.mit.edu/~chinama/overview.PDF).
[0005]
On the other hand, with the lowering of the operating voltage of the LSI, the power consumption of the semiconductor (CMOS) device has conventionally been dominated by the charge and discharge of the load during operation, but the leakage current during standby will be increased in the future. Is expected to be dominant. Several device technologies and circuit technologies for reducing leakage current have been proposed. As a typical example, there is a technique of connecting a circuit composed of a MOSFET having a low threshold voltage (Vth) and a switch (MOSFET) having a high threshold voltage (Vth) in series, a so-called VTCMOS (Variable-Threshold CMOS). [3]. The power consumption can be reduced by switching the operation mode of the semiconductor device to the high power consumption mode (high-speed operation mode) during normal operation and to the low power consumption mode (low-speed operation mode) during standby using these technologies. It becomes. This technology can be widely applied to various circuits such as a logic unit and a memory unit included in an LSI.
[0006]
[3] JP-A-6-237164 (Hitachi, Uchiyama).
[0007]
As described above, in recent years, a one-chip multiprocessor in which a shared memory between processors is configured to be able to operate at high speed by, for example, an SRAM and whose power consumption is reduced by a technology such as VTCMOS has been realized. .
[0008]
[Problems to be solved by the invention]
However, even in such a multiprocessor, there is a problem that the following wasteful power is still consumed in the device of the shared memory portion.
[0009]
The problem will be described in the case of the multiprocessor in FIG. The multiprocessor 100 is configured as, for example, a one-chip LSI, and includes a CPU 3 as a main (main) processor, a coprocessor 5 as a sub (sub) processor, and a shared memory for data communication between the CPU 3 and the coprocessor 5. , A ROM 11 in which a program executed by the coprocessor 5 is stored, and a cache 9 for increasing the memory access speed of the CPU 3. The CPU 3 and the coprocessor 5 are connected to the memory device 7 via the bus 13. Note that modules such as a timer and a serial IO may be further mounted in the same chip. The multiprocessor 100 employs an asymmetric architecture in which the CPU 3 is a master and the coprocessor 5 is a slave.
[0010]
In the multiprocessor 100, one collective process is executed according to the flow of FIG. That is, (1) the CPU 3 first switches the operation mode of the shared memory 7 to the normal mode in which the access speed is high (that is, the power consumption is high). (2) The CPU 3 transfers the data (coefficients, constants) that the coprocessor 5 repeatedly refers to to the shared memory 7. Next, (3) the CPU 3 sets the variables referred to by the coprocessor 5 in the single processing executed by the coprocessor 5 in the coprocessor 5 and activates the coprocessor 5. Until this stage, the coprocessor 5 is in a standby state. (4) The coprocessor 5 thereafter performs predetermined processing (operation), (5) saves the processing result in the shared memory 7, and (6) notifies the CPU 3 of the end of the processing. (7) When the CPU 3 detects the notification of the completion of the processing from the coprocessor 5, (8) reads the processing result from the shared memory 7. (9) When reading the processing result from the shared memory 7, the CPU 3 switches the operation mode of the shared memory 7 to the low-speed mode with low power consumption.
[0011]
In such a multiprocessor 100, while the processing result of the coprocessor 5 is stored in the shared memory 7 and read out by the CPU 3, the shared memory is not accessed by the coprocessor 5 and the CPU 3, but the access speed is increased. (That is, high power consumption), and the power consumption is wasted (this is referred to as "time wasted power consumption of the shared memory"). This is because, in this type of conventional multiprocessor 100, the operation mode of the shared memory 7 is switched only by the control of the CPU 3, and this control mechanism appropriately matches the progress of the processing of the coprocessor 5. This is because the operation mode of the shared memory 7 cannot be switched.
[0012]
Also, in such a multiprocessor 100, when unnecessary data that is not read by the CPU 3 is included in the processing results of the coprocessor 5 stored in the shared memory 7, the unnecessary data is also read by the CPU 3. The data is stored in the normal mode together with the data to be consumed, and the power consumption is wastefully wasted (this is also called “time waste of the power consumption of the shared memory”).
[0013]
When such a multiprocessor 100 is manufactured as a general-purpose product, the storage capacity of the shared memory 7 is usually designed to be large so that the capacity is not insufficient even if any algorithm or data is processed by the coprocessor 5. You. For this reason, a large part of the storage capacity of the shared memory 7 may be unused and unused. In this case, the free space portion is set to the normal mode together with the used capacity portion, so that power consumption is wasted (this is referred to as "spatial waste of power consumption of the shared memory"). This is because the operation mode of the shared memory 7 cannot be changed to a partially different operation mode.
[0014]
The waste of time and space of the power consumption of the shared memory 7 described above is not limited to the multiprocessor 100 having the above configuration, but is a problem inherent in many multiprocessors.
[0015]
Therefore, an object of the present invention is to provide a multiprocessor that can reduce the waste of power consumption of the shared memory as described above.
[0016]
[Means for Solving the Problems]
In order to solve the above problem, the multiprocessor according to claim 1 is shared by a first processor, a second processor, and the first processor and the second processor, and each operation mode Comprising: one or more banks that can be individually switched to any one of a plurality of operation modes having different power consumptions. In addition to the individual switching control of the operation modes, the operation mode of each bank is also individually switched and controlled by the second processor.
[0017]
3. The multiprocessor according to claim 2, wherein the storage means is configured to have two or more banks, and the first processor or the second processor causes the second processor to execute the second processor. The operation mode of the bank not used for processing is switched to an operation mode with low power consumption.
[0018]
4. The multiprocessor according to claim 3, wherein the operation mode of the bank used for the processing is switched to a low power consumption mode by the second processor when the processing of the second processor ends. It is.
[0019]
The multiprocessor according to claim 4, wherein when the storage means is configured to have two or more banks, when the processing of the second processor ends, the second processor executes The operation mode of the bank used for storing a predetermined processing result among the processing results is switched to an operation mode with the minimum power consumption within a range in which the predetermined processing result can be held, and the banks other than the bank are switched. Is switched to the operation mode with the minimum power consumption.
[0020]
6. The multiprocessor according to claim 5, wherein the first processor specifies an operation mode of each bank of the storage unit, and the second processor specifies an operation mode of each bank by the first processor. In the operation mode.
[0021]
7. The multiprocessor according to claim 6, wherein when the first processor accesses the bank used for storing the processing result of the second processor, the operation mode of the bank is changed by the first processor. The operation mode can be switched to a high access speed operation mode.
[0022]
8. The multiprocessor according to claim 7, wherein the storage unit includes a timer unit that counts a time period during which each bank is not accessed. The operation mode of the bank that is not accessed autonomously for a predetermined time is set to an operation mode with low power consumption. Switch.
[0023]
9. The multiprocessor according to claim 8, wherein the storage unit implements, by itself, only a device portion constituting each of the banks among the component portions thereof, and a device portion related to switching of an operation mode of each bank; and A device portion related to control of access between the first processor and the second processor and each bank is mounted on the second processor side.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
<Embodiment 1>
FIG. 1 is a schematic configuration diagram of a memory device configuring a shared memory of a multiprocessor according to Embodiment 1 of the present invention.
[0025]
A multiprocessor 1A according to the present embodiment is configured as, for example, a one-chip LSI as shown in FIG. 14 similarly to the related art, and includes a CPU 3A as a main processor (first processor) and a sub-processor (second processor). ), A memory device (storage means) 7A constituting a shared memory for data communication between the CPU 3A and the coprocessor 5A, a ROM 11 storing a program to be executed by the coprocessor 5A, It mainly comprises a cache (Cache) 9 for increasing the memory access speed. This multiprocessor 1A also employs an asymmetric architecture in which the CPU 3A is the master and the coprocessor 5A is the slave, as in the prior art.
[0026]
Here, the main processor is a processor that instructs the sub-processor what processing should be executed by the sub-processor. The sub-processor is a processor that notifies the main processor of the completion when the instructed process is executed and completed, or notifies the main processor of the incompleteness when the instructed process cannot be completed. The sub-processor basically does not instruct the main processor to execute processing.
[0027]
As shown in FIG. 1, the memory device 7A includes the above-described shared memory 71, an IF register 73, a switch unit 75, and an operation mode control unit 77.
[0028]
The shared memory 71 is composed of, for example, an SRAM. In the shared memory 71, a plurality of processors (CPU 3A or coprocessor 5A) each having an individual access right (hereinafter referred to as "access right setting") can be set, and a plurality of operation modes can be individually set. It is composed of banks. Here, the shared memory 71 is composed of, for example, four banks (1 Kbyte × 4) of bank 0 to bank 3.
[0029]
As shown in FIG. 2, the shared memory 71 has a plurality of operation modes (here, a normal mode, a low-speed mode, and a sleep mode) having different power consumptions, and each of the banks individually includes one of the plurality of operation modes. Operate in any operation mode. Thus, the shared memory 71 can operate in an operation mode different for each bank. The operation mode of each of the banks 0 to 3 is switched and controlled by the control of the operation mode control unit 77 (that is, the operation mode is shifted to another operation mode).
[0030]
FIG. 3 shows the features of each operation mode of the banks 0 to 3. In the normal mode, the banks 0 to 3 can hold data, the access speed to the banks 0 to 3 becomes high, and the power consumption of the banks 0 to 3 increases. In the low-speed mode, the banks 0 to 3 can hold data, the access speed to the banks 0 to 3 becomes low, and the power consumption of the banks 0 to 3 decreases. In the sleep mode, the banks 0 to 3 lose data, the banks 0 to 3 cannot be accessed, and the power consumption of the banks 0 to 3 becomes extremely small.
[0031]
The shared memory 71 is configured by applying, for example, the VTCMOS technology. Switching between the normal mode and the low-speed mode is realized by, for example, a drop or a rise in the threshold voltage Vth, and the sleep mode is realized by, for example, stopping power supply. Is done. Note that the normal mode, the low-speed mode, and the sleep mode may be realized by a technique other than VTCMOS.
[0032]
Since a predetermined time is required for the transition of the operation mode between the banks 0 to 3, it is necessary to access the banks in the low-speed mode after transitioning to the normal mode once in consideration of the transition overhead. Must be considered.
[0033]
The I / F register (also referred to herein as MEMCONT) 73 is a circuit that receives the setting of the access right and the setting of the operation mode of each of the banks 0 to 3 of the shared memory 71, and is configured by a bit field BF shown in FIG. Is done. As shown in FIG. 4, the bit field BF includes fields A0, A1, A2, and A3 each composed of a 1-bit field, and fields M0, M1, M2, and fields each composed of a 2-bit field. M3. The field A0 (A1, A2, A3) is a portion for receiving the setting of the access right of the bank 0 (bank 1, bank 2, bank 3) (here, 0 is the CPU 3A and 1 is the coprocessor 5A). Field M0 (M1, M2, M3) is a portion for accepting the setting of the operation mode of bank 0 (bank 1, bank 2, bank 3) (here, b "00 is normal mode, b'10 is low speed mode). , B′11 is the sleep mode).
[0034]
The setting of the access right of each of the banks 0 to 3 and the setting of the operation mode to the I / F register 73 are performed by the CPU 3A or the coprocessor 5A.
[0035]
The operation mode control unit 77 individually operates the banks 0 to 3 of the shared memory 71 according to the setting of the operation mode of each of the banks 0 to 3 set in the I / F register 73. The operation of each of the banks 0 to 3 is individually switched and controlled in accordance with the change of the setting of the operation mode of No. 3.
[0036]
The switch unit 75 allows the CPU 3A and the coprocessor 5A to access (read and write) the banks 0 to 3 to which the access is permitted according to the setting of the access right of each of the banks 0 to 3 set in the I / F register 73. Next, dynamic switching of access paths between the CPU 3A and the coprocessor 5A and each of the banks 0 to 3 is performed.
[0037]
FIG. 5 is an example of a memory map MM of the multiprocessor 1A. 5 corresponds to the above-described shared memory 71. Here, the shared memory 71 is mapped to addresses 0x8000 to 0x8fff in the linear memory space of the CPU 3A at addresses on the CPU 3A side, and is mapped to addresses 0x0000 to 0x0fff at addresses on the coprocessor 5A side.
[0038]
HALT_CNT 79 in FIG. 5 is a register used for referring to and controlling the operation of the coprocessor 5A. That is, for example, when writing from the CPU 3A to the HALT_CNT 79, the coprocessor 5A is activated by writing 1 and the coprocessor 5A is forcibly stopped by writing 0. Further, for example, when reading the HALT_CNT 79 from the CPU 3A, reading 1 means that the coprocessor 5A is operating (processing), and reading 0 means that the coprocessor 5A is stopped (ending processing). .
[0039]
PC_CNT 711 in FIG. 5 is a register in which an execution start PC (program counter) of the coprocessor 5A is set. When the coprocessor 5A stops, the PC value to be executed next can be read.
[0040]
The MEMCONT 73 in FIG. 5 is the I / F register 73 described above.
[0041]
The CPU 3A is mounted so as to be capable of performing arithmetic processing in parallel (simultaneously) with the coprocessor 5A. Thereby, the CPU 3A can execute another process in parallel with the arithmetic process of the coprocessor 5A (that is, without waiting for the end of the arithmetic process of the coprocessor 5A). Further, the CPU 3A controls the start / stop of the coprocessor 5A by changing the setting of the HALT_CNT 79. The CPU 3A sets the PC value in the PC_CNT 711 to specify the content of the arithmetic processing to be executed by the coprocessor 5A. The CPU 3A controls the access right and the operation mode of each of the banks 0 to 3 by changing the setting of the MEMCONT 73.
[0042]
The coprocessor 5A operates as a memory map device for the CPU 3A, and is controlled by the CPU 3A via the two control registers (HALT_CNT79 and PC_CNT711) as described above. The coprocessor 5A notifies the CPU 3A of the end of the processing by setting (1) HALT_CNT 79 to 0 at the end of the arithmetic processing being executed, and (2) setting the MEMCONT 73 (each of the banks 0 to 3). Setting of the access right and setting of the operation mode), the access right of each of the banks 0 to 3 used in the processing is returned to, for example, the CPU 3A, and the operation of the banks 0 to 3 used for saving the processing result is performed. The mode is switched to, for example, the low-speed mode, and the operation mode of the banks 0 to 3 not used for storing the processing result is switched to, for example, the pause mode.
[0043]
In this case, the coprocessor 5A is capable of setting, in a predetermined register (here, set in the MEMCONT 73), an instruction for setting 0 to the HALT_CNT 79, which can be designated by execution of the instruction. By executing the instruction, the processing operations of (1) and (2) are executed. That is, as the operand specified by the SLAVEM instruction, the address where the setting of the access right and the setting of the operation mode of each of the banks 0 to 3 required for the processing operation of the above (2) are specified (here, the address is stored). It is assumed that the setting of the access right and the setting of the operation mode are set in the ROM 11). Then, when the coprocessor 5A executes the SLAVEM instruction at the end of the arithmetic processing, HALT_CNT 79 is set to 0, the processing operation of (1) is performed, and the value of the operand (MEMCONT 73) is stored in MEMCONT 73. The setting of the address right and the setting of the operation mode of each of the banks 0 to 3 necessary for the processing operation (2) are set, and the processing operation (2) is executed.
[0044]
The SLAVEM instruction is an instruction function that is standardly installed in a multiprocessor that employs a master-slave system architecture.
[0045]
Next, the operation of the multiprocessor 1A will be described with reference to FIGS. FIG. 6 is a flowchart illustrating the operation of the CPU 3A when the multiprocessor 1A operates, and FIG. 7 is a flowchart illustrating the operation of the coprocessor 5A when the multiprocessor 1A operates. Here, an example will be described in which the coprocessor 5A calculates the coefficients of the FFT of 2048 points, and the CPU 3A reads the coefficients of the upper 128 points.
[0046]
In step S1 of FIG. 6, the CPU 3A sets the access right and the operation mode of each of the banks 0 to 3 by setting, for example, 0x0033 in the MEMCONT 73 as shown in Table 1, for example.
[0047]
[Table 1]
[0048]
That is, the operation mode of the bank 0 and the bank 1 used for storing data used in the FFT operation processing is set to the normal mode with a high access speed, and the access right of the bank 0 and the bank 1 is set to the CPU 3A. I do. On the other hand, the operation modes of the banks 2 and 3 which are not used in the arithmetic processing of the FFT are set to the stop mode with minimal power consumption, and the access rights of the banks 2 and 3 are set to, for example, the CPU 3A. By setting the operation modes of the banks 2 and 3 that are not used in the FFT processing to, for example, the sleep mode, spatial waste of power consumption of the shared memory 71 is reduced.
[0049]
Then, in step S2, the CPU 3A transfers and stores the input data used for the FFT operation processing to the bank 0 and the bank 1. Then, in step S3, the CPU 3A sets the access right and operation mode of each of the banks 0 to 3 by setting, for example, 0x8833 in the MEMCONT 73 as shown in Table 2, for example. That is, the access right of the banks 0 and 1 is changed from the CPU 3A to the coprocessor 5A so that the input data transferred to the banks 0 and 1 can be read by the coprocessor 5A.
[0050]
[Table 2]
[0051]
Then, in step S4, the CPU 3A sets the PC_CNT 711 to the start address of the FFT function stored in the ROM 11 (instruction memory) of the coprocessor 5A, sets the HALT_CNT 79 to 1, and starts the coprocessor 5A. The processor 5A executes the FFT operation.
[0052]
Then, in step S5, the CPU 3A executes another process until the process of the coprocessor 5A ends. Another processing includes, for example, a processing operation simply for the CPU 3A to transition to the low power mode. Then, when another process of step S5 ends, the CPU 3A proceeds to step S6 and checks HALT_CNT79. When the HALT_CNT 79 is 1 (that is, when the coprocessor 5A has not completed the FFT operation), the CPU 3A returns to step S5 to execute another process, and when the HALT_CNT 79 is 0 (that is, when the HALT_CNT 79 is 0). If the coprocessor 5A has completed the FFT operation process), the process proceeds to step S7.
[0053]
On the other hand, the coprocessor 5A activated by the CPU 3A in step S4 in FIG. 6 executes the FFT calculation process in step T1 in FIG. 7, and when the calculation process ends, the result of the calculation process (2048 points of the FFT Coefficient) are stored in bank 0 and bank 1, and the process proceeds to step T2. Then, in step T2, the coprocessor 5A sets the HALT_CNT 79 to 0 by executing the SLAVEM instruction to notify the CPU 3A of the end of the arithmetic processing and, for example, the operand value stored in the ROM 11 (here, the operand value stored in the ROM 11). 0x2333) is set in the MEMCONT 73, and the access right and operation mode of each of the banks 0 to 3 are set, for example, as shown in Table 3.
[0054]
[Table 3]
[0055]
That is, of bank 0 and bank 1 used for storing the result of the arithmetic processing (2048 FFT coefficients) of coprocessor 5A, bank 0 used for storing the top 128 coefficients read out by CPU 3A is used. The operation mode is set to the low-speed mode, and the access right of the bank 0 is returned to the CPU 3A so that the upper 128 coefficients can be read from the CPU 3A. On the other hand, the operation mode of the bank 1 in which the upper 128 coefficients read by the CPU 3A are not stored is set to the sleep mode, and the access right of the bank 1 is also returned to the CPU 3A. As a result, of the results of the arithmetic processing of the coprocessor 5A, those read by the CPU 3A are stored in the shared memory 71 with minimum power consumption. As a result, time-consuming power consumption of the shared memory 71 is reduced.
[0056]
In step S7, the CPU 3A sets the access right and the operation mode of each of the banks 0 to 3 as shown in Table 4 by setting, for example, 0x0333 in the MEMCONT 73. That is, the operation mode of the bank 0 is switched to the normal mode having a high access speed.
[0057]
[Table 4]
[0058]
Then, in step S8, the CPU 3A reads from the bank 0 the result of the arithmetic processing of the coprocessor 5A (the upper 128 points of the FFT coefficients). Then, after the reading, the CPU 3A changes the operation mode of the bank 0 to, for example, the low-speed mode or the sleep mode by changing the setting of the MEMCONT73.
[0059]
According to the multiprocessor 1A configured as described above, the operation modes of the banks 0 to 3 are individually switched and controlled by the CPU 3A, and the operation modes of the banks 0 to 3 are also controlled by the coprocessor 5A. Since the switching can be performed individually, the operation mode of each of the banks 0 to 3 can be individually switched and controlled appropriately in accordance with the progress of the process of the coprocessor 5A. The power consumption of the shared memory 71 can be precisely controlled, and the power consumption can be reduced.
[0060]
Further, since the operation mode of the banks 2 and 3 not used for the arithmetic processing of the coprocessor 5A is switched by the CPU 3A to the operation mode with low power consumption (pause mode) (step S1), the unused banks 2 and 3 are not used. Wasted power consumption can be reduced, and spatial waste of power consumption of the shared memory 71 can be reduced.
[0061]
When the processing of the coprocessor 5A is completed (step T2), the operation mode of the bank 0 and the bank 1 used for the processing by the coprocessor 5A is changed to an operation mode with low power consumption (low-speed mode or sleep mode). , It is possible to reduce the time waste of the power consumption of the shared memory 71, which has been conventionally wasted until the processing result is stored in the bank 0 and the bank 1 and read out by the CPU 3A. In particular, at this time, the operation mode of the bank 0 used by the coprocessor 5A for storing the predetermined processing result (the one read by the CPU 3A) among the processing results is within a range in which the predetermined processing result can be held. The operation mode is switched to the operation mode with the lowest power consumption (low-speed mode), and the operation mode of the bank 1 other than the bank 0 is switched to the operation mode with the lowest power consumption (pause mode). Predetermined processing results among the results can be stored in the shared memory 71 with the minimum power consumption, so that the time waste of the power consumption of the shared memory 71 can be significantly reduced.
[0062]
Further, since the CPU 3A is configured to be able to execute another processing in parallel with the arithmetic processing of the coprocessor 5A, the efficiency of the processing of the entire multiprocessor 1A can be improved. In particular, when the CPU 3A executes transition to its own low power mode as another process, the standby power of the CPU 3A during the arithmetic processing of the coprocessor 5A can be reduced.
[0063]
Also, as shown in FIG. 4, the bit field BF for receiving the setting of the access right and the setting of the operation mode of each of the banks 0 to 3 is constituted by the same register. The access right and the operation mode can be set, and the number of processing steps can be reduced.
[0064]
Also, for example, when the CPU 3A reads (accesses) the result of the arithmetic processing of the coprocessor 5A from the bank 0 used for storing the processing result of the coprocessor 5A in step S8, for example, the operation mode of the bank 0 is used by the CPU 3A. Is switched to the operation mode (normal mode) having a high access speed, so that even if the data amount of the processing result of the coprocessor 5A stored in the bank 0 is large, the data can be quickly read.
[0065]
In this embodiment, when, for example, the processing result of the coprocessor 5A is read from the bank 0 by the CPU 3A in step S8, the operation mode of the bank 0 is switched to the normal mode in which the access speed is fast by the CPU 3A in step S7. As described above, when the data amount of the processing result of the coprocessor 5A read by the CPU 3A is small, the step S7 is omitted, and the operation mode of the bank 0 is kept at the low speed mode, and the CPU 3A outputs the coprocessor 5A from the bank 0. May be read out.
[0066]
In this embodiment, a case has been described in which the operation mode of, for example, the banks 2 and 3 not used for the arithmetic processing of the coprocessor 5A is switched by the CPU 3A to the operation mode (pause mode) with minimal power consumption in step S1. However, the coprocessor 5A can switch the operation mode of, for example, the banks 2 and 3 that are not used for the arithmetic processing to the operation mode with minimal power consumption (pause mode), for example, at the time of startup or the start of the processing. No problem.
[0067]
In this embodiment, the case where the shared memory 71 is constituted by a plurality of banks 0 to 3 has been described. However, the shared memory 71 may be constituted by one bank. In this case, among the effects of this embodiment, only the effects other than the effects resulting from the shared memory 71 being constituted by the plurality of banks 0 to 3 are obtained.
[0068]
<Embodiment 2>
The multiprocessor 1B according to the second embodiment differs from the multiprocessor 1A according to the first embodiment in that the access right and the operation mode of each of the banks 0 to 3 that are switch-controlled by the coprocessor 5A are different from those of the CPU 3A. It is set (specified) from.
[0069]
As shown in FIGS. 1 and 14, the multiprocessor 1B according to this embodiment includes a CPU 3B, a coprocessor 5B, and a shared memory 71 between the CPU 3B and the coprocessor 5B, similarly to the multiprocessor 1A according to the first embodiment. And a ROM 11 in which a program executed by the coprocessor 5B is stored, and a cache 9 for increasing the memory access speed of the CPU 3B. Hereinafter, among the components of the multiprocessor 1B, the same components as those of the multiprocessor 1A are denoted by the same reference numerals and description thereof will be omitted.
[0070]
The coprocessor 5B of this embodiment differs from the coprocessor 5A of the first embodiment in that, when the arithmetic processing during its execution is completed, instead of executing a SLAVEM instruction capable of designating an operand, By executing a SLAVE instruction that cannot be specified, the same processing operation is set except that HALT_CNT 79 is set to 0. The SLAVE instruction is an instruction for setting HALT_CNT 79 to 0, similarly to the SLAVEM instruction, and is an instruction function that is standardly mounted in a multiprocessor employing a master-slave system architecture.
[0071]
As shown in FIG. 8, the memory map MM of the multiprocessor 1B according to this embodiment is different from the memory map MM of the multiprocessor 1A of the first embodiment (FIG. 5) for controlling the coprocessor 5B. The configuration is the same except that POWER_CNT 713 is further added as a control register. The POWER_CNT 713 is a register in which access rights and operation mode settings of each of the banks 0 to 3 set (designated) by the CPU 3B are set. The POWER_CNT 713 sets and inputs the access right setting and the operation mode setting of each of the banks 0 to 3 set in the POWER_CNT 713 due to the execution of the SLAVE instruction by the coprocessor 5B. Thereby, the access right and operation mode of each of the banks 0 to 3 are switched to the setting of the access right and the operation mode of each of the banks 0 to 3 set in the POWER_CNT 713.
[0072]
Next, the operation of the multiprocessor 1B will be described with reference to FIGS. FIG. 9 is a flowchart illustrating the operation of the CPU 3B when the multiprocessor 1B operates, and FIG. 10 is a flowchart illustrating the operation of the coprocessor 5B when the multiprocessor 1B operates. Here, a case will be described in which the coprocessor 5B calculates 2048 FFT coefficients, and the CPU 3B reads out all the coefficients (2048 FFT coefficients).
[0073]
As shown in FIG. 9, the processing operation of the CPU 3B of this embodiment differs from the processing operation of the CPU 3A of the first embodiment in that, for example, 0x2233 is set in the POWER_CNT 713 in step S3-2 after the processing in step S3. The same processing operation is set except that the process proceeds to step S4 after that. By setting, for example, 0x2233 to the POWER_CNT 713 in step S3-2, in step T2 of the processing operation of the coprocessor 5B described later, the access right and the contents of the operation mode of each of the banks 0 to 3 that are switched and controlled by the coprocessor 5B are changed. For example, they are set as shown in Table 5.
[0074]
[Table 5]
[0075]
Note that the setting in Table 5 is an example in which all the 2048-point FFT coefficients calculated by the coprocessor 5B are read out by the CPU 3B in the example of the operation description here. Among the bank 0 and the bank 1 used for storing the result (the coefficient of the FFT of 2048 points), the operation modes of both the bank 0 and the bank 1 used for storing the coefficient of all 2048 points read out by the CPU 3B are set to the low speed. In this mode, the access right of both bank 0 and bank 1 is set back to the CPU 3B so that all the FFT coefficients can be read from the CPU 3B. The operation modes of the other banks 2 and 3 are not used in the arithmetic processing of the coprocessor 5B, so that they remain set to the sleep mode with the minimum power consumption. Remains set to the side.
[0076]
On the other hand, as shown in FIG. 10, the processing operation of the processor 5B of this embodiment executes a SLAVE instruction in which an operand cannot be specified in step T2, as compared with the processing operation of the coprocessor 5A of the first embodiment. Thus, the same processing operation is set except that HALT_CNT 79 is set to 0. That is, by executing the SLAVE instruction by the coprocessor 5B in step T2, 0 is set in the HALT_CNT 79 and the end of the arithmetic processing of the coprocessor 5B is notified to the CPU 3B, and the setting of the 0x2233 set in the POWER_CNT 713 is changed. A similar processing operation is performed except that the setting right is input to the MEMCONT 73 and the access right and operation mode of each of the banks 0 to 3 are switched as shown in Table 5.
[0077]
In the description of the operation of this embodiment, the result of the arithmetic processing of the coprocessor 5B read by the CPU 3B is stored in the bank 0 and the bank 1. Therefore, in step S7 in this embodiment, the CPU 3B sets 0x0033 (setting in Table 1) in the MEMCONT 73 to switch the operation mode of both the bank 0 and the bank 1 to the normal mode capable of high-speed reading. Note that this is slightly different from the case of step S7 in the first embodiment.
[0078]
According to the multiprocessor 1B configured as described above, the access right and contents of the operation mode of each of the banks 0 to 3 that are switched and controlled by the coprocessor 5B can be set (designated) from the CPU 3B side. The contents of the operation modes of the banks 0 to 3 that are switched and controlled by the coprocessor 5B in accordance with the change in the processing contents (the number of results of the arithmetic processing of the coprocessor 5B read from the shared memory 71 by the CPU 3B) In addition, only by changing the setting of the CPU 3B, it is possible to change the contents of the access right and the operation mode of each of the banks 0 to 3 that are switched and controlled by the coprocessor 5B together with the change of the processing content of the CPU 3B, and the setting can be easily changed. Also, (2) the software related to the setting of the access right and the setting of the operation mode of each of the banks 0 to 3 on the coprocessor 5B side. It can be omitted algorithm Touea, thereby to reduce the simplification and software execution cycle of the software algorithms executed by the coprocessor 5B.
[0079]
<Embodiment 3>
In the multiprocessor 1C according to the third embodiment, when there is no access to each of the banks 0 to 3 of the shared memory 71 for a certain period of time in the multiprocessor 1A of the first embodiment, The operation mode 3 is autonomously (automatically) switched by the memory device 7A to, for example, a low-speed mode with low power consumption, without being controlled by the CPU 3A and the coprocessor 5A.
[0080]
That is, as shown in FIG. 14, the multiprocessor 1C according to this embodiment includes a CPU 3A, a coprocessor 5A, a memory device 7C, a ROM 11, a cache (Cache), as in the multiprocessor 1A according to the first embodiment. 9 is mainly provided. Hereinafter, among the components of the multiprocessor 1C, the same components as those of the multiprocessor 1A will be assigned the same reference numerals and description thereof will be omitted.
[0081]
Also, as shown in FIG. 11, the memory device 7C of this embodiment is different from the memory device 7A of the first embodiment (FIG. 1) in that a timer for measuring the time during which each of the banks 0 to 3 is not accessed is used. (Time measuring means) 715 and the operation mode control unit 77C is changed as described later, except that the operation mode is changed.
[0082]
As shown in FIG. 12, the memory map MM of the multiprocessor 1C according to the present embodiment further includes a TIMER_CONT 717 as compared with the memory map MM of the multiprocessor 1A according to the first embodiment (FIG. 5). The configuration is the same except for the differences. The TIMER_CONT 717 is a time interval from the time when access to the banks 0 to 3 is lost to the time when the operation mode of the banks 0 to 3 is autonomously switched to, for example, the low-speed mode by the memory device 7C (this time interval is equal to the above-mentioned fixed time). Is a register set by the count number.
[0083]
The timer unit 715 includes four down counters (not shown) for measuring the time during which each of the banks 0 to 3 is not accessed. Each of the down counters is a counter that counts the predetermined time by setting the count number set in TIMER_CONT 717 as an initial value and reducing the count number by 1 every time a predetermined time elapses until the count number becomes 0. It is.
[0084]
The timer unit 715 determines that for each of the banks 0 to 3 of the shared memory 71, (1) the operation mode of the banks 0 to 3 is, for example, the normal mode, and (2) that the access right of the banks 0 to 3 is, for example, the CPU 3A. (3) When the access (read / write) to the banks 0 to 3 disappears in the situation on the side, the timing of the inaccessible time of the banks 0 to 3 is started using the down counter as described above. Then, the timer unit 715 notifies the operation mode control unit 77C of the fact only when the above-mentioned fixed time has been measured for the banks 0 to 3. It should be noted that when there is access to the banks 0 to 3 during the counting, the timer unit 715 resets the counting from the initial value. When at least one of the above (1) and (2) is not satisfied with respect to the banks 0 to 3 during the counting, the timer unit 715 stops the counting. It should be noted that the timer unit 715 does not perform time counting when 0 (zero) is set as the count number in the TIMER_CONT 717 (that is, the counter of the timer unit 715 becomes inactive).
[0085]
The operation mode control unit 77C of the present embodiment autonomously changes the operation mode of the banks 0 to 3 which have not been accessed for the certain time only when it is notified from the timer unit 715 that the certain time has been measured. For example, switch to the low-speed mode. Specifically, for example, the operation mode control unit 77C changes the setting of the MEMCONT73 by itself so that the operation mode of the banks 0 to 3 that have not been accessed for a certain time is switched to, for example, the low-speed mode, and according to the changed setting of the MEMCONT73. The operation mode of the banks 0 to 3 which have not been accessed for the predetermined time is switched to the low speed mode.
[0086]
With this configuration, when there is no access to each of the banks 0 to 3 of the shared memory 71 for a certain period of time, the operation mode of the banks 0 to 3 that have not been accessed is autonomously controlled without being switched by the CPU 3A and the coprocessor 5A. The memory device 7C is switched to, for example, a low-speed mode with low power consumption.
[0087]
According to the multiprocessor 1C configured as described above, when there is no access to each of the banks 0 to 3 of the shared memory 71 for a certain period of time, the operation mode of the banks 0 to 3 without access is set to the CPU 3A and the coprocessor 5A. Even if the switching control is not performed, the memory device 7C can autonomously switch to, for example, a low-speed mode in which power consumption is low, so that the control load on the banks 0 to 3 by the CPU 3A and the coprocessor 5A can be reduced, and the power consumption of the shared memory 71 Reduction can be achieved.
[0088]
Further, the power consumption of the shared memory 71 can be reduced only by setting and adjusting the time interval until the operation mode of the banks 0 to 3 is autonomously switched to the low-speed mode by the memory device 7C, that is, by simple setting adjustment. It is possible to easily adjust whether the setting for emphasizing high-speed access to the setting, the setting for emphasizing low power consumption, or the setting in between.
[0089]
Although not particularly described in this embodiment, the setting of the count number in TIMER_CONT 717 may be set in, for example, CPU 3A or coprocessor 5A, or may be set at the time of manufacturing.
[0090]
In this embodiment, the case where the present invention is applied to the multiprocessor 1A according to the first embodiment has been described, but the present invention may be applied to the multiprocessor 1B according to the second embodiment. In this case, the same effect as that of the embodiment can be obtained.
[0091]
In the first to third embodiments, it goes without saying that the power control method of the multiprocessor is also included in the category of the first to third embodiments.
[0092]
<Embodiment 4>
The multiprocessor 1D according to the fourth embodiment differs from the multiprocessor 1A (FIG. 1) according to the first embodiment in that the I / F register 73, the switch unit 75, and the operation among the constituent elements of the memory device 7A. The mode controller 77 is mounted on the coprocessor 5A.
[0093]
That is, the memory device (storage means) 7D of this embodiment is configured by mounting only the shared memory 71 as shown in FIG. On the other hand, as shown in FIG. 13, the coprocessor 5D of this embodiment further includes an I / F register 73, a switch unit 75, and an operation mode control unit 77 of the memory device 7D in addition to the operation unit 51 originally provided. It is composed.
[0094]
The operation of the multiprocessor 1D according to this embodiment is the same as the operation of the multiprocessor 1A according to the first embodiment, and a description thereof will be omitted.
[0095]
According to the multiprocessor 1D configured as described above, the memory device 7D implements only the device part (SRAM) that configures the shared memory 71 among the constituent elements, and the banks 0 to 0 of the shared memory 71 3 (operation mode control unit 77 and I / F register 73), and a device part (switch) related to control of access between CPU 3A and coprocessor 5D and each of banks 0-3. Since the unit 75) is mounted on the coprocessor 5D, the memory device 7D can be configured only with the shared memory 71 (that is, with a simple configuration of functions), and the design reusability of the memory device 7D can be improved.
[0096]
In this embodiment, the case where the present invention is applied to the multiprocessor 1A of the first embodiment has been described. However, it is needless to say that the present invention can be applied to the multiprocessors 1B and 1C of the second and third embodiments.
[0097]
【The invention's effect】
According to the first aspect of the present invention, the shared storage means of the first processor and the second processor is configured to have one or more banks, and the operation mode of each bank is individually set to the power consumption. The operation mode is switched to any one of a plurality of different operation modes. In addition to the operation mode of each bank of the storage unit being individually controlled by the first processor, the operation mode of each bank is also controlled by the second processor. Since the operation mode is individually controlled, the operation mode of each bank can be individually controlled in accordance with the progress of the processing of the second processor. Therefore, only the progress of the processing of the first processor is considered. This makes it possible to more precisely control the power consumption of the storage unit and reduce the power consumption. In particular, when the storage means has two or more banks, the operation mode can be switched for each bank, which can further contribute to a reduction in power consumption.
[0098]
According to the second aspect of the present invention, the first processor or the second processor switches the operation mode of the bank not used for the processing of the second processor to the operation mode with low power consumption. Power consumption can be reduced.
[0099]
According to the third aspect of the present invention, when the processing of the second processor ends, the operation mode of the bank used for the processing is switched by the second processor to a mode with low power consumption. It is possible to reduce the power consumption of the storage unit between the time when the processing result is stored in the bank (that is, the storage unit) and the time when the processing result is read out by the first processor.
[0100]
According to the fourth aspect of the present invention, when the processing of the second processor is completed, the operation mode of the bank used for storing a predetermined processing result among the processing results by the second processor is changed. The operation mode is switched to the operation mode with the minimum power consumption as long as the predetermined processing result can be held, and the operation mode of the banks other than the bank is switched to the operation mode with the minimum power consumption. Can be stored in the storage unit with the minimum power consumption, and the power consumption of the storage unit can be reduced.
[0101]
According to the fifth aspect of the present invention, the operation mode of each bank of the storage means is designated (set) by the first processor, and the operation mode of each bank is designated by the first processor by the second processor. Since the mode can be switched to the operation mode, the content of the operation mode of each bank switched and controlled by the second processor can be changed together with the change of the processing content of the first processor only by changing the setting of the first processor. Becomes easier. In addition, the software algorithm of the portion related to the setting of the operation mode contents of each bank on the second processor side can be omitted, and the software algorithm executed by the second processor can be simplified and the software execution cycle can be reduced. Can be reduced.
[0102]
According to the invention described in claim 6, when the first processor accesses the bank used for storing the processing result of the second processor, the operation mode of the bank is changed by the first processor to the access speed. Since the operation mode can be switched to the fast operation mode, for example, even if the data amount of the processing result of the second processor stored in the bank is large, the data can be quickly read.
[0103]
According to the seventh aspect of the present invention, the storage unit measures the time during which each bank is not accessed, and automatically switches the operation mode of the bank that is not accessed for a fixed time to the operation mode with low power consumption. The control load of each bank by the first processor and the second processor can be reduced, and the power consumption of the storage means can be reduced.
[0104]
According to the eighth aspect of the present invention, since the storage means is constituted only by the device portion constituting each bank, that is, with a simple configuration of functions, the design reusability of the storage means can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a memory device configuring a shared memory of a multiprocessor according to a first embodiment of the present invention;
FIG. 2 is a diagram illustrating an operation mode of the shared memory of FIG.
FIG. 3 is a diagram showing characteristics of each operation mode of the shared memory of FIG. 1;
FIG. 4 is a diagram illustrating an example of a bit field of the IF register of FIG. 1;
FIG. 5 is an example of a memory map of the multiprocessor of FIG. 1;
6 is a flowchart illustrating the operation of the CPU when the multiprocessor of FIG. 1 operates.
FIG. 7 is a flowchart illustrating an operation of the coprocessor when the multiprocessor of FIG. 1 operates.
FIG. 8 is an example of a memory map of a multiprocessor according to a second embodiment of the present invention.
FIG. 9 is a flowchart illustrating the operation of the CPU when the multiprocessor according to the second embodiment of the present invention operates.
FIG. 10 is a flowchart illustrating an operation of the coprocessor when the multiprocessor according to the second embodiment of the present invention operates.
FIG. 11 is a schematic configuration diagram of a memory device of a multiprocessor according to a third embodiment of the present invention.
FIG. 12 is an example of a memory map of the multiprocessor of FIG. 11;
FIG. 13 is a schematic configuration diagram of a memory device and a coprocessor of a multiprocessor according to a fourth embodiment of the present invention.
FIG. 14 is a schematic configuration diagram of a general multiprocessor.
FIG. 15 is a schematic diagram showing a flow of data transmitted and received among a CPU, a coprocessor, and a shared memory and a control flow when one collective process is executed in a conventional multiprocessor.
[Explanation of symbols]
1A, 1B, 1C, 1D multiprocessor, 3A, 3B CPU, 5A, 5B, 5D coprocessor, 7A, 7C, 7D memory device, 9 cache, 11 ROM, 71 shared memory, 73 IF register, 75 switch unit, 77 , 77C operation mode control unit, 79 HALT_CNT, 711 PC_CNT, 713 POWER_CNT, 715 timer unit.
