JP2004012396A

JP2004012396A - Pattern generator and testing device

Info

Publication number: JP2004012396A
Application number: JP2002169224A
Authority: JP
Inventors: Satoshi Ozora; 大空　聡
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2004-01-15

Abstract

<P>PROBLEM TO BE SOLVED: To generate various test patterns from algorizm pattern data of a few bit numbers. <P>SOLUTION: The test pattern generator generates test patterns for testing an electronic device composed of a fundamental pattern generating part for generating fundamental pattern data, an algorithm pattern generating part for generating algorithm pattern data based on a previously fixed algorithm, an operation pattern generating part for generating the operation pattern data by operating the operation selected from among a plurality of operations for the fundamental pattern data and the algorithm pattern data, and a test pattern outputting part for outputting the test pattern based on the operation pattern data. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、パターン発生器及び試験装置に関する。特に本発明は、電子デバイスを試験するための試験パターンを生成するパターン発生器に関する。
【０００２】
【従来の技術】
従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。また、メモリデバイスの試験においては、予め定められたアルゴリズムに基づく試験パターンを生成する試験装置が知られている。
【０００３】
【発明が解決しようとする課題】
しかし、ビット数又はパターン数の多い試験パターンを生成するためには、アルゴリズムによって多くのビットを生成する必要があり、必要なリソースが増大するという問題があった。そのため、例えばＡＳＩＣの内蔵メモリ等の、ビット数の多い試験パターンが必要な電子デバイスを適切に試験できない場合があった。
【０００４】
そこで本発明は、上記の課題を解決することのできるパターン発生器及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、電子デバイスを試験するための試験パターンを発生するパターン発生器であって、基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、基本パターンデータ及びアルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、基本パターンデータ及びアルゴリズムパターンデータに対する一の演算を行って、演算パターンデータを生成する演算パターン生成部と、演算パターンデータに基づいて試験パターンを出力する試験パターン出力部とを備える。
【０００６】
演算パターン生成部は、それぞれが複数種類の演算のそれぞれを行う複数の演算器を有してよい。演算パターン生成部は、複数種類の演算として、論理和演算、論理積演算、及び排他論理和演算を行う演算器を有してよい。
【０００７】
電子デバイスは、メモリと、メモリにアクセスするためのアドレス端子及びデータ端子とを備え、試験パターン出力部が当該アドレス端子に試験パターンを出力する場合、演算パターン生成部は、アルゴリズムパターンデータの少なくとも一部を演算パターンデータとして試験パターン出力部に供給してよい。また、予め定められた開始命令に応じて、アルゴリズムパターン生成部にアルゴリズムパターンデータの生成を開始させるシーケンサを更に備えてよい。
【０００８】
本発明の第２の形態によると、電子デバイスを試験するための試験パターンを発生するパターン発生器であって、第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、第１基本パターンデータ及びアルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、第２基本パターンデータ及びアルゴリズムパターンデータに対する第２演算により、第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、第１演算パターンデータに基づいて第１試験パターンを出力し、第２演算パターンデータに基づいて、第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部とを備える。
【０００９】
電子デバイスは、メモリと、メモリにアクセスするためのアドレス端子及びデータ端子とを備え、試験パターン出力部は、第１試験パターンを電子デバイスの一のデータ端子に供給し、第２試験パターンを電子デバイスの他のデータ端子に供給してよい。また、第１演算パターン生成部は、アルゴリズムパターンデータの少なくとも一部である部分データに基づいて、部分データと同じビット数を有する第１演算パターンデータを生成し、第２演算パターン生成部は、部分データに基づいて、第２演算パターンデータを生成してよい。第２演算パターン生成部は、第２演算として第１演算と異なる演算を行って、第１演算パターンデータと異なる第２演算パターンデータを生成してよい。また、パターンデータ生成部は、互いに異なる第１パターンデータ及び第２パターンデータを生成し、第２演算パターン生成部は、当該第２パターンデータに基づいて、第１演算パターンデータと異なる第２演算パターンデータを生成してよい。
【００１０】
本発明の第３の形態によると、電子デバイスを試験する試験装置であって、基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、基本パターンデータ及びアルゴリズムパターンデータに対する複数種類の演算から一の演算を選択し、基本パターンデータ及びアルゴリズムパターンデータに対する一の演算を行って、演算パターンデータを生成する演算パターン生成部と、演算パターンデータに基づいて試験パターンを出力する試験パターン出力部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備える。
【００１１】
本発明の第４の形態によると、電子デバイスを試験する試験装置であって、第１基本パターンデータ及び第２基本パターンデータを生成する基本パターンデータ生成部と、予め定められたアルゴリズムに基づくアルゴリズムパターンデータを生成するアルゴリズムパターン生成部と、第１基本パターンデータ及びアルゴリズムパターンデータに対する第１演算により、第１演算パターンデータを生成する第１演算パターン生成部と、第２基本パターンデータ及びアルゴリズムパターンデータに対する第２演算により、第１演算パターンデータと異なる第２演算パターンデータを生成する第２演算パターン生成部と、第１演算パターンデータに基づいて第１試験パターンを出力し、第２演算パターンデータに基づいて、第１試験パターンと異なる第２試験パターンを出力する試験パターン出力部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備える。
【００１２】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。
【００１５】
パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。
【００１６】
波形整形器４０は、試験パターンを受け取り、当該試験パターンを整形する。また、波形整形器４０は、所望のタイミングで受け取った試験パターンを、信号入出力部３０に供給する。
【００１７】
信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。
【００１８】
判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。
【００１９】
図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、メモリ制御部７０、パターン生成部８０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。
【００２０】
メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割したシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。
【００２１】
バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン発生部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ１１０から読み出すべきかを、メモリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。
【００２２】
パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。
【００２３】
また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。
【００２４】
キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。
【００２５】
また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。
【００２６】
また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。
【００２７】
図３は、アルゴリズムパターン生成部１２０及びパターン生成部８０の詳細な構成の一例を示す。本実施形態において、アルゴリズムパターン生成部１２０及びパターン生成部８０は、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成する。また、電子デバイス２００（図１参照）は、メモリと、当該メモリにアクセスするためのアドレス端子及びデータ端子とを備える。電子デバイス２００は、例えば、メモリを内蔵するＡＳＩＣ、又はメモリデバイスであってよい。
【００２８】
アルゴリズムパターン生成部１２０は、シーケンサ９０が生成する開始命令に応じて、アルゴリズムパターンデータを、予め定められたアルゴリズムに基づいて生成する。アルゴリズムパターン生成部１２０は、アドレス端子データ生成部３０２及びデータ端子データ生成部３０４を含む。アドレス端子データ生成部３０２は、電子デバイス２００に与えるべきアドレス信号を示すデータを、アルゴリズムパターンデータの一部として出力する。データ端子データ生成部３０４は、電子デバイス２００に与えるべきデータ信号を示すデータを、アルゴリズムパターンデータの一部として出力する。
【００２９】
パターン生成部８０は、アルゴリズムパターンデータに基づく試験パターンを生成する。パターン生成部８０は、アドレス端子データ生成部３０２から受け取るデータに基づいて生成した試験パターンを電子デバイス２００のアドレス端子に供給し、データ端子データ生成部３０４から受け取るデータに基づいて生成した試験パターンを電子デバイス２００のデータ端子に供給する。
【００３０】
パターン生成部８０は、複数の基本パターンデータ生成部（２０４−１〜２０４−ｎ）、複数の演算パターン生成部（２０２−１〜２０２−ｎ）、及び試験パターン出力部２０６を有する。
【００３１】
基本パターンデータ生成部２０４−１は、メモリ制御部７０を介してメインメモリ６０（図２参照）から受け取るパターンデータに基づいて基本パターンデータを生成し、演算パターン生成部２０２−１に供給する。基本パターンデータ生成部（２０４−２〜２０４−ｎ）のそれぞれは、基本パターンデータ生成部２０４−１と同一又は同様の機能を有するため説明を省略する。ここで、別の実施例においては、一の演算パターン生成部２０２が、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれに、同一の基本パターンデータを供給してもよい。
【００３２】
演算パターン生成部２０２−１は、アルゴリズムパターンデータ、及び基本パターンデータ生成部２０４−１から受け取る基本パターンデータに対する複数種類の演算を行う機能を有し、シーケンサ９０の指示に基づいて選択した演算を行って、演算パターンデータを生成する。本実施形態において、演算パターン生成部２０２−１は、複数種類の演算として、アルゴリズムパターンデータ及び基本パターンデータに対する論理和演算、論理積演算、及び排他論理和演算を行う機能を有する。別の実施例において、演算パターン生成部２０２−１は、アルゴリズムパターンデータに対する反転演算を行う機能を更に有してもよい。演算パターン生成部２０２−１は、アルゴリズムパターンデータが含む一部のデータに基づいて、当該一部のデータと同じビット数を有する演算パターンデータを生成する。演算パターン生成部（２０２−２〜２０２−ｎ）のそれぞれは、演算パターン生成部２０２−１と同一又は同様の機能を有するため、説明を省略する。
【００３３】
ここで、演算パターン生成部２０２−１は、アルゴリズムパターンデータの少なくとも一部である部分データに基づいて、部分データと同じビット数を有する演算パターンデータを生成する。また、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が行う演算と異なる演算を行ことにより、演算パターン生成部２０２−１が受け取る部分データと同一の部分データに基づいて、演算パターン生成部２０２−１が生成する演算パターンデータと異なる演算パターンデータを生成する。
【００３４】
別の実施例において、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が受け取る基本パターンデータと異なる基本パターンデータに基づいて、演算パターン生成部２０２−１が生成する演算パターンデータと異なる演算パターンデータを生成してもよい。この場合、基本パターンデータ生成部２０４−２は、基本パターンデータ生成部２０４−１が生成する基本パターンデータと異なる基本パターンデータを生成する。更には、この場合も、演算パターン生成部２０２−２は、演算パターン生成部２０２−１が行う演算と異なる演算を行って、演算パターンデータを生成してもよい。
【００３５】
試験パターン出力部２０６は、基本パターンデータ生成部（２０４−１〜２０４−ｎ）のそれぞれが生成する演算パターンデータに基づいて試験パターンを生成し、波形整形器４０を介して電子デバイス２００に供給する。この場合、試験パターン出力部２０６は、例えば、基本パターンデータ生成部２０４−１が生成する演算パターンデータに基づく試験パターンを電子デバイス２００の一のデータ端子に供給し、基本パターンデータ生成部２０４−２が生成する演算パターンデータに基づく試験パターンを電子デバイス２００の他のデータ端子に供給してよい。
【００３６】
本実施形態において、演算パターン生成部２０２−１及び演算パターン生成部２０２−２のそれぞれは、アルゴリズムパターンデータが含む同一の部分データに基づいて、互いに異なる演算パターンデータを生成する。このため、本実施形態によれば、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【００３７】
ここで、本実施形態においては、一のアルゴリズムパターン生成部１２０が複数の演算パターン生成部（２０２−１〜２０２―ｎ）にアルゴリズムパターンデータを供給する。別の実施例においては、複数の演算パターン生成部（２０２−１〜２０２―ｎ）に対応する複数のアルゴリズムパターン生成部１２０を備えてもよい。この場合、複数のアルゴリズムパターン生成部１２０のそれぞれは、同じアルゴリズムパターンデータを生成してよい。この場合も、ビット数が少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【００３８】
図４は、演算パターン生成部２０２−１の詳細な構成の一例を示す。演算パターン生成部２０２−１は、複数のビット選択部（４０２−１〜４０２−ｍ）、及び複数のビット演算部（４０４−１〜４０４−ｍ）を含む。
【００３９】
ビット選択部４０２−１は、アルゴリズムパターン生成部１２０から受け取るアルゴリズムパターンデータの一のビットをシーケンサ９０の指示に基づいて選択し、選択したビットをビット演算部４０４−１に供給する。ビット選択部（４０２−２〜４０２−ｍ）のそれぞれは、ビット選択部４０２−１と同一又は同様の機能を有するため説明を省略する。
【００４０】
ビット演算部４０４―１は、基本パターンデータ生成部２０４−１から受け取る基本データパターンの一のビットと、ビット選択部４０２−１から受け取るアルゴリズムパターンデータの一のビットに対して演算を行って演算パターンデータの一のビットを生成し、試験パターン出力部２０６に供給する。ビット演算部（４０４−２〜４０４−ｍ）のそれぞれは、ビット演算部４０４−１と同一又は同様の機能を有するため説明を省略する。
【００４１】
ビット演算部４０４−１は、複数の演算器（５０４―１〜５０４−３）、及び演算選択部５０２を含む。演算器（５０４―１〜５０４−３）のそれぞれは、演算パターン生成部２０２−１が有する複数種類の演算機能のそれぞれを有し、基本データパターンの一のビット、及びアルゴリズムパターンデータの一のビットに対して、それぞれ互いに異なる論理演算を行う。本実施形態において、演算器（５０４―１〜５０４−３）は、論理和演算、論理積演算、及び排他論理和演算をそれぞれ行い、演算結果を演算選択部５０２に供給する。
【００４２】
演算選択部５０２は、シーケンサ９０の指示に基づいて、演算器（５０４―１〜５０４−３）からいずれかを選択して、基本データパターンの一のビット、及びアルゴリズムパターンデータの一のビットを供給して演算を行わせる。そして、演算器５０４は、当該演算の結果を、演算パターンデータの一のビットとして試験パターン出力部２０６に供給する。
【００４３】
ここで、ビット演算部４０４−１が、アルゴリズムパターンデータの一のビットとしてアドレス端子データ生成部３０２（図３参照）が生成するデータが含むビットを受け取った場合、ビット演算部４０４−１は、受け取ったビットの値を演算パターンデータの一のビットとして出力する。そして、試験パターン出力部２０６は、当該演算パターンデータの一のビットに基づいて試験パターンの一のビットを生成し、電子デバイス２００のアドレス端子に供給する。これにより、試験パターン出力部２０６が電子デバイス２００のアドレス端子に試験パターンを出力する場合、演算パターン生成部２０２は、アルゴリズムパターンデータの少なくとも一部を演算パターンデータとして試験パターン出力部に供給することができる。
【００４４】
また、この場合、演算選択部５０２は、例えば、シーケンサ９０の指示に基づいて、受け取ったビットの値を演算パターンデータの一のビットとして出力してよい。別の実施例においては、基本パターンデータ生成部２０４−１が予め定められた論理値を出力し、演算器（５０４―１〜５０３―３）のいずれかが、当該予め定められた論理値に基づいて、受け取ったアルゴリズムパターンデータのビットの値を出力してもよい。
【００４５】
一方、ビット演算部４０４−１が、データ端子データ生成部３０４（図３参照）が生成するデータが含むビットを受け取った場合、ビット演算部４０４−１は、演算器（５０４―１〜５０４−３）のいずれかが演算により生成した演算パターンデータの一のビットを出力する。本実施形態によれば、アルゴリズムパターンデータにおけるデータ端子信号に対応するビットに対して、選択的に演算を行うことができる。
【００４６】
図５は、本実施形態に係るパターン生成部８０の動作の一例を示すフローチャートである。最初に、シーケンサ９０は、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれに、複数の演算から一の演算を選択させる（Ｓ１０２）。次に基本パターンデータ生成部（２０４−１〜２０４−ｎ）のそれぞれは、基本パターンデータを生成し（Ｓ１０４）、アルゴリズムパターン生成部１２０は、アルゴリズムパターンデータを生成する（Ｓ１０６）。
【００４７】
次に、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれは、対応する基本パターンデータ生成部２０４から受け取った基本パターンデータ、及びアルゴリズムパターンデータに対して、Ｓ１０２で選択した演算を行って、演算パターンデータを生成して試験パターン出力部２０６に供給する（Ｓ１０８）。そして、試験パターン出力部２０６は、演算パターン生成部（２０２−１〜２０２−ｎ）のそれぞれから受け取った演算パターンデータに基づいて試験パターンを生成して電子デバイス２００に供給する（Ｓ１１０）。本実施形態において、パターン生成部８０はＳ１１０の次に試験パターンの生成を終了する。別の実施例において、パターン生成部８０は、Ｓ１１０の次に、更に別の試験パターンの生成を開始してもよい。
【００４８】
本実施形態によれば、ビット数の少ないアルゴリズムパターンデータからビット数の多い試験パターンを容易に生成し、ＡＳＩＣの内蔵メモリ等の、ビット数の多い試験パターンが必要な電子デバイスを適切に試験することができる。
【００４９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
【発明の効果】
上記説明から明らかなように、本発明によればビット数の少ないアルゴリズムパターンデータから多様な試験パターンを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】パターン発生器５０の構成の一例を示す図である。
【図３】アルゴリズムパターン生成部１２０及びパターン生成部８０の詳細な構成の一例を示す図である。
【図４】演算パターン生成部２０２−１の詳細な構成の一例を示す図である。
【図５】パターン生成部８０の動作の一例を示すフローチャートである。
【符号の説明】
１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形整形器、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、８０・・・パターン生成部、９０・・・シーケンサ、１００・・・試験装置、１１０・・・バス制御部、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、２００・・・電子デバイス、２０２−１〜２０２−ｎ・・・演算パターン生成部、２０４−１〜２０４−ｎ・・・基本パターンデータ生成部、２０６・・・試験パターン出力部２０６、３０２・・・アドレス端子データ生成部３０２、３０４・・・データ端子データ生成部３０４、４０２−１〜４０２−ｍ・・・ビット選択部、４０４−１〜４０４−ｍ・・・ビット演算部、５０２・・・演算選択部５０２、５０４−１〜５０４−３・・・演算器、[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pattern generator and a test device. In particular, the present invention relates to a pattern generator for generating a test pattern for testing an electronic device.
[0002]
[Prior art]
Conventionally, a pattern generator is used in a test apparatus for testing an electronic device. The pattern generator generates a test pattern, which is an input signal to the electronic device, for testing the electronic device. In testing a memory device, a test apparatus that generates a test pattern based on a predetermined algorithm is known.
[0003]
[Problems to be solved by the invention]
However, in order to generate a test pattern having a large number of bits or a large number of patterns, it is necessary to generate a large number of bits by an algorithm, and there is a problem that required resources increase. For this reason, an electronic device that requires a test pattern with a large number of bits, such as a built-in memory of an ASIC, may not be properly tested.
[0004]
Therefore, an object of the present invention is to provide a pattern generator and a test device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous embodiments of the present invention.
[0005]
[Means for Solving the Problems]
That is, according to the first embodiment of the present invention, there is provided a pattern generator for generating a test pattern for testing an electronic device, comprising: a basic pattern data generating unit for generating basic pattern data; An algorithm pattern generation unit that generates algorithm pattern data based on the selected one of a plurality of types of operations on the basic pattern data and the algorithm pattern data, and performs one operation on the basic pattern data and the algorithm pattern data to perform an operation pattern An operation pattern generation unit that generates data and a test pattern output unit that outputs a test pattern based on the operation pattern data are provided.
[0006]
The calculation pattern generation unit may include a plurality of calculation units each performing a plurality of types of calculation. The operation pattern generation unit may include an operation unit that performs a logical sum operation, a logical product operation, and an exclusive logical sum operation as a plurality of types of operations.
[0007]
The electronic device includes a memory, an address terminal and a data terminal for accessing the memory, and when the test pattern output unit outputs a test pattern to the address terminal, the operation pattern generation unit determines at least one of the algorithm pattern data. The section may be supplied to the test pattern output section as operation pattern data. In addition, a sequencer that causes the algorithm pattern generation unit to start generating algorithm pattern data according to a predetermined start command may be further provided.
[0008]
According to a second aspect of the present invention, there is provided a pattern generator for generating a test pattern for testing an electronic device, comprising: a basic pattern data generating unit for generating first basic pattern data and second basic pattern data; An algorithm pattern generation unit that generates algorithm pattern data based on a predetermined algorithm, a first operation pattern generation unit that generates first operation pattern data by performing a first operation on the first basic pattern data and the algorithm pattern data, A second operation pattern generator that generates a second operation pattern data different from the first operation pattern data by a second operation on the second basic pattern data and the algorithm pattern data; and a first test pattern based on the first operation pattern data. And outputs the second operation pattern data Based on, and a test pattern output unit for outputting a second test pattern different from the first test pattern.
[0009]
The electronic device includes a memory, an address terminal and a data terminal for accessing the memory, and the test pattern output unit supplies the first test pattern to one data terminal of the electronic device and transmits the second test pattern to the electronic device. It may be supplied to other data terminals of the device. The first operation pattern generation unit generates first operation pattern data having the same number of bits as the partial data based on the partial data that is at least a part of the algorithm pattern data, and the second operation pattern generation unit The second calculation pattern data may be generated based on the partial data. The second operation pattern generation unit may perform an operation different from the first operation as the second operation to generate second operation pattern data different from the first operation pattern data. The pattern data generation unit generates first pattern data and second pattern data different from each other, and the second operation pattern generation unit generates a second operation data different from the first operation pattern data based on the second pattern data. Pattern data may be generated.
[0010]
According to a third aspect of the present invention, there is provided a test apparatus for testing an electronic device, comprising: a basic pattern data generating unit for generating basic pattern data; and an algorithm pattern generating unit for generating algorithm pattern data based on a predetermined algorithm. An operation pattern generation unit that selects one operation from a plurality of types of operations on the basic pattern data and the algorithm pattern data, performs one operation on the basic pattern data and the algorithm pattern data, and generates operation pattern data; A test pattern output unit that outputs a test pattern based on the calculation pattern data, a waveform shaper that shapes the test pattern, and a pass / fail judgment of the electronic device based on an output signal output by the electronic device based on the test pattern And a determining unit for performing the determination.
[0011]
According to a fourth aspect of the present invention, there is provided a test apparatus for testing an electronic device, comprising: a basic pattern data generating unit for generating first basic pattern data and second basic pattern data; and an algorithm based on a predetermined algorithm. An algorithm pattern generation unit for generating pattern data, a first operation pattern generation unit for generating first operation pattern data by performing a first operation on the first basic pattern data and the algorithm pattern data, and a second basic pattern data and an algorithm pattern A second operation pattern generation unit that generates second operation pattern data different from the first operation pattern data by a second operation on the data, and outputs a first test pattern based on the first operation pattern data; Based on the data, different from the first test pattern A test pattern output unit that outputs the second test pattern, a waveform shaper that shapes the test pattern, and a determination unit that outputs the electronic device based on the test pattern and determines pass / fail of the electronic device based on an output signal. Is provided.
[0012]
Note that the above summary of the present invention does not list all of the necessary features of the present invention, and a sub-combination of these features may also be an invention.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the claimed invention, and all combinations of features described in the embodiments are solutions of the invention. It is not always necessary for the means.
[0014]
FIG. 1 shows an example of a configuration of a test apparatus 100 according to an embodiment of the present invention. The test apparatus 100 tests the electronic device 200. The test apparatus 100 includes a pattern generator 50, a waveform shaper 40, a signal input / output unit 30, and a determination unit 20.
[0015]
The pattern generator 50 receives test data for testing the electronic device 200 from a tester control unit 150 provided outside, and generates a test pattern for testing the electronic device 200 based on the test data. The tester control unit 150 is a computer such as a workstation, for example. The pattern generator 50 may generate an expected value signal indicating an expected value to be output by the electronic device 200 based on the input test pattern.
[0016]
The waveform shaper 40 receives the test pattern and shapes the test pattern. Further, the waveform shaper 40 supplies the test pattern received at a desired timing to the signal input / output unit 30.
[0017]
The signal input / output unit 30 supplies the received test pattern to the electronic device 200, and receives an output signal output by the electronic device 200 based on the test pattern. In addition, the signal input / output unit 30 supplies the received output signal to the determination unit 20.
[0018]
The determination unit 20 determines the quality of the electronic device 200 based on the received output signal. For example, the determination unit 20 receives the expected value signal from the pattern generator 50, and compares the expected value signal with the output signal of the electronic device 200 to determine the quality of the electronic device 200.
[0019]
FIG. 2 shows an example of the configuration of the pattern generator 50. The pattern generator 50 includes a main memory 60, a memory control unit 70, a pattern generation unit 80, a sequencer 90, a bus control unit 110, an algorithm pattern generation unit 120, a capture unit 130, a capture control unit 140, and the fail memory 10.
[0020]
The main memory 60 stores test data for generating a test pattern. The test data is stored by being divided into a plurality of test data blocks. For example, the main memory 60 includes a plurality of pattern data blocks obtained by dividing pattern data indicating a signal to be provided to the electronic device 200, and a sequence data block obtained by dividing sequence data indicating an order in which pattern data is to be provided to the electronic device 200. Is stored as a test data block. The main memory 60 stores the pattern data block and the sequence data block in association with each other.
[0021]
The bus control unit 110 receives, from the tester control unit 150, instruction information indicating the order in which the test data blocks should be supplied to the pattern generation unit 80 and / or the sequencer 90, and based on the instruction information, which pattern data block, And / or sequentially instructs the memory control unit 70 whether the sequence data block should be read from the main memory 110. The memory control unit 70 sequentially reads the pattern data block and the sequence data block from the main memory 60 based on the instruction received from the bus control unit 110, sequentially supplies the read pattern data block to the pattern generation unit 80, and reads the pattern data block. The sequence data blocks are sequentially supplied to the sequencer 90.
[0022]
The pattern generation unit 80 sequentially receives the pattern data blocks and generates a test pattern based on the pattern data blocks. The sequencer 90 sequentially stores the received sequence data blocks, and controls the pattern generation unit 80 based on the stored sequence data blocks. For example, the sequence data block is a program for instructing the order in which data in the pattern data block is to be output and for generating a test pattern, and causes the pattern generation unit 80 to generate a test pattern according to the program. The sequencer 90 may sequentially instruct the pattern generator 80 on the address of the pattern data block to be output by the pattern generator 80 based on the sequence data block.
[0023]
When the electronic device 200 to be tested is a memory, the sequencer 90 may supply an instruction signal to the algorithm pattern generator 120 to generate pattern data for a memory test. Upon receiving the instruction signal, the algorithm pattern generation unit 120 generates pattern data for a memory test based on a preset algorithm. In this case, the pattern generation unit 80 generates a test pattern further based on the memory test pattern data.
[0024]
The capture unit 130 and the capture control unit 140 store the determination result of the determination unit 20 in the fail memory 10. The capture unit 130 receives one or both of the address of the pattern data block specified by the sequencer 90 to the pattern generation unit 80 and the memory test data generated by the algorithm pattern generation unit 120. The capture unit 130 adds one or both of the address of the corresponding pattern data block and the corresponding memory test data to the determination result. The capture control unit 140 receives, from the tester control unit 150, an instruction signal for instructing whether to store the determination result in the fail memory 10, and supplies the determination result to the fail memory 10 in accordance with the instruction signal.
[0025]
In addition, when the test using one pattern data block ends, the capture control unit 140 may notify the bus control unit 110 of the determination result in the pattern data block. In this case, the bus control unit 110 notifies the tester control unit 150 of the determination result.
[0026]
Further, the fail memory 10 stores the result of the determination by the determining unit 20. The tester control unit 150 may read the determination result stored in the fail memory 10 and analyze the test result of the electronic device 200, or may analyze the test result based on the determination result for each pattern data block. . Further, in this example, the pattern generator 50 has the fail memory 10, but in other examples, the pattern generator 50 does not have the fail memory 10, and the test apparatus 100 has the fail memory 10. The tester control unit 150 may include the fail memory 10.
[0027]
FIG. 3 shows an example of a detailed configuration of the algorithm pattern generation unit 120 and the pattern generation unit 80. In the present embodiment, the algorithm pattern generator 120 and the pattern generator 80 generate various test patterns from the algorithm pattern data having a small number of bits. The electronic device 200 (see FIG. 1) includes a memory, and an address terminal and a data terminal for accessing the memory. The electronic device 200 may be, for example, an ASIC containing a memory, or a memory device.
[0028]
The algorithm pattern generation unit 120 generates algorithm pattern data based on a predetermined algorithm in accordance with a start command generated by the sequencer 90. The algorithm pattern generator 120 includes an address terminal data generator 302 and a data terminal data generator 304. The address terminal data generator 302 outputs data indicating an address signal to be given to the electronic device 200 as a part of the algorithm pattern data. The data terminal data generation unit 304 outputs data indicating a data signal to be given to the electronic device 200 as a part of the algorithm pattern data.
[0029]
The pattern generation unit 80 generates a test pattern based on the algorithm pattern data. The pattern generation unit 80 supplies a test pattern generated based on data received from the address terminal data generation unit 302 to an address terminal of the electronic device 200, and generates a test pattern generated based on data received from the data terminal data generation unit 304. The data is supplied to the data terminal of the electronic device 200.
[0030]
The pattern generation unit 80 includes a plurality of basic pattern data generation units (204-1 to 204-n), a plurality of operation pattern generation units (202-1 to 202-n), and a test pattern output unit 206.
[0031]
The basic pattern data generation unit 204-1 generates basic pattern data based on pattern data received from the main memory 60 (see FIG. 2) via the memory control unit 70, and supplies the basic pattern data to the operation pattern generation unit 202-1. Each of the basic pattern data generation units (204-2 to 204-n) has the same or similar function as that of the basic pattern data generation unit 204-1, and a description thereof will be omitted. Here, in another embodiment, one operation pattern generation unit 202 may supply the same basic pattern data to each of the operation pattern generation units (202-1 to 202-n).
[0032]
The operation pattern generation unit 202-1 has a function of performing a plurality of types of operations on the algorithm pattern data and the basic pattern data received from the basic pattern data generation unit 204-1, and performs the operation selected based on the instruction of the sequencer 90. To generate operation pattern data. In the present embodiment, the operation pattern generation unit 202-1 has a function of performing a logical sum operation, an AND operation, and an exclusive OR operation on the algorithm pattern data and the basic pattern data as a plurality of types of operations. In another embodiment, the operation pattern generation unit 202-1 may further have a function of performing an inversion operation on the algorithm pattern data. The calculation pattern generation unit 202-1 generates calculation pattern data having the same number of bits as the partial data, based on the partial data included in the algorithm pattern data. Each of the operation pattern generation units (202-2 to 202-n) has the same or similar function as the operation pattern generation unit 202-1, and a description thereof will be omitted.
[0033]
Here, the operation pattern generation unit 202-1 generates operation pattern data having the same number of bits as the partial data based on the partial data that is at least a part of the algorithm pattern data. Also, the operation pattern generation unit 202-2 performs an operation different from the operation performed by the operation pattern generation unit 202-1 to perform an operation based on the same partial data as the partial data received by the operation pattern generation unit 202-1. Operation pattern data different from the operation pattern data generated by the pattern generation unit 202-1 is generated.
[0034]
In another embodiment, the operation pattern generation unit 202-2 generates the operation pattern data generated by the operation pattern generation unit 202-1 based on basic pattern data different from the basic pattern data received by the operation pattern generation unit 202-1. Different operation pattern data may be generated. In this case, the basic pattern data generation unit 204-2 generates basic pattern data different from the basic pattern data generated by the basic pattern data generation unit 204-1. Further, also in this case, the calculation pattern generation unit 202-2 may generate calculation pattern data by performing a calculation different from the calculation performed by the calculation pattern generation unit 202-1.
[0035]
The test pattern output unit 206 generates a test pattern based on the operation pattern data generated by each of the basic pattern data generation units (204-1 to 204-n), and supplies the generated test pattern to the electronic device 200 via the waveform shaper 40. I do. In this case, the test pattern output unit 206 supplies, for example, a test pattern based on the operation pattern data generated by the basic pattern data generation unit 204-1 to one data terminal of the electronic device 200, and outputs the basic pattern data generation unit 204- The test pattern based on the calculation pattern data generated by the second device 2 may be supplied to another data terminal of the electronic device 200.
[0036]
In the present embodiment, each of the operation pattern generation units 202-1 and 202-2 generates different operation pattern data based on the same partial data included in the algorithm pattern data. Therefore, according to the present embodiment, various test patterns can be generated from algorithm pattern data having a small number of bits.
[0037]
Here, in the present embodiment, one algorithm pattern generation unit 120 supplies the algorithm pattern data to the plurality of operation pattern generation units (202-1 to 202-n). In another embodiment, a plurality of algorithm pattern generators 120 corresponding to the plurality of operation pattern generators (202-1 to 202-n) may be provided. In this case, each of the plurality of algorithm pattern generation units 120 may generate the same algorithm pattern data. Also in this case, various test patterns can be generated from the algorithm pattern data having a small number of bits.
[0038]
FIG. 4 illustrates an example of a detailed configuration of the calculation pattern generation unit 202-1. The calculation pattern generation unit 202-1 includes a plurality of bit selection units (402-1 to 402-m) and a plurality of bit calculation units (404-1 to 404-m).
[0039]
The bit selection unit 402-1 selects one bit of the algorithm pattern data received from the algorithm pattern generation unit 120 based on the instruction of the sequencer 90, and supplies the selected bit to the bit operation unit 404-1. Each of the bit selection units (402-2 to 402-m) has the same or similar function as the bit selection unit 402-1, and a description thereof will be omitted.
[0040]
The bit operation unit 404-1 performs an operation on one bit of the basic data pattern received from the basic pattern data generation unit 204-1 and one bit of the algorithm pattern data received from the bit selection unit 402-1. One bit of the pattern data is generated and supplied to the test pattern output unit 206. Since each of the bit operation units (404-2 to 404-m) has the same or similar function as the bit operation unit 404-1, the description is omitted.
[0041]
The bit operation unit 404-1 includes a plurality of operation units (504-1 to 504-3) and an operation selection unit 502. Each of the arithmetic units (504-1 to 504-3) has each of a plurality of types of arithmetic functions of the arithmetic pattern generation unit 202-1, and has one bit of the basic data pattern and one of the algorithm pattern data. Different logical operations are performed on the bits. In the present embodiment, the computing units (504-1 to 504-3) perform a logical sum operation, a logical product operation, and an exclusive logical sum operation, and supply the operation result to the operation selection unit 502.
[0042]
The operation selection unit 502 selects one of the operation units (504-1 to 504-3) based on the instruction of the sequencer 90, and selects one bit of the basic data pattern and one bit of the algorithm pattern data. Supply to perform the operation. Then, the calculator 504 supplies the result of the calculation to the test pattern output unit 206 as one bit of the calculation pattern data.
[0043]
Here, when the bit operation unit 404-1 receives a bit included in the data generated by the address terminal data generation unit 302 (see FIG. 3) as one bit of the algorithm pattern data, the bit operation unit 404-1 The value of the received bit is output as one bit of the operation pattern data. Then, the test pattern output unit 206 generates one bit of the test pattern based on one bit of the operation pattern data, and supplies the generated bit to the address terminal of the electronic device 200. Accordingly, when the test pattern output unit 206 outputs a test pattern to the address terminal of the electronic device 200, the operation pattern generation unit 202 supplies at least a part of the algorithm pattern data to the test pattern output unit as operation pattern data. Can be.
[0044]
In this case, the operation selection unit 502 may output the value of the received bit as one bit of the operation pattern data based on an instruction of the sequencer 90, for example. In another embodiment, the basic pattern data generation unit 204-1 outputs a predetermined logical value, and one of the arithmetic units (504-1 to 503-3) outputs the predetermined logical value. Based on this, a bit value of the received algorithm pattern data may be output.
[0045]
On the other hand, when the bit operation unit 404-1 receives a bit included in the data generated by the data terminal data generation unit 304 (see FIG. 3), the bit operation unit 404-1 sets the operation units (504-1 to 504- Any one of 3) outputs one bit of the operation pattern data generated by the operation. According to the present embodiment, it is possible to selectively perform an operation on the bit corresponding to the data terminal signal in the algorithm pattern data.
[0046]
FIG. 5 is a flowchart illustrating an example of the operation of the pattern generation unit 80 according to the present embodiment. First, the sequencer 90 causes each of the operation pattern generation units (202-1 to 202-n) to select one operation from a plurality of operations (S102). Next, each of the basic pattern data generation units (204-1 to 204-n) generates basic pattern data (S104), and the algorithm pattern generation unit 120 generates algorithm pattern data (S106).
[0047]
Next, each of the operation pattern generation units (202-1 to 202-n) performs the operation selected in S102 on the basic pattern data and the algorithm pattern data received from the corresponding basic pattern data generation unit 204. Then, the calculation pattern data is generated and supplied to the test pattern output unit 206 (S108). Then, the test pattern output unit 206 generates a test pattern based on the operation pattern data received from each of the operation pattern generation units (202-1 to 202-n) and supplies the test pattern to the electronic device 200 (S110). In the present embodiment, the pattern generation unit 80 ends the generation of the test pattern after S110. In another embodiment, the pattern generator 80 may start generating another test pattern after S110.
[0048]
According to the present embodiment, a test pattern with a large number of bits is easily generated from algorithm pattern data with a small number of bits, and an electronic device that requires a test pattern with a large number of bits, such as an internal memory of an ASIC, is appropriately tested. be able to.
[0049]
As described above, the present invention has been described using the embodiment. However, the technical scope of the present invention is not limited to the scope described in the embodiment. Various changes or improvements can be added to the above embodiment. It is apparent from the description of the appended claims that embodiments with such changes or improvements can be included in the technical scope of the present invention.
[0050]
【The invention's effect】
As is apparent from the above description, according to the present invention, various test patterns can be generated from algorithm pattern data having a small number of bits.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
FIG. 2 is a diagram showing an example of a configuration of a pattern generator 50.
FIG. 3 is a diagram illustrating an example of a detailed configuration of an algorithm pattern generation unit 120 and a pattern generation unit 80.
FIG. 4 is a diagram illustrating an example of a detailed configuration of an operation pattern generation unit 202-1.
FIG. 5 is a flowchart showing an example of the operation of the pattern generation unit 80.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... fail memory, 20 ... determination part, 30 ... signal input / output part, 40 ... waveform shaper, 50 ... pattern generator, 60 ... main memory, 70 ... Memory control unit, 80: pattern generation unit, 90: sequencer, 100: test apparatus, 110: bus control unit, 120: algorithm pattern generation unit, 130: capture unit, 140 ... Capture control unit, 150 ... Tester control unit, 200 ... Electronic device, 202-1 to 202-n ... Calculation pattern generation unit, 204-1 to 204-n ... Basic pattern data Generating unit, 206 ... Test pattern output unit 206, 302 ... Address terminal data generating unit 302, 304 ... Data terminal data generating unit 304, 402-1 to 402-m ... Bit Selecting section, 404-1~404-m ··· bit operation unit, 502 ... operation selecting unit 502,504-1～504-3 ... calculator,

Claims

A pattern generator for generating a test pattern for testing an electronic device,
A basic pattern data generator for generating basic pattern data;
An algorithm pattern generation unit that generates algorithm pattern data based on a predetermined algorithm,
An operation pattern generation unit that selects one operation from a plurality of types of operations on the basic pattern data and the algorithm pattern data, performs the one operation on the basic pattern data and the algorithm pattern data, and generates operation pattern data When,
A test pattern output unit that outputs the test pattern based on the operation pattern data.

2. The pattern generator according to claim 1, wherein the operation pattern generation unit includes a plurality of operation units each performing each of the plurality of types of operation. 3.

2. The pattern generator according to claim 1, wherein the operation pattern generation unit includes an operation unit that performs a logical sum operation, a logical product operation, and an exclusive logical sum operation as the plurality of types of operations. 3.

The electronic device includes a memory, an address terminal and a data terminal for accessing the memory,
When the test pattern output unit outputs the test pattern to the address terminal, the operation pattern generation unit supplies at least a part of the algorithm pattern data to the test pattern output unit as the operation pattern data. The pattern generator according to claim 1, wherein

The pattern generator according to claim 1, further comprising a sequencer that causes the algorithm pattern generation unit to start generating the algorithm pattern data according to a predetermined start command.

A pattern generator for generating a test pattern for testing an electronic device,
A basic pattern data generating unit that generates first basic pattern data and second basic pattern data;
An algorithm pattern generation unit that generates algorithm pattern data based on a predetermined algorithm,
A first operation pattern generation unit that generates first operation pattern data by performing a first operation on the first basic pattern data and the algorithm pattern data;
A second operation pattern generation unit that generates second operation pattern data different from the first operation pattern data by a second operation on the second basic pattern data and the algorithm pattern data;
A test pattern output unit that outputs a first test pattern based on the first operation pattern data, and outputs a second test pattern different from the first test pattern based on the second operation pattern data. Characterized pattern generator.

The electronic device includes a memory, an address terminal and a data terminal for accessing the memory,
7. The test pattern output unit supplies the first test pattern to one data terminal of the electronic device, and supplies the second test pattern to another data terminal of the electronic device. A pattern generator according to claim 1.

The first operation pattern generation unit generates the first operation pattern data having the same number of bits as the partial data based on partial data that is at least a part of the algorithm pattern data,
The pattern generator according to claim 6, wherein the second operation pattern generation unit generates the second operation pattern data based on the partial data.

7. The method according to claim 6, wherein the second operation pattern generation unit performs an operation different from the first operation as the second operation to generate the second operation pattern data different from the first operation pattern data. A pattern generator according to claim 1.

The pattern data generating unit generates the first pattern data and the second pattern data different from each other,
The pattern generator according to claim 6, wherein the second operation pattern generation unit generates the second operation pattern data different from the first operation pattern data based on the second pattern data.

A test apparatus for testing an electronic device,
A basic pattern data generator for generating basic pattern data;
An algorithm pattern generation unit that generates algorithm pattern data based on a predetermined algorithm,
An operation pattern generation unit that selects one operation from a plurality of types of operations on the basic pattern data and the algorithm pattern data, performs the one operation on the basic pattern data and the algorithm pattern data, and generates operation pattern data When,
A test pattern output unit that outputs a test pattern based on the calculation pattern data,
A waveform shaper for shaping the test pattern;
A test apparatus, comprising: a determination unit that outputs the electronic device based on the test pattern and that determines whether the electronic device is good or bad based on an output signal.

A test apparatus for testing an electronic device,
A basic pattern data generating unit that generates first basic pattern data and second basic pattern data;
An algorithm pattern generation unit that generates algorithm pattern data based on a predetermined algorithm,
A first operation pattern generation unit that generates first operation pattern data by performing a first operation on the first basic pattern data and the algorithm pattern data;
A second operation pattern generation unit that generates second operation pattern data different from the first operation pattern data by a second operation on the second basic pattern data and the algorithm pattern data;
A test pattern output unit that outputs a first test pattern based on the first operation pattern data, and outputs a second test pattern different from the first test pattern based on the second operation pattern data;
A waveform shaper for shaping the test pattern;
A test apparatus, comprising: a determination unit that outputs the electronic device based on the test pattern and that determines whether the electronic device is good or bad based on an output signal.