JP2004004553A

JP2004004553A - Liquid crystal display panel and driving circuit

Info

Publication number: JP2004004553A
Application number: JP2003032786A
Authority: JP
Inventors: Koji Yamazaki; 山崎　康二
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-10
Filing date: 2003-02-10
Publication date: 2004-01-08
Also published as: FR2855082A1; FR2855082B3

Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display panel in which generation of crosstalk is decreased and no adverse influence is added to the switching operation by the charges provided by a light shielding layer, and to provide an electronic appliance which uses the panel. <P>SOLUTION: The liquid crystal display panel comprises a second polysilicon layer 44 to be processed into a plurality of scanning signal lines, a metal line layer 48 to be processed into a plurality of data signal lines, a first polysilicon layer 40 to be processed into a source and a drain and to be directly connected in series to a liquid crystal 14 in each pixel position, and a top gate type TFT 30 having the second polysilicon layer 44 to be processed into a gate, all disposed on one substrate 10. A light shielding layer 20 is disposed with an insulating layer 22 interposed between the substrate 10 and each TFT 30. The off-potential to be supplied to the gate 44 of the TFT 30 is always applied. Production of a photocarrier in the TFT30 is prevented by the light shielding layer 20, and crosstalk caused by a leak current is prevented. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）などをスイッチング素子として有するアクティブマトリクス型液晶表示パネル及びそれを用いたプロジェクタ等の電子機器に関する。
【０００２】
【背景技術】
ＴＦＴをスイッチング素子とした用いたアクティブマトリクス型液晶表示パネルは、例えばプロジェクタのライドバルブとして利用されている。プロジェクタの光源光は、この液晶表示パネルを透過する際に、そのパネルを構成する基板にて、あるいはその後段の光学系にて反射され、それがＴＦＴに向かって入射することがある。ＴＦＴを構成するポリシリコン層は、可視光に対して２０〜３０％の透過率があり、ＴＦＴ内にフォトキャリアを生成し、リーク電流が流れる。このリーク電流により、ＴＦＴがオンし、非選択期間であった画素にも信号電位が供給されるクロストークが生ずる。
【０００３】
これを防止するために、ＴＦＴの下層に遮光層を設ける技術が、特公平３−５２６１１号、特開平８−１７１１０１号、特開平３−１２５１２３号などに開示されている。
【０００４】
【発明が解決しようとする課題】
この遮光層は金属又は金属化合物にて形成されるため、ＴＦＴと絶縁する必要があり、遮光層とＴＦＴとの間に絶縁層が設けられる。ここで、例えばトップゲート型ＴＦＴでは、ソース、ドレインとなるポリシリコン層と遮光層とが絶縁層を介して対向し、コンデンサを形成する。このとき、遮光層はフローティング電位であり、ポリシリコン層の電荷の影響を受けて、遮光層の電荷が変動する。逆に、ＴＦＴも遮光層の電荷の影響を受けることになり、この遮光層が本来のゲートとは別のゲートとして機能するおそれがある。すなわち、遮光層の持つ電荷に起因してＴＦＴにリーク電流が流れたり、あるいは、ＴＦＴのゲートに高い電圧を印加しなければ、ＴＦＴがオンしなくなる。このことは、ＴＦＴと遮光層とを絶縁する絶縁層の膜厚が薄い程顕著であり、これを防止するには、遮光層の持つ電荷がＴＦＴに影響しないほどのかなり厚い絶縁層を形成しなければならない。このような現象は、スイッチング素子として、バック　ツー　バック　ダイオードを用いた時も同様である。
【０００５】
そこで、本発明の目的は、スイッチング素子への光の入射を遮光層により防止してクロストークの発生を低減しながら、遮光層の持つ電荷によってスイッチング素子のスイッチング動作に悪影響を及ぼすことのない液晶表示パネル及びそれを用いた電子機器を提供することにある。
【０００６】
本発明の他の目的は、遮光層を保持容量の容量線として兼用し、かつ、絶縁層を薄くすることでその保持容量を増大できる液晶表示パネル及びそれを用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明は、一対の基板の間に液晶が封入され、かつ、一方の基板上に、複数の走査信号線と、複数のデータ信号線と、それらの交差によって形成される各画素位置にて前記液晶と直列に接続されるスイッチング素子と、を有する液晶表示パネルにおいて、
前記一方の基板と各々の前記スイッチング素子との間に、遮光層と、該遮光層及び前記スイッチング素子間を絶縁する絶縁層とを設け、かつ、前記遮光層を、一定のＤＣ電位に設定したことを特徴とする。
【０００８】
請求項１の発明によれば、遮光層は所定の電位に設定されているので、絶縁層の厚さを薄くしても、遮光層の持つ電荷の影響は、スイッチング素子に対して一定となり、スイッチング素子のスイッチング動作に悪影響を及ぼすことを防止できる。
【０００９】
請求項２の発明は、請求項１において、前記遮光層は、前記スイッチング素子をオフさせる電位に設定されていることを特徴とする。
【００１０】
こうすると、スイッチング素子は、本来のオン信号のみによってオンされ、例えばスイッチング素子がＴＦＴであれば、そのゲートへのオン電位のみによってスイッチング素子をオンさせることができる。
【００１１】
請求項３の発明は、請求項２において、前記スイッチング素子は薄膜トランジスタ（ＴＦＴ）であり、前記遮光層は、前記薄膜トランジスタのゲートに印加されるオフ電位と実質的に等しい電位に設定されていることを特徴とする。
【００１２】
こうすると、遮光層が第２のゲートとして機能することがあっても、この第２のゲート電位は常にオフ電位であることから、本来のゲートへのオン電位によってのみＴＦＴをオンさせることができる。
【００１３】
請求項４の発明は、請求項１乃至３のいずれかにおいて、前記一方の基板には、液晶ドライバ用薄膜トランジスタが形成され、前記遮光層は、前記液晶駆動用薄膜トランジスタと対向する領域にも配置されていることを特徴とする。
【００１４】
こうすると、液晶ドライバ用薄膜トランジスタの誤動作をも防止できる。
【００１５】
請求項５の発明は、一対の基板の間に液晶が封入され、かつ、一方の基板上に、複数の走査信号線と、複数のデータ信号線と、それらの交差によって形成される各画素位置にて前記液晶と直列に接続されるスイッチング素子と、を有する液晶表示パネルにおいて、
前記一方の基板と各々の前記スイッチング素子との間に、遮光層と、該遮光層及び前記スイッチング素子間を絶縁する絶縁層とを設け、かつ、前記遮光層は、前記走査信号線の方向に連続して前記走査信号線の数だけ複数設けられ、各々の前記遮光層に、対応する前記走査信号線の信号を供給したことを特徴とする。
【００１６】
請求項５の発明によれば、遮光層は走査信号線と対応して設けられ、走査信号線に供給される走査信号が、対応する遮光層にも供給されている。従って、走査信号線及び遮光層は共に同時にオン電位又はオフ電位の同相の電位になり、遮光層の影響を無視できる。
【００１７】
請求項６の発明は、請求項１乃至５のいずれかにおいて、前記絶縁層の膜厚を、Ｏ．０５〜１．５μｍとしたことを特徴とする。
【００１８】
上述の通り、遮光層の電荷がスイッチング素子のスイッチング動作に悪影響を及ぼさないため、絶縁層は、スイッチング素子と遮光層と電気的に絶縁できる程度の上述の厚さで足り、絶縁層の厚さを従来よりも薄くしてもよい。
【００１９】
請求項７の発明は、請求項１乃至６のいずれかにおいて、前記遮光層は、前記液晶に並列に接続される保持容量の容量線として兼用されることを特徴とする。
【００２０】
上述の通り、絶縁層を薄くできるので、遮光層を用いて構成される保持容量の容量を大きく確保でき、非選択期間での画素電圧の保持特性を改善できる。
【００２１】
請求項８の発明は、請求項１乃至７のいずれかにおいて、
前記遮光層は、前記一方の基板に形成された前記データ信号線と直交する方向に配列され、前記データ信号線と前記遮光層とでブラックマトリクスを構成することを特徴とする。
【００２２】
こうすると、一方の基板側のみにブラックマトリクスを配置できるので、組立時に他方の基板との厳密な位置合わせが不要となる。また、ブラックマトリクスラインの線幅のマージンも少なくでき、液晶表示パネルの開口率が増大される。
【００２３】
請求項９の発明は、請求項１乃至８のいずれかにおいて、前記一方の基板は石英基板であり、前記遮光層は、シリサイド系金属であることを特徴とする。
【００２４】
シリサイド系金属は、一方の基板にスイッチング素子を形成する際の最高プロセス温度より十分に高い融点を持ち、しかも、石英基板との熱膨張係率も他の金属又は金属化合物と比較して近づけられるため、亀裂、割れの発生を低減できる。
【００２５】
請求項１０の発明に係る電子機器は、請求項１乃至９のいずれかに記載の液晶表示パネルを有することを特徴とする。
【００２６】
請求項１０の発明によれば、クロストークが低減され、しかも走査信号線の信号電位に依存させてスイッチング素子にて正確なスイッチング動作を正確に実行でき、電子機器の表示画面の画質が向上する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の態様について、図面を参照して説明する。
【００２８】
図１は、アクティブマトリクス型液晶表示パネルの断面を示している。図１において、この液晶表示パネルは、透明基板な２枚の基板１０，１２間に、液晶１４を封入して構成されている。一方の基板１０は石英等の絶縁基板であり、この石英基板１０には後述するとおり、各画素の液晶１４に直列に接続されたスイッチング素子としてのトップゲート型薄膜トランジスタ（ＴＦＴ）３０がアレイ状に形成される。この石英基板１０には、液晶ドライブ回路を構成するＴＦＴも形成されている。他方の基板１２は例えばガラス基板にて形成されている。このガラス基板１２が石英基板１０と対向する面１２ａには、該対向面１２ａを覆ってＩＴＯ（インジウム・ティン・オキサイド）から成る透明電極１６が形成され、共通電極として機能する。なお、対向基板１２には、ブラックマトリクスのためのクロム層などは形成されてなく、このブラックマトリクスは、後述の通り、石英基板１０側のみに配置されている。
【００２９】
次に、石英基板１０に形成される各層について、図１及び図２を参照して説明する。図２は、石英基板１０上の各画素領域に形成される各層の透視図であり、デュアルゲート型のＴＦＴ構造が示されている。この石英基板１０上には、主として、上述のＴＦＴ３０と、ＴＦＴ３０と石英基板１０との間に形成された遮光層２０と、この遮光層２０とＴＦＴ３０とを絶縁する絶縁層２２とを有する。
【００３０】
ＴＦＴ３０は、図１及び図２に示すように、トランジスタのソース、ドレインとなる第１ポリシリコン層４０と、トランジスタのゲートとなる第２ポリシリコン層４４を有する。両ポリシリコン層４０，４４の間に、第１ポリシリコン層４０を覆って形成されたＳｉＯ_２から成るゲート酸化膜４２が設けられている。第２ポリシリコン層４４は、図２及び図３（Ｄ）のとおり、液晶表示パネルの第１の方向（図の横方向）と平行に複数本設けられ、液晶表示パネルの複数の走査信号線として用いられる。
【００３１】
また、ゲート酸化膜４２及び第２ポリシリコン層４４を覆って第１層間絶縁層４６が設けられている。その上に、トランジスタのソース線として機能する例えばアルミニウム（Ａｌ）にて形成された金属配線層４８が設けられている。この金属配線層４８は、第１層間絶縁層４６に形成された第１コンタクトホール４７を介して、第１ポリシリコン層４０と接続されている。なお、この金属配線層４８は、図２及び図４（Ｂ）のとおり、液晶表示パネルの前記第１の方向と直交する第２の方向（図の縦方向）と平行に複数本設けられ、液晶表示パネルの複数のデータ信号線として用いられる。
【００３２】
この金属配線層４８及び第１層間絶縁層４６を覆って第２層間絶縁層５０が設けられ、その上に例えばＩＴＯから成る透明電極５２が各画素領域と対向する位置に形成されている。この透明電極５２は、第１，第２層間絶縁層４６，５０に形成された第２コンタクトホール５１を介して、第１ポリシリコン層４０に接続され、画素電極として機能する。
【００３３】
この液晶表示パネルでは、ある行の走査信号線に対応する第２ポリシリコン層４４に、ＴＦＴ３０の閾値以上のオン電圧を選択期間内に印加すると、その行に存在する全てのＴＦＴがオンする。その際、各列のデータ信号線に対応する複数の金属配線層４８を介して、各画素毎にデータ信号が供給され、オンされた各ＴＦＴ３０を介して各透明電極５２に信号電位が印加される。こうすると、対向基板１２の透明電極１６の共通電位と、石英基板１０側の各画素毎の透明電極５２の信号電位との差電圧が、液晶１４に印加されることになる。非選択期間では、ＴＦＴ３０がオフされるので、選択期間に液晶１４にチャージされた電圧により、次の選択期間まで表示状態が維持される。なお、この非選択期間での電圧の保持特性を改善するために、後述する保持容量が、液晶１４と並列に接続されている。この動作を、各行毎に繰り返し実施することで、液晶表示パネルに所望の画像を表示することができる。
【００３４】
次に、石英基板１０上に形成される各層について、図３（Ａ）〜（Ｄ）及び図４（Ａ）〜（Ｃ）に示す製造工程を参照しながら説明する。
【００３５】
＜アニール工程＞
製造段階での石英基板１０は、８インチウエハ形状である。まず、この石英基板１０を、石英基板１０の最高プロセス温度（今回はゲート酸化膜４２のための熱酸化工程での１０００℃）以上の温度、例えば１０００℃にて、不活性ガス例えばＮ_２ガス雰囲気でアニール処理した。この前処理により、後に実施される最高プロセス温度での熱処理時に石英基板１０に生ずる歪みを予め除去している。
【００３６】
＜遮光層２０の形成工程＞
この遮光層２０は、石英基板１０の表面などでの反射光が、ＴＦＴ３０に入射すること防止するものである。この遮光層２０により、ＴＦＴ３０内にフォトキャリアが形成されることを防止でき、リーク電流に起因したクロストークが防止される。
【００３７】
このために、この遮光層２０は、図１に示すように、第１ポリシリコン層４０の幅より広い幅に亘って形成され、かつ、充分な遮光特性を有する材質にて形成される。この遮光層２０の求められる遮光特性として、ＯＤ値が３以上、換言すれば、透過率が１／１０００以下である。
【００３８】
この遮光層２０の特性として、上記の遮光特性の他、この液晶表示パネルの最高プロセス温度に対する耐熱性を有することが必要となる。本実施例では、後述するとおり、ゲート酸化膜４２の熱酸化工程が最高プロセス温度であり、例えば１０００℃である。そこで、この遮光層２０は、最高プロセス温度である１０００℃以上の融点を有する材質として、金属又は金属化合物を用いている。この種の好適な材質として、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）などのシリサイド系金属を挙げることができる。この種のシリサイド系金属は、石英基板１０との相性が良く、熱膨張係数を石英基板１０と近くできる点でも好ましい。これにより、石英基板１０等に亀裂、割れが生ずることを防止できる。
【００３９】
また、この遮光層２０は、図３（Ａ）に示すように、ＴＦＴ３０と対向する領域Ａと、横方向（走査信号線と平行な方向）に伸びる領域Ｂとで形成される。このように配置することで、この遮光層２０と、これと交差する遮光性を有する金属配線層４８とにより、各画素を囲むブラックマトリクスを、石英基板１０側のみに構成することができる。これにより、対向基板に設けた遮光層例えばクロム層によりブラックマトリクスを構成する場合とは異なり、石英基板１０と対向基板１２との厳密な位置合わせは不要となる。また、従来では、２つの基板の位置ずれを考慮してブラックマトリクスの形成層の線幅にマージンを比較的大きく確保する必要があったが、本実施例ではその必要はなくなる。従って、液晶表示パネルの開口率が増大し、明るい表示画面を確保できる。
【００４０】
この遮光膜２０はスパッタ法又はＣＶＤ（化学的気相成長）により形成し、図３（Ａ）に示す領域Ａ，Ｂのみ残存されるように、フォトリソグラフィ工程、エッチング工程が実施される。なお、図３（Ａ）のようにブラックマトリクスとして遮光層２０を使用する場合には、遮光層２０が黒色となるのに充分な厚さを有することが必要である。このため、シリサイド系金属の場合には、０．１μｍ以上の膜厚とすればよい。
【００４１】
＜絶縁層２２の形成工程＞
この絶縁層２２は、遮光層２０を第１ポリシリコン層４０から絶縁するためのものである。この絶縁層２２は例えばＳｉＯ_２にて形成され、例えばＣＶＤにより形成される。
【００４２】
＜遮光層２０の電位設定と絶縁層２２の膜厚について＞
遮光層２０は、他の配線と接続されない場合には、フローティング電位となる。この場合には、絶縁層２２の膜厚が薄いと、上述の通り、遮光層２０の持つ電荷が、ＴＦＴ３０のスイッチングに悪影響を及ぼす。これを防止するには、絶縁層２２の膜厚を厚く形成しなければならない。
【００４３】
本実施例では、絶縁層２２の膜厚に頼らずに、ゲート電位のみに依存した正規のスイッチング動作をＴＦＴ３０にて実現するために、遮光層２０に一定のＤＣ電位を印加している。
【００４４】
本実施例では、ＴＦＴ３０のゲートに印加されるオフ電位を、遮光層２０に常時印加している。画素毎に設けられたＴＦＴ３０はＮ型ＴＦＴであり、遮光層にはゲートへのオフ電位として例えば−１Ｖが常時印加される。こうすると、絶縁層２２を介して遮光層２０が持つ電荷がＴＦＴ３０に影響があったとしても、この遮光層２０の持つ電荷によって誤ってＴＦＴ３０がオンすることはない。このようにするには、遮光層２０に印加する電位を、ＴＦＴ３０の閾値未満の電位とすればよい。Ｎチャンネル型ＴＦＴであれば、グランド電位又は負電位でよい。
【００４５】
液晶ドライブ回路を形成するＴＦＴと対向して設けられる遮光層にも、オフ電位が印加される。この際、液晶ドライブ回路に用いるトランジスタにＮ型及びＰ型ＴＦＴが双方用いられる場合には、それらと対向する遮光層には、Ｐ，Ｎ型ＴＦＴ毎に異なるオフ電位が印加される。
【００４６】
このようにすると、遮光層２０が持つ電荷によってＴＦＴ３０のスイッチング動作は影響を受けないため、絶縁膜２２の膜厚は、単に遮光層２０と第１ポリシリコン層４０とを電気的に絶縁できるものであればよい。この場合の遮光層２０の膜厚は、０．０５μｍ以上あれば良く、遮光層２０がフローティング電位である場合に要求される絶縁層２２の膜厚（０．８μｍ以上）よりも薄くてもよい。この絶縁層２２の膜厚は、０．０５〜１．５μｍの中から選ぶことができる。
【００４７】
図３（Ａ）の場合、遮光層２２は、走査信号線である第２ポリシリコン層４４と対応して、少なくとも走査信号線の本数分だけそれぞれ分離して設けられている。この場合には、各々の遮光層２２に、対応する走査信号線への走査信号を供給しても良い。こうすると、走査信号線である第２ポリシリコン層４４と遮光層２０とは、ＴＦＴ３０をオンさせたい時には共にオン電位となり、オフさせたい時には共にオフ電位となり、ＴＦＴ３０のスイチッチングに誤動作が生ずることはなくなる。
【００４８】
＜遮光層２０を保持容量の容量線として用いる場合について＞
図３（Ａ）に示す領域Ａ，Ｂに加えて、図５に示す領域Ｃにも遮光層２０を形成することができる。この領域Ｃは、図３（Ｂ）に示す第１ポリシリコン層４０が同図の縦方向に伸びる領域と対向する領域である。こうすると、遮光層２０と第１ポリシリコン層４０とで保持容量Ｃ１を構成することができる。
【００４９】
また、第１，第２ポリシリコン層４０，４４も保持容量Ｃ２を構成している。この各保持容量Ｃ１，Ｃ２、液晶１４及びＴＦＴ３０の電気的な接続関係は図６の通り、液晶１４、保持容量Ｃ１，Ｃ２はそれぞれ並列に接続される。従って、この場合のトータル保持容量はＣ１＋Ｃ２となり、保持容量を増大させることができる。
【００５０】
ここで、この保持容量Ｃ１は、絶縁層２２の厚さに依存し、上述の絶縁層２２の好適な範囲である０．０５〜１．５μｍの中から選択することで、所望の容量に設定できる。この保持容量Ｃ１は、絶縁層２２を薄くする程大きくなる。したがって、保持容量Ｃ１を大きく確保したい場合には、上述した通り、遮光層２０を一定のＤＣ電位に設定して、絶縁層２２を薄くすることが好ましい。
【００５１】
このトータル保持容量Ｃ１＋Ｃ２は、石英基板１０上に形成される画素の密度に応じて下記の幅で設定すると良い。画素密度が６４０〜４８０ドットのＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）の場合には、２０ｆＦ〜２００ｆＦであり、画素密度が８００〜６００ドットのＳＶＧＡ（Ｓｕｐｅｒ　Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）の場合にも、２０ｆＦ〜２００ｆＦである。
【００５２】
＜第１ポリシリコン層４０の形成工程＞
絶縁層２２の形成後、石英基板１０を約５００℃に加熱しながら、モノシラン（ＳｉＨ_４）ガスを５００ｃｃ／ｍｉｎの流量で供給し、圧力３０Ｐａにて、石英基板１０上にアモルファスシリコン（ａ−Ｓｉ）のデポジション膜を形成した。この処理を約２時間実施することで、０．０５５μｍの膜厚のａ−Ｓｉ膜を形成した。
【００５３】
この後、Ｎ_２雰囲気にて、６４０℃にて約６時間アニール処理し、固相成長によりポリシリコン膜を形成した。ポリシリコン層をＣＶＤにて形成する方法もあるが、これだとグレインの大きさが細かくなってしまう。本実施例では、ａ−Ｓｉから鈍晶でグレインを固相成長させてポリシリコンとしているので、グレインサイズが大きく、形成されたポリシリコン層が単結晶の特性に近くなり、半導体としての特性を向上させている。
【００５４】
この後、フォトリソグラフィ工程、エッチング工程等の実施により、図３（Ｂ）に示すパターンを有する第１ポリシリコン層４０が形成される。
【００５５】
この第１ポリシリコン層４０の膜厚は、この後の熱酸化工程により目減りするが、その最終膜厚は、０．０２〜０．１５μｍとすると良い。この下限を下回ると、第１ポリシリコン層４０の抵抗が大きくなり過ぎ、オン電流を確保できなくなる恐れがある。なお、このオン電流は、ＭＯＳ界面側の所定厚さ領域にて流れるため、それ以上の厚さとなるとリーク電流が増大するので、上記範囲の上限を越えないことが好ましい。
【００５６】
＜ゲート酸化膜４２の形成工程＞
（１）熱酸化膜の形成
まず、第１ポリシリコン層４０を１０００℃、ドライ酸素１００％の雰囲気で、３０分熱酸化した。このとき、０．０５５μｍの第１ポリシリコン層４０は０．０４μｍとなり、０．０３μｍの熱酸化膜（ＳｉＯ_２）４２ａがその第１ポリシリコン層４０上に形成された。
【００５７】
図７は熱酸化時間と熱酸化膜厚との関係を示し、図８は熱酸化膜厚と８インチ石英基板１０に生ずる反りとの関係を示している。熱酸化温度は、図８に示すように、８インチ石英基板１０の反りを１００μｍ以下となる１０５０℃を上限とする。図８から明らかなように、熱酸化温度が１０５０℃を越えた１１００、１１５０℃では、石英基板１０の反りを１００μｍ以下に押さえることはできない。
【００５８】
また、１０５０℃以下で熱酸化しても、その熱酸化時間が長いと、換言すれば熱酸化膜４２ａの膜厚が厚くなると、石英基板１０の反りを１００μｍ以下に押さえることはできない。図８によると、熱酸化温度が１０５０℃以下では、熱酸化膜厚がほぼ０．１μｍ以下で、石英基板１０の反りを１００μｍ以下に押さえることができる。しかし、以下に説明する他の要因から、熱酸化膜厚はさらに薄いことが好ましい。
【００５９】
図９（Ａ）〜（Ｆ）は、熱酸化後のＭＯＳ界面の電子顕微鏡写真を模式的に図示したものであり、熱酸化温度毎のＭＯＳ界面の荒れ（凹凸）を示している。同図からわかるように、ＭＯＳ界面の荒れは熱酸化温度が高いほど少ない。この意味で、熱酸化温度は高いほどよいが、石英基板１０の反りを考慮すると、１０５０℃以下とする必要がある。
【００６０】
本発明者等によれば、上述のＭＯＳ界面の荒れは、熱酸化時間が長い程、換言すれば、熱酸化膜厚が厚いほど顕著となることが判明した。そして、このＭＯＳ界面の荒れは、その上の熱酸化膜４２ａに膜密度が粗となる部分を生じさせ、ここに集中的に電流が流れて、熱酸化膜４２ａの絶縁耐圧が低下してしまう。
【００６１】
これらのことを考慮すると、熱酸化膜４２ａの膜厚は、好ましくは０．０１５〜０．０５μｍ、さらに好ましくは０．０２〜０．０３５μｍである。熱酸化膜４２ａの膜厚の下限は、それより薄いと界面自体の形成が困難となる点から決められている。その上限は、上述の基板の反りと温度との関係を鑑みて絶縁耐圧を確保する観点から決められている。
【００６２】
（２）ＣＶＤ酸化膜の形成
上述の熱酸化膜４２ａの形成により、比較的荒れの少ないＭＯＳ界面を形成できるが、これだけだと充分な絶縁耐圧を確保できない。そこで、本実施例では、ＭＯＳ界面の荒れを反映して凹凸のある熱酸化膜４２ａを、ステップカバレージ能力の高いＣＶＤにより形成されたＳｉＯ_２膜４２ｂにて覆っている。このＣＶＤ酸化膜４２ｂは、図１に示す通り、石英基板１０の全面に形成される。これにより、パターニングのためのフォトリソグラフィ工程、エッチング工程などが不要となる。さらに加えて、図１に示す熱酸化膜４２ａ以外の位置にもＣＶＤ酸化膜４２ｂを形成することで、石英基板１０の最上層である第２層間絶縁膜５０及び透明電極５２の表面に生ずる段差を少なくできる。このため、液晶配向のためのラビング処理が容易となり、基板１０，１２間のセルギャップを所望の寸法精度内に押さえることが容易となる。
【００６３】
このＣＶＤ酸化膜４２ｂは、シリコンを含むガス例えばモノシラン（ＳｉＨ_４）と、酸素を含むガス例えば過酸化チッ素（Ｎ_２Ｏ）とを、例えば流量比で１：５０の酸素過剰の雰囲気で、ＨＴＯ法によりＳｉＯ_２膜を気相成長させた。過剰シリコン雰囲気では、ＣＶＤ酸化膜４２ｂが電荷をもつため好ましくない。このときの圧力は８０Ｐａとした。また、成膜温度は、熱酸化温度と同じ１０５０℃を上限とし、好ましくは６００〜１０００℃である。上限は、石英基板１０の反りを１００μｍ以下とするためであり、下限はＣＶＤ膜４２ｂの膜質を確保する観点から決められる。この成膜温度は、より好ましくは７００〜９００℃、さらに好ましくは、図１０に示すように、ステップカバレージを０．７以上確保するために、７５０〜８５０℃とする。圧力は、好ましくは３００ｐａ以下であり、図１１に示す通り、ステップカバレージを０．７以上確保するには、２００Ｐａ以下とする。圧力の下限については特に制限はないが、図１１に示すように、圧力４０Ｐａにて高いステップカバレージが得られることが確認できた。また、シリコンを含むガス例えばモノシラン（ＳｉＨ_４）に対して、酸素を含むガス例えば過酸化チッ素（Ｎ_２Ｏ）の流量比（Ｎ_２Ｏ／ＳｉＨ_４）は、図１２に示す通り、石英基板１０面内の均一性を１０％以下とする観点から２５〜７５とし、面内均一性を５％以下にするには、４０〜６０に設定すると良い。
【００６４】
ＣＶＤ酸化膜４２ｂの膜厚は、０．０２μｍ以上とすると良い。この数値は、ゲート耐圧を確保する観点から求められ、膜厚が厚いほどステップカバレージは向上する。ＣＶＤ酸化膜４２ｂの厚さは、このＣＶＤ酸化膜４２ｂと熱酸化膜４２ａとから成るゲート酸化膜４２のトータル膜厚を考慮して決定することができる。このゲート酸化膜４２の膜厚は、第１，２ポリシリコン層４０，４４にて形成される保持容量Ｃ２の大きさにも影響する。ゲート酸化膜４２の膜厚を薄くする程、保持容量Ｃ２を大きくできる。この保持容量Ｃ２を確保する観点から、ゲート酸化膜４２の膜厚は、０．０５〜０．１２μｍとするとよい。
【００６５】
従って、このトータル膜厚を得るためには、上述の熱酸化膜４２ａの厚さが０．０１５〜０．０５μｍであることを考慮すると、ＣＶＤ酸化膜４２ｂの膜厚は０．０３〜０．１μｍの範囲で十分である。熱酸化膜４２ａの膜厚を上述の通り、０．０２〜０．０３５μｍとした場合には、ＣＶＤ酸化膜４２ｂの膜厚は、０．０５〜０．０９μｍの範囲で十分である。
【００６６】
このＣＶＤ酸化膜４２ｂは、その後アニーリングされる。不活性ガス例えばＮ_２雰囲気で、６００〜１０００℃の範囲例えば９５０℃で３０分アニーリングを実施した。これにより、ＣＶＤ酸化膜４２ｂ中の欠陥を再配列させ、固定チャージを逃がすことができる。上記の温度範囲は、固定チャージを逃がすために必要となる。
【００６７】
＜第１ポリシリコン層４０へのキャパシタンスの形成工程＞
図３（Ｃ）の領域Ｄをマスクして、それ以外の第１ポリシリコン層４０の容量を作るべき領域に、不純物例えばリンをドーズ量例えば３×１０^１４／ｃｍ^３でドープして、その部分の第１ポリシリコン層４０を低抵抗化させた。このドーズ量としては、１．０×１０^１４〜２．０×１０^１５／ｃｍ^３とすることが好ましい。下限は、第１ポリシリコン層４０にキャパシタンスを形成するために必要な導電性を確保する観点から求められ、より好ましくは３．０×１０^１４／ｃｍ^３以上あれば十分に低抵抗化される。上限は、ゲート酸化膜４２の劣化を押さえる観点から求められている。
【００６８】
＜第２ポリシリコン層４４の形成工程＞
次に、第２ポリシリコン層を全面に形成し、低抵抗化のために不純物例えばリンをドープする。その後、フォトリソグラフィ工程及びエッチング工程の実施により、図３（Ｄ）に示すようにパターニングされた第２ポリシリコン層４４によりゲート電極が形成される。ゲート電極４４は、本実施例ではポリシリコン層４０に対して２度交差しており、デュアルゲート構造となっている。デュアルゲート構造とすることで、オフ時のリーク電流を低減することができる。なお、デュアルゲートとせずに、ポリシリコン層４０に対して１度交差するシングルゲートとしてもよい。
【００６９】
＜トランジスタ形成のための不純物の打ち込み工程＞
まず、Ｎ型トランジスタを形成するために、ゲートとなる第２ポリシリコン層４４をマスクとして、図３（Ｄ）の領域Ｄのソース、ドレイン領域に不純物リンを、２×１０^１３／ｃｍ^３のドーズ量にてライトドープする。さらに、ゲート幅より広いマスクをゲート上に形成して、図３（Ｄ）のソース領域に、不純物ボロンを、２×１０^１５／ｃｍ^３のドーズ量にて２回目の打ち込みを実施してハイドープする。これにより、マスクされた領域が、ライトドープトドレインとなる。この２回目の打ち込み時のドーズ量は、好ましくは１．０×１０^１２〜１．０×１０^１４／ｃｍ^３とすると良い。下限を下回ると、抵抗が大きくなりオン電流が減少する。上限を越えると、リーク電流が流れ易くなる。本実施例においては、ソース・ドレイン領域に低濃度領域と高濃度領域とを有するＬＤＤ構造としているが、ＬＤＤ構造に限定されるものではなく、ゲート電極に対してソース・ドレイン領域が離れているオフセット構造であっても良い。あるいは、ゲート電極をマスクとしてソース・ドレイン領域を形成するセルフアライン構造であっても良い。ＬＤＤ構造あるいはオフセット構造とすることで、オフ時のリーク電流を低減することができる。従って、上述のデュアルゲート構造と併用することで、オフ時のリーク電流はさらに低減される。
【００７０】
同様にして、石英基板１０上には、液晶ドライバ回路として用いられるＮ型トランジスタも形成される。液晶ドライバのＰ型トランジスタに関しても同様に形成され、即ち、ゲート電極をマスクとしてボロンを１．０×１０^１３／ｃｍ^３のドーズ量にてライトドープする。その後、ゲート電極よりも広いマスクをゲート電極飢えに形成して、リンを１．０×１０^１５／ｃｍ^３のドーズ量にて打ち込んで、ＬＤＤ構造が形成される。
【００７１】
＜第１層間絶縁層４６の形成工程＞
次に、第１層間絶縁層４６を形成する。これは、ＴＥＯＳ（テトラ・エチル・オソル・シリケート）を１４０ｃｃ／ｍｉｎ、基板温度６８０℃、圧力５０Ｐａの条件下で、ＣＶＤにより０．０８μｍの膜厚で形成した。この後、９５０℃にて２０分アニールし、第１層間絶縁層４６内の不純物を活性化して、その膜質を向上させた。この後、例えばアルゴンと水素から成るフォーミングガスを用い、５００℃にて１時間加熱した。これにより、第１ポリシリコン層４０に水素を含有させ、シリコン未結合部分を結合させて、ギャップ内準位を減らし、ＴＦＴ３０の特性の向上を図った。
【００７２】
さらに、フォトリソグラフィ工程、エッチング工程の実施により、図４（Ａ）に示す位置に、第１コンタクトホール４７を形成した。エッチング工程として、ドライエッチングの実施の後にウェットエッチングを行い、第１ポリシリコン層４０を露出させるためのライトエッチングを実施した。
【００７３】
＜金属配線層４８の形成工程＞
アルミニウム（Ａｌ）をスパッタして、その後パターニングを実施することで、図４（Ｂ）に示すように、金属配線層４８を形成した。このとき、この金属配線層４８は、第１コンタクトホール４７を介して、第１ポリシリコン層４０と接続される。この金属配線層４８はＡｌに限らず、Ｃｒ等の導電性を有する材質であればよい。
【００７４】
＜第２層間絶縁層５０の形成工程＞
この第２層間絶縁層５０として、ボロン及びリンを含むＳｉＯ_２（ＢＰＳＧ）を常圧ＣＶＤ法にて形成した。プロセスガスは、ＴＥＯＳ、ＴＥＢ（テトラ・エチル・ボーレート）、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）を用いた。その後、図４（Ｃ）に示す位置に、第２コンタクトホール５１を、第１コンタクトホール４７と同様の工程の実施により形成した。なお、第２コンタクトホール５１のアスペクト比が大きく、第１ポリシリコン層４０の厚さの範囲でのエッチングストップ制御が困難である場合には、第１ポリシリコン層４０の下層に、例えばポリシリコンシートなどを形成しておくとよい。
【００７５】
＜透明電極５２の形成工程＞
第２層間絶縁層５０上に、ＩＴＯ（インジウム・ティン・オキサイド）をスパッタし、その後パターニングして、図２に示すように、透明電極５２を形成した。
【００７６】
なお、上述の実施例では、スイッチング素子をＴＦＴとしたが、反射光によりフォトキャリアが生ずるバック　ツー　バック　ダイオードなどをスイッチング素子とした液晶表示パネルにも同様に適用可能である。
【００７７】
＜液晶パネルの説明＞
図１３は、上記実施例の液晶パネルのうちのＴＦＴが形成される基板のシステム構成例を示す。互いに交差するように配設されたゲート線１０２と信号線１０３との交点に対応してそれぞれ配置された各画素１９０は、ＩＴＯ等から成る画素電極１１４と、ＴＦＴ１９１とから成る。ＴＦＴ１９１は、信号線１０３上の画素信号に応じた電圧を、画素電極１１４に印加するものである。同一行（Ｙ方向）のＴＦＴ１９１は、そのゲートが同一のゲート線１０２に接続され、そのドレインが対応する画素電極１１４に接続されている。また、同一列（Ｘ方向）のＴＦＴ１９１は、そのソースが同一の信号線１０３に接続されている。この実施例においては、周辺回路（Ｘ，Ｙシフトレジスタやサンプリング手段）１５０，１６０を構成するトランジスタが、画素を駆動するＴＦＴと同様にポリシリコン層を動作層とするポリシリコンＴＦＴで構成されており、周辺回路１５０，１６０を構成するトランジスタは、画素駆動用ＴＦＴとともに同一のプロセスにより、同時に形成される。
【００７８】
この実施例では、表示領域（画素マトリクス）１２０の一側（図１３では上側）に上記信号線１０３を順次選択するシフトレジスタ（以下、Ｘシフトレジスタと称する）１５１が配置され、画素マトリクスの他の一側には、上記ゲート線１０２を順次選択するシフトレジスタ（以下、Ｙシフトレジスタと称する）１６１が設けられている。また、Ｙシフトレジスタ１６１の次段には、必要に応じてバッファ１６３が設けられる。上記信号線１０３の他端には、サンプリング用スイッチ（ＴＦＴ）１５２が設けられており、これらのサンプリング用スイッチ１５２は、外部端子１７４，１７５，１７６に入力される画像信号ＶＩＤ１〜ＶＩＤ３を伝送するビデオライン１５４，１５５，１５６と、信号線１０３とに接続され、上記Ｘシフトレジスタ１５１から出力されるサンプリングパルスによって順次オン／オフされるようになっている。Ｘシフトレジスタ１５１は、端子１７２，１７３を介して外部より入力されるクロックＣＬＸ１，ＣＬＸ２に基づいて、１水平走査期間中に全ての信号線１０３を順番に１回ずつ選択するようなサンプリングパルスＸ１，Ｘ２，Ｘ３，…Ｘｎを形成してサンプリング用スイッチ１５２の制御端子に供給する。一方、Ｙシフトレジスタ１６１は、端子１７７，１７８を介して外部から入力されるクロックＣＬＹ１，ＣＬＹ２に同期して動作され、各ゲート線１０２を順次駆動する。
【００７９】
図１４（Ａ），（Ｂ）には、上記液晶パネルを適用した液晶パネル１３０の断面及び平面レイアウト構成が示されている。図に示すように、液晶パネル用基板１１０の表面側には、共通電極電位が印加される透明膜電極（ＩＴＯ）から成る対向電極１３３及びカラーフィルタ層１１３を有する入射側のガラス基板（対向基板）１３１が、適当な間隔をおいて配置され、周囲をシール材１３６で封止された間隙内にＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）型液晶又はＳＨ（Ｓｕｐｅｒ　Ｈｏｍｅｏｔｒｏｐｉｃ）型液晶１３７などが充填されている液晶パネル１３０として構成されている。また、周辺回路１５０，１６０の上方には、例えば対向基板１３１に設けられるブラックマトクックス等により遮光されるように構成される。なお、対向基板１３１には液晶注入口１３８が設けられる。
【００８０】
＜電子機器の説明＞
上述の実施例の液晶表示パネルを用いて構成される電子機器は、図１５に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００８１】
このような構成の電子機器として、図１６に示す液晶プロジェクタ、図１７に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１８に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【００８２】
図１６に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。　図１６において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００８３】
図１７に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【００８４】
図１８に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示パネル１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示パネル１３０４と回路基板１３０８とを接続するものである。
【００８５】
ここで、液晶表示パネル１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１５に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示パネル１３０４に搭載されない回路は外付け回路とされ、図１８の場合には回路基板１３０８に搭載できる。
【００８６】
図１８はページャの構成を示すものであるから、液晶表示パネル１３０４以外に回路基板１３０８が必要となるが、液晶表示パネル１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示パネル１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図１９に示すように、液晶表示パネル１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【図面の簡単な説明】
【図１】本発明の液晶表示パネルの一部の断面図である。
【図２】図１の液晶表示パネルの石英基板上に形成される各層の透視図である。
【図３】図３（Ａ）〜図３（Ｄ）は、石英基板上に形成される各層の製造プロセス順の工程図である。
【図４】図４（Ａ）〜図４（Ｃ）は、図３（Ｄ）に続いて石英基板上に形成される各層の製造プロセス順の工程図である。
【図５】遮光層を、液晶に並列に接続される保持容量の容量線として用いる場合の、遮光層の形成パターンを示す平面図である。
【図６】スイッチング素子と、液晶と、保持容量との電気的接続関係を示す回路図である。
【図７】熱酸化時間と熱酸化膜厚との関係を示す特性図である。
【図８】熱酸化膜厚と８インチ石英基板に生ずる反りとの関係を示す特性図である。
【図９】図９（Ａ）〜図９（Ｆ）は、ＭＯＳ界面の荒れの状態を示す電子顕微鏡写真を、熱酸化膜温度毎に模式的に示す特性図である。
【図１０】ゲート酸化膜を構成するＣＶＤ酸化膜のステップカバレージの温度依存特性を示す特性図である。
【図１１】ゲート酸化膜を構成するＣＶＤ酸化膜のステップカバレージの圧力依存特性を示す特性図である。
【図１２】ゲート酸化膜を構成するＣＶＤ酸化膜の基板面内均一性の流量比依存特性を示す特性図である。
【図１３】図１に示す石英基板側に形成されるＴＦＴ及び駆動回路を示す概略説明図である。
【図１４】（Ａ）は図１に示す液晶パネル全体の断面図、（Ｂ）はその平面レイアウトを示す図である。
【図１５】本発明の電子機器のブロック図である。
【図１６】本発明が適用されるプロジェクタの概略説明図である。
【図１７】本発明が適用されるパーソナルコンピュータの外観図である。
【図１８】本発明が適用されるページャの分解斜視図である。
【図１９】外付け回路を備えた液晶表示パネルの一例を示す概略説明図である。
【符号の説明】
１０　石英基板
１２　ガラス基板
１４　液晶
１６　共通電極（ＩＴＯ）
２０　遮光層
２２　絶縁層
３０　薄膜トランジスタ
４０　第１ポリシリコン層（ソース、ドレイン）
４２　ゲート酸化膜
４２ａ　熱酸化膜
４２ｂ　ＣＶＤ酸化膜
４４　第２ポリシリコン層（ゲート、走査信号線）
４６　第１層間絶縁層
４７　第１コンタクトホール
４８　金属配線層（データ信号線）
５０　第２層間絶縁層
５１　第２コンタクトホール
５２　画素電極（ＩＴＯ）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an active matrix type liquid crystal display panel having a thin film transistor (TFT) or the like as a switching element and an electronic device such as a projector using the same.
[0002]
[Background Art]
An active matrix type liquid crystal display panel using a TFT as a switching element is used, for example, as a light valve of a projector. When the light from the projector is transmitted through the liquid crystal display panel, the light is reflected by a substrate constituting the panel or by a subsequent optical system, and may be incident on the TFT. The polysilicon layer constituting the TFT has a transmittance of 20 to 30% for visible light, generates photocarriers in the TFT, and causes a leakage current to flow. This leak current causes the TFT to turn on, and crosstalk occurs in which the signal potential is also supplied to the pixel during the non-selection period.
[0003]
In order to prevent this, a technique of providing a light-shielding layer below the TFT is disclosed in Japanese Patent Publication No. 3-52611, JP-A-8-171101, and JP-A-3-125123.
[0004]
[Problems to be solved by the invention]
Since this light-shielding layer is formed of a metal or a metal compound, it must be insulated from the TFT, and an insulating layer is provided between the light-shielding layer and the TFT. Here, for example, in a top gate type TFT, a polysilicon layer serving as a source and a drain and a light shielding layer face each other with an insulating layer interposed therebetween to form a capacitor. At this time, the light shielding layer is at a floating potential, and the charge of the light shielding layer fluctuates under the influence of the charge of the polysilicon layer. Conversely, the TFT is also affected by the charge of the light-shielding layer, and this light-shielding layer may function as a gate different from the original gate. That is, the TFT does not turn on unless a leak current flows through the TFT due to the electric charge of the light shielding layer or a high voltage is not applied to the gate of the TFT. This is more conspicuous as the thickness of the insulating layer that insulates the TFT from the light-shielding layer is reduced. To prevent this, a considerably thick insulating layer is formed so that the charge of the light-shielding layer does not affect the TFT. There must be. Such a phenomenon is the same when a back-to-back diode is used as a switching element.
[0005]
Accordingly, it is an object of the present invention to reduce the occurrence of crosstalk by preventing light from entering a switching element by a light-shielding layer, and to prevent liquid crystal from having an adverse effect on the switching operation of the switching element due to the charge of the light-shielding layer. An object of the present invention is to provide a display panel and an electronic device using the same.
[0006]
Another object of the present invention is to provide a liquid crystal display panel in which a light-shielding layer is also used as a capacitance line of a storage capacitor, and the storage capacity can be increased by thinning an insulating layer, and an electronic device using the same. is there.
[0007]
[Means for Solving the Problems]
According to a first aspect of the present invention, a liquid crystal is sealed between a pair of substrates, and a plurality of scanning signal lines, a plurality of data signal lines, and each pixel position formed by an intersection thereof on one substrate. And a switching element connected in series with the liquid crystal.
Between the one substrate and each of the switching elements, a light shielding layer and an insulating layer for insulating the light shielding layer and the switching element were provided, and the light shielding layer was set at a constant DC potential. It is characterized by the following.
[0008]
According to the first aspect of the present invention, since the light-shielding layer is set to a predetermined potential, even if the thickness of the insulating layer is reduced, the influence of the charge of the light-shielding layer becomes constant with respect to the switching element, It is possible to prevent the switching operation of the switching element from being adversely affected.
[0009]
According to a second aspect of the present invention, in the first aspect, the light-shielding layer is set to a potential at which the switching element is turned off.
[0010]
Thus, the switching element is turned on only by the original ON signal. For example, when the switching element is a TFT, the switching element can be turned on only by the ON potential to the gate.
[0011]
According to a third aspect of the present invention, in the second aspect, the switching element is a thin film transistor (TFT), and the light shielding layer is set to a potential substantially equal to an off potential applied to a gate of the thin film transistor. It is characterized by.
[0012]
In this case, even when the light-shielding layer may function as the second gate, the TFT can be turned on only by the original on-potential of the gate because the second gate potential is always the off-potential. .
[0013]
According to a fourth aspect of the present invention, in any one of the first to third aspects, a liquid crystal driver thin film transistor is formed on the one substrate, and the light shielding layer is also arranged in a region facing the liquid crystal driving thin film transistor. It is characterized by having.
[0014]
In this case, malfunction of the liquid crystal driver thin film transistor can be prevented.
[0015]
According to a fifth aspect of the present invention, a liquid crystal is sealed between a pair of substrates, and a plurality of scanning signal lines, a plurality of data signal lines, and each pixel position formed by an intersection thereof on one substrate. And a switching element connected in series with the liquid crystal.
Between the one substrate and each of the switching elements, a light-shielding layer and an insulating layer that insulates between the light-shielding layer and the switching element are provided, and the light-shielding layer is arranged in a direction of the scanning signal line. A plurality of the plurality of scanning signal lines are provided continuously, and a signal of the corresponding scanning signal line is supplied to each of the light shielding layers.
[0016]
According to the invention of claim 5, the light shielding layer is provided corresponding to the scanning signal line, and the scanning signal supplied to the scanning signal line is also supplied to the corresponding light shielding layer. Therefore, both the scanning signal line and the light shielding layer have the same potential of the ON potential or the OFF potential at the same time, and the influence of the light shielding layer can be ignored.
[0017]
According to a sixth aspect of the present invention, in any one of the first to fifth aspects, the thickness of the insulating layer is set to O.S. It is characterized by having a thickness of from 0.5 to 1.5 μm.
[0018]
As described above, since the charge of the light-blocking layer does not adversely affect the switching operation of the switching element, the insulating layer needs to have the above-described thickness enough to electrically insulate the switching element from the light-blocking layer. May be made thinner than before.
[0019]
According to a seventh aspect of the present invention, in any one of the first to sixth aspects, the light-shielding layer is also used as a capacitance line of a storage capacitor connected in parallel to the liquid crystal.
[0020]
As described above, since the insulating layer can be made thin, a large capacity of the storage capacitor formed using the light-shielding layer can be secured, and the pixel voltage holding characteristics in the non-selection period can be improved.
[0021]
The invention according to claim 8 is the invention according to any one of claims 1 to 7,
The light shielding layer is arranged in a direction orthogonal to the data signal lines formed on the one substrate, and the data signal lines and the light shielding layer constitute a black matrix.
[0022]
In this case, since the black matrix can be arranged only on one substrate side, strict alignment with the other substrate is not required at the time of assembly. Further, the margin of the line width of the black matrix line can be reduced, and the aperture ratio of the liquid crystal display panel is increased.
[0023]
According to a ninth aspect of the present invention, in any one of the first to eighth aspects, the one substrate is a quartz substrate, and the light shielding layer is a silicide-based metal.
[0024]
The silicide-based metal has a melting point sufficiently higher than the maximum process temperature when forming a switching element on one substrate, and the coefficient of thermal expansion with a quartz substrate is closer compared to other metals or metal compounds. Therefore, the occurrence of cracks and cracks can be reduced.
[0025]
An electronic device according to a tenth aspect of the present invention includes the liquid crystal display panel according to any one of the first to ninth aspects.
[0026]
According to the tenth aspect of the invention, crosstalk is reduced, and accurate switching operation can be accurately performed by the switching element depending on the signal potential of the scanning signal line, thereby improving the image quality of the display screen of the electronic device. .
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0028]
FIG. 1 shows a cross section of an active matrix type liquid crystal display panel. In FIG. 1, this liquid crystal display panel is configured by sealing a liquid crystal 14 between two transparent substrates 10 and 12. One substrate 10 is an insulating substrate made of quartz or the like. As will be described later, a top gate thin film transistor (TFT) 30 as a switching element connected in series to the liquid crystal 14 of each pixel is formed on the quartz substrate 10 in an array. It is formed. TFTs constituting a liquid crystal drive circuit are also formed on the quartz substrate 10. The other substrate 12 is formed of, for example, a glass substrate. A transparent electrode 16 made of ITO (indium tin oxide) is formed on a surface 12a of the glass substrate 12 facing the quartz substrate 10 so as to cover the facing surface 12a, and functions as a common electrode. Note that a chromium layer or the like for a black matrix is not formed on the opposing substrate 12, and this black matrix is disposed only on the quartz substrate 10 side, as described later.
[0029]
Next, each layer formed on the quartz substrate 10 will be described with reference to FIGS. FIG. 2 is a perspective view of each layer formed in each pixel region on the quartz substrate 10, showing a dual-gate TFT structure. On the quartz substrate 10, there are mainly provided the above-described TFT 30, a light-shielding layer 20 formed between the TFT 30 and the quartz substrate 10, and an insulating layer 22 for insulating the light-shielding layer 20 from the TFT 30.
[0030]
As shown in FIGS. 1 and 2, the TFT 30 has a first polysilicon layer 40 serving as a source and a drain of a transistor, and a second polysilicon layer 44 serving as a gate of the transistor. SiO 2 formed between the polysilicon layers 40 and 44 to cover the first polysilicon layer 40 ₂ Is provided. As shown in FIGS. 2 and 3D, a plurality of second polysilicon layers 44 are provided in parallel with the first direction (horizontal direction in the drawing) of the liquid crystal display panel, and a plurality of scanning signal lines of the liquid crystal display panel. Used as
[0031]
Further, a first interlayer insulating layer 46 is provided to cover the gate oxide film 42 and the second polysilicon layer 44. A metal wiring layer 48 formed of, for example, aluminum (Al) that functions as a source line of the transistor is provided thereon. The metal wiring layer 48 is connected to the first polysilicon layer 40 via a first contact hole 47 formed in the first interlayer insulating layer 46. 2 and 4B, a plurality of metal wiring layers 48 are provided in parallel with a second direction (vertical direction in the drawing) orthogonal to the first direction of the liquid crystal display panel. It is used as a plurality of data signal lines of a liquid crystal display panel.
[0032]
A second interlayer insulating layer 50 is provided to cover the metal wiring layer 48 and the first interlayer insulating layer 46, and a transparent electrode 52 made of, for example, ITO is formed at a position facing each pixel region. The transparent electrode 52 is connected to the first polysilicon layer 40 via a second contact hole 51 formed in the first and second interlayer insulating layers 46 and 50, and functions as a pixel electrode.
[0033]
In this liquid crystal display panel, when an on-voltage equal to or higher than the threshold value of the TFT 30 is applied to the second polysilicon layer 44 corresponding to the scanning signal line in a certain row within a selection period, all the TFTs in that row are turned on. At that time, a data signal is supplied to each pixel via a plurality of metal wiring layers 48 corresponding to the data signal lines in each column, and a signal potential is applied to each transparent electrode 52 via each turned-on TFT 30. You. In this case, a difference voltage between the common potential of the transparent electrode 16 of the counter substrate 12 and the signal potential of the transparent electrode 52 of each pixel on the quartz substrate 10 is applied to the liquid crystal 14. In the non-selection period, the TFT 30 is turned off, so that the display state is maintained until the next selection period by the voltage charged in the liquid crystal 14 in the selection period. In order to improve the voltage holding characteristics in the non-selection period, a holding capacitor described later is connected in parallel with the liquid crystal 14. By repeating this operation for each row, a desired image can be displayed on the liquid crystal display panel.
[0034]
Next, each layer formed on the quartz substrate 10 will be described with reference to manufacturing steps shown in FIGS. 3 (A) to 3 (D) and FIGS. 4 (A) to 4 (C).
[0035]
<Annealing process>
The quartz substrate 10 in the manufacturing stage has an 8-inch wafer shape. First, the quartz substrate 10 is heated at a temperature equal to or higher than the highest process temperature of the quartz substrate 10 (1000 ° C. in the thermal oxidation process for the gate oxide film 42 in this case), for example, 1000 ° C., with an inert gas such as N ₂ Annealing was performed in a gas atmosphere. By this pretreatment, distortion generated in the quartz substrate 10 at the time of heat treatment at the highest process temperature to be performed later is removed in advance.
[0036]
<Step of forming light-shielding layer 20>
The light-shielding layer 20 prevents light reflected on the surface of the quartz substrate 10 from entering the TFT 30. The light shielding layer 20 can prevent photo carriers from being formed in the TFT 30, and prevent crosstalk due to a leak current.
[0037]
For this purpose, as shown in FIG. 1, the light-shielding layer 20 is formed over a width wider than the width of the first polysilicon layer 40, and is formed of a material having sufficient light-shielding characteristics. As the required light-shielding characteristics of the light-shielding layer 20, the OD value is 3 or more, in other words, the transmittance is 1/1000 or less.
[0038]
As the characteristics of the light-shielding layer 20, in addition to the above-described light-shielding characteristics, it is necessary to have heat resistance to the maximum process temperature of the liquid crystal display panel. In the present embodiment, as will be described later, the thermal oxidation step of the gate oxide film 42 is the highest process temperature, for example, 1000 ° C. Therefore, the light-shielding layer 20 uses a metal or a metal compound as a material having a melting point of 1000 ° C. or more, which is the highest process temperature. Suitable materials of this kind include silicide-based metals such as tungsten silicide (WSi) and molybdenum silicide (MoSi). This type of silicide-based metal is preferable because it has good compatibility with the quartz substrate 10 and can have a thermal expansion coefficient close to that of the quartz substrate 10. This can prevent cracks and cracks from occurring in the quartz substrate 10 and the like.
[0039]
Further, as shown in FIG. 3A, the light-shielding layer 20 is formed of a region A facing the TFT 30 and a region B extending in a lateral direction (a direction parallel to the scanning signal line). With this arrangement, the black matrix surrounding each pixel can be formed only on the quartz substrate 10 side by the light shielding layer 20 and the metal wiring layer 48 having a light shielding property crossing the light shielding layer 20. Thus, unlike the case where a black matrix is formed by a light-shielding layer, for example, a chromium layer provided on the opposite substrate, strict alignment between the quartz substrate 10 and the opposite substrate 12 becomes unnecessary. Further, in the related art, it is necessary to secure a relatively large margin in the line width of the formation layer of the black matrix in consideration of the displacement between the two substrates, but in the present embodiment, this is not necessary. Therefore, the aperture ratio of the liquid crystal display panel increases, and a bright display screen can be secured.
[0040]
This light-shielding film 20 is formed by a sputtering method or a CVD (chemical vapor deposition), and a photolithography process and an etching process are performed so that only the regions A and B shown in FIG. When the light-shielding layer 20 is used as a black matrix as shown in FIG. 3A, the light-shielding layer 20 needs to have a sufficient thickness to be black. Therefore, in the case of a silicide-based metal, the thickness may be set to 0.1 μm or more.
[0041]
<Step of forming insulating layer 22>
This insulating layer 22 is for insulating the light shielding layer 20 from the first polysilicon layer 40. The insulating layer 22 is made of, for example, SiO ₂ , For example, by CVD.
[0042]
<About potential setting of light shielding layer 20 and thickness of insulating layer 22>
The light-shielding layer 20 has a floating potential when not connected to another wiring. In this case, when the thickness of the insulating layer 22 is small, the charge of the light-shielding layer 20 adversely affects the switching of the TFT 30 as described above. To prevent this, the insulating layer 22 must be formed thick.
[0043]
In the present embodiment, a constant DC potential is applied to the light-shielding layer 20 in order to realize a normal switching operation in the TFT 30 depending only on the gate potential without depending on the thickness of the insulating layer 22.
[0044]
In the present embodiment, the off potential applied to the gate of the TFT 30 is constantly applied to the light shielding layer 20. The TFT 30 provided for each pixel is an N-type TFT, and, for example, -1 V is always applied to the light shielding layer as an off potential to the gate. In this case, even if the electric charge of the light shielding layer 20 influences the TFT 30 via the insulating layer 22, the TFT 30 is not erroneously turned on by the electric charge of the light shielding layer 20. To do so, the potential applied to the light shielding layer 20 may be set to a potential lower than the threshold value of the TFT 30. The ground potential or the negative potential may be used for an N-channel TFT.
[0045]
An off-potential is also applied to a light-shielding layer provided to face a TFT forming a liquid crystal drive circuit. At this time, when both N-type and P-type TFTs are used as the transistors used in the liquid crystal drive circuit, different off-potentials are applied to the light-shielding layer facing them for each of the P-type and N-type TFTs.
[0046]
Since the switching operation of the TFT 30 is not affected by the electric charge of the light-shielding layer 20, the thickness of the insulating film 22 is such that the light-shielding layer 20 and the first polysilicon layer 40 can be simply insulated. Should be fine. In this case, the thickness of the light shielding layer 20 may be 0.05 μm or more, and may be smaller than the thickness (0.8 μm or more) of the insulating layer 22 required when the light shielding layer 20 has a floating potential. . The thickness of the insulating layer 22 can be selected from 0.05 to 1.5 μm.
[0047]
In the case of FIG. 3A, the light-shielding layers 22 are provided separately from each other by at least the number of the scanning signal lines, corresponding to the second polysilicon layer 44 as the scanning signal lines. In this case, a scanning signal to a corresponding scanning signal line may be supplied to each light shielding layer 22. In this case, the second polysilicon layer 44 and the light-shielding layer 20, which are scanning signal lines, both have an ON potential when the TFT 30 is to be turned on, and both have an OFF potential when the TFT 30 is to be turned off. Disappears.
[0048]
<When the light shielding layer 20 is used as a capacitance line of a storage capacitor>
In addition to the regions A and B shown in FIG. 3A, the light shielding layer 20 can be formed in a region C shown in FIG. This region C is a region facing the region where the first polysilicon layer 40 shown in FIG. 3B extends in the vertical direction in FIG. In this case, the light-shielding layer 20 and the first polysilicon layer 40 can form the storage capacitor C1.
[0049]
Further, the first and second polysilicon layers 40 and 44 also constitute a storage capacitor C2. As shown in FIG. 6, the electrical connection between the storage capacitors C1 and C2, the liquid crystal 14, and the TFT 30 is such that the liquid crystal 14 and the storage capacitors C1 and C2 are connected in parallel. Therefore, the total storage capacity in this case is C1 + C2, and the storage capacity can be increased.
[0050]
Here, the storage capacitance C1 depends on the thickness of the insulating layer 22, and is set to a desired capacitance by selecting from the preferable range of the above-described insulating layer 22 of 0.05 to 1.5 μm. it can. The storage capacitance C1 increases as the thickness of the insulating layer 22 decreases. Therefore, when it is desired to secure a large storage capacitance C1, as described above, it is preferable to set the light shielding layer 20 to a constant DC potential and make the insulating layer 22 thin.
[0051]
The total storage capacitance C1 + C2 may be set in the following width according to the density of the pixels formed on the quartz substrate 10. In the case of a VGA (Video Graphics Array) with a pixel density of 640 to 480 dots, it is 20 fF to 200 fF, and also in the case of an SVGA (Super Video Graphics Array) with a pixel density of 800 to 600 dots, it is 20 fF to 200 fF. .
[0052]
<Step of Forming First Polysilicon Layer 40>
After the formation of the insulating layer 22, while heating the quartz substrate 10 to about 500 ° C., the monosilane (SiH ₄ A) A gas was supplied at a flow rate of 500 cc / min, and a deposition film of amorphous silicon (a-Si) was formed on the quartz substrate 10 at a pressure of 30 Pa. By performing this process for about 2 hours, an a-Si film having a thickness of 0.055 μm was formed.
[0053]
After this, N ₂ Annealing was performed at 640 ° C. for about 6 hours in an atmosphere, and a polysilicon film was formed by solid phase growth. There is also a method of forming a polysilicon layer by CVD, but this results in a fine grain. In the present embodiment, since polysilicon is formed by solid-phase growth of grains from a-Si in the form of obtuse crystals, the grain size is large, the formed polysilicon layer is close to the characteristics of a single crystal, and the characteristics as a semiconductor are reduced. Have improved.
[0054]
Thereafter, a first polysilicon layer 40 having a pattern shown in FIG. 3B is formed by performing a photolithography process, an etching process, and the like.
[0055]
Although the thickness of the first polysilicon layer 40 is reduced by the subsequent thermal oxidation step, the final thickness is preferably 0.02 to 0.15 μm. Below this lower limit, the resistance of the first polysilicon layer 40 becomes too large, and there is a possibility that the ON current cannot be secured. Since the on-current flows in a predetermined thickness region on the MOS interface side, if the thickness is larger than that, the leakage current increases. Therefore, it is preferable that the on-state current does not exceed the upper limit of the above range.
[0056]
<Step of Forming Gate Oxide Film 42>
(1) Formation of thermal oxide film
First, the first polysilicon layer 40 was thermally oxidized in an atmosphere of 1000 ° C. and 100% of dry oxygen for 30 minutes. At this time, the first polysilicon layer 40 of 0.055 μm becomes 0.04 μm, and the thermal oxide film (SiO ₂ ) 42a was formed on the first polysilicon layer 40.
[0057]
FIG. 7 shows the relationship between the thermal oxidation time and the thermal oxide film thickness, and FIG. 8 shows the relationship between the thermal oxide film thickness and the warpage generated on the 8-inch quartz substrate 10. As shown in FIG. 8, the upper limit of the thermal oxidation temperature is 1050 ° C. at which the warp of the 8-inch quartz substrate 10 becomes 100 μm or less. As is clear from FIG. 8, the warpage of the quartz substrate 10 cannot be suppressed to 100 μm or less at the thermal oxidation temperature of 1100 ° C. and 1150 ° C. exceeding 1050 ° C.
[0058]
Even if the thermal oxidation is performed at 1050 ° C. or less, if the thermal oxidation time is long, in other words, if the thermal oxide film 42a is thick, the warpage of the quartz substrate 10 cannot be suppressed to 100 μm or less. According to FIG. 8, when the thermal oxidation temperature is 1050 ° C. or less, the thickness of the thermal oxide film is approximately 0.1 μm or less, and the warpage of the quartz substrate 10 can be suppressed to 100 μm or less. However, from other factors described below, it is preferable that the thermal oxide film thickness is further thinner.
[0059]
FIGS. 9A to 9F schematically show electron micrographs of the MOS interface after thermal oxidation, and show roughness (irregularities) of the MOS interface at each thermal oxidation temperature. As can be seen from the figure, the roughness of the MOS interface decreases as the thermal oxidation temperature increases. In this sense, the higher the thermal oxidation temperature, the better. However, in consideration of the warpage of the quartz substrate 10, the temperature must be 1050 ° C. or less.
[0060]
According to the present inventors, it has been found that the roughness of the MOS interface described above becomes more prominent as the thermal oxidation time is longer, in other words, as the thermal oxide film thickness is larger. This roughening of the MOS interface causes a portion of the thermal oxide film 42a on which the film density is coarsened, where current flows intensively, and the withstand voltage of the thermal oxide film 42a decreases. .
[0061]
Considering these, the thickness of the thermal oxide film 42a is preferably 0.015 to 0.05 μm, more preferably 0.02 to 0.035 μm. The lower limit of the thickness of the thermal oxide film 42a is determined because if it is smaller than that, it becomes difficult to form the interface itself. The upper limit is determined from the viewpoint of securing the withstand voltage in view of the relationship between the warpage of the substrate and the temperature.
[0062]
(2) Formation of CVD oxide film
By forming the above-described thermal oxide film 42a, a MOS interface with relatively little roughness can be formed, but with this alone, a sufficient withstand voltage cannot be secured. Therefore, in the present embodiment, the thermal oxide film 42a having the irregularities reflecting the roughness of the MOS interface is formed by using the SiO 2 formed by CVD having a high step coverage ability. ₂ It is covered with the film 42b. This CVD oxide film 42b is formed on the entire surface of the quartz substrate 10, as shown in FIG. This eliminates the need for a photolithography step and an etching step for patterning. In addition, by forming the CVD oxide film 42b at a position other than the thermal oxide film 42a shown in FIG. 1, a step formed on the surface of the second interlayer insulating film 50 and the transparent electrode 52 which is the uppermost layer of the quartz substrate 10 is formed. Can be reduced. For this reason, the rubbing treatment for the liquid crystal alignment is facilitated, and the cell gap between the substrates 10 and 12 is easily suppressed to a desired dimensional accuracy.
[0063]
This CVD oxide film 42b is formed of a gas containing silicon, for example, monosilane (SiH ₄ ) And a gas containing oxygen, for example, nitrogen peroxide (N ₂ O) in an oxygen-excess atmosphere, for example, at a flow rate ratio of 1:50 by SiO2 by the HTO method. ₂ The film was grown by vapor phase. An excessive silicon atmosphere is not preferable because the CVD oxide film 42b has electric charges. The pressure at this time was 80 Pa. The upper limit of the film forming temperature is 1050 ° C., which is the same as the thermal oxidation temperature, and preferably 600 to 1000 ° C. The upper limit is to keep the warpage of the quartz substrate 10 at 100 μm or less, and the lower limit is determined from the viewpoint of ensuring the quality of the CVD film 42b. The film forming temperature is more preferably 700 to 900 ° C., and still more preferably 750 to 850 ° C., as shown in FIG. 10, in order to secure a step coverage of 0.7 or more. The pressure is preferably 300 pa or less, and as shown in FIG. 11, is set to 200 Pa or less in order to secure the step coverage of 0.7 or more. Although the lower limit of the pressure is not particularly limited, it was confirmed that a high step coverage was obtained at a pressure of 40 Pa as shown in FIG. In addition, a gas containing silicon, for example, monosilane (SiH ₄ ), A gas containing oxygen, for example, nitrogen peroxide (N ₂ O) flow rate ratio (N ₂ O / SiH ₄ 12) is set to 25 to 75 from the viewpoint of making the in-plane uniformity of the quartz substrate 10 10% or less as shown in FIG. 12, and is preferably set to 40 to 60 in order to make the in-plane uniformity 5% or less. .
[0064]
The thickness of the CVD oxide film 42b is preferably set to 0.02 μm or more. This value is obtained from the viewpoint of securing the gate breakdown voltage, and the step coverage improves as the film thickness increases. The thickness of the CVD oxide film 42b can be determined in consideration of the total thickness of the gate oxide film 42 including the CVD oxide film 42b and the thermal oxide film 42a. The thickness of the gate oxide film 42 also affects the size of the storage capacitor C2 formed by the first and second polysilicon layers 40 and 44. The storage capacitance C2 can be increased as the thickness of the gate oxide film 42 is reduced. From the viewpoint of securing the storage capacitor C2, the thickness of the gate oxide film 42 is preferably set to 0.05 to 0.12 μm.
[0065]
Therefore, in order to obtain this total film thickness, considering that the thickness of the above-mentioned thermal oxide film 42a is 0.015 to 0.05 μm, the film thickness of the CVD oxide film 42b is 0.03 to 0.3 μm. A range of 1 μm is sufficient. As described above, when the thickness of the thermal oxide film 42a is 0.02 to 0.035 μm, the thickness of the CVD oxide film 42b in the range of 0.05 to 0.09 μm is sufficient.
[0066]
This CVD oxide film 42b is thereafter annealed. Inert gas such as N ₂ Annealing was performed in an atmosphere at a temperature in the range of 600 to 1000 ° C., for example, 950 ° C. for 30 minutes. Thereby, the defects in the CVD oxide film 42b can be rearranged, and the fixed charge can be released. The above temperature range is needed to release the fixed charge.
[0067]
<Step of Forming Capacitance on First Polysilicon Layer 40>
By masking the region D in FIG. 3C, an impurity such as phosphorus is dosed to a region where a capacitance of the first polysilicon layer 40 is to be formed, for example, at a dose of 3 × 10 3. ¹⁴ / Cm ³ To lower the resistance of the first polysilicon layer 40 in that portion. The dose amount is 1.0 × 10 ¹⁴ ~ 2.0 × 10 ^Fifteen / Cm ³ It is preferable that The lower limit is determined from the viewpoint of securing the conductivity required for forming a capacitance in the first polysilicon layer 40, and more preferably 3.0 × 10 ¹⁴ / Cm ³ With the above, the resistance is sufficiently reduced. The upper limit is determined from the viewpoint of suppressing the deterioration of the gate oxide film 42.
[0068]
<Step of Forming Second Polysilicon Layer 44>
Next, a second polysilicon layer is formed on the entire surface, and is doped with an impurity, for example, phosphorus to reduce the resistance. Thereafter, by performing a photolithography process and an etching process, a gate electrode is formed by the patterned second polysilicon layer 44 as shown in FIG. The gate electrode 44 crosses the polysilicon layer 40 twice in this embodiment, and has a dual gate structure. With the dual gate structure, leakage current at the time of off can be reduced. Note that a single gate that intersects the polysilicon layer 40 once may be used instead of the dual gate.
[0069]
<Implantation process of impurities for transistor formation>
First, in order to form an N-type transistor, using the second polysilicon layer 44 serving as a gate as a mask, impurity phosphorus is added to the source and drain regions of the region D in FIG. ¹³ / Cm ³ Light doping with a dose of Further, a mask wider than the gate width is formed on the gate, and impurity boron is added to the source region of FIG. ^Fifteen / Cm ³ A second implantation is performed at a dose amount of 2 to perform high doping. Thus, the masked region becomes a lightly doped drain. The dose at the time of the second implantation is preferably 1.0 × 10 ¹² ~ 1.0 × 10 ¹⁴ / Cm ³ It is good to Below the lower limit, the resistance increases and the on-current decreases. Exceeding the upper limit makes it easier for leakage current to flow. In this embodiment, the LDD structure has a low-concentration region and a high-concentration region in the source / drain region. However, the present invention is not limited to the LDD structure, and the source / drain region is separated from the gate electrode. An offset structure may be used. Alternatively, a self-aligned structure in which source / drain regions are formed using the gate electrode as a mask may be used. With the use of the LDD structure or the offset structure, the leakage current at the time of off can be reduced. Therefore, when used in combination with the above-described dual gate structure, the leak current at the time of off is further reduced.
[0070]
Similarly, an N-type transistor used as a liquid crystal driver circuit is formed on the quartz substrate 10. A P-type transistor of a liquid crystal driver is formed in the same manner, that is, 1.0 × 10 ¹³ / Cm ³ Light doping with a dose of After that, a mask wider than the gate electrode is formed to starve the gate electrode, and phosphorus is added to 1.0 × 10 ^Fifteen / Cm ³ And an LDD structure is formed.
[0071]
<Step of forming first interlayer insulating layer 46>
Next, a first interlayer insulating layer 46 is formed. This was formed by CVD of TEOS (tetraethyl osol silicate) with a thickness of 0.08 μm under the conditions of 140 cc / min, a substrate temperature of 680 ° C., and a pressure of 50 Pa. Thereafter, annealing was performed at 950 ° C. for 20 minutes to activate the impurities in the first interlayer insulating layer 46, thereby improving the film quality. Thereafter, heating was performed at 500 ° C. for 1 hour using a forming gas composed of, for example, argon and hydrogen. As a result, hydrogen is contained in the first polysilicon layer 40, and the silicon unbonded portion is bonded, the level in the gap is reduced, and the characteristics of the TFT 30 are improved.
[0072]
Further, a first contact hole 47 was formed at a position shown in FIG. 4A by performing a photolithography step and an etching step. As an etching step, wet etching was performed after performing dry etching, and light etching for exposing the first polysilicon layer 40 was performed.
[0073]
<Step of Forming Metal Wiring Layer 48>
Aluminum (Al) was sputtered and then patterned, whereby a metal wiring layer 48 was formed as shown in FIG. 4B. At this time, the metal wiring layer 48 is connected to the first polysilicon layer 40 via the first contact hole 47. The metal wiring layer 48 is not limited to Al but may be any material having conductivity such as Cr.
[0074]
<Step of forming second interlayer insulating layer 50>
As the second interlayer insulating layer 50, SiO containing boron and phosphorus is used. ₂ (BPSG) was formed by a normal pressure CVD method. As the process gas, TEOS, TEB (tetra-ethyl-borate), and TMOP (tetra-methyl-oxy-foslate) were used. After that, the second contact hole 51 was formed at the position shown in FIG. 4C by performing the same process as that of the first contact hole 47. In the case where the aspect ratio of the second contact hole 51 is large and it is difficult to control the etching stop in the range of the thickness of the first polysilicon layer 40, for example, a polysilicon layer may be provided below the first polysilicon layer 40. It is preferable to form a sheet or the like.
[0075]
<Step of forming transparent electrode 52>
On the second interlayer insulating layer 50, ITO (indium tin oxide) was sputtered and then patterned to form a transparent electrode 52 as shown in FIG.
[0076]
In the above-described embodiment, the switching element is a TFT. However, the present invention can be similarly applied to a liquid crystal display panel in which a back-to-back diode that generates photocarriers by reflected light is used as a switching element.
[0077]
<Explanation of liquid crystal panel>
FIG. 13 shows a system configuration example of a substrate on which a TFT is formed in the liquid crystal panel of the above embodiment. Each pixel 190 arranged corresponding to the intersection of the gate line 102 and the signal line 103 arranged so as to cross each other includes a pixel electrode 114 made of ITO or the like and a TFT 191. The TFT 191 applies a voltage corresponding to a pixel signal on the signal line 103 to the pixel electrode 114. The TFTs 191 in the same row (Y direction) have their gates connected to the same gate line 102 and their drains connected to the corresponding pixel electrodes 114. The sources of the TFTs 191 in the same column (X direction) are connected to the same signal line 103. In this embodiment, the transistors constituting the peripheral circuits (X and Y shift registers and sampling means) 150 and 160 are constituted by polysilicon TFTs having a polysilicon layer as an operation layer, similarly to the TFTs for driving pixels. Thus, the transistors constituting the peripheral circuits 150 and 160 are formed simultaneously with the pixel driving TFT by the same process.
[0078]
In this embodiment, a shift register (hereinafter, referred to as an X shift register) 151 for sequentially selecting the signal lines 103 is arranged on one side (the upper side in FIG. 13) of the display area (pixel matrix) 120. On one side, a shift register (hereinafter referred to as a Y shift register) 161 for sequentially selecting the gate lines 102 is provided. A buffer 163 is provided at the next stage of the Y shift register 161 as necessary. A sampling switch (TFT) 152 is provided at the other end of the signal line 103, and these sampling switches 152 transmit image signals VID1 to VID3 input to the external terminals 174, 175, and 176. It is connected to the video lines 154, 155, 156 and the signal line 103, and is sequentially turned on / off by a sampling pulse output from the X shift register 151. The X shift register 151 is a sampling pulse X1 that selects all the signal lines 103 one by one in order during one horizontal scanning period based on clocks CLX1 and CLX2 input from the outside via the terminals 172 and 173. , X2, X3,... Xn are supplied to the control terminal of the sampling switch 152. On the other hand, the Y shift register 161 is operated in synchronization with clocks CLY1 and CLY2 input from outside via the terminals 177 and 178, and sequentially drives the gate lines 102.
[0079]
14A and 14B show a cross section and a planar layout configuration of a liquid crystal panel 130 to which the above liquid crystal panel is applied. As shown in the figure, on the front side of the liquid crystal panel substrate 110, an incident side glass substrate (a counter substrate) having a color filter layer 113 and a counter electrode 133 made of a transparent film electrode (ITO) to which a common electrode potential is applied. ) 131 are arranged at appropriate intervals, and a liquid crystal panel in which a TN (Twisted Nematic) liquid crystal or a SH (Super Homeotropic) liquid crystal 137 or the like is filled in a gap surrounded by a sealing material 136. 130. Above the peripheral circuits 150 and 160, the light is shielded by, for example, a black matrix provided on the counter substrate 131. Note that a liquid crystal injection port 138 is provided in the counter substrate 131.
[0080]
<Description of electronic equipment>
An electronic device configured using the liquid crystal display panel of the above-described embodiment includes a display information output source 1000, a display information processing circuit 1002, a display driving circuit 1004, a display panel 1006 such as a liquid crystal panel, a clock generation circuit shown in FIG. 1008 and a power supply circuit 1010. The display information output source 1000 includes a memory such as a ROM and a RAM, a tuning circuit for tuning and outputting a television signal, and the like, and outputs display information such as a video signal based on a clock from a clock generation circuit 1008. I do. The display information processing circuit 1002 processes and outputs display information based on the clock from the clock generation circuit 1008. The display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like. The display driving circuit 1004 includes a scanning driving circuit and a data driving circuit, and drives the liquid crystal panel 1006 for display. The power supply circuit 1010 supplies power to each of the above-described circuits.
[0081]
As the electronic apparatus having such a configuration, a liquid crystal projector shown in FIG. 16, a personal computer (PC) and an engineering workstation (EWS) for multimedia shown in FIG. 17, a pager shown in FIG. Examples include a television, a viewfinder type or a monitor direct-view type video tape recorder, an electronic organizer, an electronic desk calculator, a car navigation device, a POS terminal, and a device having a touch panel.
[0082]
The liquid crystal projector shown in FIG. 16 is a projection type projector using a transmission type liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system. Referring to FIG. 16, in a projector 1100, projection light emitted from a lamp unit 1102 of a white light source is divided into three primary colors of R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside a light guide 1104. Then, the liquid crystal is guided to three liquid crystal panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal panels 1110R, 1110G, and 1110B is incident on the dichroic prism 1112 from three directions. In the dichroic prism 1112, the red R and blue B lights are bent by 90 °, and the green G light goes straight, so that the images of the respective colors are synthesized, and a color image is projected on a screen or the like through the projection lens 1114.
[0083]
A personal computer 1200 illustrated in FIG. 17 includes a main body 1204 having a keyboard 1202, and a liquid crystal display screen 1206.
[0084]
A pager 1300 shown in FIG. 18 includes a liquid crystal display panel 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, first and second shield plates 1310 and 1312, and two elastic conductive members in a metal frame 1302. It has a body 1314, 1316 and a film carrier tape 1318. The two elastic conductors 1314 and 1316 and the film carrier tape 1318 connect the liquid crystal display panel 1304 and the circuit board 1308.
[0085]
Here, the liquid crystal display panel 1304 is a liquid crystal display panel in which liquid crystal is sealed between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal display panel. A driving circuit 1004 shown in FIG. 15 or a display information processing circuit 1002 can be formed over one of the transparent substrates. Circuits not mounted on the liquid crystal display panel 1304 are external circuits, and can be mounted on the circuit board 1308 in the case of FIG.
[0086]
FIG. 18 shows the configuration of the pager, and thus requires a circuit board 1308 in addition to the liquid crystal display panel 1304. The liquid crystal display panel 1304 fixed to a metal frame 1302 as a housing is used for an electronic device. It can also be used as a liquid crystal display device as a component. In the case of a backlight type, a liquid crystal display panel 1304 and a light guide 1306 provided with a backlight 1306a can be incorporated in a metal frame 1302 to constitute a liquid crystal display device. Instead of these, as shown in FIG. 19, a TCP in which an IC chip 1324 is mounted on a polyimide tape 1322 on which a metal conductive film is formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display panel 1304. (Tape Carrier Package) 1320 can be connected to be used as a liquid crystal display device, which is one component of electronic equipment.
[Brief description of the drawings]
FIG. 1 is a partial cross-sectional view of a liquid crystal display panel of the present invention.
FIG. 2 is a perspective view of each layer formed on a quartz substrate of the liquid crystal display panel of FIG.
FIGS. 3A to 3D are process diagrams in the order of the manufacturing process of each layer formed on a quartz substrate.
4 (A) to 4 (C) are process diagrams in the order of the manufacturing process of each layer formed on the quartz substrate following FIG. 3 (D).
FIG. 5 is a plan view showing a formation pattern of a light shielding layer when the light shielding layer is used as a capacitance line of a storage capacitor connected in parallel to liquid crystal.
FIG. 6 is a circuit diagram showing an electrical connection relationship between a switching element, a liquid crystal, and a storage capacitor.
FIG. 7 is a characteristic diagram showing a relationship between a thermal oxidation time and a thermal oxide film thickness.
FIG. 8 is a characteristic diagram showing a relationship between a thermally oxidized film thickness and warpage generated in an 8-inch quartz substrate.
9 (A) to 9 (F) are characteristic diagrams schematically showing electron micrographs showing a rough state of a MOS interface at each thermal oxide film temperature.
FIG. 10 is a characteristic diagram showing a temperature dependence of a step coverage of a CVD oxide film constituting a gate oxide film.
FIG. 11 is a characteristic diagram showing a pressure-dependent characteristic of a step coverage of a CVD oxide film forming a gate oxide film.
FIG. 12 is a characteristic diagram showing flow rate ratio dependence of uniformity in a substrate surface of a CVD oxide film constituting a gate oxide film.
FIG. 13 is a schematic explanatory view showing a TFT and a drive circuit formed on the quartz substrate side shown in FIG.
14A is a cross-sectional view of the entire liquid crystal panel shown in FIG. 1, and FIG. 14B is a diagram showing a planar layout thereof.
FIG. 15 is a block diagram of an electronic device of the present invention.
FIG. 16 is a schematic explanatory view of a projector to which the present invention is applied.
FIG. 17 is an external view of a personal computer to which the present invention is applied.
FIG. 18 is an exploded perspective view of a pager to which the present invention is applied.
FIG. 19 is a schematic explanatory view showing an example of a liquid crystal display panel provided with an external circuit.
[Explanation of symbols]
10 Quartz substrate
12 Glass substrate
14 LCD
16 Common electrode (ITO)
20 Shading layer
22 insulating layer
30 Thin film transistor
40 First polysilicon layer (source, drain)
42 Gate oxide film
42a Thermal oxide film
42b CVD oxide film
44 Second polysilicon layer (gate, scanning signal line)
46 First interlayer insulating layer
47 1st contact hole
48 metal wiring layer (data signal line)
50 Second interlayer insulating layer
51 2nd contact hole
52 pixel electrode (ITO)

Claims

N-type and P-type thin film transistors used for a liquid crystal drive circuit are formed on a substrate,
Provided between the substrate and the N-type and P-type thin film transistor, a light-shielding layer, and an insulating layer that insulates the light-shielding layer and the N-type and P-type thin film transistor,
An off-potential applied to a gate is applied to a light-shielding layer facing the N-type thin film transistor and a light-shielding layer facing the P-type thin film transistor, and the off-potential is different for each of the N-type and the P-type. Display panel.

N-type and P-type thin film transistors used for a drive circuit are formed on a substrate,
Provided between the substrate and the N-type and P-type thin film transistor, a light-shielding layer, and an insulating layer that insulates the light-shielding layer and the N-type and P-type thin film transistor,
An off-potential applied to a gate is applied to a light-shielding layer facing the N-type thin film transistor and a light-shielding layer facing the P-type thin film transistor, and the off-potential is different for each of the N-type and the P-type. circuit.

Liquid crystal is sealed between a pair of substrates, and, on one of the substrates, a liquid crystal display panel having a thin film transistor that supplies an image signal to a pixel electrode based on a scanning signal.
The thin film transistor is an N-type thin film transistor,
A light-blocking layer and an insulating layer that insulates the light-blocking layer and the N-type thin film transistor are provided between the one substrate and the N-type thin film transistor;
A liquid crystal display panel, wherein the off potential applied to the light shielding layer is a ground potential or a negative potential.