JP2003530693A - 薄膜フィルムトランジスタを具えた電子デバイスの製造方法 - Google Patents

薄膜フィルムトランジスタを具えた電子デバイスの製造方法

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Abstract

(57)【要約】 薄膜フィルムトランジスタを具えた電子デバイスの製造方法に関するものであり、自己整合の薄膜フィルムトランジスタでは、オフ状態での電流増加及びキャリア移動度の低下という問題がある。この方法によれば、マスク層(20,48)の下でゲート層(2,46)をエッチバックする。マスク層を注入マスクとして用いる注入ステップに続いて、エッチバックにより注入損傷ができて、これをエネルギービーム(42)によってアニールする。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、薄膜フィルムトランジスタ（以下ＴＦＴと称する）を具えた電子デ
バイスの製造方法に関するものであり、自己整合（セルフアライメント）技術を
用いてＴＦＴを製造するプロセスを改良して提供するものである。このデバイス
は、フラットパネルディスプレイ（例えばアクティブマトリクス液晶ディスプレ
イ即ちＡＭＬＣＤ）、あるいは大面積のイメージセンサまたは他のいくつかの種
類の大面積の電子デバイス（例えば薄膜フィルムデータ記憶またはメモリデバイ
ス）とすることができる。
【０００２】 （従来技術） ＴＦＴ及び他の薄膜フィルム回路素子を大面積の電子応用製品用の絶縁基板上
に有する薄膜フィルム回路の開発には、大きな関心がおかれている。アモルファ
ス、微結晶、あるいは多結晶の半導体フィルムの一部分で製造されるこれらの回
路素子は、セルマトリクス内のスイッチング素子を形成することができ、このセ
ルマトリクスは例えば、米国特許明細書US-A-5,130,829号に記載のフラットパネ
ルディスプレイであり、この特許の全内容は参考資料として本明細書に含める。
ここ近年では、特に多結晶シリコン（以下ポリシリコンと称する）ＴＦＴを回路
素子として有する集積駆動回路も、これらのデバイスに含めることができる。
【０００３】 ポリシリコンＴＦＴの製造においては、ドーパントイオン（例えばリン）の注
入を用いて、自己整合法（以下ＳＡと称する）でＴＦＴのソース／ドレイン用の
領域をＴＦＴのゲートと共に形成することは既知である。薄膜フィルム構造にお
いて、注入したドーパントを活性化させて、エネルギービーム、特にレーザビー
ムを指向させることによって結晶格子の損傷をアニールすることは既知である。
【０００４】 前記注入領域は、ＴＦＴの高度にドーピングしたドレイン領域とすることがで
きる。駆動回路で用いるＴＦＴについては、ＴＦＴのチャンネル領域とドレイン
領域との間に低度にドーピングしたドレイン領域（以下ＬＤＤと称する）を具え
た電界軽減アーキテクチャことが有利でありうる。この場合には、注入したＳＡ
領域をＬＤＤ領域とするか、あるいはより高度にドーピングしたドレイン領域と
することができる。このため、ゲートとＬＤＤとの間には、大幅なオーバラップ
（重なり）が存在し得ず、あるいはいわゆるＧＯＬＤＤアーキテクチャで、ゲー
トがＬＤＤ領域とオーバラップしうる。不都合なことに、得られるＳＡ ＴＦＴ
に、オフ状態漏洩電流の増加、及びキャリア移動度の低下の問題があり得ること
が判明している。
【０００５】 （発明の開示） 本発明は、ＴＦＴ及びＴＦＴを有するデバイスの特性の種々の改良を可能にす
る、ＳＡ ＴＦＴの製造方法及び製造プロセスを提供しようとするものである。
【０００６】 より詳細には、本発明は、薄膜フィルムトランジスタを具えた電子デバイスを
製造する方法を提供するものであり、 (a) 半導体フィルム上にある絶縁フィルム上にゲート層を堆積するステップと；
(b) パターン化したマスク層を前記ゲート層上に規定するステップと； (c) 前記マスク層を用いて、前記ゲート層をエッチングしてパターン化するステ
ップと； (d) 前記マスク層及び／または前記ゲート層を注入マスクとして用いて、前記半
導体フィルムに注入を行うステップと； (e) 前記マスクの下で、前記ゲート層をエッチバックするステップと； (f) 前記マスク層を除去するステップと； (g) 前記半導体フィルムを、エネルギービームでアニールするステップと を具えている。
【０００７】 ＳＡ注入領域を有するＴＦＴの場合には、オフ状態漏洩電流の増加及びキャリ
ア移動度の低下の主要な要因は、ゲート端の下に広がり、ゲートによってレーザ
アニールから遮蔽されている格子損傷であることは明らかと考えられる。
【０００８】 前記マスク層は、例えばフォトレジストのエッチング液のマスクとすることが
できる。前記エネルギービーム（これに限らないが特にレーザビーム）は、半導
体フィルム内の、前記エッチバックしたゲート層によって遮蔽／マスクされてい
ない所の注入損傷をアニールするように作用する。
【０００９】 このプロセスによって、（ＬＤＤまたはＧＯＬＤＤを有する、あるいは有しな
い）ＳＡポリシリコンＴＦＴにおける注入損傷による問題のうちのいくつかを、
軽減または克服または回避することができる。
【００１０】 「ゲートのエッチバック」という表現の代わりに、「ゲートのオーバーエッチ
ング」及び「ゲートのアンダーカット」のような他の用語を用いることができる
。これらの各表現は、前記マスク層の下に位置するエッチバックしたゲート端で
あり、マスク窓の端から十分な距離（ギャップ）だけオフセットして／間隔をお
いて、この間隔の領域における格子損傷の所望のアニールを可能にするようなゲ
ート端を生成するマスクエッチングプロセスのことを称する。ステップ(c)にお
けるエッチングの広がりを制御することによって、前記オフセット（ギャップ）
の大きさを、異なる注入量レベルによって決まる半導体の格子損傷の横方向の広
がりに応じて調整することができる。
【００１１】 注入ステップ(d)の後に、前記エッチバックステップ(e)を実行することができ
る。しかし、情報にあるマスクパターンが、注入をマスクするのに十分厚く安定
なものであれば、ステップ(e)はステップ(d)の前に実行することができる。実際
には、後者の順序の方が有利である。レーザアニール（これに限らない、特にＵ
Ｖエキシマレーザビーム）が一般に、ステップ(g)用に好都合である。しかし、
例えば高強度のＵＶフラッシュランプのような他の種類のエネルギービームを代
わりに用いることができる。
【００１２】 ＴＦＴは他の結晶半導体材料で形成することができるが、一般には、ＴＦＴの
チャンネル領域を提供する薄膜フィルム半導体に、多結晶シリコンを用いること
が好都合である。ＴＦＴを載せる絶縁基板の性質を、これらのＴＦＴがその一部
を形成する電子デバイスの性質に応じて変化させることができる。通常、この基
板は、低コストのガラスまたは絶縁ポリマーで構成される。ステンレス鋼を用い
ることもできる。
【００１３】 好適例では、エッチングのステップ(c)及び(e)を単一の処理ステップとして実
行する。これにより、より確実でより精密なギャップ長の制御を行うことができ
る。
【００１４】 この方法は、ステップ(f)の後にさらなる注入ステップを具えることができ、
これはステップ(d)よりも低レベルのドーピングを行うステップである。これに
より、ステップ(d)で形成したソース／ドレイン領域とゲートとの間にＬＤＤ領
域が生成される。このプロセスは、比較的低バイアス、即ち通常約５Ｖまでの電
圧で動作するＴＦＴにも適している。これらのデバイスについては、前記さらな
る注入ステップにおいて、ＬＤＤ電界軽減領域を作製するために通常用いる注入
量に比べてより広範囲の注入量を採用して、直列抵抗を低減することができる。
またこの技法は、より短い（通常サブミクロン）ＬＤＤ領域を形成して、これに
より、この領域の直列抵抗を低減することを可能にする。
【００１５】 他の好適例では、ステップ(b)が、(h)ソース／ドレインのマスク層を規定する
ステップと；(i)ステップ(d)よりも高レベルのドーピングを行って、ソース／ド
レインのパターンによって規定されるソース及びドレイン領域を形成する注入ス
テップを実行するステップと；(j)前記マスク層をパターン化してゲートパター
ンを規定するステップとを具えて、ステップ(d)の注入のみを施した領域がＬＤ
Ｄ領域を形成する。あるいはまた、この方法はステップ(c)の後に、(k)他のマス
ク層内にソース／ドレインのパターンを規定するステップと；(l)ステップ(d)よ
りも高レベルの注入ステップを実行して、ソース／ドレインのパターンによって
規定されるソース及びドレイン領域を形成するステップとを具えて、ステップ(d
)の注入のみを施した領域がＬＤＤ領域を形成する。従ってこれらの方法におけ
るゲート層のエッチバックにより、ＬＤＤ領域とゲート層の端との間にギャップ
が形成される。これらの注入領域は、前記エネルギービームに十分に露光される
。
【００１６】 他の好適な方法は、(m)初期パターン化したマスク層を規定するステップと；(
n)前記初期マスク層を注入マスクとして用いて、注入ステップを実行するステッ
プとを具え、この注入は、ステップ(b)で形成したパターン化マスクの端よりも
横方向及び内部方向に広がる領域において、ステップ(d)よりも低レベルのドー
ピングを行うものであり、さらに(o)前記半導体フィルムを前記エネルギビーム
でアニールするステップを具えている。これにより、完成したデバイスのゲート
の下に広がりうるＬＤＤ領域を形成することができ、この領域では、領域全体が
エネルギービームに露光されて、注入損傷を修復することができる。
【００１７】 この方法は、(p)エッチバックステップ(e)の前に前記ゲート層を陽極化するス
テップを具えることができる。ステップ(p)の陽極化の前に、ステップ(d)が前記
マスク層を硬化させるように作用しうるので、注入ステップ(d)はステップ(p)の
前に実行することが好ましい。
【００１８】 前記ゲート層は、金属製、または半導体（例えばポリシリコン）製、あるいは
これらの材料の組合わせとすることができる。この層は、アルミニウム、または
チタニウムとアルミニウムの二重層で構成することが好ましい。このゲートは、
ステップ(e)で３μｍ以下の距離だけ、好適には0.25μｍ〜0.5μｍの距離だけエ
ッチバックすることができる。
【００１９】 （発明を実施するための最良の形態） 以下、本発明の実施例について図面を参照して説明する。 慣例のＳＡ ＬＤＤデバイスに関連する問題は、残留注入損傷であり、これが
オン電流及びオフ電流を共に劣化させ、安定度を低下させる。サブミクロンのオ
フセット領域をＳＡ ＬＤＤデバイスに導入することにより、注入損傷をレーザ
によって十分除去できるようになり、オン電流をより大きくして、ドレイン電界
を大幅に低減することができる。また得られるＴＦＴは、貧弱なゲート−ドレイ
ン結合によるゲート増速漏洩電流に対する感度も低下する。ＧＯＬＤＤ ＴＦＴ
の場合には、エッチバックによって規定されるオフセット領域を、以前に注入し
、以前にアニールしたＬＤＤ領域の一部とすることができる。この場合には、高
度にドーピングした領域の、ドーピング後の注入後のエッチバックにより、ドー
ピング後の注入損傷を除去して（これにより漏洩電流を低減して）、ゲート−ド
レインのキャパシタンスを要求に合わせて最小化することができる。
【００２０】 ポリシリコンベースのＣＭＯＳデバイスでは、ＡＭＬＣＤ応用及び他のパネル
上システムのデバイスに要求される安定度の基準に適合させるために、ｎ−チャ
ンネルＴＦＴ用に電界軽減アーキテクチャを採用する。電界軽減のない自己整合
（ＳＡ）及び非ＳＡ（ＮＳＡ）のｎ−チャンネルＴＦＴは、オン電流損失及び低
ドレイン電圧での漏洩電流増加という形で許容外のデバイスの不安定性を表わす
が、検出され得るデバイスの劣化をなくして、15Ｖのドレインバイアスを対応す
るｐ−チャンネルデバイスに供給することができる。この関係では、例えばJA A
yres, SD Brotherton, DJ McCulloch and MJ Trainor, in Jpn. J. Appl. Phys.
37, 1801 (1988)による記事を参考文献に挙げることができ、その全内容を背景
材料として本明細書に含める。
【００２１】 電界軽減領域をゲートに自己整合させたＳＡ ＬＤＤ ＴＦＴが検討されてき
ており、これらは対応するＳＡデバイスに比べて、デバイスの安定度にある程度
の向上が見られるが、これらの安定度は、現代のＡＭＬＣＤ応用にはまだ不十分
である。さらにＳＡ ＬＤＤデバイスは、大きい漏洩電流並びにオン電流の低下
という特徴があるが、これらの両者について、出願人はｎ-リンの注入による格
子損傷のためであると考える。
【００２２】 本明細書に記載の実施例は、ゲートの外側あるいは実質的な外側に電界軽減領
域を有するＳＡ構造から構成され、慣例のＳＡ ＬＤＤデバイスについて上述の
ように確認されている論点の一部についても記述している。ゲートを規定するレ
ジストマスクの下のゲート金属の、制御付きのオーバーエッチングを実現する。
ゲートのオーバーエッチングによって生成される小ギャップを用いて、ドレイン
における電界軽減を行い、これによりデバイスの安定度を向上させて、アバラン
シ（なだれ）電流を低減する。電界軽減は、このギャップに低量注入してＬＤＤ
領域を形成することによっても、あるいはエキシマレーザの動作中の、隣接する
ＬＤＤまたはソース／ドレインからこのギャップ内へのドーパントの拡散によっ
ても、達成することができる。慣例のＳＡ ＬＤＤデバイスに比べて、前者の電
界軽減アーキテクチャはＬＤＤ長の低減を可能にし、これにより直列抵抗が低減
され、後者のアーキテクチャは注入損傷の完全な除去、及びレーザの使用による
接合部の拡幅を可能にする。これにより、移動度が高くなり、そしてドレイン電
界が低減されることになる。
【００２３】 以下では、ＴＦＴ構造の電気特性及び安定度について、ＳＡ ＬＤＤデバイス
と比較して説明する。
【００２４】 図１に、本発明の方法により製造したＴＦＴアーキテクチャの断面図を示し、
それぞれにI、II及びIIIのラベルを付ける。
【００２５】 各デバイスは、ゲート絶縁層４上にゲート電極２を具えている。このゲート電
極は、アルミニウム、アルミニウム合金、またはチタニウム／アルミニウムの二
重層で形成することが好ましい。シリコンダイオードがゲート絶縁層を形成する
ことができる。ゲート絶縁層４の下は半導体層６であり、これは通常シリコンで
ある。
【００２６】 各構造のシリコン層６の領域８及び１０において、ドーパント（ｎ+）の注入
を行って、ＴＦＴのソース及びドレインを規定する。また構造II及びIIIは、シ
リコン層内に比較的軽度にドーピングした（またはｎ-の）領域１２及び１４を
具え、これらの領域はそれぞれ領域８及び１０に隣接して、一方がＬＤＤ領域を
形成する。各構造のゲート電極２の下には、シリコンの非ドーピング領域１６が
存在し、これが各ＴＦＴのチャンネルを形成する。
【００２７】 図１の各構造では、シリコン層６内に、ゲート電極２の端から横に伸びるオフ
セット１８を識別することができる。構造I及びIIでは、このオフセットは、ゲ
ート電極の各側のソース領域８及びドレイン領域１０の端によって規定され、構
造IIでは、このオフセットは前記軽度にドーピングした領域１２及び１４の幅に
相当する。構造IIIでは、このオフセットは領域１２及び１４の内側の端によっ
て規定される。
【００２８】 図１のすべてのＴＦＴがＳＡのトップゲート構造を有し、ここでは、ドーパン
トを注入してソース／ドレイン領域８、１０及びＬＤＤ領域１２／１４（構造II
及びIIIのみ）を形成する前にゲート２を規定する。このドーパントは、ゲート
電極層４を除去することなく注入することができる。各場合において、ゲートを
規定するために堆積させたレジストマスクの端の下にあるゲート金属の制御付き
オーバーエッチングによって、ゲート２に隣接する領域を規定する。0.3μｍか
ら３μｍまでの範囲のゲートの再現可能なオーバーエッチングを行う条件が確立
される。
【００２９】 構造I及びIIについては、ゲート２のオーバーエッチングの後にレジストを残
したままで、ソース／ドレイン領域８、１０に注入を行う。構造IIについては、
このプロセスの後に、レジスト除去後の低量の注入が後続して、ギャップ内にＬ
ＤＤ領域１２／１４を生成し、ここではこのゲートはオーバーエッチングしたも
のである。構造IIIの製造については、最初にＬＤＤ領域１２／１４に注入を行
って、レジストを除去した後に、ソース／ドレイン領域８／１０をフォトリソグ
ラフィーで規定して注入を行うことができる。あるいはまた、同じレジストの層
を用いてソース／ドレイン領域を規定し、そしてＬＤＤ注入ステップ用に再びパ
ターン化することができる。
【００３０】 上述したように、現在ではｐ−チャンネルのデバイスが、現流のポリシリコン
ＡＭＬＣＤ応用についての安定度の基準に適合するために、電界軽減アーキテク
チャを必要としない。これについては例えば、先に参照したJA Ayres他による記
事を参照することができる。従って図１に示すデバイスアーキテクチャは、ｎ−
チャンネルＴＦＴのみについて検討したものである。
【００３１】 構造I〜IIIにおけるギャップまたはオフセットは、次の方法によって製造する
ことができる。ゲート電極２をフォトリソグラフィーで規定して、リン酸、酢酸
及び硝酸と水との混合溶液（16：1：1：2の体積割合）で、40℃の温度でエッチ
ングする。ゲートのエッチング及びオーバーエッチングを単一段階で実行すれば
、即ちエッチング後に試料を混合溶液から除去しなければ、最も確実な結果、そ
して最小のギャップ長変化が得られる。しかし、エッチング前のレジスト長とレ
ジスト除去後のゲート長のと差からギャップ長を計算すれば、より精密な結果が
得られる。
【００３２】 図２に、260nmの厚さを有するスパッタしたアルミニウム−チタニウム合金（
チタニウム重量４％）についての、ギャップ長と総エッチング時間との関係を示
す。１μｍ以上のギャップ長については、標準偏差が大幅に増加している。図３
に、レジストマーク２０の下のオーバーエッチングしたゲート金属のＳＥＭ（電
子顕微鏡）写真を示す。
【００３３】 オーバーエッチング技術は、短い、サブミクロンのＬＤＤ及びオフセット領域
の形成を可能にする。また構造I（ギャップ）及び構造III（ｎ-とギャップ）を
構造II（ギャップ内のｎ-）及び現流のＳＡ ＬＤＤデバイスとを比べることに
よって、この技術が、残留注入損傷のデバイスの性能及び安定度への影響を明ら
かにする。エキシマレーザでのドーパント活性化にとっては、レーザビームがＬ
ＤＤまたはソース／ドレイン（Ｓ／Ｄ）領域全体を照射するので、非注入のギャ
ップを構造I及びIIIに導入することが有利であり、ゲートに自己整合したＳ／Ｄ
領域またはＬＤＤ領域を有するデバイスにとっては、非注入のギャップがなけれ
ば、アニールされない横方向の損傷がゲートの下に存在し得る。
【００３４】 非注入ギャップのないＴＦＴにより、前記拡幅した接合部の電界軽減を提供す
る役割がわかる。レーザの動作中には、溶融シリコン中のギャップ／ｎ+接合に
おいて（構造I）、ギャップ／ｎ-接合において（構造III）、並びにｎ-／ｎ+接
合（構造II及びIII）において、ドーパントが横方向に拡散する。しかし、構造I
Iのチャンネル／ｎ-接合ではこうした拡散が存在せず、その代わりに、存在しが
ちな残留注入損傷で、この接合が段階的になり得る。ドーパントの横方向の拡散
が接合部の拡幅を行い、これにより接合部でのピーク電界が低減される。そして
この拡散はアバランシ電流（キンク（ねじれ）効果）を低減し、必然的に、ホッ
トキャリア損傷の原因となるあらゆる劣化を低減する。またこの拡散は、電界エ
ンハンスの漏洩電流の大きさも低減する。
【００３５】 ここで図４を参照しながら、上述したデバイスについてのＴＦＴ移動度のデー
タについて考察する。
【００３６】 図４に、６μｍのチャンネル長を有するＴＦＴの、注入量に対する電界効果移
動度を、I〜IIIの構造について、ＳＡデバイス及びＳＡ ＬＤＤデバイスと共に
示す。構造II、III及びＳＡ ＬＤＤデバイスについては、注入量は低注入量Ｌ
ＤＤの注入に相当するが、図の注入量は、ＳＡデバイス及び構造Iのデバイスに
おけるＳ／Ｄ注入量を示してある。単に異なるデバイスのデータと区別するため
に、データ点を線で結んである。構造III（ｎ-とギャップ）の全体及びＳＡ Ｌ
ＤＤデバイスが、３μｍのＬＤＤ長を有する。
【００３７】 図４に見られるように、移動度は注入量と共に増加し、これがＬＤＤまたがＳ
／Ｄの直列抵抗の減少に寄与しうる。構造II（ギャップ内のｎ-）及びIII（ｎ-
とギャップ）では、ギャップ長の増加と共に移動度が減少し、後者では、非注入
のオフセット領域のシート抵抗がより大きいため、移動度がギャップ長と共に、
より急速に減少する。しかし明確さのために、図４には１つのＬＤＤ長のみにつ
いての移動度データを示す。構造III（ｎ-とギャップ）における0.5μｍのギャ
ップにより生じる追加的な直列抵抗にもかかわらず、これらのデバイスの移動度
は、すべてのＬＤＤ注入量について、同じ３μｍのＬＤＤ長を有するＳＡ ＬＤ
Ｄ ＴＦＴの移動度よりも高い。実際に、0.5μｍのギャップ及び１×1014P/cm2 の高いＬＤＤ濃度を有する構造IIIのＴＦＴは、慣例のＳＡ ＴＦＴよりも大き
い移動度を示し、慣例のＳＡ ＴＦＴは、５×1014P/cm2のＳ／Ｄ注入量に対し
て、通常130cm2/Vsの移動度を有する。このことは、ゲートに十分自己整合した
サブミクロンのオフセット領域を導入することが、レーザによる十分なドーパン
トの活性化を可能にし、そして内部にドーパントを拡散させるべき非注入のオフ
セット領域が十分小さければ、残留注入損傷による直列抵抗が、この小さい非注
入のオフセット領域よりもオン電流を大幅に低減させ得ることを示唆している。
図４中のデータは、0.7μｍのギャップ及び0.9μｍのギャップを有する構造III
のデバイスが、特に低量のＬＤＤ注入量に対して、移動度の急激な低下を示すこ
とを表わしている。
【００３８】 ＴＦＴのオン電流は、Ｓ／Ｄ及びＬＤＤの直列抵抗Ｒによって低減される。構
造I及びIIIにおける非注入ギャップ、及びＳＡ、ＳＡ ＬＤＤ及び構造II（ギャ
ップ内のｎ-）のデバイスにおける残留注入損傷の存在が、追加的な抵抗ΔＲを
導入して、これらのデバイスにおいてオン電流がさらに低下することになる。全
直列抵抗をＲ＋ΔＲとすれば、次式
【数１】 によって、ＴＦＴの伝達特性（伝達コンダクタンス）から得られる移動度μが、
チャンネル内の電荷キャリアの移動度μ0に関係することを示すことができ、こ
こでＲChは次式によって与えられるチャンネル抵抗である。
【数２】
【００３９】 抵抗Ｒは、低注入量（ＬＤＤ）及び高注入量（Ｓ／Ｄ）で注入したポリシリコ
ンフィルムのシート抵抗（ファン・デル・ポール測定法を用いる）と、ＬＤＤ領
域及びＳ／Ｄ領域の寸法から計算することができる。移動度μ0は、十分長いチ
ャンネルを有するＴＦＴから推定することができ、このＴＦＴについては、全直
列抵抗Ｒ＋ΔＲはチャンネル抵抗に比べて無視できる。また残留注入抵抗がなく
ても、ＬＤＤのないＮＳＡ基準ＴＦＴからμ0を推定することもできる。このた
めシート抵抗及び移動度μの測定は、適切な基準ＴＦＴからのチャンネル移動度
μ0の推定と共に、非注入ギャップ及び残留注入損傷の抵抗の推定を可能にする
。
【００４０】 ６μｍのチャンネル長を有するＳＡ、ＳＡ ＬＤＤ、及び構造II（ギャップ内
のｎ-）のデバイスについて、出願人は、単にＳ／Ｄ及びＬＤＤの直列抵抗を考
慮することにより推定される移動度の低減を計算した。チャンネル移動度μ0は2
00〜250cm2/Vsのオーダーであり、これは60μｍのチャンネル長を有する基準Ｔ
ＦＴから推定したものである。これら３つのＴＦＴアーキテクチャについて、測
定した移動度は、Ｒのみについて修正した移動度を除いて低下し、これは残留注
入損傷を示している。このことはＳＡ ＴＦＴにおいて確認されており、以上で
説明したことの結果は、ゲート端付近の領域での注入量を、図４に示す最低のＬ
ＤＤ注入量のＳＡ ＬＤＤ及び構造II（ギャップ内のｎ-）のデバイスの場合の5
0分の１に低減しても、この領域での注入損傷を除去することができないことを
確証するものである。抵抗ΔＲは上述の式から計算することができ、調査した全
サンプルについて、注入量の増加と共にΔＲが増加することが判明し、このこと
は単に、損傷の程度が注入量と共に増加することを示している。
【００４１】 上述の式を構造III（ｎ-とギャップ）に用いれば、非注入ギャップの抵抗がＬ
ＤＤ注入量の増加と共に減少することが明らかになる。この抵抗の減少は、エキ
シマレーザによるドーパント活性化中に、溶融シリコン内の隣接するＬＤＤ領域
からの拡散によって、より大きい注入量に対して、ギャップ内のドーパント濃度
がより高くなったことの結果である。同様に構造Iでは、より大きいＳ／Ｄ注入
量のＴＦＴにおいてギャップ抵抗の低下が観測される。
【００４２】 ＳＥＭ写真は、残留注入損傷を有する領域のサイズがギャップよりもずっと小
さいことを示しているが、注入損傷による直列抵抗が、構造III及び構造Iにおけ
るそれぞれ0.7μｍ及び0.5μｍの非注入ギャップの抵抗と同程度であるというこ
とに注目すべきである。さらに、非注入領域とは異なり、残留注入損傷が存在す
る領域をゲートによって十分に修正して、この領域の抵抗を低減することができ
る。
【００４３】 低い漏洩電流は、ＡＭＬＣＤ応用において画素ＴＦＴとして用いるポリシリコ
ンＴＦＴにとって、キーとなる要求である。以下に説明するデータは、非注入ギ
ャップの、高いゲート電圧まで、オフ状態で低電流が得られるという効果を示す
ものである。
【００４４】 図５に、構造I〜IIIについての、最小漏洩電流と注入量との関係を示し、比較
のためＳＡ及びＳＡ ＬＤＤデバイスと共に示す。すべてのデバイスについて、
ＶG＝０±１Ｖで最小となる。非注入ギャップが漏洩電流を大幅に低減すること
が直ちに認められ、構造IIIにおける0.5μｍのギャップが存在することにより、
すべてのＬＤＤ注入量について、構造II（ギャップ内のｎ-）及びＳＡ ＬＤＤ
デバイスの両者に比べて漏洩電流が10分の１から30分の１に低減し、ＳＡを構造
Iと比べれば、漏洩電流がより大幅に低減し、この場合には漏洩電流が80分の１
に低減している。ＳＡ及びＳＡ ＬＤＤにおいて大きな漏洩電流が観測されるの
は、残留注入損傷によるドレイン付近の多数のギャップ間トラップ準位によって
説明することができる。上述したように、注入量の増加と共に観測される漏洩電
流の増加は、注入量の増加と共に注入損傷が増加することの結果である。残留注
入損傷がなければ、非注入ギャップを有するデバイス（構造I及びIII）において
見られるように、漏洩電流が注入量とは無関係に低くなる。
【００４５】 図６のデータは、図５にプロットした最小漏洩電流と、−10Ｖのゲート電圧に
おける電流との関係を示すものである。これらの電流の比を、注入量の関数とし
てプロットしてある。非注入ギャップを有するデバイス（構造I及びIII）は、最
小電流の０Ｖから−10Ｖに進むにつれて、漏洩電流が微小な増加を示す。デバイ
ス構造I〜IIIについては、電流比と注入量との間に一貫した傾向（トレンド）が
存在しない。構造II（ギャップ内のｎ-）及びＳＡ ＬＤＤのデバイスについて
は、漏洩電流比がより大きくなり、この比は注入量とともに急激に増加し、ＳＡ
ＴＦＴでは約200の最大電流比に達する。
【００４６】 漏洩電流、さらに電界軽減のことを調べるために、出願人はオフ状態における
ＩD−ＶD曲線を測定して、図７に、−10Ｖのゲート電圧についてのlog(ＩD)−ＶD 曲線の傾きを、注入量に対してプロットした。この傾きは、電界を印加電圧に
関係付ける係数に比例する。ＳＡ ＬＤＤデバイスにおける傾きは構造III（ｎ- とギャップ）における傾きよりも大きいことがわかり、後者におけるＬＤＤ注入
量でデータ変動が大きいにもかかわらず、このデータは、ＳＡ ＬＤＤ及びＳＡ
デバイスでは構造IIIのデバイスよりも、注入量の増加と共に電界が急激に増加
する、ということを示唆していると見られる。構造IIIのデバイスのlog(ＩD)−
ＶD曲線のより小さい傾きは、構造I及びIIIのデバイスのより小さい電流比（図
６参照）と共に、拡幅した接合部、及びオフ状態で高いゲート電圧まで低電流を
得るための接合部オフセットの電界軽減の効果を明らかに示している。
【００４７】 最後に、漏洩電流及び電界軽減に関する限り、ＳＡ ＬＤＤと構造IIのデバイ
ス（ギャップ内のｎ-）との間には、わずかな違いが存在するに過ぎないことは
、図５及び図６より明らかであり、このことは、ＬＤＤ長が、チャンネル／ＬＤ
Ｄ接合の電界分布に大幅には影響しないを確証するものである。この結果は、0.
3μｍから３μｍまでの範囲のＬＤＤ長については検証されている。明確にする
ために、図５及び図６には、0.7μｍのギャップを有する構造IIのデバイスのみ
についてのデータを示す。従ってＳＡ ＬＤＤデバイスについては、漏洩電流及
び電界軽減に関する限りは、ゲートの制御付きオーバエッチングを用いれば、漏
洩電流について妥協することなく、３μｍのＬＤＤ長をサブミクロン長まで低減
することができる。
【００４８】 図８ａ及び図８ｂにそれぞれ、(ＶT−１)Ｖで記録した構造IIIのデバイス（ｎ- とギャップ）及びＳＡ ＬＤＤデバイスの出力特性（黒記号）を、種々のＬＤ
Ｄ注入量について示す。両デバイスについて、ドレイン電流がＬＤＤ注入量と共
に急激に増加し、特に、９×1012P/cm2と３×1013P/cm2の間に臨界ドーピング範
囲が存在し、この範囲内では、両アーキテクチャについて電流が急激に増加して
いることがわかる。この電圧を越えると電流が急激に増加する臨界ドレイン電圧
が、注入量の増加と共に減少していることもわかる。図８ａ及び図８ｂにおける
２つの最大注入量については、構造IIIのＴＦＴでは、キンク効果がより高いド
レイン電圧の方に約２Ｖだけシフトしている。この測定値は、ドレイン電界の軽
減が低量の注入で達成され、この効果は拡幅したオフセット接合部によって増加
することを明らかに示している。これらの結果は、上述した漏洩電流データと一
致する。
【００４９】 デバイス構造I〜IIIの安定度を、標準的なＳＡ ＬＤＤデバイスと比較した。
これらの結果の一部を図８ａ及び図８ｂに総括し、これらの図は、ドレインバイ
アスストレス（負担）を１分間印加したの、線形領域におけるＴＦＴのオン電流
損失（白記号）を表わし、この印加時間中にはゲートバイアスをしきい値電圧に
設定し、この設定は最悪ストレス条件の場合を表わすものである。
【００５０】 図９は図８ａ及び図８ｂに示すデータから導出したものであり、図８ａ及び図
８ｂにおける２つのデバイスアーキテクチャについて、30％のオン電流の低下を
示す特徴的なドレイン電圧を比較したものである。構造Iのデバイス（ギャップ
）についてのデータも示す。ギャップの導入により、構造IIIのデバイスについ
てはデバイスの安定度が１〜３Ｖだけ改善されていることがわかる。ＳＡ ＬＤ
Ｄデバイスは、ＬＤＤ注入量の増加と共により不安定になり、ＳＡデバイスと同
じくらいの安定度に達する。図９のデータより、構造IIIのデバイスでは、安定
度とＬＤＤ注入量との間には単調な関係が存在しない。６×1013P/cm2の注入量
を有するデバイスについてはより高い安定度が得られ、これらのデータからは、
このことが人工的なものであるか否か、あるいはこのウインドウ内で改善された
安定度が得られるような小さい注入量のウインドウが存在するか否かは明らかで
ない。構造IIのデバイス（ギャップ内のｎ-）については、0.3μｍから３μｍま
での長さについては、安定度がＬＤＤ領域の長さには依存しない。これらのデバ
イスの安定度はＬＤＤ注入量の増加と共に低下して、ＳＡ ＬＤＤデバイスと同
じ位になる。
【００５１】 小さいオフセット領域の導入により（構造I及びIII）、慣例のＳＡ及びＳＡ
ＬＤＤ ＴＦＴについて確認されている問題が出て来る。これらのデバイスは直
列抵抗による低電流、大きい漏洩電流、及び貧弱な安定度を示す。レーザ活性化
したＳＡ及びＳＡ ＬＤＤデバイスでは、ゲート端付近における残留注入損傷に
よる移動度の低減が存在する。非注入のギャップが存在すれば、レーザがＬＤＤ
及びＳ／Ｄ領域全体を照射する間に、注入損傷を十分に除去することができ、よ
り高い移動度及びより低い漏洩電流を有するデバイスができる。オフセット領域
の長さが0.5μｍ以下であれば、オフセット領域による追加的な直列抵抗は問題
にならない。前記ギャップは、接合部の拡幅及びオフセットによる電界軽減をも
たらす。これにより、電界エンハンスの漏洩電流が大幅に低減されることになる
。これによりアバランシ化も低減されて、デバイスの安定度が向上する。
【００５２】 図１のＴＦＴは、ゲートのエッチバックによるレーザ露光のアニールをした非
注入ギャップを有する。図１０に、ゲートキャパシタンス及び漏洩電流を低くす
ることに関して、ＳＡ ＧＯＬＤＤ ＴＦＴを最適化するために使用可能なプロ
セスを示す。この場合には、レーザ露光してアニールしたギャップ領域は、前以
て注入し、前以てアニールしたＬＤＤ領域（ｎ-）である。
【００５３】 図１０ａでは、デバイス島３０を基板３２上に形成して、レジストマスク（図
示せず）を用いた注入によって、軽度にドーピングしたｎ領域３４及び３６を形
成する。これらは結果的に、ＬＤＤ領域３３及び３５を形成する。また、イオン
注入に関連する損傷も（図では点で）示す。この損傷は注入領域全体に広がり、
そして（ドーピングに対応する）マスク端の位置に対応する線３８及び４０を越
えて横方向にも広がり、この広がり量は通常、注入範囲に等しい。
【００５４】 図１０ｂでは、通常レーザ放射のエネルギービーム４２によってフィルムをア
ニールする。これにより材料を結晶化して良質のポリシリコンを形成し、ｎ−ド
ーパントを活性化して損傷をアニール除去し、これに加えて、小量（0.25ミクロ
ン以下）の横方向のドーパント拡散を行わせて、接合端を傾斜化することができ
る。
【００５５】 図１０ｃでは、絶縁物４４、そして金属４６を堆積させることによってゲート
構造を形成し、そしてこの金属をフォトレジスト４８でパターン化及びエッチン
グする。この金属は、高反射性かつ平滑であることが好ましく、Al合金またはTi
/Alの二重層で構成することができる。ここで高い注入量のｎ+のリンイオン５０
を注入して、ソース接点５２及びドレイン接点５４を形成する。このプロセス順
序は、既知の自己整合のゲートがオーバラップした（重なった）低量ドーピング
のドレイン構造（ＳＡＧＯＬＤＤ）のもとになるものである。ＳＡＧＯＬＬＤは
ＬＤＤ領域３３／３５（これは高い安定度のために重要である）にオーバラップ
したゲートを有するが、ＬＤＤ／ｎ+接合がゲートに自己整合することによって
オーバラップ容量が最小化されている。
【００５６】 しかし、図１０ｃに示すように、ｎ+に関連する注入損傷（図では点で示す）
はゲート４６の下に横方向に広がる。通常は、２回目のレーザアニールを行い、
この段階ではこのドーパント（ｎ+）を活性化するが、ここでは、ゲートの下の
レーザ光が貫通しない所に損傷領域が残る。
【００５７】 図１０ｄは追加的なプロセスのステップを示し、これは（矢印５ｂで示すよう
に）金属を、通常0.25〜0.5ミクロンだけ再エッチバックしてするものであり、
これにより、レーザ光４２が損傷領域に到達可能になる（図１０ｅ）。注入した
フォトレジストは非常に安定かつ硬質のマスクである。このレーザのステップは
前記ｎ+ドーパントを活性化して、格子損傷を除去して、ｎ+からｎ-への遷移を
傾斜させる。このようにして、図１０ｆに示すように２つのＬＤＤ副領域を形成
し（１つがゲートにオーバラップした５８であり、もう１つがゲートにオーバラ
ップしない６０）、残留損傷が残らない。非オーバラップの副領域６０は非常に
狭く、認知しうる直列抵抗が追加されることがない。
【００５８】 開示した本発明のプロセスの利点は、フォトレジストマスク４８を注入によっ
て硬化させて、注入後にこれを実行すれば、マスクをエッチバック用に非常に強
固にすることができるということである。通常、このマスクの除去には、酸素プ
ラズマのアッシング（灰化）が必要になる。
【００５９】 浸漬式エッチングが、エッチバック用に好適である。しかし、代替のプロセス
を使用可能であることは当業者にとって明らかである。スプレーエッチャーを代
わりに用いる場合には、所望のエッチバックを高度の再現性をもって達成するこ
とがより困難になり得る。この場合には、所望のエッチバックを湿式の陽極化で
（例えばジエチレングリコール中で）、精緻に達成することができる。複合三重
陽極化法は、Yoshinouchi他の、ＡＭＬＣＤ研究会 1996の論文の29〜31ページ
に記載されており、ここでは（非オーバラップＴＦＴデバイス内の）ＬＤＤ領域
を形成するためにこの方法を用いている。このＡＭＬＣＤ研究会の論文全体の内
容は、背景材料として本明細書に含める。前記３つの陽極化のうちの少なくとも
１つは、横方向の陽極化のために、単に硬質のマスクを金属面の最上部に形成す
るために必要なものである。また前記硬質マスクの陽極化ステップを、硬化させ
たレジストのマスクで置き換えて、必要な陽極化の回数を低減することができる
ので、ここで記述した技法は、前記デバイスプロセス用にも有効であり得る。
【００６０】 本願の開示より、当業者が他の変形法及び代替法を考案し得ることは明らかで
ある。こうした変形法及び代替法には、薄膜フィルム回路、半導体デバイス、及
びこれらの構成部品を具えた電子デバイスの設計、製造、及び使用において既知
であり、そして本明細書で既に記述した特徴に代えて、あるいはこれらに加えて
利用可能な、同等の特徴及び他の特徴を含めることができる。
【００６１】 本願では、特徴の特定の組合わせによって請求項を構成しているが、本明細書
に、明示的あるいは暗示的に開示したことの新規の特徴及び特徴の新規の組合わ
せ、あるいは本明細書の開示を一般化したことのいずれもが、いずれかの請求項
に記載の発明に関係するか否かにかかわらず、また本発明と同じ技術的問題の一
部または全部を解決しているか否かにかかわらず、本発明の範疇に含まれること
は明らかである。個別の実施例の関係で記述した特徴を組合わせて、１つの実施
例にすることもできる。逆に、簡潔さのために単一の実施例の関係で記述した種
々の特徴を、別個に扱うか、あるいは適切に副分割して扱うこともできる。出願
人は本願の審査継続中に、あるいは本願の関連出願において、こうした特徴及び
／または特徴の組合わせについて新たな請求項を形成することもありうる。
【図面の簡単な説明】
【図１】 本発明のゲートエッチバック法を用いて製造したＳＡ ＴＦＴのデバ
イス構造を示す図である。
【図２】 ギャップ長をエッチング時間の関数として示すグラフである。
【図３】 アンダーカットしたゲートのＳＥＭ写真である。
【図４】 種々のＴＦＴアーキテクチャ及び注入量についての移動度を示すグラ
フである。
【図５】 ドレイン電圧５Ｖでの種々のデバイス及び注入量についての最小漏洩
電流を示すグラフである。
【図６】 種々のデバイス及び注入量についての、−10Ｖのゲート電圧における
漏洩電流と、図５にプロットした漏洩電流との比を示すグラフである。
【図７】 種々のデバイス及び注入量についての、−10Ｖのゲート電圧における
オフ状態での、log(ドレイン電流)対ドレイン電圧の曲線の傾きを示すグラフで
ある。
【図８ａ】 図８ａは、図１の構造IIIのデバイス（ｎ-とギャップ）の、しきい
値電圧ＶTより１Ｖ下の電圧における出力特性（黒記号）、及びオン電流損失（
白記号）を示すグラフである。
【図８ｂ】 図８ｂは、ＳＡ ＬＤＤデバイスの、しきい値電圧ＶTより１Ｖ下
の電圧における出力特性（黒記号）、及びオン電流損失（白記号）グラフである
。
【図９】 １分間のストレスの後に30％のオン電流損失が存在するドレイン電圧
の特性を示すグラフであり、異なるデバイスアーキテクチャについて、注入量の
関数としてプロットしたものである。
【図１０】 本発明によるＳＡ ＧＯＬＤＤ ＴＦＴの製造プロセスの手順を示
す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 29/58 Ｇ 29/49 29/78 ６１７Ａ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＣＮ，Ｊ Ｐ，ＫＲ (72)発明者 ジョン アール エイ エアーズ オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 スタンリー ディー ブラザートン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 キャロル エイ フィッシャー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 フランク ダブリュー ロールフィング オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 4M104 AA09 BB02 BB14 CC05 DD64 GG09 5F052 AA02 DA02 JA01 5F110 AA01 AA06 AA15 AA27 BB01 BB05 BB10 CC02 EE03 EE04 EE06 EE09 EE14 EE50 GG02 GG13 GG28 HJ01 HJ13 HJ23 HM14 HM15 PP03 PP27 QQ09

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 薄膜フィルムトランジスタを具えた電子デバイスの製造方法にお
    いて、 (a) 半導体フィルム上にある絶縁フィルム上にゲート層を堆積させるステップと
    ； (b) 前記ゲート層上にパターン化したマスク層を規定するステップと； (c) 前記マスク層を用いてエッチングを行い、前記ゲート層をパターン化するス
    テップと； (d) 前記マスク層及び／または前記ゲート層を注入マスクとして用いて、前記半
    導体フィルムに注入を行うステップと； (e) 前記ゲート層を前記マスク層の下でエッチバックするステップと； (f) 前記マスク層を除去するステップと； (g) 前記半導体フィルムをエネルギービームでアニールするステップと を具えていることを特徴とする電子デバイスの製造方法。
  2. 【請求項２】 ステップ(e)をステップ(d)の前に実行することを特徴とする請求
    項１に記載の方法。
  3. 【請求項３】 ステップ(c)とステップ(e)とを単一の処理ステップとして実行す
    ることを特徴とする請求項２に記載の方法。
  4. 【請求項４】 ステップ(f)の後にさらに、ステップ(d)よりも低レベルのドーピ
    ングを行うステップを具えていることを特徴とする請求項１から請求項３までの
    いずれかに記載の方法。
  5. 【請求項５】 ステップ(b)がさらに、 (h) ソース／ドレインパターンのマスク層を規定するステップと； (i) ステップ(d)よりも高レベルのドーピングを行って、前記ソース／ドレイン
    パターンによって規定されるソース及びドレイン領域を形成する注入ステップを
    実行するステップとを具え、ステップ(d)の注入のみを施した領域がＬＤＤ領域
    を形成し； (j) さらに、前記マスク層をパターン化してゲートパターンを規定するステップ
    を具えていることを特徴とする請求項１から請求項３までのいずれかに記載の方
    法。
  6. 【請求項６】 ステップ(c)の後にさらに、 (k) 他のマスク層内にソース／ドレインパターンを規定するステップと； (l) ステップ(d)よりも高レベルのドーピングを行って、前記ソース／ドレイン
    パターンによって規定されるソース及びドレイン領域を形成する注入ステップを
    実行するステップとを具え、 ステップ(d)の注入のみを施した領域がＬＤＤ領域を形成することを特徴とす
    る請求項１から請求項３までのいずれかに記載の方法。
  7. 【請求項７】 ステップ(a)の前にさらに、 (m) 初期パターン化したマスク層を規定するステップと； (n) 前記初期マスク層を注入マスクとして用いる注入ステップを実行するステッ
    プとを具え、この注入ステップが、ステップ(b)で形成したパターン化マスクの
    端よりも横方向及び内部方向に広がる領域内で、ステップ(d)よりも低レベルの
    ドーピングを行うものであり； (o) さらに、前記半導体フィルムをエネルギービームでアニールするステップを
    具えていることを特徴とする請求項１から請求項３までのいずれかに記載の方法
    。
  8. 【請求項８】 ステップ(e)のエッチバックの後に、前記ゲート層が、ステップ(
    n)で形成した注入領域の一部に重なっていることを特徴とする請求項７に記載の
    方法。
  9. 【請求項９】 ステップ(e)の前に、 (p) 前記ゲート層を陽極化するステップを具えていることを特徴とする請求項１
    から請求項８までのいずれかに記載の方法。
  10. 【請求項１０】 ステップ(d)をステップ(b)の前に実行することを特徴とする請
    求項９に記載の方法。
  11. 【請求項１１】 ステップ(e)で、前記ゲートを３μｍ以下の距離だけエッチバ
    ックすることを特徴とする請求項１から請求項１０までのいずれかに記載の方法
    。
  12. 【請求項１２】 ステップ(e)で、前記ゲートを0.25μｍから0.5μｍまでの範囲
    の距離だけエッチバックすることを特徴とする請求項１０に記載の方法。
  13. 【請求項１３】 前記ゲート層を、アルミニウム、またはチタニウムとアルミニ
    ウムの二重層で構成することを特徴とする請求項１から請求項１２までのいずれ
    かに記載の方法。
  14. 【請求項１４】 複数のトランジスタを、マトリクス内のスイッチング素子とし
    て基板上に形成することを特徴とする請求項１から請求項１３までのいずれかに
    記載の方法。
  15. 【請求項１５】 本明細書で図面を参照して説明した薄膜フィルムトランジスタ
    を実質的に具えている電子デバイスの製造方法。
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