JP2003308350A - 電力消費および速度に対して高性能ｃｍｏｓ集積回路設計を最適化する方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、集積回路において消費される
全電力を低減すること、及び回路タイミング要件が確実
に満たされるようにすることである。 【解決手段】集積回路の設計における、速度および予測
される電力消費を最適化する方法が、集積回路設計の素
子を表す機械表現(606)を生成すること（404）を含む。
ここで、集積回路のパス内の各素子（702）に対して、
その表現が、デバイスサイズの情報とデバイスタイプの
情報を含む。前記素子タイプ情報はさらに、少なくとも
１つの高速であるが漏れが大きいタイプと少なくとも１
つの低速であるが漏れが小さいタイプとの間の選択を含
む。その後、大域的最適化が行われ、ここでデバイスタ
イプとデバイスサイズの両方の置き換え（608）が、各
繰り返しにおける機械表現上で、行われる。置き換えら
れた表現は、速度と消費電力に対して、評価される（61
0）。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はＣＭＯＳ集積回路の
設計に関する。より詳細には、本発明は、速度、回路容
量および消費電力を最適化するために、素子のサイズを
自動的に変更し、ＣＭＯＳ回路内に低閾値の素子を選択
的に置き換えることに関する。 【０００２】 【従来の技術】関連特許出願本特許出願は、２００２年
３月１４日出願の「A METHOD OF OPTIMIZING HIGHPERFO
RMANCE CMOS INTEGRATED CIRCUIT DESIGNS FOR POWER C
ONSUMPTION AND SPEED THROUGH GENETIC OPTIMIZATIO
N」というタイトルの下記特許文献1、２００２年３月１
４日出願の「A METHOD OF OPTIMIZING HIGH PERFORMANC
E CMOS INTEGRATED CIRCUIT DESIGNS FOR POWER CONSUM
PTION AND SPEED USING GENETIC ANDGREEDY OPTIMIZATI
ONS IN COMBINATION」というタイトルの下記特許文献
２、および２００２年３月１４日出願の「A METHOD OF
MODELING THE CROSSOVER CURRENT COMPONENT IN SUBMIC
RON CMOS INTEGRATED CIRCUIT DESIGNS」というタイト
ルの下記特許文献３の同時係属、共同出願の特許出願に
関連する。 【０００３】数多くのＣＭＯＳプロセスは閾値調整注入
工程を伴う。これらの閾値調整注入は通常は、Ｎおよび
Ｐ型素子の閾値が個別に調整されることができるような
マスキング動作を伴う。 【０００４】閾値を低減されたＮ型素子は、Ｎ型素子の
製造中に、Ｎ型閾値調整注入の一部を選択的に遮断する
ことにより製造される場合があることが知られている。
同様にして、閾値を低減されたＰ型素子も製造すること
ができる。 【０００５】ある特定の例示的なプロセスは、約１０分
の１マイクロメータのゲート長と、低閾値の低減−Ｖｔ
トランジスタの場合に約０．３Ｖ、標準的な閾値のトラ
ンジスタの場合に約０．３５Ｖの公称Ｎ型閾値電圧とを
有するトランジスタを提供する。このプロセスは同様
に、約−０．３１Ｖの閾値を有するＰ型低減−Ｖｔ素子
と、約−０．３６５Ｖの閾値電圧を有する標準閾値のＰ
型素子とを提供する。 【０００６】その例示的なプロセスでは、低減−Ｖｔ素
子の飽和電流は、標準閾値の素子より約２０％高くなる
傾向がある。 【０００７】エンハンスメント形、低減−Ｖｔ形および
真性の素子タイプは多くの場合に、アナログ回路および
専用デジタル回路の設計時に一緒に用いられる。たとえ
ば、ソースフォロワとして用いられる低減−Ｖｔ形素子
は、エンハンスメント形素子よりもわずかに優れたヘッ
ドルームを提供する。低減−Ｖｔ形素子は、コンデンサ
として用いられる場合に、必要とされるバイアス電圧が
エンハンスメント形素子よりも小さい。Ｎ型低減−Ｖｔ
形素子ソースフォロワは、デジタルクロックドライバの
Ｐ型プルアップと並列に用いられる場合もある。 【０００８】通常の低減−Ｖｔ素子を完全にオフするた
めの通常のデジタル信号レベルは保証されることができ
ない。実際には、これらの素子は、その標準的なＶｔタ
イプのものよりも漏れ電流が大きい。 【０００９】その例示的なプロセスでは、低減−Ｖｔ形
素子の漏れは、標準閾値の素子の漏れの約１０倍だけ高
く、高温では、ゲート幅の１マイクロメータ当たり２マ
イクロアンペアに達するか、それを超える可能性があ
る。これは、最近のプロセッサの集積回路のような大規
模な集積回路上のトランジスタのうちの大きな割合を低
減−Ｖｔ形が占める場合には、著しく大きな漏れ電流を
生成し得る。 【００１０】それゆえ、低減−Ｖｔ形トランジスタから
構築されるゲートは、高速であるが漏れが大きいゲート
タイプと呼ぶことができ、標準閾値のゲート構造は、低
速であるが漏れが小さいゲートタイプと呼ぶことができ
る。 【００１１】論理ゲートにおいてスイッチング素子とし
て用いられるＣＭＯＳトランジスタの実効ソース−ドレ
イン間抵抗は、そのゲート−ソース間電圧とその閾値電
圧との間の差に大きく依存することが知られている。 【００１２】それゆえ、１Ｖのゲート−ソース間電圧を
有するＮ型エンハンスメント形プルダウントランジスタ
は、同じサイズで、同じソース−ゲート間電圧を有する
Ｎ型低減−Ｖｔ形素子よりも著しく小さな電流を流すで
あろう。１つの例示的なプロセスでは、この電流は、標
準的な素子の場合よりも、低減−Ｖｔ形素子の場合に２
０％高くなる場合がある。このため、低減−Ｖｔ形素子
は、タイミング要件を他の手段では決して満たすことが
できない、速度が重要になる論理回路において用いられ
ている。 【００１３】素子の長さを増加し、結果としてゲート容
量を高くし、ＩＤＳａｔを低減（それゆえ速度を低下）
することにより、閾値電圧が実効的に増加し、漏れ電流
を著しく低減することもできる。長さをわずかに増加す
るだけでも、漏れ電流を著しく低減することができる。
ＣＭＯＳ設計は、必要な場所で速度を上げるために標準
的な長さのゲートを用い、漏れ電流を小さくすることが
重要な場所ではわずかに長いゲートを用いる場合があ
る。標準的な長さの素子は高速ではあるが漏れの大きい
タイプと呼ばれ、それより長い素子は低速であるが漏れ
の小さいタイプと呼ばれる場合がある。たとえば、０．
１μｍプロセス上のトランジスタは、高速が要求される
際に０．１μｍの長さを有することができ、一方、漏れ
が小さいことが、速度が遅いという欠点に勝るときに
は、１０％長くすることができる。 【００１４】論理回路内のＭＯＳトランジスタの実効閾
値電圧は、基板あるいはウエルバイアスを印加すること
により調整される場合があることも知られている。基板
バイアスによる閾値の変化はボディエフェクトとして知
られる。ｎチャネルトランジスタの場合、従来の基板バ
イアスは０Ｖであり、ｐチャネルトランジスタの場合、
従来のバイアスは局部電源電圧ＶＤＤである。Ｎ型のバ
イアスが回路グランドより高いレベルまで増加される場
合には、接合容量が増加するのと引き換えに、Ｖｔはわ
ずかに低減されることができる。同様に、Ｎ型のバイア
スが回路グランドより低いレベルに減少する場合には、
Ｖｔを実効的に増加することができ、接合容量を低減す
ることができる。Ｐチャネルトランジスタも類似の影響
を及ぼされるが、その極性は反対になる。 【００１５】標準的なＣＭＯＳのＮウエルプロセスは、
ウエル、およびそれによりＰ型トランジスタに容易にバ
イアスをかけるのに向いている。他のプロセスは、Ｎ型
トランジスタにバイアスをかけることに適合させること
ができる。この特許出願の目的のために、閾値電圧の絶
対値が低減されるようにバイアスをかけられるトランジ
スタを有する素子は、高速ではあるが漏れの大きいタイ
プとも呼ばれ、閾値電圧の絶対値を増加するようにバイ
アスをかけられる素子は、低速であるが漏れが小さいタ
イプとも呼ばれる。 【００１６】ＣＭＯＳ集積回路内で消費される電力は多
くの場合に、静的成分と動的成分とを有するものとして
記述される。静的電力は、接合および素子の漏れを通し
て消費される電力と、抵抗性負荷および電流源負荷を通
して消費される電力と、スイッチング活動の関数ではな
い他の消費電力とを含む。 【００１７】動的電力は、ゲート容量を含む、充電およ
び放電容量を通して消費される電力と、ゲート入力にお
ける信号の遷移中に消費されるクロスオーバ電流とを含
む。ＣＭＯＳゲートのＮ型およびＰ型両方のスタックが
ゲートへの入力信号の遷移中に部分的に導通するので、
クロスオーバ電流は、ＣＭＯＳゲートのその両方のスタ
ックのレール間を通過する電流を含む。動的電力は一般
に、クロック速度、素子によって切り替えられる容量、
および供給電圧を含むパラメータの関数である。 【００１８】従来では、充電および放電容量に関連付け
られる動的電力の成分は、クロスオーバ電流に関連付け
られる成分よりも著しく大きくなっていた。これは、Ｃ
ＭＯＳ回路内のトランジスタが従来では、部分的に導通
した状態と完全にオンの状態との間で遷移するのではな
く、オフ状態からオン状態、あるいはその逆に遷移する
ためであった。クロスオーバ電流に関連付けられる動的
電力の成分は一般に、集積回路の設計において無視され
てきた。 【００１９】充電および放電容量に関連付けられる動的
電力の成分は、容量×充電および放電速度×電圧の二乗
に比例する。各ノードの活動比は、クロック速度に対す
る、ノードの充電および放電速度の比である。それゆ
え、動的電力は一般に、クロック速度×活動比×ノード
容量×電源電圧の二乗に比例する。 【００２０】プロセッサあるいは他の大規模論理回路の
ノードの活動比は、回路の設計、ノードの回路内の位
置、および回路が機能する環境で変化する。回路内の種
々のノードの活動比は大きく異なる可能性がある。回路
が機能する環境は、プロセッサ回路の場合には、そのプ
ロセッサ上で実行されるコードを含む。 【００２１】素子によって消費される全電力は、静的電
力および動的電力の両方を含む。論理ゲートにおいて用
いられる低減−Ｖｔ形素子の漏れは、静的電力の一因に
なる。 【００２２】複雑な集積回路の多くの設計は、回路の合
成可能なレジスタ・トランスファ・レベル（ＲＴＬ）記
述の作成で開始する設計フローを通して行われる。ベン
ダーの中でも、Ｃａｄｅｎｃｅ Ｄｅｓｉｇｎ、Ｍｅｎ
ｔｏｒ ＧｒａｐｈｉｃｓおよびＳｙｎｏｐｓｙｓから
市販される合成ツールは、このＲＴＬ記述を、ゲートレ
ベルのネットリストにマッピングする。選択された回路
が、ゲートレベル回路図の作成および回路図の抽出を通
して手動で合成され、ゲートレベルのネットリストを作
成することができる。その後、静的タイミング解析ソフ
トウエアを用いて、回路内の予想される遅延が決定さ
れ、これらの遅延が、「制約ファイル」内に表される限
界値と比較される。静的タイミング解析ソフトウエアは
数多くの一般的な合成ツールに組み込まれており、Ｓｙ
ｎｏｐｓｙｓ、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓおよび
Ａｖｅｒｔｅｃを含むベンダーから、ソフトウエア単体
としても市販される。この予備タイミング解析の結果は
多くの場合に合成ツールにフィードバックされ、合成ツ
ールは、タイミング要件を満たすために必要とされるの
に応じて、代わりにより高速のゲートを用いて、論理回
路を配置し直すことができる。 【００２３】予備レイアウトタイミング制約を満たす合
成された論理はその後、多くの場合に、Ｃａｄｅｎｃｅ
Ｄｅｓｉｇｎ、Ａｖａｎｔ！およびＭｏｎｔｅｒｒｅ
ｙＳｙｓｔｅｍｓから市販されるソフトウエアのような
配置および配線ソフトウエアによってレイアウト、すな
わち物理的に設計される。その後、レイアウトに依存す
る容量性負荷および配線抵抗情報が物理的な設計から抽
出され、さらに別の静的タイミング解析が実行され、そ
の回路が依然としてタイミング要件を満たしていること
が確認される。 【００２４】集積回路内の各パスの場合に実現可能な回
路の全体集合は非常に大きくなる可能性が高い。実現可
能な回路はそれぞれ、関連する電力−遅延積を有する。
各パスの場合の電力−遅延積の全体集合の中に、いくつ
かの局所的最小値が存在する可能性があることが知られ
ている。これらの局所的最小値のうちのいくつかは、他
の値よりも小さな電力−遅延積を有する可能性がある。
その全体集合の中で最も小さな電力−遅延積を有する解
を求めて、実装することが望ましい。この解は大域的最
小値である。 【００２５】既存のタイミング駆動式の集積回路設計ソ
フトウエアは通常は、タイミングと電力消費とを個別に
考慮する。この結果として、大域的最小値ではなく局所
的最小値が求められるので、電力消費およびタイミング
の両方に対して、その回路が最適化された場合に必要と
される電力よりも著しく大きな電力を消費する設計にな
る可能性がある。 【００２６】従来の最適化プログラムは初期条件で開始
し、解の全体集合の電力−遅延積の導出された値を検査
することにより探索方向を決定する。それはその後、最
小点に到達するために、所定のステップサイズの単位
で、電力−遅延積関数を「滑り」降りる。この最小値
は、全てそうであるとは限らないが、多くの初期条件の
場合に局所的最小値になる可能性が高い。最適化プログ
ラムによって実行される探索は、ただ単にその探索がそ
の導出された値から見えてくる方向に進み、解の全体集
合のより最適なものに導くようにする場合には、「欲張
り（グリーディ）」であると呼ばれる。「欲張りな」探
索は、最適化プログラムが局所的最小値まで「滑り」降
りたときに終了するであろう。その後、最適化プログラ
ムは、多くの場合に、より良好な最小値を求めることが
できる「ヒル」を上ることなく、その局所的最小値を、
求められた最良の解として報告する場合がある。すなわ
ち、「局所的最小値に縛られている」と呼ばれる状態に
なる。 【００２７】欲張りな最適化は通常は高速であるが、局
所的最小値に縛られる傾向がある。このタイプの最適化
プログラムは局所的最適化プログラムと呼ぶことができ
る。なぜなら、最も近い局所的最小値を求めるためであ
る。それゆえ、欲張りな最適化プログラムは、最適な解
に「近い」良好な初期解を必要とする。その初期解は与
えるのが難しい可能性が高い。 【００２８】大域的最適化プログラムは、局所的最小値
とは対照的に、大域的最小値を求めるための能力を有す
る。配置プログラムおよび配線プログラムを含む、集積
回路のためのコンピューティング支援設計（ＣＡＤ）に
おいて用いられるいくつかの最適化プログラムは、「シ
ミュレーテッドアニーリング」と呼ばれるプロセスを用
いる。シミュレーテッドアニーリングでは、初期状態が
後続状態にランダムに変化される。後続状態が評価さ
れ、その評価結果が初期状態と比較される。一般に、そ
れらが初期状態を改善することになるものと判定される
場合には、それ以降の繰返しの場合に、後続状態が初期
状態の代わりに用いられる。 【００２９】いくつかの「ヒルクライミング」シミュレ
ーテッドアニーリング最適化プログラムは、初期（ある
いは親）条件より劣ったものと評価された状態を不定期
に保持できるようにする。通常は、シミュレーテッドア
ニーリング法は、初期状態と各後続状態との間になされ
る変化の量を制御する「温度」パラメータを有する。ヒ
ルクライミング最適化プログラムの場合、この温度は、
劣った状態が将来の繰返しのための親状態として保持さ
れることになる可能性も制御する。この温度は、最適化
が進むのに応じて徐々に減らされる。 【００３０】遺伝的最適化プログラムは、実際に進化の
過程に関してモデル化されるアルゴリズムを用いる大域
的最適化プログラムである。通常は、遺伝的アルゴリズ
ムは、少なくとも１つの親の個体から、種々の変化また
は突然変異の個体群を生成することにより動作する。各
個体は、ある特定の問題に対して提案される解である。
各個体は通常は、ある特定の状態を有する機械表現とし
て表される。 【００３１】その個体群の中の個体は、親を突然変異さ
せることにより、あるいはいくつかの親からの一部を交
配することにより生成することができる。その後、これ
らのアルゴリズムは選択プロセスにかけられ、そのプロ
セスにおいて、個体群の中の個体にスコアが付けられ、
その個体群の中の大部分の個体より優れているものと判
定されるそれらの個体が保持され、一方、残りは削除さ
れる。保持された個体は、将来の繰返しにおいて親とし
て用いることができる。 【００３２】その個体群の１つあるいは複数の世代の
後、ある特定の「最良の」個体が、解を求められている
問題に対する最適化された解として選択される。 【００３３】シミュレーテッドアニーリング最適化プロ
グラムは通常は、各繰返しにおいて１つの突然変異され
た状態を生成し、その突然変異された状態は１つの親状
態を変更することにより導出される。遺伝的最適化プロ
グラムは通常、各繰返しにおいて、２つ以上の個体の突
然変異した状態を有する個体群を生成する。また遺伝的
最適化プログラムは多くの場合に、２つ以上の親状態か
らのクロスオーバ操作を通して、その個体群の個々の突
然変異された状態も生成する。 【００３４】 【特許文献1】米国特許出願第１０／０９８，１３６号 【特許文献２】米国特許出願第１０／０９８，１１０号 【特許文献３】米国特許出願第１０／０９８，１１２号 【００３５】 【発明が解決しようとする課題】本発明の目的は、集積
回路において消費される全電力を低減することである。
本発明の別の目的は、回路タイミング要件が確実に満た
されるようにすることである。以下に記載されるような
本発明は、これらの目標を達成しようとする設計技術者
に有用である。 【００３６】 【課題を解決するための手段】集積回路の予測される全
消費電力および回路速度が、大きなトランジスタ、高い
活動比および重い負荷を有するゲートを見つけることに
より最適化できることがわかっている。その後、これら
のゲートは、素子のサイズを自動的に変更し、標準的な
素子の代わりに、低減−Ｖｔあるいは他の高速であるが
漏れの大きい素子を選択的に用いることにより最適化さ
れる。 【００３７】各ゲートの活動比は、その設計の論理シミ
ュレーション中に各ノードの活動をログに記録すること
により判定される。プロセッサ集積回路の場合、これら
の論理シミュレーションは、通常のユーザによって実行
されるものと予想されるプログラムに類似のベンチマー
クプログラムの実行をシミュレートする間に実行され
る。 【００３８】最適化のための候補ゲートは、その集積回
路のネットリストを検査することにより特定される。こ
れらの候補ゲートは、回路のクリティカルパス上に存在
してもよいが、必ずしもそうである必要はない。最適化
において、その回路のクリティカルパス上およびクリテ
ィカルパス外の両方のパス上のゲートを含むことが有利
であることがわかっている。 【００３９】最適化プロセスは、予想される配線抵抗お
よび容量を有する予備レイアウトネットリスト上で、あ
るいは抽出された配線抵抗および容量を有する予備レイ
アウト後のネットリスト上で実行することができる。そ
れは両方において実行することができる。 【００４０】集積回路設計の消費電力および速度の両方
を最適化するための大域的最適化方法を用いることが有
利であることがわかっている。詳細には、電力および速
度を同時に最適化することが有利であることがわかって
いる。さらに、最適化プロセスにおいてクリティカルパ
スの直接のメンバである素子以外の素子を含むことが有
利であることがわかっている。 【００４１】最適化は、高速であるが漏れが大きいタイ
プ、種々のサイズ、あるいはその両方からなる場合があ
るゲートで、１つあるいは複数の候補ゲートを置き換え
ることにより実行される。その結果として生成される１
つあるいは複数の回路が、電力および速度の両方に対し
て評価される。 【００４２】ある特定の実施形態では、擬似アニーリン
グ大域的最適化方法が用いられる。 【００４３】別の特定の実施形態では、遺伝的最適化方
法を用いて、同じ遺伝的最適化において、集積回路設計
の電力消費のための部分と回路速度のための部分とが最
適化される。この実施形態では、サイズおよびゲートタ
イプの置き換えの両方が、その回路のいくつかの点にお
いて行われ、その個体群の各個体を生成することができ
る。置き換えは突然変異操作によって行われ、多数の親
が利用可能であるときの繰返しにおいては、交配操作に
よって行われる。個体は、各繰返しにおいて、消費電力
および速度の両方に対してスコアを付けられる。遺伝的
最適化は、１つの回路内の多数の場所において素子タイ
プおよびサイズの両方を調整し、良好に最適化された最
終的な回路設計を生成することができることがわかって
いる。 【００４４】ある特定の実施形態では、クロスオーバ電
流項が、遺伝的最適化中の消費電力計算に組み込まれ
る。 【００４５】 【発明の実施の形態】通常のＣＭＯＳ ＮＡＮＤゲート
１００（図１）は、第１のプルダウントランジスタ１０
２と、それに直列に接続される第２のプルダウントラン
ジスタ１０４とを有する。第１のプルアップトランジス
タ１０６と第２のプルアップトランジスタ１０８も存在
する。 【００４６】図１に示されるＮＡＮＤゲート、ＮＯＲゲ
ート（図示せず）およびインバータ（図示せず）のよう
な簡単なゲートは、その素子サイズに比例するゲート容
量を有することが知られている。大きな素子サイズは大
きなゲート容量を有し、一方、小さな素子サイズは小さ
なゲート容量を有する。またこの簡単なゲートは、負荷
容量を、素子サイズに反比例して変化する時間内に駆動
することもできる。同じ負荷容量の場合に、大きな素子
サイズを有するゲートは、小さな素子サイズを有するゲ
ートよりも速く、大きな負荷を駆動するであろう。 【００４７】同じ素子サイズおよびゲート構造の場合
に、低減−Ｖｔトランジスタから構築されるゲートは、
標準閾値の素子から構築されるゲートよりも速く、負荷
容量を駆動することも知られている。そのような、低減
−Ｖｔトランジスタから構築されるゲートは、標準閾値
のゲートよりも漏れが大きいことも知られている。その
ような漏れは、静的電力消費の大きな一因になる場合が
ある。低減−Ｖｔ素子は高速であるが漏れが大きい素子
と呼ばれ、標準閾値の素子は低速であるが漏れが小さい
素子と呼ばれることができる。 【００４８】図１のゲートを具現化するようなＣＭＯＳ
集積回路の従来技術の設計フロー（図２）中に、回路関
数のレジスタ・トランスファ・レベル（ＲＴＬ）記述を
作成することができる。このＲＴＬ記述は合成ツールに
供給され、合成ツール２０２は、ＲＴＬ記述をゲートレ
ベルネットリストにマッピングする（２０２）。ゲート
レベルネットリストは、合成ツールの共通の部分であ
り、ネットリスト内の各ゲートのための予想される遅延
を計算することにより、設計のタイミングを決定する
（２０４）、静的タイミング解析プログラムに供給され
る。予想される遅延は、各ゲートのトランジスタサイ
ズ、ファンアウト、予想される配線容量、および負荷ゲ
ート容量を含む要因に基づく。 【００４９】その後、ネットリスト内のパスの遅延は合
計され、設計者によって設定されたタイミング制約に対
して検査される（２０６）。タイミング制約が満たされ
ない場合には（２０８）、制約を満たしていないパス上
のゲートは多くの場合に、通常はより大きなサイズ、あ
るいは低−Ｖｔトランジスタのトランジスタから構成さ
れる、より高速のゲートで置き換えられ（２１０）、制
約が確実に満たされるようにタイミングが検査し直され
る（２０６）。またいくつかの合成ツールは、ゲートレ
ベルネットリストの構造を変更し、タイミングを満たす
のを助けることができるように、クリティカルパス上の
論理段の数を削減する。 【００５０】一旦、タイミング制約が満たされたなら、
集積回路の物理的設計が実行される。物理的設計は多く
の場合に、物理的なゲートをあるレイアウトに自動的に
配置し、配線する（２１２）ことにより行われる。その
レイアウトは、レイアウト前に予想されるものと著しく
異なる配線容量を有する可能性があるため、寄生容量お
よび、しばしば寄生抵抗は、そのレイアウトから抽出さ
れ（２１４）、レイアウト後のタイミング（２１６）の
遅延が、そのネットリスト内の各ゲートに対して計算さ
れる。このレイアウト後の遅延は各パスに対して合計さ
れ、タイミング制約に対して検査される（２１８）。 【００５１】最後に、回路の寄生およびゲート容量を加
算し、動作電圧の二乗を掛け合わせ、動作周波数を掛け
合わせ、さらに活動係数を掛け合わせることにより電力
消費を計算することができる（２２０）。 【００５２】別の従来技術の設計フロー３００（図３）
では、集積回路の、タイミングを決定されたゲートレベ
ルネットリストが、全消費電力を低減するように最適化
される。プロセッサ集積回路の場合、集積回路の通常の
購入者によって用いられるプログラムに類似の特性を有
するものと予想される１組のベンチマークプログラムが
選択される（３０２）。周辺装置集積回路の場合、実際
の使用時にノードが作用されることになるのと同じよう
に集積回路のノードを作用するものと予想されるテスト
プログラムセットが開発される。ベンチマークあるいは
テストプログラムが実行される間に、ネットリストが論
理的にシミュレートされ、一方、そのネットリストの各
ゲートの場合の活動比がログに記録される（３０４）。 【００５３】次に、コンピュータ上で実行されるプログ
ラムによって、置き換えるためのターゲットとしてゲー
トが特定される（３０６）。その特定は、ゲートサイズ
に基づくことができる。個々のゲート３０８の場合に、
そのプログラムは、比較的小さなサイズの低減−Ｖｔト
ランジスタから構築される交換候補ゲートを選択する
（３１０）。交換候補は、元のゲートと同じ速度を有す
るように選択される。交換候補ゲートはより小さな素子
サイズを有するので、元のゲートよりもゲート容量が小
さい。以前にログに記録された（３０４）ような、各ゲ
ートの場合の活動比を用いて、置き換えによって達成さ
れる動的電力の削減が計算される（３１２）。低減−Ｖ
ｔゲートは、同等の駆動機構を生成しながら小さな素子
サイズを有することができるので、この動的電力の削減
が生じる。素子サイズが小さくなると、容量が小さくな
るので、容量の充電および放電に関連する動的電力の成
分が低減される。 【００５４】この動的電力の削減が、低減−Ｖｔゲート
内の漏れの結果として予想される静的電力と比較される
（３１４）。削減される動的電力が漏れ電力よりも大き
い場合には（３１６）、ネットリストにおいて交換候補
ゲートが置き換えられる（３１８）。そのプログラム
は、「タッチしていない」として印を付けられていない
全ての候補ゲートが実現可能な置き換えに対して検査さ
れるまで、このプロセスを繰り返す（３２０）。 【００５５】本発明の最適化プログラム（図３Ａ）の一
実施形態では、最適化は、高速デジタルコンピュータに
よって、消費電力および速度の両方に対して実行され
る。ネットリストは、各部分においてクロック間に少な
くとも１つのパスを含む部分に区分される（３７２）。
各区画３７４の場合に、最適化のための初期親状態の機
械表現が作成される（３７６）。突然変異操作を実行す
ることにより、親状態から娘（または子供）状態が生成
される（３７８）。 【００５６】その個体群内の各状態は、少なくとも１つ
のパス内に存在するゲートのサイズおよびタイプを含
む。突然変異は、異なるサイズのゲートの置き換え、低
速であるが漏れが小さいゲートと高速であるが漏れが大
きいゲートとの交換、あるいは高速であるが漏れが大き
なゲートと低速であるが漏れが小さいゲートとの交換を
伴う。ある特定の実施形態では、低速であるが漏れが小
さいゲートは標準−Ｖｔトランジスタを有し、一方、高
速であるが漏れが大きいゲートは低減−Ｖｔトランジス
タから構築される。 【００５７】その個体群内の各状態はその後、タイミン
グおよび消費電力に対してスコアを付けられる（３８
０）。その区画においてクロック間の各パスの場合の遅
延が計算され、各遅延の合計値がタイミング制約と比較
される。タイミング制約より大きいパスが存在する場合
には、その個体のためのスコアは悪影響を及ぼされる。
消費電力は、以前に説明されたようなベンチマークプロ
グラムのシミュレーション中にログに記録された（３０
４）各ゲートの場合の活動比に基づいて計算される。そ
の個体に対するスコアは消費電力に反比例して影響を及
ぼされる。 【００５８】高いスコアによってある状態がより高い生
存確率を与えられるように、そのスコアに基づいて生き
残るための生存者が選択される（３８２）。 【００５９】タイミング制約が満たされなかった場合に
は（３８４）、生存者は親として保持され、それから新
たな娘（または子供）が生成される（３７８）。その方
法は、依然として最適化を必要とする残りの区画の場合
に繰り返され（３８０）、ネットリストが、各区画が最
適化されるのに応じて、最良の生存する個体からの情報
で更新される。 【００６０】本発明の最適化プログラム４００（図４）
の別の実施形態では、最適化が、高速デジタルコンピュ
ータによって消費電力および速度の両方の場合に実行さ
れる。ネットリストは、各部分においてクロック間に少
なくとも１つのパスを含む部分に区分される（４０
２）。各区画の場合に、最適化のための初期親状態の機
械表現が作成される（４０４）。個々の状態の個体群が
突然変異を実行することにより親状態から、さらには一
旦複数の状態が利用可能になったなら、クロスオーバ操
作から生成される（４０６）。 【００６１】その個体群内の各状態は、少なくとも１つ
のパス内に存在するゲートのサイズおよびタイプを含
む。突然変異は、異なるサイズのゲートの置き換え、低
速であるが漏れが小さいゲートと高速であるが漏れが大
きいゲートとの交換、あるいは高速であるが漏れが大き
いゲートと低速であるが漏れが小さいゲートとの交換を
伴う。クロスオーバ操作は、ある親状態の一部と別の親
状態の一部とを交換し、それにより、一方の親状態から
のいくつかのゲートサイズおよびタイプと、他方の親状
態からのいくつかのゲートサイズおよびタイプとを有す
る新しい個体状態を生成することを伴う。１つの初期の
実施形態では、低速であるが漏れが小さいゲートは標準
−Ｖｔトランジスタを有し、一方、高速であるが漏れが
大きいゲートは低減−Ｖｔトランジスタから構築され
る。 【００６２】別の実施形態では、低速であるが漏れが小
さいゲートは、最小素子Ｌよりわずかに大きなトランジ
スタを有し、一方、高速であるが漏れが大きいゲート
は、最小素子Ｌを有するトランジスタから構築される。
この実施形態に対する変形形態では、最適化中に交換さ
れる場合がある３つの素子タイプ、すなわち、最小値Ｌ
を有する低減−Ｖｔトランジスタから構築される高速で
あるが漏れが大きいゲートタイプと、最小値Ｌを有する
標準−Ｖｔトランジスタから構築される標準ゲートタイ
プと、最小値よりも約１０％だけ大きい素子Ｌを有する
標準−Ｖｔトランジスタから構築される低速であるが漏
れが小さいゲートタイプとが存在する。 【００６３】詳細には、低速であるが漏れが小さいゲー
トタイプは、そのプロセスの場合の標準的な最小規則よ
りも５〜２０％だけ大きい素子Ｌを有するトランジスタ
を用いて構築される場合がある。 【００６４】本発明の最適化アプローチは、そのトラン
ジスタのうちのいくつかに印加されるバイアス電圧が異
なることにより区別される、高速であるが漏れが大きい
素子タイプと低速であるが漏れが小さい素子タイプとを
用いても機能するであろう。 【００６５】個体群内の状態は染色体として知られてお
り、各染色体は、パス内の各ゲートに対して、ゲートタ
イプ遺伝子と、ゲートサイズ遺伝子とを有する。ゲート
サイズおよびタイプは、予め定義されたセルのセルライ
ブラリにおいて利用可能なゲートサイズおよびタイプか
ら選択される。 【００６６】その個体群内の各状態はその後、タイミン
グおよび消費電力のためにスコアを付けられる（４０
８）。その区画のクロック間の各パスに対する遅延が計
算され、各遅延の合計値がタイミング制約と比較され
る。タイミング制約より大きいパスが存在する場合に
は、その個体のためのスコアは悪影響を及ぼされる。消
費電力は、以前に説明されたようなベンチマークプログ
ラムのシミュレーション中にログに記録された（３０
４）各ゲートの場合の活動比に基づいて計算される。そ
の個体のためのスコアは消費電力に反比例して影響を及
ぼされる。 【００６７】そのスコアに基づいて生き残るための、そ
の個体群からの個々の状態が選択される（４１０）。最
良のスコアを有するそれらの状態は生き残ることを保証
される。より低いスコアを有する状態は、より低い、有
限の生存の確率を与えられる。劣ったスコアを有する個
々の状態は、そのアルゴリズムがその区画のための全体
を通した最適値に収束することができるように生き残り
のチャンスを与えられ、局所的な最適値において行き詰
らないようにする。 【００６８】タイミング制約が満たされなかった場合に
は（４１２）、生存する個体が親として保持され、それ
から新たな個体群が生成される（４０６）。同様に、繰
返し限度を超えていない場合には（４１４）、生存する
個体が親として保持され、そこから新たな個体群が生成
される（４０６）。一旦、繰返し限度に達したなら、最
良の生存する個体が選択され（４１６）、依然として最
適化を必要とする残りの区画に対して、最適化プロセス
が繰り返される（４１８）。 【００６９】ネットリストは、各区画が最適化される時
に、最良の生存する個体からの情報で更新される。 【００７０】スコアを付ける（４０８）間に、各個体の
場合の消費電力が計算され（５００、図５）、その区画
内の各ゲートの場合の、素子の漏れに関連付けられる静
的電力ＳＰが計算される（５１０）。これは、そのゲー
トにとって予想される漏れ電流と、動作電圧の二乗とを
掛け合わせることにより行われる。 【００７１】容量に関連する動的電力ＤＰＣ成分が、素
子および配線の容量（Ｃｔｏｔａｌ）、クロック速度
（ＣｌｏｃｋＲａｔｅ）、動作電圧の二乗（Ｖ
^＊＊２）、および活動係数（ＡｃｔｉｖｉｔｙＦａｃｔ
ｏｒ）に基づいて計算される（５０２）。 ＤＰＣ＝ＣｌｏｃｋＲａｔｅ＊ＡｃｔｉｖｉｔｙＦａｃ
ｔｏｒ＊Ｃｔｏｔａｌ＊Ｖ^＊＊２ 【００７２】クロスオーバーに関連する動的電力成分Ｄ
ＰＸが以下の式のように計算される場合には（５０
４）、ディープ・サブミクロンプロセスのための精度が
大きく高められることがわかっている。ＤＰＸ＝Ｗｅｆ
ｆ＊（Ａ＊ＴｒａｎｓｉｔｉｏｎＴｉｍｅ−Ｂ＊Ｃｌｏ
ａｄ）＊ＡｃｔｉｖｉｔｙＲａｔｉｏ＊ＣｌｏｃｋＲａ
ｔｅここで、ＡおよびＢはプロセス、動作電圧および素
子タイプに依存する係数である。一例のプロセスおよび
動作電圧の場合、標準−Ｖｔゲートの場合にＡ＝０．１
２およびＢ＝０．０１９であり、低減−Ｖｔゲートの場
合にＡ＝０．２７およびＢ＝０．０３４５である。Ａお
よびＢは、使用中のプロセスにおいて、各閾値電圧ある
いは漏れタイプの例示的なゲートの回路シミュレーショ
ンから導出される特性定数である。ＡおよびＢはテーブ
ルに格納され、各ゲートの閾値電圧あるいは漏れタイプ
による計算において用いるために選択される（５０
５）。Ｃｌｏａｄは、配線容量およびファンアウト素子
負荷を含む、電力消費が計算されているゲートの全負荷
容量である。 【００７３】遷移時間項は、ゲートの入力において予想
される立ち上がりおよび立ち下がり時間の平均として計
算される（５０６）。Ｗｅｆｆは、以下の式から計算さ
れる実効合成トランジスタ幅として計算される（５０
８）。 Ｗｅｆｆ＝（ｐｓｔａｃｋ＿Ｗｅｆｆ＊ｎｓｔａｃｋ＿
Ｗｅｆｆ）／（ｐｓｔａｃｋ＿Ｗｅｆｆ＋ｎｓｔａｃｋ
＿Ｗｅｆｆ） ここでｐｓｔａｃｋ＿Ｗｅｆｆはゲート内のＰ型素子の
ための実効全幅であり、ｎｓｔａｃｋ＿Ｗｅｆｆはゲー
ト内のＮ型素子のための実効全幅である。 【００７４】その後、各ゲートに対する全電力（ＰＧａ
ｔｅ）が以下のように計算される（５１０）。 ＰＧａｔｅ＝ｓｕｍ（ＳＰ＋ＤＰＣ＋ＤＰＸ） 【００７５】直列に接続されるトランジスタを含むスイ
ッチングブランチのための実効幅ｎｓｔａｃｋ＿Ｗｅｆ
ｆあるいはｐｓｔａｃｋ＿Ｗｅｆｆは以下のように計算
される。 ｓｔａｃｋ＿Ｗｅｆｆ＝１／（（１／Ｗ１）＋（１／Ｗ
２）＋．．．＋（１／Ｗｎ）） 【００７６】並列に接続されるトランジスタからなるス
イッチングブランチに対する実効幅は、全てのスイッチ
ングトランジスタの幅の和として計算される。直列−並
列構成は、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴゲートを含む複
雑な論理構造においては一般的である。これらの構造の
場合、実効ｓｔａｃｋ＿Ｗｅｆｆはこれらの式を組み合
わせることにより計算される。 【００７７】その後、ある区画のための全電力が、その
区画の各ゲートの場合の全電力を加算することにより計
算される。 【００７８】第１の代替の実施形態は、ネットリストが
特徴付けられた標準ゲートセルのネットリストではな
く、主に個々のトランジスタのネットリストである特定
の有用性を有する。この実施形態では、最適化プロセス
は、図４を参照して説明されたプロセスと同じようにし
て進むが、ゲートＶｔ−タイプおよびゲートサイズの代
わりに、個々のトランジスタそれぞれのためのトランジ
スタＶｔ−タイプ遺伝子およびトランジスタサイズ遺伝
子が存在することが異なる。それゆえ、置き換えは、先
に説明されたようにゲート毎にではなく、トランジスタ
毎に実行される。ある区画の各パスのためのタイミング
解析は当分野において知られているように実行される。 【００７９】図４を参照して記載された遺伝的最適化は
大域的最小値を見つける十分な可能性を有するが、最小
値の解に収束するために何度も繰り返さなければならな
いことがわかっている。 【００８０】別の代替の実施形態６００（図６）はそれ
ゆえ、遺伝的最適化と欲張りな最適化とを組み合わせ
る。非常に簡略化された形態では、この実施形態６５０
（図９）は、ネットリストを区分すること（６５２）
と、全体としてそのネットリストが区分することなく取
り扱えるほど十分に小さい場合には、各区画あるいはネ
ットリストの大域的最適化を実行すること（６５４）
と、大域的最適化の選択された生存結果において局所的
な最適化を実行すること（６５６）とを伴う。その後、
そのネットリストは、組み合わせられた最適化の最良の
結果で更新される（６５８）。 【００８１】この実施形態、すなわち図６では、通常は
ベンチマークプログラムの論理シミュレーションは、以
前に説明されたように回路ノードの活動比のログを記録
する（６０２）ための手段を備えられる。その後、ネッ
トリストは、上記のように、個別に最適化可能な区画に
区分される（６０４）。 【００８２】遺伝的最適化は、先に説明された最適化と
同じように進むが、必要とされる世代、すなわち繰返し
は図４の方法の場合よりも少ない。各区画の場合に、初
期の親状態の機械表現が作成される（６０６）。状態の
個体群が、少なくとも１つの親状態から生成され（６０
８）、スコアを決定するために、その個体群の各個体が
評価されるか、スコアを付けられる（６１０）。その個
体群における個体の生存の確率はこのスコアに依存す
る。生存する個体は、最適化繰返し６１２につれて、さ
らに先の世代の親になる。 【００８３】ある繰返し数に達するとき、生存する個体
はさらに、欲張りな最適化で最適化される。これは、ゲ
ートサイズ対速度および電力の関数の傾斜を判定する
（６１４）ことにより開始する。探索方向はその傾斜か
ら決定され、ゲートサイズは、電力および速度を組み合
わせた性能が、より良好になる方向において調整される
（６１６）。調整は、さらに先のステップの結果とし
て、電力および速度の性能が劣化するようになるまで続
けられる。その後、最適化された生存者は電力および速
度の性能に対して評価され（６１８）、見いだされた最
良の解がネットリストに導入するために選択される。 【００８４】その最適化は、全ての区画が最適化される
まで、そのネットリストの各区画に対して繰り返される
（６２０）。大域的および局所的最適化のこの組み合わ
せは特に、最適な設計を生み出す際に有用であることが
わかっている。 【００８５】本発明の最適化方法は、レイアウト前およ
びレイアウト後の両方において適用可能である。たとえ
ば、通常はゲートファンアウトに基づく、配線抵抗およ
び容量の予備レイアウト推定値が、本発明の最適化方法
とともに用いられ、最適なネットリストの最良の推定値
を生成することができる。初期レイアウト後に、その最
適化は、タイミングおよび電力計算時に抽出される配線
抵抗および容量を用いて繰り返される。最適化中にネッ
トリストに対してなされる変更は、そのレイアウトにお
いてもなされ、最終的なレイアウトが生成される。最終
的なレイアウトが抽出し直され、最終的なタイミングが
検査される。 【００８６】ネットリストのある区画において存在する
場合があるような論理回路７００（図７）について考え
てみる。インバータ７０２のようなゲートが、タイミン
グ解析のための対象になる２つ以上のパスの一部を形成
し得る。たとえば、インバータ７０２は、Ｄフリップフ
ロップ７０６のＱ出力からＤフリップフロップ７０８の
Ｄ入力へのパスＡ７０３の一部と、Ｄフリップフロップ
７０６からＤフリップフロップ７１０のＤ入力へのパス
Ｂ７０４の一部とを形成する。ゲート７１２はパスＡの
一部であり、ゲート７１４はパスＢの一部である。 【００８７】パスＡ７０３がその回路のクリティカルパ
スであると仮定する。パスＢ７０４は、パスＡ７０３と
インバータ７０２を共有しており、同様にクリティカル
パスの場合もあるが、そうである必要はない。この特定
の例では、パスＢ７０４のゲート７１４はインバータ７
０２における負荷であり、それゆえ、ゲート７１４にお
けるサイズおよびゲートタイプの変更は、パスＡ７０３
のタイミングに影響を及ぼす可能性があることに留意さ
れたい。区分４０２、６０４中に、後にその区画の全て
の素子に関する最適化にかけられる、同じ区画内のクリ
ティカルパスの全てのブランチを含むことが有利である
ことがわかっている。それゆえ、ゲート７１４は、パス
Ａ７０３の最適化のために用いられる区画に含まれ、ゲ
ート７１４は、個体の個体群の生成のステップ４０６、
６０８中に、あるいは突然変異のステップ３７８中に、
サイズおよびタイプを変更される場合がある。クリティ
カルパスの非クリティカルブランチ上にあるゲート７１
４のような、最適化中のゲートを含むことにより、全体
的な設計のための速度および電力の両方の最適化をさら
に改善できるようになることがわかっている。 【００８８】「タッチしていない」フラグを立てられた
素子および個別の最適化プログラムによって平衡したク
ロックツリーの一部である素子以外の全ての素子が最適
化に含まれる。これは、クリティカルパスに関連付けら
れない可能性がある素子を含む。クリティカルパスに関
連付けられない素子を最適化することにより、最適化プ
ログラムは、これらの素子のサイズを変更し、その素子
タイプを変更することにより、全電力消費を低減できる
ようになる。 【００８９】別の代替の実施形態では、ゲート７１２の
ような各ゲートの場合の、データ構造８００（図８）の
ようなデータ構造を含む、区画７９９の機械表現が生成
される。そのデータ構造は、そのゲートを通る各パスに
関連付けられる遅延および消費電力のパスＡ合計値８０
４のようなパス合計値への、パスＡ合計値ポインタ８０
２のようなポインタを含む。またそのデータ構造は、負
荷容量８０５および配線ＲＣ８０６を含む、置き換えら
れたゲートの遅延を素早く計算することができる情報を
含む。 【００９０】各個体の状態が生成されるとき、負荷容量
８０５および配線ＲＣ８０６を、置き換えられるゲート
に関連付けられる特徴付けられたモデルに適用すること
により、置き換えられるゲートの遅延に関する置き換え
の効果が迅速、かつ効率的に計算することができる。新
しい遅延と古い遅延８０７との間の差が迅速に計算さ
れ、合計値８０４のような合計値の複製に適用される。
また電力合計値も即座に、素早く更新されることができ
る。 【００９１】またそのデータ構造は、構造８００に関連
付けられるゲート７１２を駆動する、インバータ７０２
のような各ゲートに関連付けられる類似の構造体に接続
する、逆方向リンク８０８のような１つあるいは複数の
逆方向リンクを含む。これにより、ドライビングゲート
を迅速に特定できるようになる。そのゲートのタイミン
グおよび電力消費は置き換えによって影響を及ぼされ
る。逆方向リンク８０８には、各ドライビングゲートに
関連付けられる、構造８２０のような構造が後続する。
ドライビングゲートに関連付けられる構造８２０の負荷
容量８２２は、元のゲートおよび置き換えられるゲート
の入力容量の差にしたがって調整され、タイミングおよ
び電力の変化が、合計値８０４の個体特有の複製に適用
される。 【００９２】コンピュータプログラム製品は、コンピュ
ータによって読み出され、コンピュータ上で実行される
際に、そのコンピュータに特定の機能あるいは一連の機
能を実行するように命令するコンピュータ読取り可能コ
ードをその上に記録している、ＥＰＲＯＭ、ＲＯＭ、Ｒ
ＡＭ、ＤＲＡＭ、ディスクメモリあるいはテープのよう
な任意の機械読取り可能媒体である。 【００９３】本発明は特に、その特定の実施形態を参照
して図示および説明されてきたが、その形態および細部
における種々の他の変更が、本発明の精神および範囲か
ら逸脱することなくなされる場合があることは当業者で
あれば理解されよう。本明細書に開示され、併記の特許
請求の範囲によって含まれる、幅広い本発明の概念から
逸脱することなく、本発明を種々の実施形態に適合させ
る際に、種々の変更がなされる可能性があることは理解
されたい。以下においては、本発明の種々の構成要件の
組み合わせからなる例示的な実施態様を示す。 １． 集積回路のための設計の速度および予測される電
力消費を最適化する方法であって、集積回路のための前
記設計は少なくとも１つのパス（７０３）を含み、前記
パス（７０３）はさらに少なくとも１つのゲート（７０
２）を含み、該方法は、前記集積回路設計の素子を表す
初期の親状態を生成するステップ（６０６）であって、
前記集積回路の１つのパス内の各素子（７０２）につい
て、前記状態はさらに素子サイズ情報と素子タイプ情報
とを含み、前記素子タイプ情報はさらに、少なくとも１
つの高速であるが漏れが大きいタイプと少なくとも１つ
の低速であるが漏れが小さいタイプとの間の選択を含
む、該生成するステップと、大域的最適化の複数の繰返
しを実行するステップであって、各繰返しにおいて、少
なくとも１つの親状態から少なくとも１つの娘（または
子供）状態が生成され、評価される、該実行するステッ
プとを含み、前記大域的最適化の各繰返しにおいて、前
記少なくとも１つの娘（または子供）状態は、前記少な
くとも１つの親状態のうちの１つの親状態とは素子サイ
ズおよび素子タイプが異なることが可能である方法。 ２． 前記大域的最適化方法は、シミュレーテッドアニ
ーリングと遺伝的最適化とからなるグループから選択さ
れる上項１に記載の方法。 ３． 少なくとも１つの高速であるが漏れが大きいタイ
プと少なくとも１つの低速であるが漏れが小さいタイプ
との間の差は、注入ドーズ量の設計上の差であり、前記
高速であるが漏れが大きいタイプにおいて用いられるト
ランジスタの閾値電圧は、前記低速であるが漏れが小さ
いタイプにおいて用いられるトランジスタの閾値電圧と
は異なるようになる上項１に記載の方法。 ４． 前記大域的最適化によって生成される少なくとも
１つの状態において、局所的最適化を実行するステップ
をさらに含む上項１に記載の方法。 ５． タイミングおよび消費電力について個体群の複数
の個体の状態のスコアを付けるステップ（６１０）であ
って、それによって、各個体の状態のためのスコアを作
成する、該スコアを付けるステップ（６１０）は、前記
設計の複数のゲートに対してクロスオーバ電流成分を計
算することを含む上項１に記載の方法。 ６． 前記クロスオーバ電流成分は、前記ゲートのため
の実効幅を計算するステップと、前記ゲートの入力にお
いて遷移時間を決めるステップと、前記ゲートの出口に
おける負荷容量を決めるステップと、前記ゲートの活動
比を決めるステップと、前記実効幅に、前記活動比と、
クロック速度と、第１の定数と前記遷移時間の積と第２
の定数と前記負荷容量との積との差とを掛け合わせるス
テップであって、それによって、前記ゲートの動的電力
のクロスオーバ電流成分を決めるステップとを含むステ
ップによって計算される上項５に記載の方法。 ７． 前記大域的最適化によって生成される少なくとも
１つの状態において局所的最適化を実行するステップを
さらに含む上項６に記載の方法。 ８． 前記局所的最適化は、欲張りな最適化である上項
７に記載の方法。 ９． 集積回路のための設計の速度と予測される電力消
費とを最適化する方法であって、集積回路のための前記
設計は少なくとも１つのパス（７０３）を含み、前記パ
ス（７０３）はさらに少なくとも１つのゲート（７０
２）を含み、該方法は、前記集積回路設計の素子を表す
初期の親状態を生成するステップ（６０６）であって、
前記集積回路の１つのパス内の各素子（７０２）につい
て、前記状態はさらに素子サイズ情報と素子タイプ情報
とを含み、前記素子タイプ情報はさらに、少なくとも１
つの高速であるが漏れが大きいタイプと少なくとも１つ
の低速であるが漏れが小さいタイプとの間の選択を含
む、該生成するステップと、大域的最適化の複数の繰返
しを実行するステップであって、各繰返しにおいて、少
なくとも１つの親状態から少なくとも１つの娘（または
子供）状態が生成され、評価される、該実行するステッ
プとを含み、前記大域的最適化の各繰返しにおいて、前
記少なくとも１つの娘（または子供）状態は、速度およ
び電力消費に対して評価される方法。 １０． 前記大域的最適化の各繰返しにおいて、前記少
なくとも１つの娘（または子供）状態は、前記親状態と
は少なくとも１つの素子タイプが異なる、０以外の確率
と、前記親状態とは少なくとも１つの素子サイズが異な
る、０以外の確率とを有する上項９に記載の方法。 【００９４】 【発明の効果】本発明によれば、集積回路において消費
される全電力を低減しながら、回路タイミング要件が確
実に満たされるようにする方法を実現することができ
る。

【図面の簡単な説明】 【図１】通常の従来技術のＣＭＯＳ論理回路ＮＡＮＤゲ
ートの概略図である。 【図２】ＣＭＯＳ集積回路を設計するための従来技術の
設計フローを示す図である。 【図３】集積回路設計において電力消費を低減する方法
の流れ図である。 【図３Ａ】集積回路設計において電力消費を低減し、速
度を最適化するシミュレーテッドアニーリング法の流れ
図である。 【図４】集積回路設計において、タイミングおよび電力
消費を合わせて最適化するための遺伝的最適化方法の流
れ図である。 【図５】クロスオーバ電流項を含む消費電力の計算を示
す流れ図である。 【図６】遺伝的および欲張りな最適化の両方による最適
化を示す流れ図である。 【図７】仮定された集積回路のある区画内の論理回路の
図である。 【図８】高速遺伝的最適化を可能にするデータ構造の図
である。 【図９】遺伝的最適化および欲張りな最適化の両方によ
る最適化を示す簡略化された流れ図である。 【符号の説明】 702 ゲート（素子） 703 パス 606 親状態を生成するステップ 610 スコアを付けるステップ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA04 5F064 BB03 BB04 BB05 BB06 BB07 BB19 CC12 DD03 DD09 EE42 EE43 HH06 HH08 HH09

Claims (1)

1. 【特許請求の範囲】 【請求項１】 集積回路のための設計の速度および予測
   される電力消費を最適化する方法であって、集積回路の
   ための前記設計は少なくとも１つのパス（７０３）を含
   み、前記パス（７０３）は少なくとも１つのゲート（７
   ０２）をさらに含み、該方法は、 前記集積回路設計の素子を表す初期の親状態を生成する
   ステップ（６０６）であって、前記集積回路の１つのパ
   ス内の各素子（７０２）について、前記状態は素子サイ
   ズ情報と素子タイプ情報とをさらに含み、前記素子タイ
   プ情報は、少なくとも１つの高速であるが漏れが大きい
   タイプと少なくとも１つの低速であるが漏れが小さいタ
   イプとの間の選択をさらに含む、該生成するステップ
   と、 大域的最適化の複数の繰返しを実行するステップであっ
   て、各繰返しにおいて、少なくとも１つの親状態から少
   なくとも１つの娘（または子供）状態が生成され、評価
   される、該実行するステップとを含み、 前記大域的最適化の各繰返しにおいて、前記少なくとも
   １つの娘（または子供）状態は、前記少なくとも１つの
   親状態のうちの１つの親状態とは素子サイズおよび素子
   タイプが異なることが可能である方法。