JP2003281071A

JP2003281071A - データ転送制御装置、電子機器及びデータ転送制御方法

Info

Publication number: JP2003281071A
Application number: JP2002077974A
Authority: JP
Inventors: 伸之 ▲斎▼藤; Nobuyuki Saito; Yoshimi Oka; 義美岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-03-20
Filing date: 2002-03-20
Publication date: 2003-10-03
Also published as: US7219238B2; US20030235310A1

Abstract

(57)【要約】【課題】データの機密性を維持しながら高速なデータ
転送を実現できるデータ転送制御装置、電子機器及びデ
ータ転送制御方法を提供すること。【解決手段】ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ）
から転送されるデータを第２の暗号化処理（ＤＥＳ）で
暗号化し、暗号化データを、データ転送制御装置３０の
外部端子を介して外部のＳＤＲＡＭ５０に書き込む。Ｓ
ＤＲＡＭ５０に書き込まれた暗号化データを外部端子を
介して読み出し、読み出された暗号化データを、ＨＤＤ
が接続されるＢＵＳ２に転送する。ＢＵＳ１から転送さ
れる暗号化データを第１の復号化処理（ＤＴＣＰ）によ
り復号化し、データ転送制御装置３０の内部の小容量の
ＳＲＡＭ４０に書き込む。書き込まれた復号化データを
ＳＲＡＭ４０から読み出し、第２の暗号化処理により暗
号化する。第２の暗号化（復号化）処理をバイパスする
経路６２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ転送制御装
置、電子機器及びデータ転送制御方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、デ
ジタル放送やインターネットを介したＡＶ（Audio Visu
al）データのデジタル配信が普及しつつある。そして、
このようなＡＶデータのデジタル配信が普及するにつれ
て、配信されたＡＶデータを効率良く記録できるデジタ
ル記録・再生装置（電子機器）への需要が高まってい
る。

【０００３】さて、ＡＶデータの転送には、そのリアル
タイム性を担保するために、ＩＥＥＥ１３９４やＵＳＢ
（Universal Serial Bus）２．０などの高速シリアルバ
スが用いられる。一方、ＡＶデータを記録するデジタル
記録・再生装置（電子機器）は、大量のデータを高速に
記憶することができるＨＤＤ（Hard Disk Drive）など
の記憶媒体（Storage Medium）を備えることが望まし
い。

【０００４】このため、ＩＥＥＥ１３９４やＵＳＢ２．
０などの高速バスと、ＨＤＤなどの記憶媒体との間で、
データを高速に送受信することができるデータ転送制御
装置への要望が高まっている。

【０００５】また、ＡＶデータは、そのコンテンツによ
っては、著作権の保護が及ぶものがある。従って、ＡＶ
データを送受信するデータ転送制御装置では、このよう
なＡＶデータの機密性についても保護できることが望ま
れる。

【０００６】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、データ
の機密性を維持しながら高速なデータ転送を実現できる
データ転送制御装置、電子機器及びデータ転送制御方法
を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、バスを介した
データ転送のためのデータ転送制御装置であって、第１
のバス側から転送されるデータを第２の暗号化処理によ
り暗号化し、暗号化されたデータを、データ転送制御装
置の外部端子を介して、データ転送制御装置の外部に設
けられた第２のメモリに書き込む第２のメモリアクセス
制御回路と、第２のメモリに書き込まれた暗号化データ
を、データ転送制御装置の外部端子を介して読み出し、
読み出された暗号化データを、記憶媒体が接続される第
２のバス側に転送する第３のメモリアクセス制御回路と
を含むデータ転送制御装置に関係する。

【０００８】本発明では、第１のバス側から転送される
データが、第２の暗号化処理により暗号化されて、外部
端子を介して外部の第２のメモリに書き込まれる。そし
て、書き込まれたデータが外部端子を介して第２のメモ
リから読み出され、記憶媒体などが接続される第２のバ
ス側に転送される。

【０００９】このようにすることで本発明では、データ
転送制御装置の外部端子には暗号化されたデータが入出
力され、第２のメモリや記憶媒体には暗号化されたデー
タが記憶されるようになる。従って、第１のバス側から
転送されるデータの機密性を保護できるようになる。ま
た、本発明では、第２のメモリをデータのキャッシュメ
モリとして機能させることができるため、データの機密
性の保護とデータ転送の高速化を両立できる。

【００１０】また本発明では、前記第２のメモリアクセ
ス制御回路が、第１のバス側から転送されるデータのう
ちアイソクロナスデータを第２の暗号化処理により暗号
化し、暗号化されたアイソクロナスデータを、データ転
送制御装置の外部端子を介して、第２のメモリに書き込
むようにしてもよい。

【００１１】このようにすれば、一定の転送レートで間
断なく転送することが要求されるアイソクロナスデータ
を、その機密性を保ちながら、第１のバス側から第２の
バス側に効率良く転送できるようになる。

【００１２】また本発明では、第１の暗号化処理により
暗号化されて第１のバス側から転送されるデータを第１
の復号化処理により復号化し、復号化されたデータを、
データ転送制御装置の内部に設けられる第１のメモリに
書き込む第１のメモリアクセス制御回路を含み、前記第
２のメモリアクセス制御回路が、第１のメモリに書き込
まれたデータを読み出し、読み出されたデータを前記第
２の暗号化処理により暗号化し、暗号化されたデータ
を、データ転送制御装置の外部端子を介して第１のメモ
リよりも大容量の第２のメモリに書き込むようにしても
よい。

【００１３】このようにすれば、第１のバス側から転送
される暗号化データを第１の復号化処理により復号化
し、復号化されたデータを第２の暗号化処理により暗号
化して、第１のメモリを介して第２のメモリに書き込む
ことができる。これにより、第１のメモリを利用してデ
ータの仕分け処理等を実現し、第２のメモリを利用して
データのバッファリング処理を実現できるようになる。

【００１４】また本発明では、前記第１のメモリの記憶
領域が、アイソクロナスデータを記憶するアイソクロナ
スデータ領域と、それ以外の領域を含み、前記第１のメ
モリアクセス制御回路が、第１の暗号化処理により暗号
化されて第１のバス側から転送されるアイソクロナスデ
ータを第１の復号化処理により復号化し、復号化された
アイソクロナスデータを、第１のメモリのアイソクロナ
スデータ領域に書き込み、前記第２のメモリアクセス制
御回路が、第１のメモリのアイソクロナスデータ領域に
書き込まれたアイソクロナスデータを読み出し、読み出
されたアイソクロナスデータを前記第２の暗号化処理に
より暗号化し、暗号化されたアイソクロナスデータを、
データ転送制御装置の外部端子を介して第２のメモリに
書き込むようにしてもよい。

【００１５】このようにすれば、第１のメモリを、アイ
ソクロナスデータを仕分けするためのメモリとして機能
させることができる。これにより、第１のメモリのアイ
ソクロナスデータを第２のメモリに書き込む処理を簡素
化できる。

【００１６】また本発明では、前記第２のメモリアクセ
ス制御回路が、暗号化が不要なデータについては、前記
第２の暗号化処理をバイパスして、第２のメモリに書き
込むようにしてもよい。

【００１７】このようにすれば、データのコンテンツに
応じた最適な転送処理を実現できるようになる。

【００１８】また本発明は、バスを介したデータ転送の
ためのデータ転送制御装置であって、第２の暗号化処理
により暗号化されており、記憶媒体が接続される第２の
バス側から転送されるデータを、データ転送制御装置の
外部端子を介して、データ転送制御装置の外部に設けら
れた第２のメモリに書き込む第３のメモリアクセス制御
回路と、第２のメモリに書き込まれた暗号化データをデ
ータ転送制御装置の外部端子を介して読み出し、読み出
された暗号化データを第２の復号化処理により復号化
し、復号化されたデータを、第１のバス側に転送する第
２のメモリアクセス制御回路とを含むデータ転送制御装
置に関係する。

【００１９】本発明では、記憶媒体などが接続される第
２のバス側から転送される暗号化データが、外部端子を
介して外部の第２のメモリに書き込まれる。そして、書
き込まれた暗号化データが外部端子を介して第２のメモ
リから読み出され、第２の復号化処理により復号化され
て第１のバス側に転送される。

【００２０】このようにすることで本発明では、データ
転送制御装置の外部端子には暗号化されたデータが入出
力され、第２のメモリには暗号化されたデータが記憶さ
れるようになる。従って、データの機密性を保護できる
ようになる。また、本発明では、第２のメモリをデータ
のキャッシュメモリとして機能させることができるた
め、データの機密性の保護とデータ転送の高速化を両立
できる。

【００２１】また本発明では、前記第３のメモリアクセ
ス制御回路が、記憶媒体が接続される第２のバス側から
転送されるデータのうちアイソクロナスデータを、デー
タ転送制御装置の外部端子を介して第２のメモリに書き
込むようにしてもよい。

【００２２】このようにすれば、一定の転送レートで間
断なく転送することが要求されるアイソクロナスデータ
を、その機密性を保ちながら、第２のバス側から第１の
バス側に効率良く転送できるようになる。

【００２３】また本発明では、第１のメモリアクセス制
御回路を更に含み、前記第２のメモリアクセス制御回路
が、第２のメモリに書き込まれた暗号化データを読み出
し、読み出された暗号化データを第２の復号化処理によ
り復号化し、復号化されたデータを、第２のメモリより
も小容量の第１のメモリに書き込み、前記第１のメモリ
アクセス制御回路が、第１のメモリに書き込まれたデー
タを読み出し、読み出されたデータを第１の暗号化処理
により暗号化し、暗号化されたデータを、第１のバス側
に転送するようにしてもよい。

【００２４】このようにすれば、第２のメモリの暗号化
データを第２の復号化処理により復号化して第１のメモ
リに書き込み、復号化されたデータを第１のメモリから
読み出して第１の暗号化処理により暗号化し、暗号化さ
れたデータを第１のバス側に転送できるようになる。こ
れにより、第２のメモリを利用してデータのバッファリ
ング処理を実現し、第１のメモリを利用してパケット処
理等を実現できるようになる。

【００２５】また本発明では、前記第１のメモリの記憶
領域が、アイソクロナスデータを記憶するアイソクロナ
スデータ領域と、それ以外の領域を含み、前記第２のメ
モリアクセス制御回路が、第２のメモリに書き込まれた
暗号化アイソクロナスデータを読み出し、読み出された
暗号化アイソクロナスデータを第２の復号化処理により
復号化し、復号化されたアイソクロナスデータを、第１
のメモリのアイソクロナスデータ領域に書き込み、前記
第１のメモリアクセス制御回路が、第１のメモリのアイ
ソクロナスデータ領域に書き込まれたアイソクロナスデ
ータを読み出し、読み出されたアイソクロナスデータを
第１の暗号化処理により暗号化し、暗号化されたアイソ
クロナスデータを、第１のバス側に転送するようにして
もよい。

【００２６】このようにすれば、第１のメモリを、アイ
ソクロナスデータを仕分けするためのメモリとして機能
させることができる。これにより、第２のメモリのアイ
ソクロナスデータを第１のメモリに書き込む処理を簡素
化できる。

【００２７】また本発明では、前記第２のメモリアクセ
ス制御回路が、復号化が不要なデータについては、前記
第２の復号化処理をバイパスして、第１のバス側に転送
するようにしてもよい。

【００２８】このようにすれば、データのコンテンツに
応じた最適な転送処理を実現できるようになる。

【００２９】また本発明では、前記第２のメモリが、連
続したアドレスのデータを所与のクロックに同期して入
出力できる同期型メモリであってもよい。

【００３０】第２のメモリとしてこのような同期型メモ
リを用いれば、バーストデータとして転送されるアイソ
クロナスデータ等の効率良い転送が可能になる。

【００３１】また本発明は、上記のいずれかのデータ転
送制御装置と、データ転送制御装置の第２のバスに接続
され、第２のバスを介して転送されるデータを記憶する
記憶媒体とを含む電子機器に関係する。

【００３２】また本発明は、バスを介したデータ転送の
ためのデータ転送制御方法であって、第１のバス側から
転送されるデータを第２の暗号化処理により暗号化し、
暗号化されたデータを、データ転送制御装置の外部端子
を介して、データ転送制御装置の外部に設けられた第２
のメモリに書き込み、第２のメモリに書き込まれた暗号
化データを、データ転送制御装置の外部端子を介して読
み出し、読み出された暗号化データを、記憶媒体が接続
される第２のバス側に転送するデータ転送制御方法に関
係する。

【００３３】また本発明は、バスを介したデータ転送の
ためのデータ転送制御方法であって、第２の暗号化処理
により暗号化されており、記憶媒体が接続される第２の
バス側から転送されるデータを、データ転送制御装置の
外部端子を介して、データ転送制御装置の外部に設けら
れた第２のメモリに書き込み、第２のメモリに書き込ま
れた暗号化データを、データ転送制御装置の外部端子を
介して読み出し、読み出された暗号化データを第２の復
号化処理により復号化し、復号化されたデータを、第１
のバス側に転送するデータ転送制御方法に関係する。

【００３４】

【発明の実施の形態】以下、本発明の実施形態について
詳細に説明する。

【００３５】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を不当に限定する
ものではない。また本実施形態で説明される構成の全て
が本発明の解決手段として必須であるとは限らない。

【００３６】１．電子機器図１（Ａ）に、本実施形態のデータ転送制御装置３０を
含む電子機器（デジタル記録・再生装置）のブロック図
の例を示し、図１（Ｂ）にその外観図の例を示す。

【００３７】この電子機器１６は、ＨＤＤ１０（Hard D
isk Drive）、データ転送制御装置３０を含む。また、
ユーザが電子機器を操作するための操作部１２を含む。
また、ユーザに各種の情報を表示するディスプレイ部１
４（ＬＣＤ）を含む。

【００３８】ユーザは、操作部１２を操作することで、
再生モード（通常再生、特殊再生）の指定などを行うこ
とができる。また、ディスプレイ部１４に表示される情
報を見ることで、現在の再生モードなどを確認できる。

【００３９】この電子機器１６は、ＩＥＥＥ１３９４バ
ス又はＵＳＢ２．０などの第１のバスＢＵＳ１を介して
デジタルチューナ２０（或いはデジタルビデオカメラ）
に接続されている。そして、デジタルチューナ２０はＭ
ＰＥＧ（Moving Picture Experts Group）デコーダ２１
（広義にはデコーダ）を含み、このＭＰＥＧデコーダ２
１は、アンテナ２６等により受信されたＭＰＥＧストリ
ームをデコードする。そして、デコードデータに基づい
て、テレビ２４（ディスプレイ部）が映像が表示した
り、音声を出力する。また、ユーザは、操作部２２（リ
モコン等）を用いて、チャンネル（放送局）の選択、再
生モード（通常再生、特殊再生）の指定などを行うこと
ができる。

【００４０】ＡＶ（Audio Visual）用のＨＤＤ１０（広
義には記憶媒体）へのＭＰＥＧストリームの記録時にお
いては、アンテナ２６で受信されたＭＰＥＧストリーム
（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、Ｕ
ＳＢ２．０）、データ転送制御装置３０を介してＨＤＤ
１０に書き込まれる。

【００４１】一方、ＨＤＤ１０のＭＰＥＧストリームの
再生時においては、ＩＤＥ（Integrated Device Electr
onics）などの第２のバスＢＵＳ２を介してＨＤＤ１０
からＭＰＥＧストリーム（ＴＳパケット、アイソクロナ
スデータ）が読み出される。そして、読み出されたＭＰ
ＥＧストリームが、データ転送制御装置３０、ＢＵＳ１
を介してデジタルチューナ２０に転送され、デジタルチ
ューナ２０のＭＰＥＧデコーダ２１がデコードする。こ
れにより、テレビ２４に映像が映し出される。

【００４２】なお、本実施形態が適用される電子機器は
図１（Ａ）、（Ｂ）に示す電子機器に限定されない。例
えば、ビデオテープレコーダ（ＨＤＤ内蔵）、光ディス
ク（ＤＶＤ）レコーダ、デジタルビデオカメラ、パーソ
ナルコンピュータ或いは携帯型情報端末などの種々の電
子機器に適用できる。

【００４３】２．アイソクロナス転送ＩＥＥＥ１３９４では、パケットの転送方式として、信
頼性が要求されるデータの転送に好適なアシンクロナス
（asynchronous）転送と、リアルタイム性が要求される
動画像や音声などのデータの転送に好適なアイソクロナ
ス（isochronous）転送が用意されている。アシンクロ
ナス（非同期）転送は、データの転送レートは保証しな
いがデータの確実性を保証する転送方式である。一方、
アイソクロナス転送は、データの確実性は保証しない
が、転送レートや転送の等時性を保証する転送方式であ
る。このアイソクロナス転送は、ＵＳＢ（Universal Se
rialBus）においてもサポートされている。

【００４４】図２（Ａ）に、ＩＥＥＥ１３９４でのデー
タ転送時のバスの様子を模式的に示す。

【００４５】アイソクロナス転送は、サイクルマスタが
一定周期毎にサイクル・スタートパケットを発生するこ
とで開始する。これにより、１つのチャネル当たり、１
２５μｓ毎（アイソクロナス転送サイクル毎）に少なく
とも１つのアイソクロナス（ＩＳＯ）パケットを転送で
きるようになる。この結果、動画像や音声などのリアル
タイム性が要求されるデータの転送が可能になる。

【００４６】一方、アシンクロナス転送はアイソクロナ
ス転送の合間に行われる。即ち、ＩＥＥＥ１３９４で
は、アイソクロナス転送の方がアシンクロナス転送より
も優先順位が高くなっており、アイソクロナス転送終了
後の余りの期間を利用して、アシンクロナス（ＡＳＹ）
パケットが転送される。

【００４７】図２（Ｂ）に、ＭＰＥＧストリームをＩＥ
ＥＥ１３９４バスで転送する場合のアイソクロナス転送
パケットのフォーマット例を示す。

【００４８】図２（Ｂ）において、ＩＳＯヘッダがＩＥ
ＥＥ１３９４形式のパケットのヘッダに相当し、ＣＩＰ
（common isochronous packet）ヘッダ、ＳＰ（source
packet）ヘッダ及びＴＳ(Transport Stream)パケット
が、ＩＥＥＥ１３９４形式のパケットのデータ（ペイロ
ード）に相当する。

【００４９】これらのＳＰヘッダやＣＩＰヘッダのフォ
ーマット例を図２（Ｃ）、（Ｄ）に示す。これらのＳＰ
ヘッダやＣＩＰヘッダは、ＩＥＥＥ１３９４バス上でＭ
ＰＥＧストリームを転送するためのプロトコルを定めた
ＩＥＣ６１８８３規格により定義されている。例えばＳ
Ｐヘッダは、タイムスタンプ情報（アイソクロナス転送
のサイクルカウント、アイソクロナス転送サイクル中で
のオフセット値）を含む。またＣＩＰヘッダは、転送さ
れるデータがＭＰＥＧデータであることを宣言したり、
ＭＰＥＧのＴＳパケットの分割方法を指定するものであ
り、ソースノードＩＤ、データブロックサイズ、フォー
マットＩＤなどを含む。

【００５０】なお、ＩＥＥＥ１３９４バスの接続先の電
子機器がデジタルチューナではなくデジタルビデオカメ
ラなどである場合には、ＳＰヘッダは不要となる。この
場合には、ＣＩＰヘッダにタイムスタンプ情報を含ませ
る。

【００５１】３．データ転送制御装置の構成図３に、本実施形態のデータ転送制御装置（図１の符号
３０）の構成例を示す。なお、本実施形態のデータ転送
制御装置は、図３の全ての回路、ユニット（部）を含む
必要はなく、その一部を省略する構成にしてもよい。

【００５２】図３のデータ転送制御装置は、１３９４イ
ンターフェース３１（広義には第１のバスインターフェ
ース）を含む。この１３９４インターフェース３１は、
データ転送制御装置とＩＥＥＥ１３９４（第１のバスＢ
ＵＳ１）に接続される他の電子機器（デジタルチューナ
等）との間のインターフェースを実現する。そして、Ｉ
ＥＥＥ１３９４プロトコルの物理層、リンク層を実現す
る物理層（ＰＨＹ）回路３２、リンク層回路３３を含
む。

【００５３】データ転送制御装置は、ＩＤＥインターフ
ェース３４（広義には第２のバスインターフェース、記
憶媒体用インターフェース）を含む。ＩＤＥインターフ
ェース３４は、データ転送制御装置とハードディスクド
ライブＨＤＤ１０（広義には記憶媒体）との間のインタ
ーフェースを実現する回路である。

【００５４】ＡＶ用のＨＤＤ１０においては、パーソナ
ルコンピュータ用として広く使用されているＩＤＥ（Ａ
ＴＡ）のインターフェースを持つ安価なＨＤＤを用いら
れる。一方、デジタルチューナ（ＢＳチューナ、ＣＳチ
ューナ）などの電子機器においては、デジタルデータ
（デジタルビデオデータ、デジタルオーディオデータ）
のインターフェースとしてＩＥＥＥ１３９４が広く用い
られている。

【００５５】図３のように１３９４インターフェース３
１とＩＤＥインターフェース３４を設ければ、ＩＥＥＥ
１３９４（広義には第１のバス規格）とＩＤＥ（広義に
は第２のバス規格）の変換ブリッジ機能をデータ転送制
御装置に実現させることが可能になる。

【００５６】データ転送制御装置は、ＳＲＡＭ（Static
Random Access Memory）４０とのインターフェースを
実現するＳＲＡＭインターフェース４２を含む。また、
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memo
ry）５０とのインターフェースを実現するＳＤＲＡＭイ
ンターフェース５２を含む。

【００５７】ここでＳＲＡＭ４０（広義には第１のメモ
リ、パケットメモリ、パケットバッファ）は、ＳＤＲＡ
Ｍ５０（第２のメモリ）に比べて小容量なメモリであ
る。また、ランダムアクセスを高速に行うことができる
メモリである。

【００５８】このＳＲＡＭ４０は、第１のバスＢＵＳ１
（ＩＥＥＥ１３９４等）を介して受信したパケット（Ｉ
ＳＯパケット、ＴＳパケット）を一時的に記憶する機能
を有する。また、記憶媒体ＨＤＤ１０から第２のバスＢ
ＵＳ２を介して読み出されたパケット（ＴＳパケット）
を、ＢＵＳ１を介して転送するために、一時的に記憶す
る機能も有する。

【００５９】そして、ＳＲＡＭ４０は、ＤＭＡＣ１（Di
rect Memory Access Controller）、ＤＭＡＣ２、処理
部６０（ＣＰＵ、ＭＰＵ又はシステムコントローラ等）
等により、ランダムアクセス可能なメモリになってい
る。この場合には、ＳＲＡＭインターフェース４２が調
停回路として機能する。即ちＳＲＡＭインターフェース
４２は、ＤＭＡＣ１からのアクセス（ＢＵＳ１側からの
アクセス）、処理部６０からのアクセス、ＤＭＡＣ２か
らのアクセス（ＢＵＳ２側からのアクセス）の調停を行
う。そして、調停結果に基づいて、ＤＭＡＣ１、ＤＭＡ
Ｃ２、処理部６０のいずれかと、ＳＲＡＭ４０との間
に、データ経路を確立する。

【００６０】なお、ＳＲＡＭ４０は、データ転送制御装
置の内部に設けることが望ましいが、データ転送制御装
置の外部に設けることも可能である。

【００６１】また、ＳＲＡＭ４０の記憶領域を、ヘッダ
領域（制御情報の領域）とデータ領域に分離したり、送
信領域と受信領域に分離してもよい。また、アシンクロ
ナス（Asynchronous）領域とアイソクロナス（Isochron
ous）領域に分離してもよい。

【００６２】一方、ＳＤＲＡＭ５０（広義には第２のメ
モリ、キャッシュメモリ、同期型メモリ）は、ＳＲＡＭ
４０に比べて大容量のメモリである。また、ランダムア
クセス（或いはＳＲＡＭ４０）に比べてシーケンシャル
アクセス（連続したアドレスへのアクセス）を高速に行
うことができるメモリである。また、連続したアドレス
のデータ（バーストデータ）をクロックに同期して入出
力できるメモリである。このＳＤＲＡＭ５０はアイソク
ロナスデータのキャッシュメモリとして機能する。

【００６３】なお、ＳＤＲＡＭ５０は、データ転送制御
装置の外部に設けることが望ましいが、データ転送制御
装置の内部に設けることも可能である。また、通常のＳ
ＤＲＡＭの代わりに、例えばＤＤＲ型ＳＤＲＡＭ、ラム
バス（Rambus)社のＲＤＲＡＭなどの高速な同期型メモ
リを採用してもよい。

【００６４】また、ＳＤＲＡＭ５０の記憶領域を、送信
領域と受信領域に分離したり、アシンクロナス領域とア
イソクロナス領域に分離してもよい。

【００６５】データ転送制御装置はＤＭＡＣ１（広義に
は第１のメモリアクセス制御回路）を含む。このＤＭＡ
Ｃ１は、第１のバスＢＵＳ１側（１３９４インターフェ
ース３１）からのパケット（データ、ヘッダ）をＳＲＡ
Ｍ４０に書き込むための処理を行う。また、ＳＲＡＭ４
０に書き込まれたデータ（アイソクロナスデータ）を読
み出し、そのデータとヘッダとで組み立てられるパケッ
ト（アイソクロナスパケット）をＢＵＳ１側に転送する
ための処理を行う。

【００６６】より具体的にはＤＭＡＣ１は、ＳＲＡＭ４
０への書き込み時には、書き込み要求や書き込みアドレ
スを発生する。一方、ＳＲＡＭ４０からの読み出し時に
は、読み出し要求や読み出しアドレスを発生する。これ
により、ＳＲＡＭ４０、１３９４インターフェース３１
（ＢＵＳ１）間で、処理部６０が介在しないＤＭＡ転送
を実現する。

【００６７】データ転送制御装置はＤＭＡＣ２（広義に
は第２のメモリアクセス制御回路）を含む。このＤＭＡ
Ｃ２は、ＳＲＡＭ４０に書き込まれたアイソクロナスデ
ータを読み出し、読み出されたアイソクロナスデータ
を、ＳＲＡＭ４０よりも大容量のＳＤＲＡＭ５０に書き
込むための処理を行う。また、ＳＤＲＡＭ５０に書き込
まれたアイソクロナスデータを読み出し、読み出された
アイソクロナスデータをＳＲＡＭ４０に書き込むための
処理を行う。

【００６８】より具体的にはＤＭＡＣ２は、ＳＲＡＭ４
０やＳＤＲＡＭ５０からの読み出し時には、読み出し要
求や読み出しアドレスを発生する。一方、ＳＲＡＭ４０
やＳＤＲＡＭ５０への書き込み時には、書き込み要求や
書き込みアドレスを発生する。これにより、ＳＲＡＭ４
０、ＳＤＲＡＭ５０間で、処理部６０が介在しないＤＭ
Ａ転送を実現する。

【００６９】データ転送制御装置はＤＭＡＣ３（広義に
は第３のメモリアクセス制御回路）を含む。このＤＭＡ
Ｃ３は、ＳＤＲＡＭ５０に書き込まれたアイソクロナス
データを読み出し、読み出されたアイソクロナスデータ
を、ＢＵＳ２側（ＩＤＥインターフェース３４）に転送
するための処理を行う。また、ＢＵＳ２側から転送され
るアイソクロナスデータを、ＳＤＲＡＭ５０に書き込む
ための処理を行う。

【００７０】より具体的にはＤＭＡＣ３は、ＳＤＲＡＭ
５０からの読み出し時には、読み出し要求や読み出しア
ドレスを発生する。一方、ＳＤＲＡＭ５０への書き込み
時には、書き込み要求や書き込みアドレスを発生する。
これにより、ＳＤＲＡＭ５０、ＢＵＳ２（ＩＤＥインタ
ーフェース３４）間で、処理部６０が介在しないＤＭＡ
転送を実現する。

【００７１】ＤＭＡＣ１は、第１（１３９４側）の暗号
化・復号化回路ＥＮＣ・ＤＥＣ１を含む。このＥＮＣ・
ＤＥＣ１は、ＳＲＡＭ４０から読み出されたデータ（ア
イソクロナスデータ）を第１の暗号化処理により暗号化
し、ＢＵＳ１側に転送するための処理を行う。また、Ｂ
ＵＳ１側から転送される暗号化データ（暗号化アイソク
ロナスデータ）を第１の復号化処理により復号化し、Ｓ
ＲＡＭ４０に書き込むための処理を行う。

【００７２】この場合に、第１の暗号化処理（復号化処
理）としては、例えば、ＩＥＥＥ１３９４の暗号化規格
であるＤＴＣＰ（Digital Transmission Content Prote
ction）などを採用できる。

【００７３】ここで、ＤＴＣＰ（５ＣＤＴＣＰ）は、
ＩＥＥＥ１３９４により接続された電子機器（デバイ
ス）間で、暗号化データを送受信するための規格であ
る。このＤＴＣＰでは、保護されるべき暗号化データを
電子機器間で送受信する前に、データ保護機構を受信側
の電子機器が備えているか否かを確認する認証処理を行
う。そして、保護機構を備えている事が認証処理により
確認されると、暗号を解くための鍵を電子機器間で交換
する。そして、送信側の電子機器は暗号化データを送信
し、受信側の電子機器は受信した暗号化データを復号化
する。

【００７４】このようにすることで、ＤＴＣＰに準拠し
た電子機器間でのみ保護データの送受信を行えるように
なる。これにより、保護機構を有しない電子機器や、デ
ータを改変してしまうような電子機器から、データのコ
ンテンツを保護できる。

【００７５】また、このＤＴＣＰでは、コンテンツ提供
者が設定したコピー制御情報が電子機器間でやり取りさ
れる。これにより、「コピー禁止」、「１回だけコピー
可能」、「コピー・フリー」などのコピー制御が可能に
なる。また、コンテンツと共に改訂情報（System Renew
ability Messages）が配布される。これにより、不正な
電子機器へのデータ転送を禁止したり制限することが可
能になり、不正コピーを将来に渡り禁止できる。また、
このＤＴＣＰは、ＩＥＥＥ１３９４のみならずＵＳＢの
暗号化規格としても採用されることが期待されている。

【００７６】なお、ＤＴＣＰの暗号化処理・復号化処理
についてはＤＴＬＡ（Digital Transmission Licensing
Administrator）社のホームページで詳しく説明されて
いる。

【００７７】ＤＭＡＣ２は、第２（ＩＤＥ側）の暗号化
・復号化回路ＥＮＣ・ＤＥＣ２を含む。このＥＮＣ・Ｄ
ＥＣ２は、ＳＲＡＭ４０から読み出されたデータ（アイ
ソクロナスデータ、ＢＵＳ１側から転送されるデータ）
を第２の暗号化処理により暗号化し、ＳＤＲＡＭ５０に
書き込むための処理を行う。また、ＳＤＲＡＭから読み
出された暗号化データ（暗号化アイソクロナスデータ）
を、第２の復号化処理により復号化し、ＳＲＡＭ４０に
書き込むための処理（ＢＵＳ１側に転送するための処
理）を行う。

【００７８】この場合に、第２の暗号化処理（復号化処
理）としては、例えば、共通鍵暗号化方式の１つである
ＤＥＳ（Data Encryption Standard）などを採用でき
る。

【００７９】共通鍵暗号化方式は、金融業界等の分野で
広く使用されている暗号化方式である。この共通鍵暗号
化方式は、暗号化と復号化において同一の鍵を用いる。
共通鍵暗号化方式の中でもＤＥＳは最も広く利用されて
いる暗号化方式である。

【００８０】このＤＥＳでは、１ブロックが６４ビット
のデータに対して、非線形変換（ｓｂｏｘ）、転置処理
等が１６段分繰り返される。各段の処理では、４８ビッ
トのサブ鍵が用いられ、このサブ鍵は６４ビットの共通
鍵から生成される。

【００８１】ＤＥＳには、ＳＤＥＳ（Single DES）とＴ
ＤＥＳ（Triple DES）がある。ＴＤＥＳは、ＳＤＥＳの
アルゴリズムを３回繰り返す暗号化方式である。このＴ
ＤＥＳでは、ＳＤＥＳのアルゴリズムを流用することが
でき、かつ暗号鍵の鍵長を拡張するのと同様の効果を得
ることができるため、比較的容易に暗号強度を高めるこ
とができる。

【００８２】なお、本実施形態のデータ転送制御装置で
は、ＤＥＳ（Single DES、Triple DES）以外にも、ＤＥ
Ｓの後継の共通鍵暗号化方式であるＡＥＳ（Advanced E
ncryption Standard）などを採用してもよい。

【００８３】データ転送制御装置は処理部６０を含む。
この処理部６０は、装置内の各回路や各ユニット（部）
の制御や装置の全体制御を行う。この処理部６０の機能
は、ＣＰＵ或いはシステムコントローラ（ＡＳＩＣ）な
どのハードウェアや、ファームウェア（プログラム）に
より実現される。なお、処理部６０をデータ転送制御装
置の外部に設けるようにしてもよい。

【００８４】データ転送制御装置はメモリポインタ管理
回路７０を含む。このメモリポインタ管理回路７０は、
ＳＲＡＭ４０（或いはＳＤＲＡＭ５０）の読み出しポイ
ンタや書き込みポインタ（メモリのアドレスを指すポイ
ンタ）を管理する回路である。ＤＭＡＣ１、ＤＭＡＣ２
は、メモリポインタ管理回路７０により管理（制御）さ
れるポインタを用いてメモリアドレスを発生し、ＤＭＡ
転送を実現する。

【００８５】メモリポインタ管理回路７０が含む自動Ｄ
ＭＡ判定回路７２（広義には自動メモリアクセス判定回
路）は、ＳＲＡＭ４０の受信データ量が所与の転送単位
（転送データ量）を越えたか否かを判定する回路であ
る。この自動ＤＭＡ判定回路７２は、受信データ量が所
与の転送単位（例えばＮバイト）を越えた場合に自動Ｄ
ＭＡ（メモリアクセス）開始信号をアクティブにする。
これにより、ＤＭＡＣ２は、ＳＲＡＭ４０の受信データ
領域から、上記の転送単位のデータ（アイソクロナスデ
ータ）を読み出し、ＳＤＲＡＭ５０（ＢＵＳ２）側に転
送することになる。また、ＥＮＣ・ＤＥＣ２も、上記の
転送単位でデータの暗号化を行うことになる。

【００８６】データ転送制御装置は転送数予約レジスタ
ＴＮＲＥＧを含む。この転送数予約レジスタＴＮＲＥＧ
は、アイソクロナスデータを含むアイソクロナスパケッ
ト（広義にはパケット）の転送数を処理部６０が予約す
るためのレジスタである。

【００８７】即ち、ＤＭＡＣ１は、ＳＲＡＭ４０からア
イソクロナスパケット（アイソクロナスデータ、アイソ
クロナスヘッダ）を読み出す。そして、読み出されたア
イソクロナスパケットを、ＴＮＲＥＧに予約された転送
数が零になるまで、アイソクロナス転送サイクル（１２
５μs）毎にＢＵＳ１側に自動転送（処理部６０が介在
しない転送）するための処理を行うことになる。

【００８８】なお、ＴＮＲＥＧに予約された転送数が零
になると、次のアイソクロナス転送サイクルでの自動転
送は中断され、処理部６０に対して割り込みが発生す
る。

【００８９】また、ＴＮＲＥＧは、ＳＲＡＭ４０のヘッ
ダ領域の第Ｋ（例えばＫ＝０）のページ領域用の転送数
予約レジスタＴＮＲＥＧＫと、ヘッダ領域の第Ｌ（例え
ばＬ＝１）のページ領域用の転送数予約レジスタＴＮＲ
ＥＧＬを含む。

【００９０】そして、ＤＭＡＣ１は、第Ｋのページ領域
に書き込むべきアイソクロナスヘッダを処理部６０が用
意している際に、第Ｌのページ領域に書き込まれている
アイソクロナスヘッダと、データ領域に書き込まれてい
るアイソクロナスデータとを、ＳＲＡＭ４０から読み出
す。そして、読み出されたアイソクロナスヘッダとアイ
ソクロナスデータとにより構成されるアイソクロナスパ
ケットを、ＴＮＲＥＧＬの予約転送数が零になるまで、
ＢＵＳ１側に自動転送する。

【００９１】また、ＤＭＡＣ１は、第Ｌのページ領域に
書き込むべきアイソクロナスヘッダを処理部６０が用意
している際に、第Ｋのページ領域に書き込まれているア
イソクロナスヘッダと、データ領域に書き込まれている
アイソクロナスデータとを、ＳＲＡＭ４０から読み出
す。そして、読み出されたアイソクロナスヘッダとアイ
ソクロナスデータとにより構成されるアイソクロナスパ
ケットを、ＴＮＲＥＧＫの予約転送数が零になるまで、
ＢＵＳ１側に自動転送する。

【００９２】図４に、本実施形態の比較例となるデータ
転送制御装置を示す。

【００９３】図３と図４の構成の主な相違点は、図４で
は、ＳＲＡＭ、ＳＤＲＡＭ間のＤＭＡ転送を実現するＤ
ＭＡＣ２や、ＳＤＲＡＭ５０や、ＳＤＲＡＭインターフ
ェース５２や、転送数予約レジスタＴＮＲＥＧや、自動
ＤＭＡ判定回路７２等が設けられていない点である。

【００９４】図４の比較例の構成は、パーソナルコンピ
ュータのファイルデータの転送には適している。しかし
ながら、ＡＶデータの高速転送には、図３の本実施形態
の構成の方が適している。

【００９５】即ち、ＩＥＥＥ１３９４では、ＡＶデータ
はアイソクロナス方式で転送される。この場合、アイソ
クロナス転送では、一定以上の転送レートで間断なくア
イソクロナスパケットが転送される。一方、ＨＤＤ５１
０のデータの読み出し・書き込みには、一定時間のアク
セスタイム（ヘッドのシークタイム）が必要になる。従
って、図４のように小容量のＳＲＡＭ５４０だけを設け
る構成では、間断なく転送されるアイソクロナスパケッ
トを、余裕を持ってバッファリングすることができな
い。即ち、ＨＤＤ５１０への書き込み処理がヘッドのシ
ークが原因で遅れると、アイソクロナスパケットを受信
できなくなる。また、ＨＤＤ５１０からの読み出し処理
が遅れると、アイソクロナスパケットを送信できなくな
る。

【００９６】これに対して図３の本実施形態の構成で
は、キャッシュメモリとして機能するＳＤＲＡＭ５０を
用いて、アイソクロナスデータのバッファリングが行わ
れる。従って、ＨＤＤ１０の書き込み処理や読み出し処
理が遅れても、間断なく転送されるアイソクロナスデー
タを、余裕を持ってバッファリングでき、データの連続
性を保証できるようになる。即ち、容易に入手可能で安
価なＳＤＲＡＭ５０を用いてアイソクロナスデータのキ
ャッシュを行い、データ転送レートを保証することで、
ＡＶデータの再生能力を向上させることができる。

【００９７】特に、アイソクロナス転送では、一定量の
データが連続して転送される。即ち画像データや音声デ
ータは、ある程度の量の連続したデータが固まりとなっ
て転送される。従って、図３のように、高速なシーケン
シャルアクセス（連続したアドレスへのアクセス）が可
能なＳＤＲＡＭ５０をアイソクロナスデータのキャッシ
ュメモリとして用いれば、アイソクロナスデータの効率
的なバッファリングを実現できる。

【００９８】一方、ＳＲＡＭ４０ではデータの仕分け処
理などが行われる。そして、処理部６０は、ＳＲＡＭ４
０の所望のアドレスにランダムにアクセスし、転送すべ
きパケットのヘッダを書き込んだりパケットを解析する
パケット処理を行う。従って、ＳＤＲＡＭ５０に比べて
ランダムアクセスを高速に行うことができるＳＲＡＭ４
０を、仕分け処理用・パケット処理用のメモリとして用
いれば、効率的な仕分け処理・パケット処理を実現でき
る。

【００９９】このように図３の本実施形態では、データ
の仕分け処理やパケット処理用のメモリとしてＳＲＡＭ
４０を用い、アイソクロナスデータのキャッシュメモリ
としてＳＤＲＡＭ５０を用いるというように、これまで
にないメモリの使い分けを行っている。これにより、図
４の構成では実現できない効率的なデータ転送処理を実
現できる。

【０１００】４．データ転送制御方法次に本実施形態のデータ転送制御方法について図５
（Ａ）、（Ｂ）、図６（Ａ）、（Ｂ）を用いて説明す
る。

【０１０１】図５（Ａ）に示すように本実施形態では、
ＳＲＡＭ（第１のメモリ）の記憶領域を、アイソクロナ
スデータを記憶する領域と、それ以外の領域に分離して
いる。

【０１０２】そして図５（Ａ）に示すように受信時にお
いては、ＤＭＡＣ１が、ＢＵＳ１側から転送されるパケ
ットのうちアイソクロナスパケットを選別し、アイソク
ロナスパケットが含むアイソクロナスデータを、ＳＲＡ
Ｍ４０のアイソクロナスデータ領域に書き込む。この際
に、第１の暗号化・復号化回路ＥＮＣ・ＤＥＣ１が、Ｄ
ＴＣＰ等により暗号化されたデータを復号化する。そし
て、復号化されたデータをＳＲＡＭ４０のアイソクロナ
スデータ領域に書き込む。

【０１０３】次にＤＭＡＣ２が、ＳＲＡＭ４０のアイソ
クロナスデータ領域からアイソクロナスデータを読み出
し、ＳＤＲＡＭ５０（第２のメモリ）に書き込む。この
際に、第２の暗号化・復号化回路ＥＮＣ・ＤＥＣ２が、
ＳＲＡＭ４０から読み出されたアイソクロナスデータを
ＤＥＳ等により暗号化する。そして、暗号化されたデー
タをＳＤＲＡＭ５０に書き込む。

【０１０４】このような暗号化処理を行うことで、ＳＤ
ＲＡＭ５０に書き込まれたアイソクロナスデータ（デジ
タル・コンテンツ）の機密性を維持でき、著作権保護を
実現できる。

【０１０５】次にＤＭＡＣ３が、暗号化されたアイソク
ロナスデータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２
側に転送する。これによりＤＥＳにより暗号化されたア
イソクロナスデータ（ＴＳパケット）が、ＨＤＤ１０に
記録されるようになる。

【０１０６】なお図５（Ｂ）に示すように、ＳＲＡＭ４
０の記憶領域を、アイソクロナスデータ領域とアシンク
ロナスデータ領域に分離することが望ましい。

【０１０７】この場合にはＤＭＡＣ１が、ＢＵＳ１側か
ら転送されるパケットを選別し、アイソクロナスデータ
をアイソクロナスデータ領域に書き込み、アシンクロナ
スデータをアシンクロナスデータ領域に書き込む。そし
てＤＭＡＣ２が、アイソクロナスデータ領域に書き込ま
れているアイソクロナスデータだけをＳＲＡＭ４０から
読み出し、ＳＤＲＡＭ５０に書き込む。

【０１０８】また図５（Ｃ）に示すように、ＳＲＡＭ４
０の記憶領域を、アイソクロナス送信データ領域とアイ
ソクロナス受信データ領域とアシンクロナス送信データ
領域とアシンクロナス受信データ領域に分離してもよ
い。また、ＳＤＲＡＭ５０の記憶領域を、アイソクロナ
ス送信データ領域とアイソクロナス受信データ領域に分
離してもよい。

【０１０９】この場合にはＤＭＡＣ１が、アイソクロナ
スデータをアイソクロナス受信データ領域に書き込み、
アシンクロナスデータをアシンクロナス受信データ領域
に書き込む。次にＤＭＡＣ２が、アイソクロナスデータ
をＳＲＡＭ４０から読み出し、ＳＤＲＡＭ５０のアイソ
クロナス受信データ領域に書き込む。そして、ＤＭＡＣ
３が、アイソクロナスデータをＳＤＲＡＭ５０のアイソ
クロナス受信データ領域から読み出し、ＢＵＳ２側に転
送する。

【０１１０】送信時においては図６（Ａ）に示すよう
に、ＤＭＡＣ３が、ＢＵＳ２側（ＨＤＤ１０）からのア
イソクロナスデータ（ＴＳパケット）をＳＤＲＡＭ５０
に書き込む。

【０１１１】次に、ＤＭＡＣ２が、ＳＤＲＡＭ５０から
アイソクロナスデータを読み出し、ＳＲＡＭ４０のアイ
ソクロナスデータ領域に書き込む。この際に、第２の暗
号化・復号化回路ＥＮＣ・ＤＥＣ２が、ＤＥＳにより暗
号化されたデータを復号化する。そして、復号化された
データをＳＲＡＭ４０のアイソクロナスデータ領域に書
き込む。

【０１１２】次にＤＭＡＣ１が、ＳＲＡＭ４０のアイソ
クロナスデータ領域からアイソクロナスデータを読み出
し、ＢＵＳ１側に転送する。この際に、第１の暗号化・
復号化回路ＥＮＣ・ＤＥＣ１が、ＳＲＡＭ４０から読み
出されたアイソクロナスデータをＤＴＣＰ等により暗号
化する。そして、暗号化されたデータをＢＵＳ１を介し
て転送する。

【０１１３】このようなＤＴＣＰの暗号化を行うこと
で、ＩＥＥＥ１３９４上でのアイソクロナスデータ（デ
ジタル・コンテンツ）の機密性を維持でき、著作権保護
を実現できる。

【０１１４】なお、ＳＲＡＭ４０の記憶領域をアイソク
ロナスデータ領域とアシンクロナスデータ領域に分離す
る場合には、図６（Ｂ）に示すようにデータ転送を行え
ばよい。また、ＳＲＡＭ４０とＳＤＲＡＭ５０の記憶領
域を、送信データ領域と受信データ領域に分離する場合
には、図６（Ｃ）に示すようにデータ転送を行えばよ
い。

【０１１５】さて、ＡＶデータを転送する場合に、アイ
ソクロナスデータ領域とアシンクロナスデータ領域を分
離しないと、ＡＶデータ（ＡＶストリーム）とＡＶコマ
ンド（ＡＶ／Ｃプロトコルのコマンド）の仕分けが困難
になる。

【０１１６】本実施形態では図５（Ｂ）、図６（Ｂ）に
示すように、ＳＲＡＭ４０の記憶領域をアイソクロナス
データ領域とアシンクロナスデータ領域に分離している
ため、ＡＶデータとＡＶコマンドの仕分けが容易にな
る。これにより、ＢＵＳ１（ＩＥＥＥ１３９４）側から
受信したＡＶデータだけを、ＢＵＳ２（ＩＤＥ）側に自
動転送することが可能になり、処理部６０に負担をかけ
ない効率的なＡＶデータの転送を実現できる。

【０１１７】また本実施形態では図５（Ｃ）、図６
（Ｃ）に示すように、ＳＲＡＭ４０やＳＤＲＡＭ５０の
記憶領域を、送信データ領域と受信データ領域に分離し
ている。これにより、アイソクロナスデータの送信と受
信を独立に行うことができる。従って、アイソクロナス
データの送信と受信の転送レートを同時に保証できるよ
うになる。この結果、画像データをＨＤＤ１０に録画し
ながら、他の画像データをＨＤＤ１０から読み出して再
生するタイムシフト再生が容易になる。

【０１１８】なお、アシンクロナスデータをＨＤＤ１０
に記録する場合には、図７に示すようにデータ転送を行
えばよい。即ち、ＳＤＲＡＭ５０のデータ転送経路をバ
イパスして、ＤＭＡＣ２、ＤＭＡＣ３間で直接にアシン
クロナスデータを転送する。

【０１１９】この場合に、アイソクロナスデータはＳＤ
ＲＡＭ５０に蓄積されたままとなり、アシンクロナスデ
ータの転送が終了するのを待つことになる。そして、ア
シンクロナスデータの転送が終了すると、データ転送制
御装置を外部のＳＤＲＡＭ５０に再接続する。そして、
ＳＤＲＡＭ５０に蓄積されたアイソクロナスデータを図
５（Ａ）〜図６（Ｃ）で説明した手法で転送し、転送を
再開すればよい。

【０１２０】一般的に、パーソナルコンピュータ（Ｐ
Ｃ）のファイルシステムとしてＨＤＤ１０を使用する場
合には、アシンクロナス転送が用いられる。一方、ＡＶ
データをＨＤＤ１０に記録する場合にはアイソクロナス
転送が用いられる。

【０１２１】本実施形態のように、ＳＲＡＭ４０の記憶
領域をアイソクロナスデータ領域とアシンクロナスデー
タ領域に分離すると共に、アシンクロナス転送時にＳＤ
ＲＡＭ５０をＤＭＡの転送経路から切り離すことで、Ａ
ＶデータとＰＣのファイルデータの両方をＨＤＤ１０に
記録できるようになる。即ち、アイソクロナスデータで
あるＡＶデータを転送する場合には、図５（Ａ）〜図６
（Ｃ）に示す手法でアイソクロナスデータ領域を介して
データ転送を行えばよい。一方、アシンクロナスデータ
であるＰＣのファイルデータを転送する場合には、図７
に示す手法でＳＤＲＡＭ５０をＤＭＡの転送経路から切
り離し、アシンクロナスデータ領域を介してデータを転
送すればよい。

【０１２２】このようにすることで、あたかもＡＶ用の
ＨＤＤとＰＣ用のＨＤＤの両方が接続されているかのよ
うに見える使用形態を、ユーザに提供できる。

【０１２３】図８（Ａ）、（Ｂ）に、ＳＲＡＭ４０、Ｓ
ＤＲＡＭ５０のメモリマップの詳細例を示す。

【０１２４】図８（Ａ）では、ＳＲＡＭ４０の記憶領域
が、ヘッダ領域と、アシンクロナス送信データ領域と、
アシンクロナス受信データ領域と、アイソクロナス送信
データ領域と、アイソクロナス受信データ領域に分離さ
れている。また図８（Ｂ）では、ＳＤＲＡＭ５０の記憶
領域が、アイソクロナス送信データ領域と、アイソクロ
ナス受信データ領域に分離されている。なお、ＳＲＡＭ
４０、ＳＤＲＡＭ５０の記憶領域として、図８（Ａ）、
（Ｂ）に示したもの以外の領域を設けてもよい。

【０１２５】さて、図８（Ａ）では、アシンクロナス送
信データ領域の読み出し用ポインタとしてＡＴＰ１（Ｂ
ＵＳ１側アシンクロナスＴｘポインタ）が用意され、書
き込み用ポインタとしてＡＴＰ２（ＢＵＳ２側アシンク
ロナスＴｘポインタ）が用意される。

【０１２６】また、アシンクロナス受信データ領域の書
き込み用ポインタとしてＡＲＰ１（ＢＵＳ１側アシンク
ロナスＲｘポインタ）が用意され、読み出し用ポインタ
としてＡＲＰ２（ＢＵＳ２側アシンクロナスＲｘポイン
タ）が用意される。

【０１２７】また、アイソクロナス送信データ領域の読
み出し用ポインタとしてＩＴＰ１（ＢＵＳ１側アイソク
ロナスＴｘポインタ）が用意され、書き込み用ポインタ
としてＩＴＰ２（ＢＵＳ２側アイソクロナスＴｘポイン
タ）が用意される。

【０１２８】また、アイソクロナス受信データ領域の書
き込み用ポインタとしてＩＲＰ１（ＢＵＳ１側アイソク
ロナスＲｘポインタ）が用意され、読み出し用ポインタ
としてＩＲＰ２（ＢＵＳ２側アイソクロナスＲｘポイン
タ）が用意される。

【０１２９】これらのポインタは、図３のメモリポイン
タ管理回路７０により管理（設定、更新）される。そし
て、これらのポインタを用いることで、データの効率的
な読み出し処理・書き込み処理を実現できる。

【０１３０】なお、図８（Ａ）において、ＡＶ／Ｃプロ
トコルのコマンドは、送信時にはアシンクロナス送信デ
ータ領域に書き込まれ、受信時にはアシンクロナス受信
データ領域に書き込まれる。このＡＶ／Ｃプロトコルの
コマンドは、ＡＶ機器を制御（再生、停止等）したり、
状況を問い合わせたりするために使用されるコマンドで
ある。

【０１３１】また、図８（Ａ）、（Ｂ）の各領域は、い
わゆるリングバッファ構造になっている。即ち、これら
の領域の一方の境界（スタートアドレス）から他方の境
界（エンドアドレス）に向かって情報（データ、ヘッ
ダ）が格納され、他方の境界に達した場合には一方の境
界に戻って情報が格納されるようになっている。

【０１３２】５．ＳＤＲＡＭの外部接続本実施形態では図９（Ａ）、（Ｂ）に示すように、ＳＲ
ＡＭ４０（第１のメモリ）についてはデータ転送制御装
置３０（Integrated Circuit）の内部に設け、ＳＤＲＡ
Ｍ５０（第２のメモリ）についてはデータ転送制御装置
３０（ＩＣ）の外部に設けている。そして、ＳＤＲＡＭ
５０を、データ転送制御装置３０の外部端子に接続して
いる。

【０１３３】図９（Ａ）、（Ｂ）に示すような構成にす
ることで、ＳＤＲＡＭ５０をデータ転送制御装置３０の
ＩＣ内部に設ける必要がなくなり、ＩＣのチップ面積を
小規模化できる。また、安価な汎用のＳＤＲＡＭ５０を
使用できるようになり、電子機器の低コスト化を図れ
る。

【０１３４】しかしながら、ＳＤＲＡＭ５０を外部に設
けた場合に、アイソクロナスデータの機密が漏洩するお
それがある。

【０１３５】そこで本実施形態では、データ転送制御装
置３０の外部端子からは、ＤＥＳ等（第２の暗号化処
理）で暗号化されたデータだけが入出力される構成にし
ている。

【０１３６】具体的には、例えば受信時には図９（Ａ）
に示すように、ＤＭＡＣ２が、ＳＲＡＭ４０（ＢＵＳ１
側）からデータを読み出し、読み出されたデータをＥＮ
Ｃ・ＤＥＣ２がＤＥＳ（広義には第２の暗号化処理）に
より暗号化する。そして、ＤＭＡＣ２が、暗号化された
データを、データ転送制御装置３０の外部端子（データ
端子）を介してＳＤＲＡＭ５０に書き込む。

【０１３７】次に、ＤＭＡＣ３が、ＳＤＲＡＭ５０に書
き込まれた暗号化データを、データ転送制御装置３０の
外部端子を介して読み出し、読み出された暗号化データ
を、ＨＤＤ１０（記憶媒体）などが接続されるＢＵＳ２
側に転送する。

【０１３８】一方、送信時には図９（Ｂ）に示すよう
に、ＤＭＡＣ３が、ＤＥＳにより暗号化されたデータ
を、ＨＤＤ１０からＢＵＳ２を介して読み出す。そし
て、データ転送制御装置３０の外部端子を介してＳＤＲ
ＡＭ５０に書き込む。

【０１３９】そして、ＤＭＡＣ２が、ＳＤＲＡＭ５０に
書き込まれた暗号化データを、データ転送制御装置３０
の外部端子を介して読み出し、ＥＮＣ・ＤＥＣ２が、読
み出された暗号化データをＤＥＳの復号化処理で復号化
する。そして、ＤＡＭＣ２が、復号化されたデータを、
ＳＲＡＭ４０に書き込む（ＢＵＳ１側に転送する）。

【０１４０】なお、ＥＮＣ・ＤＥＣ１は、図９（Ａ）の
受信時には、ＩＥＥＥ１３９４のＤＴＣＰ（広義には第
１の暗号化処理）により暗号化されたデータを復号化す
る。そして、復号化されたデータをＤＭＡＣ１がＳＲＡ
Ｍ４０に書き込む。

【０１４１】一方、図９（Ｂ）の送信時には、ＤＭＡＣ
１がデータをＳＲＡＭ４０から読み出し、読み出された
データをＥＮＣ・ＤＥＣ１がＤＴＣＰで暗号化する。そ
して、暗号化データをＤＭＡＣ１がＢＵＳ１側に転送す
る。

【０１４２】以上のようにすることで、データ転送制御
装置３０の外部端子（データ端子）では、暗号化された
データだけが入出力されるようになる。これにより、デ
ータの機密性を維持でき、データのコンテンツの著作権
保護を実現できる。

【０１４３】また、ＳＤＲＡＭ５０にも暗号化されたデ
ータだけが記憶されるようになり、データの機密性を更
に高めることができる。

【０１４４】また図９（Ａ）、（Ｂ）のようにＥＮＣ・
ＤＥＣ１、ＥＮＣ・ＤＥＣ２を配置すれば、ＳＲＡＭ４
０には、常に復号化されたデータだけが記憶されるよう
になる。これにより、処理部６０は、ＳＲＡＭ４０を用
いたパケット処理（パケットの解析、パケットの準備）
を行うことが可能になる。

【０１４５】なお、データのコンテンツによっては、暗
号化が不要な場合もある。例えばアナログデータとして
配信されたコンテンツについては、著作権保護が及ばな
い場合があり、暗号化が不要となる。

【０１４６】一方、ＥＮＣ・ＤＥＣ２により暗号化・復
号化処理を行うと、その処理の分だけ転送速度が低下す
るおそれがある。

【０１４７】そこで本実施形態では、暗号化・復号化処
理をバイパスする経路を設けている。

【０１４８】具体的には受信時には図９（Ａ）に示すよ
うに、ＤＭＡＣ２（第２のメモリアクセス制御回路）
が、バイパス経路６２を用いて、暗号化が不要なデータ
に対するＤＥＳの暗号化処理（第２の暗号化処理）をバ
イパスする。そして例えば、ＳＲＡＭ４０から読み出さ
れたデータ（ＢＵＳ１側からデータ）を、ＥＮＣ・ＤＥ
Ｃ２を介さずに直接にＳＤＲＡＭ５０に書き込む。

【０１４９】一方、送信時には図９（Ｂ）に示すよう
に、ＤＭＡＣ２が、バイパス経路６２を用いて、復号化
が不要なデータに対するＤＥＳの復号化処理（第２の復
号化処理）をバイパスする。そして例えば、ＳＤＲＡＭ
５０から読み出されたデータを、ＥＮＣ・ＤＥＣ２を介
さずに直接にＳＲＡＭ４０に書き込む（ＢＵＳ１側に転
送する）。

【０１５０】このようにすることで、著作権の保護が及
ばないデータ（コンテンツ）に対して、無駄な暗号化処
理や復号化処理を行わなくて済むようになる。この結
果、データ転送の実効的な転送レートを向上できる。

【０１５１】なお、データ転送制御装置３０の外部端子
を介してＳＤＲＡＭ５０（外部メモリ）に暗号データを
入出力する発明などにおいては、図１０（Ａ）、（Ｂ）
に示すようにＳＲＡＭ４０（内部メモリ）を設けない構
成にしてもよい。

【０１５２】例えば受信時には図１０（Ａ）に示すよう
に、ＢＵＳ１側（１３９４インターフェース３１）から
転送されるデータを、ＤＭＡＣ２が含むＥＮＣ・ＤＥＣ
２がＤＥＳ（第２の暗号化処理）により暗号化する。そ
して、暗号化されたデータをＤＭＡＣ２がＳＤＲＡＭ５
０に書き込む。そして、ＤＭＡＣ３が、暗号化されたデ
ータをＳＤＲＡＭ５０から読み出し、ＢＵＳ２側（ＩＤ
Ｅインターフェース３４）に転送する。

【０１５３】また送信時には図１０（Ｂ）に示すよう
に、ＢＵＳ２側（ＩＤＥインターフェース３４）から転
送される暗号化データを、ＤＭＡＣ３がＳＤＲＡＭ５０
に書き込む。そして、暗号化されたデータをＤＭＡＣ２
がＳＤＲＡＭ５０から読み出し、読み出されたデータを
ＥＮＣ・ＤＥＣ２が復号化する。そして、ＤＭＡＣ２
が、復号化されたデータをＢＵＳ１側（１３９４インタ
ーフェース３１）に転送する。

【０１５４】なお、ＤＴＣＰの暗号化・復号化処理につ
いては、ＥＮＣ・ＤＥＣ２が行ってもよいし、１３９４
インターフェース３１が行ってもよい。

【０１５５】６．詳細な構成例図１１、図１２に、ＤＭＡＣ２、ＳＤＲＡＭインターフ
ェース５２、ＤＭＡＣ３等の詳細な構成及び接続の例を
示す。

【０１５６】また、図１３（Ａ）、（Ｂ）、（Ｃ）に、
図１１、図１２で使用される各信号の意味を示す。な
お、図１１において、ＩｄｅＲｅｑ２はＤＭＡＣ２から
ＳＲＡＭ４０へのアクセス（読み出し、書き込み）要求
信号であり、ＩｄｅＡｃｋ２はアクセス確認信号であ
る。また、ＨｏｓｔＲｅｑ３はＤＭＡＣ３からＩＤＥ側
へのアクセス要求信号であり、ＨｏｓｔＡｃｋ３はアク
セス確認信号である。また、ＤＭＡＧＯは自動ＤＭＡ開
始信号である。

【０１５７】図１１に示すように、ＤＡＭＣ２はＦＩＦ
Ｏ１と、ＥＮＣ・ＤＥＣ２と、ＦＩＦＯ２を含む。そし
て受信時には、ＳＲＡＭ４０からＳＲＡＭインターフェ
ース４２を介して読み出されたデータは、ＦＩＦＯ１に
一時的に蓄積される。そして、ＦＩＦＯ１はそのデータ
をＥＮＣ・ＤＥＣ２に出力する。ＥＮＣ・ＤＥＣ２は、
データを暗号化し、暗号化データをＦＩＦＯ２に蓄積す
る。ＦＩＦＯ２は、蓄積されたデータをＳＤＲＡＭ５０
側に送る。

【０１５８】一方、送信時には、ＳＤＲＡＭ５０からＳ
ＤＲＡＭインターフェース５２を介して読み出されたデ
ータは、ＦＩＦＯ２に一時的に蓄積される。そして、Ｆ
ＩＦＯ２はそのデータをＥＮＣ・ＤＥＣ２に出力する。
ＥＮＣ・ＤＥＣ２は、データを復号化し、復号化データ
をＦＩＦＯ１に蓄積する。ＦＩＦＯ１は、蓄積されたデ
ータをＳＲＡＭ４０側に送る。

【０１５９】なお、データの暗号化処理を行わない場合
には、ＳＲＡＭ４０から読み出されたデータは、バイパ
ス経路６２を介して直接にＳＤＲＡＭ５０側に送られ
る。また、データの復号化処理を行わない場合には、Ｓ
ＤＲＡＭ５０から読み出されたデータは、バイパス経路
６２を介して直接にＳＲＡＭ４０側に送られる。

【０１６０】また、ＤＭＡＣ２は、メモリポインタ管理
回路７０（自動ＤＭＡ判定回路７２）からの自動ＤＭＡ
開始信号がアクティブになった場合に、ＤＭＡを開始す
る。

【０１６１】図１１に示すように、ＤＭＡＣ３はＦＩＦ
Ｏ３を含む。受信時には、ＳＤＲＡＭ５０から読み出さ
れたデータはＦＩＦＯ３に一時的に蓄積された後、ＩＤ
Ｅ側に送られる。一方、送信時には、ＩＤＥ側からのデ
ータは、ＦＩＦＯ３に一時的に蓄積された後、ＳＤＲＡ
Ｍ５０側に送られる。

【０１６２】なお、経路６４は、ＥＮＣ・ＤＥＣ２及び
ＳＤＲＡＭ５０を使用しない場合のバイパス経路であ
る。ＳＤＲＡＭ５０も暗号化処理も不要の場合には、こ
のバイパス経路６４を選択してデータ転送を行う。ま
た、経路６６は、ＳＤＲＡＭ５０を使用しない場合のバ
イパス経路である。ＳＤＲＡＭ５０が不要の場合（例え
ばアシンクロナスデータの転送）には、このバイパス経
路６６を選択してデータ転送を行う。

【０１６３】図１２に示すように、データ転送制御装置
３０とＳＤＲＡＭ５０は、同期クロック信号ＲＡＭＣＬ
Ｋと、制御信号ＣＫＥ、ＸＣＳ、ＸＲＡＳ、ＸＣＡＳ、
ＸＷＥ、ＵＤＱＭ、ＬＤＱＭと、アドレス信号Ａｄｄｒ
ｅｓｓを用いて、データＤａｔａの転送を行う。なお、
これらの信号の意味については図１３（Ａ）に示され
る。

【０１６４】具体的には、データ転送制御装置３０は、
制御信号等（メモリバス）を用いて、ＳＤＲＡＭ５０に
各種の動作モード（コマンド）や開始アドレスを設定す
る。すると、ＳＤＲＡＭ５０は、ＲＡＭＣＬＫに同期し
て、開始アドレスに連続するアドレスのデータ（バース
トデータ）を高速に入出力する。即ち、ＳＤＲＡＭ５０
は、内部でアドレスを自動的に発生し、発生したアドレ
スに基づいて、内部メモリブロックへのアクセスを行
う。なお、この場合に、ＲＡＭＣＬＫよりも高速なクロ
ック信号を内部で生成し、内部メモリブロックへのアク
セスを行ってもよい。

【０１６５】図１４（Ａ）、（Ｂ）に、図１３（Ｂ）、
（Ｃ）に示される種々の書き込みデータＷｒＤａｔａ、
書き込み確認信号ＷｒＡｃｋ、書き込み要求信号ＷｒＲ
ｅｑ、読み出しデータＲｄＤａｔａ、読み出し確認信号
ＲｄＡｃｋ、読み出し要求信号ＲｄＲｅｑのタイミング
波形の例を示す。

【０１６６】７．データ転送制御装置の動作次に、図１５、図１６、図１７のフローチャートを用い
て、本実施形態のデータ転送制御装置の動作について説
明する。

【０１６７】図１５は受信時の動作を示すフローチャー
トである。

【０１６８】まず、アイソクロナスパケットの受信によ
り無条件に転送処理を開始する（ステップＳ１）。そし
て、受信されたアイソクロナスパケットのデータをＳＲ
ＡＭのアイソクロナス受信データ領域に書き込む（ステ
ップＳ２）。

【０１６９】次に、ＳＲＡＭに書き込まれた受信データ
量が自動ＤＭＡ転送単位ＡＴＵを超えたか否かを判断す
る（ステップＳ３）。そして、越えた場合には、残り転
送数ＲＴＮに自動ＤＭＡ転送単位ＡＴＵをセットし、Ｄ
ＭＡＣ２を起動する（ステップＳ４）。具体的には図１
１の自動ＤＭＡ開始信号ＤＭＡＧＯをアクティブにす
る。

【０１７０】次に、ＳＤＲＡＭの記憶領域がフル（満
杯）か否かを判断する（ステップＳ５）。そして、フル
の場合には転送をウェイトし（ステップＳ６）、ＳＤＲ
ＡＭに空きが生じるのを待つ。

【０１７１】一方、ＳＤＲＡＭがフルでなくなった場合
（空きが生じた場合）には、１ワード分のデータをＳＲ
ＡＭから読み出す（ステップＳ７）。そして、読み出さ
れたデータを暗号化し、ＳＤＲＡＭに書き込む（ステッ
プＳ８、Ｓ９）。

【０１７２】次に、残り転送数ＲＴＮを１だけデクリメ
ントする（ステップＳ１０）。そして、ＲＴＮが０か否
かを判断し（ステップＳ１１）、ＲＴＮが０ではない場
合にはステップＳ５に戻り、ＲＴＮが０の場合にはステ
ップＳ２に戻る。

【０１７３】以上のようにして、ＢＵＳ１（ＩＥＥＥ１
３９４）を介して受信したデータが、ＳＲＡＭを介して
ＳＤＲＡＭに書き込まれることになる。

【０１７４】図１６、図１７は送信時の動作を示すフロ
ーチャートである。

【０１７５】まず、残り転送数ＲＴＮに全転送数ＡＴＮ
をセットし、ＤＭＡＣ３を起動する（ステップＳ２
１）。

【０１７６】次に、ＳＤＲＡＭの記憶領域がフルか否か
を判断し（ステップＳ２２）、フルの場合には転送をウ
ェイトし（ステップＳ２３）、空きが生じるのを待つ。
そして、フルでなくなった場合（空きが生じた場合）に
は、１ワード分のデータの転送を実行する（ステップＳ
２４）。

【０１７７】次に、残り転送数ＲＴＮを１だけデクリメ
ントする（ステップＳ２５）。そして、ＲＴＮが０か否
かを判断し（ステップＳ２６）、ＲＴＮが０ではない場
合にはステップＳ２２に戻り、ＲＴＮが０の場合には処
理を終了する。

【０１７８】以上のようにして、ＢＵＳ２（ＩＤＥ）側
からのデータが、ＳＤＲＡＭに書き込まれる。

【０１７９】次に図１７に示すように、残り転送数ＲＴ
Ｎに全転送数ＡＴＮ（アイソクロナスパケットＭ個分）
をセットし、ＤＭＡＣ２を起動する（ステップＳ３
１）。

【０１８０】そして、ＳＤＲＡＭの記憶領域がエンプテ
ィ（空）か否かを判断し（ステップＳ３２）、エンプテ
ィの場合には転送をウェイトし（ステップＳ３３）、Ｓ
ＤＲＡＭにデータが貯まるのを待つ。一方、ＳＤＲＡＭ
がエンプティでなくなった場合（データが貯まった場
合）には、ＳＲＡＭの記憶領域がフルか否かを判断する
（ステップＳ３４）。そして、フルの場合には転送をウ
ェイトし（ステップＳ３５）、ＳＲＡＭに空きが生じる
のを待つ。

【０１８１】ＳＲＡＭの記憶領域がフルでなくなった場
合（空きが生じた場合）には、１ワード分のデータをＳ
ＤＲＡＭから読み出す（ステップＳ３６）。そして、読
み出されたデータ（著作権保護データの場合）を復号化
し（ステップＳ３７）、復号化データをＳＲＡＭに書き
込む（ステップＳ３８）。

【０１８２】次に、残り転送数ＲＴＮを１だけデクリメ
ントする（ステップＳ３９）。そして、ＲＴＮが０か否
かを判断し（ステップＳ４０）、ＲＴＮが０ではない場
合にはステップＳ３２に戻り、ＲＴＮが０の場合には処
理を終了する。

【０１８３】以上のようにして、ＳＤＲＡＭに書き込ま
れたデータがＳＲＡＭに書き込まれるようになる。

【０１８４】８．ＵＳＢへの適用図１８に、本実施形態の手法をＵＳＢ（ＵＳＢ２．０
等）に適用した場合のデータ転送制御装置の構成例を示
す。

【０１８５】図１８の構成が図３と異なるのは以下の点
である。

【０１８６】即ち図１８では、図３の１３９４インター
フェース３１の代わりにＵＳＢインターフェース１３１
が設けられている。また、図１８では、ＤＭＡＣ１がエ
ンドポイント管理回路としても機能する。更に、図１８
では、バルク転送管理回路１７４が設けられている。そ
の他の点については図３とほぼ同様である。

【０１８７】図１８において、ＵＳＢインターフェース
１３１が含むトランシーバマクロ１３２は、ＵＳＢのＦ
ＳモードやＨＳモードでのデータ転送を実現するための
回路である。このトランシーバマクロ１３２としては、
例えばＵＳＢ２．０の物理層回路や、論理層回路の一部
についてのインターフェースを定義したＵＴＭＩ（USB
2.0 Transceiver Macrocell Interface）に準拠したマ
クロセルを用いることができる。このトランシーバマク
ロ１３２には、差動信号を用いてＵＳＢ上のデータを送
受信するアナログフロントエンド回路や、ビットスタッ
フィング、ビットアンスタッフィング、シリアル・パラ
レル変換、パラレル・シリアル変換、ＮＲＺＩデコー
ド、ＮＲＺＩエンコード、サンプリングクロック生成な
どの処理を行う回路を含ませることができる。

【０１８８】ＵＳＢインターフェース１３１が含むＳＩ
Ｅ（Serial Interface Engine）は、ＵＳＢのパケット
転送処理などの種々の処理を行う回路である。このＳＩ
Ｅには、トランザクションを管理する回路や、パケット
の組み立て（生成）や分解を行う回路や、ＣＲＣの生成
や解読を行う回路を含ませることができる。

【０１８９】図１８のＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡ
Ｃ３等の回路は、図３等で説明した回路と同様の処理を
実現する。

【０１９０】なお、ＤＭＡＣ１は、ＳＤＲＡＭ１４０の
各記憶領域の入り口となるエンドポイントの管理機能も
有する。具体的には、ＤＭＡＣ１には、エンドポイント
の属性情報を記憶するレジスタなどを含ませることがで
きる。

【０１９１】バルク転送管理回路１７４は、ＵＳＢにお
けるバルク転送を管理するための回路である。

【０１９２】９．暗号化・復号化回路次に、図３のＥＮＣ・ＤＥＣ２に用いられるＤＥＳ（広
義には共通鍵暗号化方式）の暗号化回路、復号化回路に
ついて詳細に説明する。

【０１９３】図１９に、ＤＥＳ（ＳＤＥＳ）の暗号化処
理を行う暗号化回路の機能ブロック図を示す。この暗号
化回路は、暗号化処理部２００と、鍵生成処理部２０２
を含む。

【０１９４】ここで暗号化処理部２００は、１データブ
ロック当たり６４ビットの入力データ（平文）に対し
て、非線形変換と転置処理等を１６段繰り返し、変換デ
ータ（暗号文）を出力する。鍵生成処理部２０２は、６
４ビットの共通秘密鍵に基づいて、暗号化処理部２００
の各段の処理で用いる４８ビットの（サブ）鍵Ｋ１〜Ｋ
１６を生成する。

【０１９５】図２０に、暗号化処理部２００の処理を説
明するためのフローチャートを示す。

【０１９６】暗号化処理部２００に、１データブロック
単位で６４ビットの入力データＭが入力されると、該入
力データＭに対して、初期転置（Initial Permutatio
n：ＩＰ）を行ってランダム化する（ステップＳ４
１）。初期転置は、入力ビット位置に応じて、出力させ
るビット位置を変えて出力する処理である。例えば、入
力ビットの第５８ビットを出力の第１ビットに転置し、
また入力の第１ビットを出力の第４０ビットに転置す
る。

【０１９７】初期転置が行われた初期転置データは、ビ
ット分割され、上位３２ビットが第１段の入力データＬ
０に設定され、下位３２ビットが第１段の入力データＲ
０に設定される（ステップＳ４２、Ｓ４３）。

【０１９８】次に、第１段の入力データＲ０は、第１段
の鍵Ｋ１を用いた非線形変換ｆにより、非線形変換デー
タｆ（Ｒ０，Ｋ１）に変換される（ステップＳ５０−
１）。そして、得られた非線形変換データｆ（Ｒ０，Ｋ
１）と、第１段の入力データＬ０との間で排他的論理和
演算が行われる（ステップＳ５１−１）。そして、その
演算結果が第２段の入力データＲ１に設定される（ステ
ップＳ５２−１）。

【０１９９】一方、第２段の入力データＬ１には、第１
段の入力データＲ０が設定される（ステップＳ５３−
１）。

【０２００】以上のように第１段の入力データＬ０、Ｒ
０から第２段の入力データＬ１、Ｒ１が生成されるまで
の処理をＤＥＳの暗号化処理の第１段の処理（所与の演
算処理）とすると、同様の処理が第１６段まで行われ
る。各段の非線形変換においては、各段ごとに適用され
る鍵が変更される。

【０２０１】その結果、第１６段で生成された第１６段
の入力データＬ１６、Ｒ１６は、以下のようになる（ス
テップＳ５３−１６、Ｓ５２−１６）。

【０２０２】Ｌ１６＝Ｒ１５・・・（１）Ｒ１６＝Ｌ１５（＋）ｆ（Ｒ１５，Ｋ１６）・・・（２）ここで、（＋）は排他的論理和演算であることを示す。

【０２０３】そして、最後に上位３２ビットと下位３２
ビットとを入れ替える。即ち、入れ替えデータＬ１６’
を第１６段の入力データＲ１６に設定し（ステップＳ５
４）、入れ替えデータＲ１６’を第１６段の入力データ
Ｌ１６に設定し（ステップＳ５５）、６４ビットデータ
として最終転置（ＩＰ−１）を行う（ステップＳ５
６）。

【０２０４】最終転置（ＩＰ−１）では、初期転置でビ
ット位置を入れ替えたデータを、元に戻す。例えば入力
の第１ビットを出力の第５８ビットに転置し、また入力
の第４０ビットを出力の第１ビットに転置する。

【０２０５】以上のようにして、変換データＰが生成さ
れる。

【０２０６】図２１に、ＤＥＳ（ＳＤＥＳ）の復号化処
理を行う復号化回路の機能ブロック図を示す。この復号
化回路は、復号化処理部２１０と、鍵生成処理部２１２
を含む。

【０２０７】ここで復号化処理部２１０は、１ブロック
６４ビットの入力データ（暗号文）に対して、非線形変
換と転置処理等を１６段繰り返し、変換データ（平文）
を出力する。鍵生成処理部２１２は、６４ビットの共通
秘密鍵から、復号化処理部２１０の各段の処理で用いる
４８ビットの（サブ）鍵Ｋ１〜Ｋ１６を生成する。

【０２０８】復号化処理部２１０の処理は、図１９、図
２０で説明した暗号化処理部２００の処理とは逆の手順
をとることで実現できる。この場合、復号化処理部２１
０の各段の鍵は、暗号化処理とは逆に鍵Ｋ１６、Ｋ１
５、・・・、Ｋ１の順に適用される。

【０２０９】鍵生成処理部２１２の鍵生成処理は、図１
９の鍵生成処理部２０２で行われる左巡回シフトを右巡
回シフトに変更することで実現される。そして鍵生成処
理部２１２は、各段ごとの鍵Ｋ１６、Ｋ１５、・・・、
Ｋ１を生成する。

【０２１０】このように復号化処理は、各段の処理内容
に着目すれば、暗号化処理の各段の処理内容と共通させ
ることができる。図３に示す本実施形態の第２の暗号化
・復号化回路ＥＮＣ・ＤＥＣ２では、暗号化処理を行う
回路を共通化し、該回路を用いて復号化処理を行うよう
にしている。

【０２１１】なお、ＤＥＳ（ＳＤＥＳ）では、入力デー
タとしての平文又は暗号文が複数のブロックに分割さ
れ、ブロックデータ単位で暗号化処理又は復号化処理が
行われる。従って、同じブロックデータの場合には、変
換データも同じになる可能性があり、鍵が特定されやす
くなる。そのため、本実施形態では、ＣＢＣ（Cipher B
lock Chaining）モードやＣＦＢ（Cipher FeedBack）モ
ード等の種々の暗号化モードを利用する。

【０２１２】また、本実施形態における第２の暗号化・
復号化回路ＥＮＣ・ＤＥＣ２では、同様の構成の２つの
ＤＥＳ演算回路により、ＤＥＳの１６段分の処理をパイ
プライン動作で行うようにしている。更に本実施形態で
は、上述のパイプライン動作を行うＤＥＳ（ＳＤＥＳ）
の処理を複数回ループさせることでＴＤＥＳによる暗号
化処理又は復号化処理を実現している。このようにする
ことで、回路規模の増大を招くことなくＴＤＥＳによる
暗号化処理及び復号化処理を実現できるようになる。

【０２１３】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０２１４】例えば、明細書中の記載において広義な用
語（第１のメモリ、第２のメモリ、第１のメモリインタ
ーフェース、第２のメモリインターフェース、第１のバ
ス、第２のバス、第１のバスインターフェース、第２の
バスインターフェース、第１のメモリアクセス制御回
路、第２のメモリアクセス制御回路、第３のメモリアク
セス制御回路、記憶媒体、第１の暗号化・復号化処理、
第２の暗号化・復号化処理等）として引用された用語
（ＳＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭインターフェース、
ＳＤＲＡＭインターフェース、ＩＥＥＥ１３９４・ＵＳ
Ｂバス、ＩＤＥバス、１３９４インターフェース、ＩＤ
Ｅインターフェース、ＤＭＡＣ１、ＤＭＡＣ２、ＤＭＡ
Ｃ３、ＨＤＤ、ＤＴＣＰ、ＤＥＳ等）は、明細書中の他
の記載においても広義な用語に置き換えることができ
る。

【０２１５】また、本発明のうち従属請求項に係る発明
においては、従属先の請求項の構成要件の一部を省略す
る構成とすることもできる。また、本発明の１の独立請
求項に係る発明の要部を、他の独立請求項に従属させる
こともできる。

【０２１６】また、本発明のデータ転送制御装置の構成
は、図３、図９（Ａ）〜図１２、図１８等に示す構成に
限定されず、種々の変形実施が可能である。例えば、こ
れらの各図の各ブロック、各ユニットの一部を省略した
り、その接続関係を変更してもよい。

【０２１７】また本発明は、ＩＥＥＥ１３９４やＵＳＢ
と同様の思想に基づく規格や、ＩＥＥＥ１３９４やＵＳ
Ｂを発展させた規格のバスで転送する場合にも適用可能
である。或いは、ＩＥＥＥ１３９４やＵＳＢ以外の規格
のバス（高速シリアルバス）で転送する場合にも本発明
は適用可能である。

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）は、本実施形態の電子機器
の構成例を示す図である。

【図２】図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、アイ
ソクロナス転送、アシンクロナス転送について説明する
ための図である。

【図３】本実施形態のデータ転送制御装置の構成例を示
す図である。

【図４】比較例のデータ転送制御装置の構成例を示す図
である。

【図５】図５（Ａ）、（Ｂ）、（Ｃ）は、本実施形態の
データ転送制御方法について説明するための図である。

【図６】図６（Ａ）、（Ｂ）、（Ｃ）も、本実施形態の
データ転送制御方法について説明するための図である。

【図７】アシンクロナスデータの転送を行う場合のデー
タ転送制御方法について説明するための図である。

【図８】図８（Ａ）、（Ｂ）は、ＳＲＡＭ、ＳＤＲＡＭ
のメモリマップの例を示す図である。

【図９】図９（Ａ）、（Ｂ）は、データ転送制御装置の
外部にＳＤＲＡＭを設ける手法について説明するための
図である。

【図１０】図１０（Ａ）、（Ｂ）も、データ転送制御装
置の外部にＳＤＲＡＭを設ける手法について説明するた
めの図である。

【図１１】データ転送制御装置の詳細な構成例について
示す図である。

【図１２】データ転送制御装置の詳細な構成例について
示す図である。

【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）は、データ転
送制御装置で使用される各信号の意味について示す図で
ある。

【図１４】図１４（Ａ）、（Ｂ）は、各種信号のタイミ
ング波形について示す図である。

【図１５】本実施形態の動作について説明するためのフ
ローチャートである。

【図１６】本実施形態の動作について説明するためのフ
ローチャートである。

【図１７】本実施形態の動作について説明するためのフ
ローチャートである。

【図１８】本実施形態の手法をＵＳＢに適用した場合の
データ転送制御装置の構成例を示す図である。

【図１９】暗号化回路のブロック図の例である。

【図２０】暗号化処理について説明するためのフローチ
ャートである。

【図２１】復号化回路のブロック図の例である。

【符号の説明】

１０ＨＤＤ（記憶媒体）１２操作部１４ディスプレイ部２０デジタルチューナ２１ＭＰＥＧデコーダ２２操作部２４テレビ２６アンテナ３０データ転送制御装置３１１３９４インターフェース（第１のバスインタ
ーフェース）３２物理（ＰＨＹ）層回路３３リンク層回路３４ＩＤＥインターフェース（第２のバスインター
フェース）４０ＳＲＡＭ（第１のメモリ）４２ＳＲＡＭインターフェース（第１のメモリイン
ターフェース）５０ＳＤＲＡＭ（第２のメモリ）５２ＳＤＲＡＭインターフェース（第２のメモリイ
ンターフェース）６０処理部（ＣＰＵ）７０メモリポインタ管理回路７２自動ＤＭＡ判定回路（自動メモリアクセス判定
回路）ＢＵＳ１第１のバス（ＩＥＥＥ１３９４、ＵＳ
Ｂ）ＢＵＳ２第２のバス（ＩＤＥ）ＤＭＡＣ１第１のメモリアクセス制御回路ＤＭＡＣ２第２のメモリアクセス制御回路ＤＭＡＣ３第３のメモリアクセス制御回路ＥＮＣ・ＤＥＣ１第１（１３９４側）の暗号化・復号
化回路ＥＮＣ・ＤＥＣ２第２（ＩＤＥ側）の暗号化・復号化
回路ＴＮＲＥＧ転送数予約レジスタＴＮＲＥＧＫ第Ｋのページ用転送数予約レジスタＴＮＲＥＧＬ第Ｌのページ用転送数予約レジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 7/08 Ｈ０４Ｎ 7/08 Ｚ 7/081 7/167 Ｚ // Ｈ０４Ｎ 7/167 Ｆターム(参考） 5B014 GD13 GD23 5C025 BA27 BA30 DA01 DA04 DA08 5C053 FA13 FA20 FA23 GA20 GB40 JA21 KA01 KA18 KA21 KA26 LA07 LA14 5C063 AB03 AB07 AC01 CA36 DA07 DA13 5C064 BA01 BB05 BC17 BC25 BD09 CA14 CC04

Claims

【特許請求の範囲】

【請求項１】バスを介したデータ転送のためのデータ
転送制御装置であって、第１のバス側から転送されるデータを第２の暗号化処理
により暗号化し、暗号化されたデータを、データ転送制
御装置の外部端子を介して、データ転送制御装置の外部
に設けられた第２のメモリに書き込む第２のメモリアク
セス制御回路と、第２のメモリに書き込まれた暗号化データを、データ転
送制御装置の外部端子を介して読み出し、読み出された
暗号化データを、記憶媒体が接続される第２のバス側に
転送する第３のメモリアクセス制御回路と、を含むことを特徴とするデータ転送制御装置。
【請求項２】請求項１において、前記第２のメモリアクセス制御回路が、第１のバス側から転送されるデータのうちアイソクロナ
スデータを第２の暗号化処理により暗号化し、暗号化さ
れたアイソクロナスデータを、データ転送制御装置の外
部端子を介して、第２のメモリに書き込むことを特徴と
するデータ転送制御装置。
【請求項３】請求項１又は２において、第１の暗号化処理により暗号化されて第１のバス側から
転送されるデータを第１の復号化処理により復号化し、
復号化されたデータを、データ転送制御装置の内部に設
けられる第１のメモリに書き込む第１のメモリアクセス
制御回路を含み、前記第２のメモリアクセス制御回路が、第１のメモリに書き込まれたデータを読み出し、読み出
されたデータを前記第２の暗号化処理により暗号化し、
暗号化されたデータを、データ転送制御装置の外部端子
を介して第１のメモリよりも大容量の第２のメモリに書
き込むことを特徴とするデータ転送制御装置。
【請求項４】請求項３において、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ
領域と、それ以外の領域を含み、前記第１のメモリアクセス制御回路が、第１の暗号化処理により暗号化されて第１のバス側から
転送されるアイソクロナスデータを第１の復号化処理に
より復号化し、復号化されたアイソクロナスデータを、
第１のメモリのアイソクロナスデータ領域に書き込み、前記第２のメモリアクセス制御回路が、第１のメモリのアイソクロナスデータ領域に書き込まれ
たアイソクロナスデータを読み出し、読み出されたアイ
ソクロナスデータを前記第２の暗号化処理により暗号化
し、暗号化されたアイソクロナスデータを、データ転送
制御装置の外部端子を介して第２のメモリに書き込むこ
とを特徴とするデータ転送制御装置。
【請求項５】請求項１乃至４のいずれかにおいて、前記第２のメモリアクセス制御回路が、暗号化が不要なデータについては、前記第２の暗号化処
理をバイパスして、第２のメモリに書き込むことを特徴
とするデータ転送制御装置。
【請求項６】バスを介したデータ転送のためのデータ
転送制御装置であって、第２の暗号化処理により暗号化されており、記憶媒体が
接続される第２のバス側から転送されるデータを、デー
タ転送制御装置の外部端子を介して、データ転送制御装
置の外部に設けられた第２のメモリに書き込む第３のメ
モリアクセス制御回路と、第２のメモリに書き込まれた暗号化データをデータ転送
制御装置の外部端子を介して読み出し、読み出された暗
号化データを第２の復号化処理により復号化し、復号化
されたデータを、第１のバス側に転送する第２のメモリ
アクセス制御回路と、を含むことを特徴とするデータ転送制御装置。
【請求項７】請求項６において、前記第３のメモリアクセス制御回路が、記憶媒体が接続される第２のバス側から転送されるデー
タのうちアイソクロナスデータを、データ転送制御装置
の外部端子を介して第２のメモリに書き込むことを特徴
とするデータ転送制御装置。
【請求項８】請求項６又は７において、第１のメモリアクセス制御回路を更に含み、前記第２のメモリアクセス制御回路が、第２のメモリに書き込まれた暗号化データを読み出し、
読み出された暗号化データを第２の復号化処理により復
号化し、復号化されたデータを、第２のメモリよりも小
容量の第１のメモリに書き込み、前記第１のメモリアクセス制御回路が、第１のメモリに書き込まれたデータを読み出し、読み出
されたデータを第１の暗号化処理により暗号化し、暗号
化されたデータを、第１のバス側に転送することを特徴
とするデータ転送制御装置。
【請求項９】請求項８において、前記第１のメモリの記憶領域が、アイソクロナスデータを記憶するアイソクロナスデータ
領域と、それ以外の領域を含み、前記第２のメモリアクセス制御回路が、第２のメモリに書き込まれた暗号化アイソクロナスデー
タを読み出し、読み出された暗号化アイソクロナスデー
タを第２の復号化処理により復号化し、復号化されたア
イソクロナスデータを、第１のメモリのアイソクロナス
データ領域に書き込み、前記第１のメモリアクセス制御回路が、第１のメモリのアイソクロナスデータ領域に書き込まれ
たアイソクロナスデータを読み出し、読み出されたアイ
ソクロナスデータを第１の暗号化処理により暗号化し、
暗号化されたアイソクロナスデータを、第１のバス側に
転送することを特徴とするデータ転送制御装置。
【請求項１０】請求項６乃至９のいずれかにおいて、前記第２のメモリアクセス制御回路が、復号化が不要なデータについては、前記第２の復号化処
理をバイパスして、第１のバス側に転送することを特徴
とするデータ転送制御装置。
【請求項１１】請求項１乃至１０のいずれかにおい
て、前記第２のメモリが、連続したアドレスのデータを所与のクロックに同期して
入出力できる同期型メモリであることを特徴とするデー
タ転送制御装置。
【請求項１２】請求項１乃至１１のいずれかのデータ
転送制御装置と、データ転送制御装置の第２のバスに接続され、第２のバ
スを介して転送されるデータを記憶する記憶媒体と、を含むことを特徴とする電子機器。
【請求項１３】バスを介したデータ転送のためのデー
タ転送制御方法であって、第１のバス側から転送されるデータを第２の暗号化処理
により暗号化し、暗号化されたデータを、データ転送制
御装置の外部端子を介して、データ転送制御装置の外部
に設けられた第２のメモリに書き込み、第２のメモリに書き込まれた暗号化データを、データ転
送制御装置の外部端子を介して読み出し、読み出された
暗号化データを、記憶媒体が接続される第２のバス側に
転送することを特徴とするデータ転送制御方法。
【請求項１４】バスを介したデータ転送のためのデー
タ転送制御方法であって、第２の暗号化処理により暗号化されており、記憶媒体が
接続される第２のバス側から転送されるデータを、デー
タ転送制御装置の外部端子を介して、データ転送制御装
置の外部に設けられた第２のメモリに書き込み、第２のメモリに書き込まれた暗号化データを、データ転
送制御装置の外部端子を介して読み出し、読み出された
暗号化データを第２の復号化処理により復号化し、復号
化されたデータを、第１のバス側に転送することを特徴
とするデータ転送制御方法。