JP2003224213A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2003224213A
JP2003224213A JP2002021289A JP2002021289A JP2003224213A JP 2003224213 A JP2003224213 A JP 2003224213A JP 2002021289 A JP2002021289 A JP 2002021289A JP 2002021289 A JP2002021289 A JP 2002021289A JP 2003224213 A JP2003224213 A JP 2003224213A
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semiconductor memory
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nonvolatile semiconductor
film
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JP2002021289A
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Hiroshi Kato
宏 加藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Abstract

(57)【要約】 【課題】 ビット線間耐圧を向上することでリーク電流
の発生を防止し、性能向上を実現することが可能な製造
コストの安い不揮発性半導体記憶装置を提供する。 【解決手段】本発明による不揮発性半導体記憶装置は、
半導体基板８０の主表面に所定の間隔を隔てて形成され
た素子分離領域５０ａ〜５０ｉと、半導体基板８０上に
形成されたシリコン酸化膜８２と、窒化膜８３と、シリ
コン酸化膜８４と、シリコン酸化膜８４上に形成された
ワード線２０と、ワード線２０上に形成された層間絶縁
膜８５と、層間絶縁膜８５上であって、素子分離領域５
０ａ〜５０ｉの上に位置する領域に形成されたビット線
３０ａ〜３０ｉと、ビット線間に形成された層間絶縁膜
８６とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、さらに詳しくは、２値記憶が可能な不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の中で、フラッ
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号および５７６８１９２号に
て報告されている。
【０００３】図１８は従来のＮＲＯＭのメモリセルアレ
イの一部を示したレイアウト図である。
【０００４】図１８を参照して、ＮＲＯＭのメモリセル
アレイは、行に配列された複数のワード線１と、列に配
列された複数のビット線２とを含む。各メモリセルＭＣ
はそれぞれ点線で囲まれた領域３に配置される。
【０００５】図１９は図１８中の線分Ａ−Ａでの断面模
式図である。図１９を参照して、ｐウェル１０の主表面
には、所定の間隔を隔ててビット線２が形成される。ビ
ット線２はｎ型拡散領域として形成される拡散ビット線
である。各ビット線２上にはシリコン酸化膜１１が形成
されている。２つのビット線２の間のｐウェル１０の主
表面上にはシリコン酸化膜１２が形成される。シリコン
酸化膜１２上には電荷を蓄積するための窒化膜１３が形
成される。窒化膜１３上にはシリコン酸化膜１４が形成
される。シリコン酸化膜１４および１１上にはワード線
１が形成される。ワード線１はポリシリコンで形成され
る。
【０００６】図１９に示すように、ＮＲＯＭのメモリセ
ルの電荷蓄積部はシリコン酸化膜１２と窒化膜１３とシ
リコン酸化膜１４との積層構造（以下ＯＮＯ積層構造と
称する）となっている。ＮＲＯＭでは、電荷はＯＮＯ積
層構造中の窒化膜１３の両端であって、各ビット線２の
上部に位置する領域にそれぞれ１ビットずつ記憶され
る。以上の構造により、ＮＲＯＭでは１つのメモリセル
で２ビット記憶することができる。また図１８に示した
とおり、ビット線を挟んで互いに隣接するメモリセル同
士では、隣接するメモリセル間に配置されるビット線２
をソースまたはドレインとして共有する。
【０００７】その結果、従来のＮＯＲ型フラッシュＥＥ
ＰＲＯＭでの１ビットあたりの占有面積が５〜１５Ｆ2
であるのに対し、ＮＲＯＭでは２．５Ｆ2と大幅に減少
される。
【０００８】以上のようにＮＲＯＭは高集積化が可能で
あり、コストも低く抑えることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、図１９
に示すように、従来のフラッシュＥＥＰＲＯＭと異な
り、ＮＲＯＭのビット線間には分離素子領域が存在しな
い。よって、ビット線間耐圧が悪化し、電荷のリークが
起こる可能性がある。
【００１０】また、図１９に示すように、ＮＲＯＭのビ
ット線２は拡散で形成される。よって、ビット線の電気
抵抗は高い。その結果、ＮＲＯＭの性能は従来のフラッ
シュＥＥＰＲＯＭより劣る可能性がある。
【００１１】この発明の目的は、ビット線間耐圧を向上
することでリーク電流の発生を防止し、性能向上を実現
することが可能な製造コストの安い不揮発性半導体記憶
装置を提供することである。
【００１２】
【課題を解決するための手段】この発明による不揮発性
半導体記憶装置は、主表面を有する第１導電型の半導体
基板と第２導電型の複数の導電領域と複数の絶縁領域と
第１の絶縁膜と電荷記憶膜と第２の絶縁膜と複数の導電
線とを含む。複数の導電領域は半導体基板の主表面に形
成される。複数の絶縁領域は半導体基板の主表面に形成
され、複数の導電領域と交互に配置される。第１の絶縁
膜は半導体基板の主表面上に形成される。電荷記憶膜は
第１の絶縁膜上に形成され、複数の記憶領域を有する。
第２の絶縁膜は電荷記憶膜上に形成される。複数の導電
線は第２の絶縁膜上に形成される。
【００１３】このようにすれば、複数の導電領域の各々
は素子分離領域として絶縁領域を挟むため、リーク電流
の発生を防止できる。
【００１４】好ましくは、不揮発性半導体記憶装置は複
数のビット線を含む。複数のビット線は複数の導電線の
上層に形成され、導電領域に接続される。
【００１５】この場合、複数のビット線は拡散で形成す
る必要はない。よって、より導電性の高い材質でビット
線を形成することができる。その結果、不揮発性半導体
記憶装置の反応速度を向上することができる。また、ビ
ット線を拡散で形成する必要がなく、標準ＣＭＯＳプロ
セスの配線で形成することができるため、製造コストが
安くなる。
【００１６】好ましくは、複数の導電線は複数のビット
線と交差して配列される。この場合、複数の絶縁領域に
より素子分離領域を形成しても、メモリセルアレイ面積
の増大を抑えることができる。
【００１７】好ましくは、複数の絶縁領域は、複数のビ
ット線に並行に配列される。この場合、ビット線間耐圧
が向上するため、リーク電流の発生を有効に抑制するこ
とができる。
【００１８】さらに好ましくは、電荷記憶膜は、複数の
ポリシリコン部を含むシリコン酸化物で形成される。
【００１９】この場合、電荷記憶膜の材質が異なる不揮
発性半導体記憶装置でも、リーク電流発生を抑制でき、
反応速度を向上できる。
【００２０】好ましくは、複数のビット線は金属で形成
される。この場合、拡散ビット線よりも導電性が高い。
よって、不揮発性半導体記憶装置の反応速度が向上す
る。
【００２１】この発明による不揮発性半導体記憶装置
は、主表面を有する第１導電型の半導体基板とメモリセ
ルアレイを含む。メモリセルアレイは、行に配列される
複数の導電線と、複数の導電線の上層に形成され、列に
配列される複数のビット線と、導電線とビット線との交
点に対応して配置される複数の不揮発性メモリセルとを
含む。複数の不揮発性メモリセルの各々は、第２導電型
の２つの導電領域と第１の絶縁膜と電荷記憶膜と第２の
絶縁膜とを含む。２つの導電領域は半導体基板の主表面
に形成され、各々が対応する導電線を挟んで配置され、
各々が互いに隣接する２本のビット線のうちの対応する
ビット線に接続される。第１の絶縁膜は半導体基板の主
表面上であって、２つの導電領域の間に形成される。電
荷記憶膜は第１の絶縁膜上に形成される。第２の絶縁膜
は電荷記憶膜上に形成される。
【００２２】この場合、複数のビット線は拡散で形成す
る必要はない。よって、より導電性の高い材質でビット
線を形成することができる。その結果、不揮発性半導体
記憶装置の反応速度を向上することができる。また、ビ
ット線は拡散で形成する必要がなく、標準ＣＭＯＳプロ
セスの配線で形成することができる。そのため製造コス
トが安くなる。
【００２３】好ましくは、不揮発性半導体記憶装置はさ
らに、複数の絶縁領域を含む。複数の絶縁領域は列に配
列される複数の不揮発性メモリセルの間に配列される。
【００２４】このようにすれば、複数の導電領域の各々
は素子分離領域として絶縁領域を挟む。その結果、ビッ
ト線間耐圧が向上し、リーク電流の発生を防止できる。
【００２５】好ましくは、電荷記憶膜は、分離された２
つの記憶領域を含む。さらに好ましくは、２つの導電領
域間で流れる電流の向きは、書込動作時と読出動作時で
逆になる。
【００２６】さらに好ましくは、不揮発性メモリセルは
２ビットのデータを記憶できる。さらに好ましくは、電
荷記憶膜は複数のポリシリコン部を含むシリコン酸化物
で形成される。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳しく説明する。なお、図中同一また
は相当な部分には同一符号を付してその説明は繰り返さ
ない。
【００２８】［実施の形態１］図１は、本発明の実施の
形態による不揮発性半導体記憶装置のメモリセルアレイ
ブロックの構成の詳細を示す回路図である。
【００２９】図１を参照して、メモリセルアレイブロッ
クは複数の不揮発性メモリセルＭＣと、複数のワード線
２０と、複数のビット線３０とを備える。
【００３０】複数のワード線２０は行に、複数のビット
線３０は列にそれぞれ配列される。複数の不揮発性メモ
リセルＭＣの各々はワード線２０およびビット線３０で
囲まれた各領域に配置される。同じ行に位置する複数の
領域に対応して配置された複数の不揮発性メモリセルＭ
Ｃは直列に接続され、そのゲートは同じワード線２０に
接続される。なお、ビット線３０は隣接した２つの不揮
発性メモリセルＭＣの接続点を通過するように配列され
る。
【００３１】なお不揮発性メモリセルＭＣは、２つの記
憶領域を有する。以下、この不揮発性メモリセルへのデ
ータの書込動作、読出動作を説明する。
【００３２】図２は不揮発性メモリセルへのデータの書
込動作および読出動作について示した模式図である。
【００３３】図２（Ａ）を参照して、不揮発性メモリセ
ルＭＣはそのゲートをワード線ＷＬに接続される。ま
た、不揮発性メモリセルＭＣはビット線ＢＬ１およびＢ
Ｌ２に接続される。不揮発性メモリセルＭＣはビット線
ＢＬ１側に記憶領域Ｌ１を有し、図２（Ｃ）に示すよう
にビット線ＢＬ２側に記憶領域Ｌ２を有する。
【００３４】はじめに記憶領域Ｌ１への書込動作につい
て説明する。図２（Ａ）を参照して、記憶領域Ｌ１にデ
ータを書込する場合は、ビット線ＢＬ１の電位は書込電
位ＶＣＣＷに、ビット線ＢＬ２の電位は接地電位ＧＮＤ
に維持される。その結果、書込電流Ｉｆｗはビット線Ｂ
Ｌ１から不揮発性メモリセルＭＣを通ってビット線ＢＬ
２に流れる。このとき記憶領域Ｌ１にデータが書込まれ
る。
【００３５】次に記憶領域Ｌ１のデータの読出動作につ
いて説明する。図２（Ｂ）を参照して、記憶領域Ｌ１の
データを読出する場合は、ビット線ＢＬ１の電位は接地
電位ＧＮＤに維持され、ビット線ＢＬ２の電位は読出電
位ＶＣＣＲに維持される。その結果、読出電流Ｉｆｒは
ビット線ＢＬ２からビット線ＢＬ１へ流れる。このとき
記憶領域Ｌ１のデータが読出される。
【００３６】以上の示すように、記憶領域Ｌ１におい
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。
【００３７】記憶領域Ｌ２への書込動作について説明す
る。図２（Ｃ）を参照して、記憶領域Ｌ２にデータを書
込する場合は、ビット線ＢＬ１の電位は接地電位ＧＮＤ
に維持され、ビット線ＢＬ２の電位は書込電位ＶＣＣＷ
に維持される。その結果、書込電流Ｉｒｗはビット線Ｂ
Ｌ２からビット線ＢＬ１へ流れる。このとき記憶領域Ｌ
２にデータが書込まれる。
【００３８】次に記憶領域Ｌ２のデータの読出動作につ
いて説明する。図２（Ｄ）を参照して、記憶領域Ｌ２の
データを読出する場合は、ビット線ＢＬ１の電位は読出
電位ＶＣＣＲに維持され、ビット線ＢＬ２の電位は接地
電位ＧＮＤに維持される。その結果、読出電流Ｉｒｒは
ビット線ＢＬ１からビット線ＢＬ２へ流れる。このとき
記憶領域Ｌ２のデータが読出される。
【００３９】以上に示すように、記憶領域Ｌ２について
も書込動作時に流れる電流方向と読出動作時に流れる電
流方向とは逆になる。
【００４０】図３は本発明の実施の形態による不揮発性
半導体記憶装置のメモリセルアレイの構成を示すレイア
ウト図である。
【００４１】図３を参照して、複数のワード線２０ａ〜
２０ｄは行に配列され、複数のビット線３０ａ〜３０ｉ
は列に配列される。隣接するワード線２０ａと２０ｂと
の間には、ｎウェル４０と素子分離領域５０とが列に対
して交互に配列されている。素子分離領域５０はシリコ
ン酸化膜で形成されている。ワード線２０ｂと２０ｃと
の間、ワード線２０ｃと２０ｄとの間等、他のワード線
間についても同様に、ｎウェル４０と素子分離領域５０
とが交互に配列されている。
【００４２】ビット線３０ａ〜３０ｉはｎウェル４０の
上部に配置されている。ビット線３０ａ〜３０ｉとその
下に位置するｎウェル４０とはコンタクトホール６０を
介して接続される。
【００４３】図４は図３中の線分Ｂ−Ｂでの断面模式図
である。図４はビット線方向における断面模式図であ
る。
【００４４】図４を参照して、半導体基板８０の主表面
から所定の深さの領域にｐウェル８１が形成されてい
る。半導体基板８０の主表面では、所定の間隔を隔てて
ｎ型拡散領域４０ａ〜４０ｅが形成されている。半導体
基板８０の主表面上であって、かつｎ型拡散領域４０ａ
と４０ｂとの間にはシリコン酸化膜８２ａが形成されて
いる。同様に半導体基板８０の主表面上であって、かつ
ｎ型拡散領域４０ｂと４０ｃとの間にはシリコン酸化膜
８２ｂが形成される。同様にｎ型拡散領域４０ｃと４０
ｄとの間にはシリコン酸化膜８２ｃが形成され、ｎ型拡
散領域４０ｄと４０ｅとの間にはシリコン酸化膜８２ｄ
が形成されている。
【００４５】シリコン酸化膜８２ａ〜８２ｄ上には電荷
を蓄積するための窒化膜８３ａ〜８３ｄが形成されてい
る。窒化膜８３ａは、ｎ型拡散領域４０ａ側とｎ型拡散
領域４０ｂ側とにそれぞれ１つずつ記憶領域を有する。
その結果、１つのメモリセルで２ビット記憶することが
できる。同様に、窒化膜８３ｂ〜８３ｄはそれぞれ２つ
の記憶領域を有する。
【００４６】窒化膜８３ａ〜８３ｄ上にはシリコン酸化
膜８４ａ〜８４ｄが形成されている。シリコン酸化膜８
４ａ〜８４ｄ上にはワード線２０ａ〜２０ｄが形成され
ている。ワード線２０ａ〜２０ｄはポリシリコンで形成
されている。半導体基板８０の主表面上であって、ｎ型
拡散領域４０ａ〜４０ｅの上に位置する領域とワード線
２０ａ〜２０ｄ上とには、層間絶縁膜８５が形成されて
いる。層間絶縁膜８５上には層間絶縁膜８６が形成され
ている。
【００４７】図４において、ｎ型拡散領域４０ａとｎ型
拡散領域４０ｂとが１つの不揮発性メモリセルのソース
領域またはドレイン領域として作用する。これらのｎ型
拡散領域と、シリコン酸化膜８２ａと、２つの記憶領域
を有する窒化膜８３ａと、シリコン酸化膜８４ａとワー
ド線２０ａとから、第１の不揮発性メモリセルが構成さ
れる。また、ｎ型拡散領域４０ｂと、ｎ型拡散領域４０
ｃと、シリコン酸化膜８２ｂと、窒化膜８３ｂと、シリ
コン酸化膜８４ｂと、ワード線２０ｂとから第２の不揮
発性メモリセルが構成される。このときｎ型拡散領域４
０ｂは第１および第２の不揮発メモリセルの共通のソー
スドレイン領域として作用する。
【００４８】同様に、ｎ型拡散領域４０ｃと、ｎ型拡散
領域４０ｄと、シリコン酸化膜８２ｃと、窒化膜８３ｃ
と、シリコン酸化膜８４ｃと、ワード線２０ｃとから第
３の不揮発性メモリセルが構成され、ｎ型拡散領域４０
ｄと、ｎ型拡散領域４０ｅと、シリコン酸化膜８２ｄ
と、窒化膜８３ｄと、シリコン酸化膜８４ｄと、ワード
線２０ｄとから第４の不揮発性メモリセルが構成され
る。
【００４９】図５は図３中の線分Ｃ−Ｃでの断面図であ
る。図５はワード線方向における断面図である。
【００５０】図５を参照して、半導体基板８０の主表面
から所定の深さの領域までｐウェル８１が形成されてい
る。また、半導体基板８０の主表面では、所定の間隔を
隔てて素子分離領域５０ａ〜５０ｉが形成されている。
素子分離領域５０ａ〜５０ｉはシリコン酸化膜で形成さ
れている。素子分離領域５０ａと５０ｂとの間の領域は
メモリセルＭＣのチャネル領域である。同様に各素子分
離領域間の領域は各メモリセルＭＣのチャネル領域であ
る。
【００５１】半導体基板８０の主表面上にはシリコン酸
化膜８２が形成される。シリコン酸化膜８２上には電荷
を蓄積するための窒化膜８３が形成されている。窒化膜
８３上にはシリコン酸化膜８４が形成されている。シリ
コン酸化膜８４上にはワード線２０が形成されている。
ワード線２０上には層間絶縁膜８５が形成されている。
層間絶縁膜８５上であって、素子分離領域５０ａ〜５０
ｉの上に位置する領域にビット線３０ａ〜３０ｉがそれ
ぞれ形成されている。ビット線３０ａ〜３０ｉの材料と
しては、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃ
ｕ）合金膜を用いることができる。ビット線間には層間
絶縁膜８６が形成されている。
【００５２】図６は図３中の線分Ｄ−Ｄでの断面図であ
る。図６を参照して、半導体基板８０の主表面から所定
の深さの領域までｐウェル８１が形成されている。ま
た、半導体基板８０の主表面では、所定の間隔を隔てて
素子分離領域５０ａ〜５０ｉが形成されている。半導体
基板８０の主表面では所定の間隔を隔てて素子分離領域
５０ａ、５０ｂ、５０ｄ、５０ｆ、５０ｈ、５０ｉが形
成されている。半導体基板８０の主表面であって、素子
分離領域５０ａと５０ｂとの間にｎ型拡散領域４０ｃが
形成されている。同様に、素子分離領域５０ｂと５０ｄ
との間にはｎ型拡散領域４０ｆが形成されている。素子
分離領域５０ｄと５０ｆとの間にはｎ型拡散領域４０ｇ
が形成されている。素子分離領域５０ｆと５０ｈとの間
にはｎ型拡散領域４０ｈが形成され、素子分離領域５０
ｈと５０ｉとの間にはｎ型拡散領域４０ｉが形成されて
いる。
【００５３】半導体基板８０の主表面上には層間絶縁膜
８５が形成されている。層間絶縁膜８５上には図５と同
様にビット線３０ａ〜３０ｉが所定の間隔を隔てて形成
されており、各ビット線間には層間絶縁膜８６が形成さ
れている。
【００５４】ｎ型拡散領域４０ｃ、４０ｆ〜４０ｉの上
に位置する領域において、層間絶縁膜８５の一部を部分
的に除去することにより、コンタクトホール６０ａ〜６
０ｅが形成されている。このコンタクトホール６０ａ〜
６０ｅの底部では、ｎ型拡散領域４０ｃ、４０ｆ〜４０
ｉの表面が露出している。ビット線３０ａ、３０ｃ、３
０ｅ、３０ｇ、３０ｉはコンタクトホール６０ａ〜６０
ｅの底部まで延材しており、ｎ型拡散領域４０ｃ、４０
ｆ〜４０ｉとそれぞれ接続されている。
【００５５】以上の構造を有する不揮発性半導体記憶装
置の製造工程について説明する。図７〜１３は、本発明
の不揮発性半導体記憶装置の製造工程を説明するための
断面模式図である。なお、図７〜９および図１１
（Ａ）、図１２（Ａ）、図１３（Ａ）、図１４（Ａ）に
ついては図３中の領域１００内の線分Ｃ−Ｃでの断面模
式図を示し、図１１（Ｂ）、図１２（Ｂ）、図１３
（Ｂ）、図１４（Ｂ）については図３中の領域１００内
の線分Ｄ−Ｄでの断面模式図を示す。
【００５６】図７を参照して、ｐ型のシリコン基板であ
る半導体基板８０の主表面に素子分離領域５０ａ、５０
ｂ、５０ｃを形成する。素子分離領域５０ａ、５０ｂ、
５０ｃはトレンチアソシエーションにより形成される。
【００５７】次に、ボロンを半導体基板８０に注入す
る。これにより、図８に示すようにｐウェル８１を形成
する。
【００５８】次に、図９に示すように、半導体基板８０
の主表面上に熱酸化法を用いてシリコン酸化膜８２を形
成する。次にシリコン酸化膜８２上に窒化膜８３を形成
する。窒化膜８３は減圧ＣＶＤ法（Chemical Vapor Dep
osition）を用いて形成する。その後窒化膜８３上にシ
リコン酸化膜８４を形成する。
【００５９】次に、図１０に示すように、シリコン酸化
膜８４上にワード線２０が形成される。ワード線２０の
材質はポリシリコンであり、減圧ＣＶＤ法を用いて形成
される。
【００６０】次に、ワード線２０上にフォトリゾグラフ
ィー法を用いて所定のパターンを有するレジスト膜１１
０を形成する。その結果、レジスト膜１１０は図１１
（Ａ）に示すように、図３中の領域１００内の線分Ｃ−
Ｃでの断面（以下、Ｃ−Ｃ断面と称する）においてはワ
ード線２０上に形成される。しかしながら、図１１
（Ｂ）に示すように、レジスト膜１１０は図３中の領域
１００内の線分Ｄ−Ｄでの断面（以下、Ｄ−Ｄ断面と称
する）においては形成されない。
【００６１】このレジスト膜１１０をマスクとして用
い、ワード線２０を部分的に除去する。その結果、図１
２（Ｂ）に示すように、Ｄ−Ｄ断面において、ワード線
２０が除去される。一方、図１２（Ａ）に示すように、
Ｃ−Ｃ断面のワード線２０上にはレジスト膜１１０が形
成されているため、Ｃ−Ｃ断面のワード線２０は除去さ
れない。
【００６２】続いて、シリコン酸化膜８４と窒化膜８３
とシリコン酸化膜８２を部分的に除去する。その結果、
図１３（Ｂ）に示すように、Ｄ−Ｄ断面においてシリコ
ン酸化膜８４と窒化膜８３とシリコン酸化膜８２とが除
去される。一方、図１３（Ａ）に示すように、Ｃ−Ｃ断
面においてはワード線２０とシリコン酸化膜８４と窒化
膜８３とシリコン酸化膜８２とはエッチングを受けずに
そのまま残存している。
【００６３】その結果、メモリセルアレイは行に複数の
ワード線２０が配列された状態となる。一方、ワード線
２０が存在しない領域では、半導体基板８０の主表面が
露出した状態となる。その後、レジスト膜１１０は除去
される。
【００６４】次に、メモリセルアレイ内のワード線２０
が存在せず半導体基板８０の主表面が露出している領域
に砒素イオンを注入する。その後、半導体基板８０を所
定の温度の窒素雰囲気中に保持することにより熱処理を
行なう。この熱処理により砒素イオンを活性化し、その
結果、図１３（Ｂ）に示すようにＤ−Ｄ断面の半導体基
板８０の主表面においてｎ型拡散領域４０ｃが形成され
る。
【００６５】次に、メモリセルアレイ内の複数のワード
線２０上および半導体基板８０の主表面上に層間絶縁膜
８５を形成する。層間絶縁膜８５はＣＶＤ法を用いて形
成され、その後半導体基板８０を熱処理することによ
り、層間絶縁膜は硬化する。その層間絶縁膜８５上にリ
ゾグラフィ法を用いてレジスト膜（図示せず）を形成す
る。このレジスト膜をマスクとして層間絶縁膜８５をエ
ッチングする。その結果、図１４（Ｂ）に示すようにＤ
−Ｄ断面の層間絶縁膜８５は部分的に除去され、コンタ
クトホール６０ａが形成される。一方、図１４（Ａ）に
示すように、Ｃ−Ｃ断面では層間絶縁膜８５はエッチン
グされない。この後レジスト膜は除去される。
【００６６】次にスパッタリング法を用いてコンタクト
ホール６０ａの内部から層間絶縁膜８５の上部表面上ま
で延在するように導電体膜としてのアルミニウム−シリ
コン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を形成する。この
合金膜上に配線パターンを有するレジスト膜（図示せ
ず）をフォトグラフィ法により形成する。このレジスト
膜をマスクとして合金膜を部分的にエッチングして除去
する。その結果、列に配列されたビット線３０ａ〜３０
ｃが形成される。その後、エッチングされて合金膜が除
去された領域に層間絶縁膜８６が形成される。これによ
り、図１５（Ａ）のＣ−Ｃ断面、図１５（Ｂ）のＤ−Ｄ
断面に示したような構造が得られる。
【００６７】［実施の形態２］実施の形態１に示す不揮
発性半導体記憶装置では、窒化膜８３を用いて１つのメ
モリセルが２ビット記憶できる構成とした。
【００６８】これと同じように、１つの不揮発性メモリ
セルの電荷蓄積層として多数のポリシリコン微細体を含
むシリコン酸化膜を用いても、窒化膜同様に２ビット記
憶することができる。電荷蓄積層をポリシリコン微細体
を含むシリコン酸化膜とした不揮発性メモリセルは米国
特許第６０１１７２５号にて報告されている。
【００６９】図１６は本発明の実施の形態２による不揮
発性半導体記憶装置のメモリセルアレイの構成を示すレ
イアウト図である。
【００７０】レイアウト図は実施の形態１と同じである
ため、その説明は繰り返さない。図１７は図１６中の線
分Ｅ−Ｅでの断面模式図である。
【００７１】図１７を参照して、図４と比較して、シリ
コン酸化膜８２ａ〜８２ｄ上には窒化膜８３ａ〜８３ｄ
の代わりにポリシリコン微細体を含むシリコン酸化膜１
１３ａ〜１１３ｄが形成されている。シリコン酸化膜１
１３ａは、ｎ型拡散領域４０ａ側とｎ型拡散領域４０ｂ
側とにそれぞれ記憶領域を有する。その結果、１つのメ
モリセルで２ビット記憶することができる。同様に、シ
リコン酸化膜１１３ｂ〜１１はそれぞれ２つの記憶領域
を有する。
【００７２】その他の構造は図４と同じであるためその
説明は繰り返さない。この結果、１つの不揮発性メモリ
セルの電荷蓄積層として多数のポリシリコン微細体を含
むシリコン酸化膜を用いても、実施の形態１と同様の構
造の不揮発性半導体記憶装置を製造することができる。
【００７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【００７４】
【発明の効果】本発明によれば、不揮発性半導体記憶装
置のメモリセルアレイのレイアウトにおいて、各ビット
線間に分離酸化膜を構成する。よって、ビット線間耐圧
が向上し、電荷のリークを抑えることができる。
【００７５】さらに、ビット線を拡散ビット線とせず、
金属で形成するため、ビット線の抵抗値を下げることが
できる。その結果、不揮発性半導体記憶装置の性能を向
上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態による不揮発性半導体記
憶装置のメモリセルアレイブロックの構成の詳細を示す
回路図である。
【図２】 不揮発性メモリセルへのデータの書込動作お
よび読出動作について示した模式図である。
【図３】 本発明の実施の形態による不揮発性半導体記
憶装置のメモリセルアレイの構成を示すレイアウト図で
ある。
【図４】 図３中の線分Ｂ−Ｂでの断面模式図である。
【図５】 図３中の線分Ｃ−Ｃでの断面模式図である。
【図６】 図３中の線分Ｄ−Ｄでの断面図である。
【図７】 実施の形態１における不揮発性半導体記憶装
置の製造過程の第１工程を説明するための断面模式図で
ある。
【図８】 実施の形態１における不揮発性半導体記憶装
置の製造過程の第２工程を説明するための断面模式図で
ある。
【図９】 実施の形態１における不揮発性半導体記憶装
置の製造過程の第３工程を説明するための断面模式図で
ある。
【図１０】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第４工程を説明するための断面模式図
である。
【図１１】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第５工程を説明するための断面模式図
である。
【図１２】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第６工程を説明するための断面模式図
である。
【図１３】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第７工程を説明するための断面模式図
である。
【図１４】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第８工程を説明するための断面模式図
である。
【図１５】 実施の形態１における不揮発性半導体記憶
装置の製造過程の第９工程を説明するための断面模式図
である。
【図１６】 実施の形態２における不揮発性半導体記憶
装置のメモリセルアレイの構成を示すレイアウト図であ
る。
【図１７】 図１６中の線分Ｅ−Ｅでの断面模式図であ
る。
【図１８】 従来のＮＲＯＭのメモリセルアレイの一部
を示したレイアウト図である。
【図１９】 図１８中の線分Ａ−Ａでの断面模式図であ
る。
【符号の説明】
１，２０ ワード線、２，３０ ビット線、１１，１
２，１４，８２，８４シリコン酸化膜、１３，８３ 窒
化膜、４０ ｎ型拡散領域、５０ 素子分離領域、６０
コンタクトホール、８０ 半導体基板、８１ ｐウェ
ル、８５，８６層間絶縁膜、１１０ レジスト膜。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する第１導電型の半導体基板
    と、 前記半導体基板の主表面に形成され、第２導電型の複数
    の導電領域と、 前記半導体基板の主表面に形成され、前記複数の導電領
    域と交互に配置される複数の絶縁領域と、 前記半導体基板の主表面上に形成される第１の絶縁膜
    と、 前記第１の絶縁膜上に形成され、複数の記憶領域を有す
    る電荷記憶膜と、 前記電荷記憶膜上に形成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される複数の導電線とを含
    む、不揮発性半導体記憶装置。
  2. 【請求項２】 前記半導体記憶装置はさらに、 前記複数の導電線の上層に形成され、前記導電領域に接
    続される複数のビット線を含む、請求項１に記載の不揮
    発性半導体記憶装置。
  3. 【請求項３】 前記複数の導電線は前記複数のビット線
    と交差して配列される、請求項２に記載の不揮発性半導
    体記憶装置。
  4. 【請求項４】 前記複数の絶縁領域は、前記複数のビッ
    ト線に並行に配列される、請求項２または３に記載の不
    揮発性半導体記憶装置。
  5. 【請求項５】 前記電荷記憶膜は、複数のポリシリコン
    部を含むシリコン酸化物で形成される、請求項１から３
    のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記複数のビット線は金属で形成され
    る、請求項２に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 主表面を有する第１導電型の半導体基板
    とメモリセルアレイを含む不揮発性半導体記憶装置であ
    って、 前記メモリセルアレイは、 行に配列される複数の導電線と、 前記複数の導電線の上層に形成され、列に配列される複
    数のビット線と、 導電線とビット線との交点に対応して配置される複数の
    不揮発性メモリセルとを含み、 前記複数の不揮発性メモリセルの各々は、 前記半導体基板の主表面に形成され、各々が対応する導
    電線を挟んで配置され、各々が前記互いに隣接する２本
    のビット線のうちの対応するビット線に接続される第２
    導電型の２つの導電領域と、 前記半導体基板の主表面上であって、前記２つの導電領
    域の間に形成される第１の絶縁膜と、 前記第１の絶縁膜上に形成される電荷記憶膜と、 前記電荷記憶膜上に形成される第２の絶縁膜とを含む、
    不揮発性半導体記憶装置。
  8. 【請求項８】 前記不揮発性半導体記憶装置はさらに、 列に配列される前記複数の不揮発性メモリセル間に配列
    される複数の絶縁領域を含む、請求項７に記載の不揮発
    性半導体記憶装置。
  9. 【請求項９】 前記電荷記憶膜は、分離された２つの記
    憶領域を含む、請求項７または８に記載の不揮発性半導
    体記憶装置。
  10. 【請求項１０】 前記２つの導電領域間で流れる電流の
    向きは、書込動作時と読出動作時で逆になる、請求項７
    から９のいずれか１項に記載の不揮発性半導体記憶装
    置。
  11. 【請求項１１】 前記不揮発性メモリセルは２ビットの
    データを記憶できる、請求項７から１０のいずれか１項
    に記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記電荷記憶膜は複数のポリシリコン
    部を含むシリコン酸化物で形成される、請求項７から１
    １のいずれか１項に記載の不揮発性半導体記憶装置。
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