JP2003203923A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トランジスタ構造
を有する半導体装置およびその製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a transistor structure and its manufacturing method.
【０００２】[0002]
【従来の技術】従来の半導体装置は、図２９および図３
０に示すように、素子分離絶縁膜１０５に囲まれた素子
形成領域にトランジスタが形成されている。トランジス
タは、ゲート電極１０１、ゲート絶縁膜１１０、ソース
領域１０２、ドレイン領域１０３から構成されている。
ドレイン領域１０３は、不純物濃度が比較的高い高濃度
不純物領域１０４ｂと不純物濃度が比較的低い低濃度不
純物領域１０４ａとから構成されている。また、トラン
ジスタを構成するドレイン領域１０３の耐圧を向上させ
るために、ドレイン領域１０３の高濃度不純物領域１０
４ｂのゲート電極１０１と反対側に低濃度不純物領域１
０４ａを設けている。このような構造は、例えば特開平
５-２１８０７０号公報に示されている。2. Description of the Related Art A conventional semiconductor device is shown in FIGS.
As shown in 0, a transistor is formed in the element formation region surrounded by the element isolation insulating film 105. The transistor includes a gate electrode 101, a gate insulating film 110, a source region 102, and a drain region 103.
The drain region 103 is composed of a high concentration impurity region 104b having a relatively high impurity concentration and a low concentration impurity region 104a having a relatively low impurity concentration. Further, in order to improve the breakdown voltage of the drain region 103 forming the transistor, the high concentration impurity region 10 of the drain region 103 is used.
4b on the side opposite to the gate electrode 101 on the low-concentration impurity region 1
04a is provided. Such a structure is disclosed in, for example, Japanese Patent Laid-Open No. 5-218070.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、特開平
５-２１８０７０号公報に開示されている半導体装置に
あっては、図３０に示す断面において、高濃度不純物領
域１０４ｂと素子分離絶縁膜１０５とは接していないた
め、ドレイン領域１０３に高電圧が印加されても、ドレ
イン領域１０３側であってゲート電極１０１と向かい合
う部分の素子分離絶縁膜１０５と半導体基板１００との
界面に存在する欠陥を介したブレークダウンは起こらな
いので、ドレイン耐圧が低下することはないが、図２９
に示すように、平面的に見て、ゲート電極１０１が延び
る方向と平行な方向においては、素子分離絶縁膜１０５
と高濃度不純物領域１０４ｂとが接触しているため、接
触している部分の高濃度不純物領域１０４ｂと素子分離
絶縁膜１０５との間ではドレイン領域１０３の耐圧の低
下が生じる問題があった。However, in the semiconductor device disclosed in Japanese Patent Laid-Open No. 5-218070, the high-concentration impurity region 104b and the element isolation insulating film 105 in the cross section shown in FIG. Since they are not in contact with each other, even if a high voltage is applied to the drain region 103, a defect existing at the interface between the element isolation insulating film 105 and the semiconductor substrate 100 on the drain region 103 side and facing the gate electrode 101 is mediated. Since breakdown does not occur, the drain breakdown voltage does not decrease.
As shown in FIG. 2, the element isolation insulating film 105 is formed in a direction parallel to the direction in which the gate electrode 101 extends in plan view.
Since the high-concentration impurity region 104b and the high-concentration impurity region 104b are in contact with each other, there is a problem that the breakdown voltage of the drain region 103 is lowered between the contact portion of the high-concentration impurity region 104b and the element isolation insulating film 105.
【０００４】したがって、ドレイン耐圧を向上させ、ト
ランジスタの負荷曲線の動作範囲を大きくとることがで
きなかったため、半導体増幅器として用いた場合の出力
や効率を向上させることができなかった。Therefore, the drain breakdown voltage could not be improved and the operating range of the load curve of the transistor could not be made large, so that the output and efficiency when used as a semiconductor amplifier could not be improved.
【０００５】この発明は、上述の問題に鑑みてなされた
ものであって、その目的は、ドレイン耐圧を向上させる
ことにより、半導体増幅器として用いた場合の出力や効
率を向上させることができる半導体装置およびその製造
方法を提供することである。The present invention has been made in view of the above problems, and an object thereof is to improve the drain withstand voltage and thereby improve the output and efficiency when used as a semiconductor amplifier. And a method for manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、半導体基板上に形成されたゲート電極
と、ゲート電極の両側に形成されたソース領域およびド
レイン領域と、ゲート電極、ソース領域およびドレイン
領域を含むトランジスタを構成する素子形成領域を囲む
ように配置された素子分離絶縁膜と備え、ドレイン領域
が、相対的に不純物濃度が低い第１導電型の低濃度不純
物領域と、低濃度不純物領域と同じ導電型であって相対
的に不純物濃度が高い第１導電型の高濃度不純物領域と
を含み、第１導電型の高濃度不純物領域が素子分離絶縁
膜のいずれの部分からも所定の距離以上離れて形成され
ている。The semiconductor device of the present invention comprises:
A semiconductor substrate, a gate electrode formed on the semiconductor substrate, a source region and a drain region formed on both sides of the gate electrode, and an element formation region that forms a transistor including the gate electrode, the source region, and the drain region are surrounded. And a drain region of the first conductivity type low-concentration impurity region having a relatively low impurity concentration, and a drain region having the same conductivity type as the low-concentration impurity region and a relatively low impurity concentration. A high-concentration impurity region of high first conductivity type is formed, and a high-concentration impurity region of the first conductivity type is formed apart from any portion of the element isolation insulating film by a predetermined distance or more.
【０００７】上記の構成によれば、高濃度不純物領域が
素子分離絶縁膜のいずれの部分からも所定の距離以上離
れて形成されているため、ドレイン領域に印加されたバ
イアスにより、素子分離絶縁膜に電気的な影響を及ぼす
ことを抑制することができる。その結果、ドレイン領域
と素子分離絶縁膜との間の界面の欠陥に起因するブレー
クダウンを抑制することが可能となる。したがって、ド
レイン耐圧を向上させ、トランジスタの負荷曲線の動作
範囲を大きくとることができるため、半導体増幅器とし
て用いた場合の出力や効率を向上させることができる。According to the above structure, since the high-concentration impurity region is formed apart from any portion of the element isolation insulating film by a predetermined distance or more, the bias applied to the drain region causes the element isolation insulating film to be formed. It is possible to suppress the electrical influence on the. As a result, it becomes possible to suppress breakdown due to defects at the interface between the drain region and the element isolation insulating film. Therefore, since the drain breakdown voltage can be improved and the operating range of the load curve of the transistor can be widened, the output and efficiency when used as a semiconductor amplifier can be improved.
【０００８】本発明の半導体装置は、また、第１導電型
の高濃度不純物領域と素子分離絶縁膜との間に、第１導
電型の低濃度不純物領域が形成されていてもよい。In the semiconductor device of the present invention, a low concentration impurity region of the first conductivity type may be formed between the high concentration impurity region of the first conductivity type and the element isolation insulating film.
【０００９】上記の構成によれば、第１導電型の高濃度
不純物領域と素子分離絶縁膜との間に第２導電型の不純
物領域を形成する場合に比較して、ドレイン領域の全体
に低濃度不純物を注入することができるため、ドレイン
領域の形成工程が簡単となる。According to the above structure, compared with the case where the second conductivity type impurity region is formed between the first conductivity type high-concentration impurity region and the element isolation insulating film, the entire drain region has a low impurity concentration. Since the impurity with a high concentration can be implanted, the process of forming the drain region is simplified.
【００１０】本発明の半導体装置は、第１導電型の高濃
度不純物領域と素子分離絶縁膜との間に、第１導電型と
は異なる第２導電型の不純物領域が形成されていてもよ
い。In the semiconductor device of the present invention, an impurity region of a second conductivity type different from the first conductivity type may be formed between the high concentration impurity region of the first conductivity type and the element isolation insulating film. .
【００１１】上記の構成によれば、第１導電型の高濃度
不純物領域と素子分離絶縁膜との間に第１導電型の低濃
度不純物領域を形成する場合に比較して、第１導電型の
高濃度不純物領域と素子分離絶縁膜との間に空乏層が形
成されることが抑制される。そのため、ドレイン領域に
高電圧が印加されても空乏層が素子分離絶縁膜まで伸び
ることが抑制され、前述のブレークダウンが発生するこ
とがより確実に抑制される。According to the above structure, the first conductivity type low concentration impurity region is formed between the first conductivity type high concentration impurity region and the element isolation insulating film. Formation of a depletion layer between the high-concentration impurity region and the element isolation insulating film is suppressed. Therefore, even if a high voltage is applied to the drain region, the depletion layer is suppressed from extending to the element isolation insulating film, and the occurrence of the above-mentioned breakdown is more reliably suppressed.
【００１２】本発明の半導体装置は、ソース領域が、相
対的に不純物濃度が低い第１導電型の低濃度不純物領域
と、相対的に不純物濃度が高い低濃度不純物領域と同じ
第１導電型の高濃度不純物領域とを含み、ドレイン領域
の第１導電型の高濃度不純物領域とゲート電極との間の
距離が、ソース領域の第１導電型の高濃度不純物領域と
ゲート電極との間の距離よりも大きい。In the semiconductor device of the present invention, the source region has the same first conductivity type low-concentration impurity region having a relatively low impurity concentration and the first conductivity type low-concentration impurity region having a relatively high impurity concentration. A high-concentration impurity region of the drain region, and a distance between the first-conductivity-type high-concentration impurity region of the source region and the gate electrode; Greater than.
【００１３】上記の構成によれば、ドレイン領域の第１
導電型の高濃度不純物領域とゲート電極との間の距離
が、ドレイン領域の第１導電型の高濃度不純物領域とゲ
ート電極との間の距離よりも大きいため、ドレイン領域
の耐圧を向上させることができる。According to the above structure, the first drain region
Since the distance between the conductivity type high concentration impurity region and the gate electrode is larger than the distance between the first conductivity type high concentration impurity region of the drain region and the gate electrode, the breakdown voltage of the drain region is improved. You can
【００１４】本発明の半導体装置は、ドレイン領域の上
に、絶縁膜を介して、ソース領域と同電位の導電層が設
けられている。In the semiconductor device of the present invention, a conductive layer having the same potential as the source region is provided on the drain region via an insulating film.
【００１５】上記の構成によれば、導電層がソース領域
の電位に固定されているため、ドレイン領域の耐圧を向
上させることができる。According to the above structure, since the conductive layer is fixed to the potential of the source region, the breakdown voltage of the drain region can be improved.
【００１６】本発明の半導体装置は、ドレイン領域のゲ
ート電極が延びる方向と平行な方向の長さがソース領域
のゲート電極が延びる方向と平行な方向の長さよりも長
く形成されることにより、第１導電型の高濃度不純物領
域が素子分離絶縁膜のいずれの部分からも所定の距離以
上離れて形成されるようにしてもよい。In the semiconductor device of the present invention, the length in the direction parallel to the direction in which the gate electrode in the drain region extends is longer than the length in the direction in parallel to the direction in which the gate electrode in the source region extends. The one-conductivity-type high-concentration impurity region may be formed apart from any portion of the element isolation insulating film by a predetermined distance or more.
【００１７】上記の構成によれば、ドレイン領域の高濃
度不純物領域のゲート電極が延びる方向と平行な方向の
長さを変更することなく、第１導電型の高濃度不純物領
域を素子分離絶縁膜のいずれの部分からも所定の距離以
上離して形成することができる。その結果、ドレイン領
域の高濃度不純物領域のゲート電極が延びる方向と平行
な方向の長さが短くなることに起因するオン抵抗の低下
を生じさせることなく、ドレイン耐圧を向上させること
ができる。According to the above structure, the first-conductivity-type high-concentration impurity region is formed into the element isolation insulating film without changing the length of the high-concentration impurity region in the drain region in the direction parallel to the direction in which the gate electrode extends. Can be formed at a predetermined distance or more from any of the above. As a result, the drain breakdown voltage can be improved without causing a decrease in on-resistance due to a reduction in the length of the high-concentration impurity region of the drain region in the direction parallel to the direction in which the gate electrode extends.
【００１８】本発明の半導体装置は、ソース領域が、相
対的に不純物濃度が低い第１導電型の低濃度不純物領域
と、相対的に不純物濃度が高い低濃度不純物領域と同じ
第１導電型の高濃度不純物領域とを含み、ドレイン領域
の第１導電型の高濃度不純物領域のゲート電極が延びる
方向と平行な方向の長さがソース領域の第１導電型の高
濃度不純物領域のゲート電極が延びる方向と平行な方向
の長さよりも短く形成されることにより、ドレイン領域
の第１導電型の高濃度不純物領域が素子分離絶縁膜のい
ずれの部分からも所定の距離以上離れて形成されるよう
にしてもよい。In the semiconductor device of the present invention, the source region has the same first conductivity type low-concentration impurity region having a relatively low impurity concentration and the low-concentration impurity region having a relatively high impurity concentration. A high-concentration impurity region, and a length in a direction parallel to a direction in which the gate electrode of the first-conductivity-type high-concentration impurity region of the drain region extends is the gate electrode of the first-conductivity-type high-concentration impurity region of the source region. By forming the high-concentration impurity region of the first conductivity type in the drain region at a predetermined distance or more from any portion of the element isolation insulating film, the first conductivity type high-concentration impurity region of the drain region is formed to be shorter than the length in the direction parallel to the extending direction. You may
【００１９】上記の構成によれば、素子分離絶縁膜によ
り囲まれる素子形成領域の形状を変更することなく、第
１導電型の高濃度不純物領域を素子分離絶縁膜のいずれ
の部分からも所定の距離以上離れて形成されるようにす
ることができる。その結果、素子形成領域の形状の設計
変更を生じさせることなく、ドレイン耐圧を向上させる
ことができる。According to the above structure, the first-conductivity-type high-concentration impurity region is formed in a predetermined region from any portion of the element isolation insulating film without changing the shape of the element formation region surrounded by the element isolation insulating film. It can be formed to be separated by a distance or more. As a result, the drain breakdown voltage can be improved without changing the design of the shape of the element formation region.
【００２０】本発明の半導体装置の製造方法は、半導体
基板上に素子形成領域を分離するための素子分離絶縁膜
を形成する工程と、素子形成領域の半導体基板上にゲー
ト電極を形成する工程と、ゲート電極の両側にソース領
域およびドレイン領域を形成する工程と、ドレイン領域
に、相対的に不純物濃度が低い第１導電型の低濃度不純
物領域を形成する工程と、低濃度不純物領域と同じ導電
型であって相対的に不純物濃度が高い第１導電型の高濃
度不純物領域を形成する工程とを備え、第１導電型の高
濃度不純物領域を形成する工程において、第１導電型の
高濃度不純物領域を素子分離絶縁膜のいずれの部分から
も所定の距離以上離して形成する。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming an element isolation insulating film for separating an element formation region on a semiconductor substrate, and a step of forming a gate electrode on the semiconductor substrate in the element formation region. A step of forming a source region and a drain region on both sides of the gate electrode, a step of forming a low-concentration impurity region of the first conductivity type having a relatively low impurity concentration in the drain region, and the same conductivity as the low-concentration impurity region. Forming a high-concentration impurity region of the first conductivity type having a relatively high impurity concentration, wherein the high-concentration impurity region of the first conductivity type is formed in the step of forming the high-concentration impurity region of the first conductivity type. The impurity region is formed apart from any portion of the element isolation insulating film by a predetermined distance or more.
【００２１】上記の製法によれば、高濃度不純物領域が
素子分離絶縁膜のいずれの部分からも所定の距離以上離
れて形成されるため、ドレイン領域にバイアスが印加さ
れたときに、素子分離絶縁膜に電気的な影響を及ぼすこ
とが抑制される。その結果、ドレイン領域と素子分離絶
縁膜との界面の欠陥に起因するブレークダウンが抑制さ
れ、ドレイン耐圧が向上した半導体装置を提供すること
ができる。According to the above manufacturing method, the high-concentration impurity region is formed apart from any part of the element isolation insulating film by a predetermined distance or more, so that when the bias is applied to the drain region, the element isolation insulating film is formed. Electrical influence on the membrane is suppressed. As a result, it is possible to provide a semiconductor device in which breakdown due to defects at the interface between the drain region and the element isolation insulating film is suppressed and the drain breakdown voltage is improved.
【００２２】本発明の半導体装置の製造方法は、第１導
電型の高濃度不純物領域と素子分離絶縁膜との間に、第
１導電型とは異なる第２導電型の不純物領域が残存する
ようにする。According to the method of manufacturing a semiconductor device of the present invention, an impurity region of the second conductivity type different from the first conductivity type remains between the high concentration impurity region of the first conductivity type and the element isolation insulating film. To
【００２３】上記の製法によれば、第１導電型の高濃度
不純物領域と素子分離絶縁膜との間に第１導電型の低濃
度不純物領域を形成する場合に比較して、第１導電型の
高濃度不純物領域と素子分離絶縁膜との間に空乏層が形
成されることが抑制されるため、ドレイン領域に高電圧
が印加されても空乏層が素子分離絶縁膜まで伸びること
が抑制され、ブレークダウンが発生することが抑制され
た半導体装置を提供することができる。According to the above-mentioned manufacturing method, the first conductivity type is lower than the case where the first conductivity type low concentration impurity region is formed between the first conductivity type high concentration impurity region and the element isolation insulating film. Since the depletion layer is prevented from being formed between the high-concentration impurity region and the element isolation insulating film, the depletion layer is prevented from extending to the element isolation insulating film even when a high voltage is applied to the drain region. It is possible to provide a semiconductor device in which the occurrence of breakdown is suppressed.
【００２４】本発明の半導体装置の製造方法は、ゲート
電極を形成する工程において、第２導電型の不純物領域
が形成されている領域上に、ゲート電極と同層のダミー
ゲート電極を形成し、第１導電型の低濃度不純物領域を
形成するために第１導電型の不純物注入を行なうとき
に、ダミーゲート電極がマスクとなるようにする。In the method of manufacturing a semiconductor device of the present invention, in the step of forming the gate electrode, a dummy gate electrode in the same layer as the gate electrode is formed on the region where the impurity region of the second conductivity type is formed, The dummy gate electrode serves as a mask when the first-conductivity-type impurity is implanted to form the first-conductivity-type low-concentration impurity region.
【００２５】上記の製法によれば、ゲート電極の形成す
る工程を利用して、第２導電型の不純物領域が形成され
ている領域上に第１導電型の低濃度不純物が注入される
ことを防止するマスクを形成する。そのため、不純物が
注入されることを防止するためのマスクを別途設ける必
要がなくなるため、マスク形成のためのプロセスの増加
を抑制することができる。According to the above-described manufacturing method, it is possible to use the step of forming the gate electrode to implant the low concentration impurity of the first conductivity type into the region where the impurity region of the second conductivity type is formed. Form a mask to prevent. Therefore, it is not necessary to separately provide a mask for preventing the implantation of impurities, so that it is possible to suppress an increase in the number of processes for forming a mask.
【００２６】[0026]
【発明の実施の形態】以下、図に基づいて、本発明の実
施の形態の半導体装置およびその製造方法を説明する。BEST MODE FOR CARRYING OUT THE INVENTION A semiconductor device according to an embodiment of the present invention and a method for manufacturing the same will be described below with reference to the drawings.
【００２７】（実施の形態１）本実施の形態の半導体装
置を、図１および図２を用いて、Ｎ型トランジスタを例
にして説明する。図１および図２に示すように、本実施
の形態の半導体装置は、半導体基板１００上に、ゲート
電極１およびゲート絶縁膜１０と、ゲート電極１および
ゲート絶縁膜１０の側壁を覆うサイドウォール絶縁膜９
とが形成されている。また、本実施の形態の半導体装置
は、半導体基板１００の主表面から所定の深さにかけて
形成され、かつ、平面的に見て、ゲート電極１の両側に
形成されたソース領域２およびドレイン領域３を含むト
ランジスタを構成する素子形成領域と、その素子形成領
域を囲むように配置された素子分離絶縁膜５とから構成
されている。(First Embodiment) A semiconductor device of the present embodiment will be described with reference to FIGS. 1 and 2 by taking an N-type transistor as an example. As shown in FIGS. 1 and 2, the semiconductor device according to the present embodiment has a semiconductor substrate 100, on which a gate electrode 1 and a gate insulating film 10 are provided, and side wall insulation that covers sidewalls of the gate electrode 1 and the gate insulating film 10. Membrane 9
And are formed. Further, the semiconductor device of the present embodiment is formed from the main surface of semiconductor substrate 100 to a predetermined depth and is formed on both sides of gate electrode 1 in plan view. And a device isolation insulating film 5 arranged so as to surround the device forming region.
【００２８】また、ドレイン領域３が、相対的に不純物
濃度が低いＮ-型の低濃度不純物領域４ａと、低濃度不
純物領域４ａと同じ導電型であって相対的に不純物濃度
が高いＮ+型の高濃度不純物領域４ｂとを含み、Ｎ+型の
高濃度不純物領域４ｂが素子分離絶縁膜５のいずれの部
分とも接しないように形成されている。Further, the drain region 3 has an N − -type low-concentration impurity region 4a having a relatively low impurity concentration and an N + -type having the same conductivity type as the low-concentration impurity region 4a and a relatively high impurity concentration. And the N + -type high-concentration impurity region 4b are formed so as not to be in contact with any part of the element isolation insulating film 5.
【００２９】上記の構成によれば、高濃度不純物領域４
ｂが素子分離絶縁膜５のいずれの部分とも接しないよう
に形成されているため、ドレイン領域３に印加されたバ
イアスにより、素子分離絶縁膜５に電気的な影響を及ぼ
すことを抑制することができる。その結果、ドレイン領
域３と素子分離絶縁膜５との間の界面の欠陥に起因する
ゲート電極１が延びる方向と平行な方向でのブレークダ
ウンを抑制することが可能となる。したがって、ドレイ
ン耐圧を向上させ、トランジスタの負荷曲線の動作範囲
を大きくとることができるため、半導体増幅器として用
いた場合の出力や効率を向上させることができる。According to the above configuration, the high concentration impurity region 4
Since b is formed so as not to be in contact with any part of the element isolation insulating film 5, it is possible to suppress an electrical influence on the element isolation insulating film 5 by the bias applied to the drain region 3. it can. As a result, it is possible to suppress the breakdown in the direction parallel to the extending direction of the gate electrode 1 due to the defect at the interface between the drain region 3 and the element isolation insulating film 5. Therefore, since the drain breakdown voltage can be improved and the operating range of the load curve of the transistor can be widened, the output and efficiency when used as a semiconductor amplifier can be improved.
【００３０】次に、本実施の形態の半導体装置の製造方
法を図２１〜図２４を用いて説明する。本実施の形態の
Ｎ型トランジスタである半導体装置の製造方法において
は、まず、図２１に示すように、Ｐ型のシリコン基板で
ある半導体基板１００上に、トランジスタを形成するた
めの素子形成領域を取り囲むように素子分離領域を構成
する素子分離絶縁膜５を形成する。この素子形成領域を
形成した後に、ゲート絶縁膜１０を形成するための酸化
膜を半導体基板１００の主表面の熱酸化により形成し、
その酸化膜の上にリンがドープされたポリシリコンを堆
積して、写真製版工程およびエッチング工程を経て、図
２２に示すように、ゲート電極１およびゲート絶縁膜１
０を形成する。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. In the method of manufacturing a semiconductor device which is an N-type transistor of the present embodiment, first, as shown in FIG. 21, an element formation region for forming a transistor is formed on a semiconductor substrate 100 which is a P-type silicon substrate. An element isolation insulating film 5 forming an element isolation region is formed so as to surround it. After forming this element formation region, an oxide film for forming the gate insulating film 10 is formed by thermal oxidation of the main surface of the semiconductor substrate 100,
A phosphorus-doped polysilicon is deposited on the oxide film, and a gate electrode 1 and a gate insulating film 1 are formed as shown in FIG.
Form 0.
【００３１】この状態で全面にリンを１Ｅ１３ｃｍ-2で
イオン注入し、図２３に示すように、トランジスタのエ
クステンション領域となる低濃度不純物領域４ａを形成
する。次に、酸化膜を堆積してし、その酸化膜をエッチ
バックすることでゲート電極１の側面にサイドウォール
絶縁膜９を形成する。次に、ソース領域２の高濃不純物
領域４ｂを形成した後、ドレイン領域３の高濃不純物度
領域４ｂが素子分離絶縁膜５と分離された状態で形成さ
れるように、ドレイン領域３の外周よりも内側に開口が
位置するレジストマスク７を形成し、図２４に示すよう
に、レジストマスク７の開口から、砒素を２Ｅ１５ｃｍ
-2でイオン注入することで、図１および図２に示す本実
施の形態の半導体装置の構造を形成することができる。In this state, phosphorus is ion-implanted into the entire surface at 1E13 cm −2 to form a low concentration impurity region 4a which will be an extension region of the transistor as shown in FIG. Next, an oxide film is deposited, and the oxide film is etched back to form the sidewall insulating film 9 on the side surface of the gate electrode 1. Next, after forming the high-concentration impurity region 4b of the source region 2, the outer periphery of the drain region 3 is formed so that the high-concentration impurity region 4b of the drain region 3 is formed separately from the element isolation insulating film 5. A resist mask 7 having an opening located inside is formed. As shown in FIG. 24, 2E15 cm of arsenic is introduced from the opening of the resist mask 7.
By implanting ions with -2 , the structure of the semiconductor device of the present embodiment shown in FIGS. 1 and 2 can be formed.
【００３２】（実施の形態２）本実施の形態の半導体装
置を、図３および図４を用いて説明する。図３および図
４に示すように、本実施の形態の半導体装置は、実施の
形態１の半導体装置の構造とほぼ同様であるが、Ｎ+型
の高濃度不純物領域４ｂと素子分離絶縁膜５との間の全
領域にわたって、Ｎ-型の低濃度不純物領域４ａの代わ
りにＰ+型の不純物領域６が形成されていていることの
みが実施の形態１の半導体装置の構造と異なる。(Second Embodiment) A semiconductor device of the present embodiment will be described with reference to FIGS. 3 and 4. As shown in FIGS. 3 and 4, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the first embodiment, except that the N + type high concentration impurity region 4b and the element isolation insulating film 5 are formed. The difference from the structure of the semiconductor device of the first embodiment is that a P + -type impurity region 6 is formed instead of the N − -type low-concentration impurity region 4a over the entire region between and.
【００３３】上記の構成によれば、Ｎ+型の高濃度不純
物領域４ｂと素子分離絶縁膜５との間にＮ-型の低濃度
不純物領域４ａを形成する実施の形態１の場合に比較し
て、半導体基板１００を構成するＰ+型の不純物領域６
の影響で、Ｎ+型の高濃度不純物領域４ｂと素子分離絶
縁膜５との間に空乏層が形成されることが抑制される。
そのため、ドレイン領域３に高電圧が印加されても空乏
層が素子分離絶縁膜５まで伸びることが抑制され、前述
のブレークダウンが発生することがより確実に抑制され
る。According to the above structure, compared with the case of the first embodiment in which the N − type low concentration impurity region 4a is formed between the N + type high concentration impurity region 4b and the element isolation insulating film 5. The P + -type impurity region 6 that constitutes the semiconductor substrate 100.
Due to the influence of, the formation of a depletion layer between the N + type high concentration impurity region 4b and the element isolation insulating film 5 is suppressed.
Therefore, even if a high voltage is applied to the drain region 3, the depletion layer is suppressed from extending to the element isolation insulating film 5, and the occurrence of the above-mentioned breakdown is more reliably suppressed.
【００３４】次に、本実施の形態の半導体装置の製造方
法を図２５〜図２８を用いて説明する。本実施の形態の
Ｎ型トランジスタである半導体装置の製造方法において
は、まず、実施の形態１と同様に、図２５に示すよう
に、Ｐ型のシリコン基板である半導体基板１００上に、
トランジスタを形成するための素子形成領域を取り囲む
ように素子分離領域を構成する素子分離絶縁膜５を形成
する。この素子形成領域を形成した後に、ゲート絶縁膜
１０を形成するための酸化膜を半導体基板１の主表面の
熱酸化により形成し、その酸化膜の上にリンがドープさ
れたポリシリコンを堆積して、写真製版工程およびエッ
チング工程を経て、図２６に示すように、ゲート電極１
およびゲート絶縁膜１０ならびにダミーゲート電極１１
およびダミーゲート絶縁膜を形成する。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to FIGS. In the method of manufacturing a semiconductor device that is an N-type transistor of the present embodiment, first, as in the first embodiment, as shown in FIG. 25, on a semiconductor substrate 100 that is a P-type silicon substrate,
An element isolation insulating film 5 forming an element isolation region is formed so as to surround an element formation region for forming a transistor. After forming this element forming region, an oxide film for forming the gate insulating film 10 is formed by thermal oxidation of the main surface of the semiconductor substrate 1, and phosphorus-doped polysilicon is deposited on the oxide film. Then, through the photolithography process and the etching process, as shown in FIG.
And gate insulating film 10 and dummy gate electrode 11
And a dummy gate insulating film is formed.
【００３５】この状態で、実施の形態１と同様に、全面
にリンを１Ｅ１３ｃｍ-2でイオン注入し、図２７に示す
ように、トランジスタのエクステンション領域となる低
濃度不純物領域４ａを形成する。したがって、ダミーゲ
ート電極１１およびダミーゲート絶縁膜が残存するドレ
イン領域３は、Ｎ型不純物が注入されないため、Ｐ型の
不純物領域の半導体基板１００のままである。In this state, similarly to the first embodiment, phosphorus is ion-implanted at 1E13 cm -2 on the entire surface to form a low concentration impurity region 4a which becomes an extension region of the transistor as shown in FIG. Therefore, the drain region 3 in which the dummy gate electrode 11 and the dummy gate insulating film remain is not implanted with the N-type impurity, and thus remains the semiconductor substrate 100 in the P-type impurity region.
【００３６】次に、酸化膜を堆積してし、その酸化膜を
エッチバックすることでゲート電極１の側面にサイドウ
ォール絶縁膜９を形成する。次に、ドレイン領域３の高
濃不純物度領域４ｂが素子分離絶縁膜５と分離されて形
成されるように、ドレイン領域３よりも内側に開口が位
置するレジストマスク７を形成し、図２８に示すよう
に、レジストマスク７の開口から、砒素を２Ｅ１５ｃｍ
-2イオン注入することで、ソース領域２の高濃不純物領
域４ｂを形成することにより、図３および図４に示す本
実施の形態の半導体装置の構造を得ることができる。Next, an oxide film is deposited, and the oxide film is etched back to form a sidewall insulating film 9 on the side surface of the gate electrode 1. Next, a resist mask 7 whose opening is located inside the drain region 3 is formed so that the high-concentration impurity region 4b of the drain region 3 is formed separately from the element isolation insulating film 5, and FIG. As shown in the opening of the resist mask 7, arsenic 2E15 cm
By implanting −2 ions, the high-concentration impurity region 4b of the source region 2 is formed, whereby the structure of the semiconductor device of the present embodiment shown in FIGS. 3 and 4 can be obtained.
【００３７】上記本実施の形態の半導体装置の製造方法
によれば、素子分離絶縁膜５に囲まれた素子形成領域に
おいて、ゲート電極１のパターニング工程で、図２６に
示すように、ゲート電極１およびゲート絶縁膜１０のダ
ミーパターンであるダミーゲート電極１１およびダミー
ゲート絶縁膜を、ドレイン領域３のうちＰ型の不純物領
域６となる領域上に残すことで、ドレイン領域３へのＮ
-注入工程において、Ｐ型の不純物が既に注入されてい
る半導体基板１にＮ-型の不純物が注入されることを抑
制することで、図３および図４に示す実施の形態２の半
導体装置の構造を形成することができる。そのため、Ｎ
-型の不純物が注入されることを防止するためのマスク
を別途設ける必要がなくなる。その結果、マスク形成の
ためのプロセスの増加を抑制することができる。According to the method of manufacturing a semiconductor device of the present embodiment, the gate electrode 1 is formed in the element forming region surrounded by the element isolation insulating film 5 in the patterning process of the gate electrode 1 as shown in FIG. By leaving the dummy gate electrode 11 and the dummy gate insulating film, which are the dummy pattern of the gate insulating film 10, on the region which becomes the P-type impurity region 6 in the drain region 3, the N to the drain region 3 is reduced.
In the implantation step, by suppressing the N − type impurities from being implanted into the semiconductor substrate 1 into which the P type impurities have already been implanted, the semiconductor device according to the second embodiment shown in FIGS. The structure can be formed. Therefore, N
- there is no need to separately provide a mask for preventing type impurity is implanted. As a result, it is possible to suppress an increase in the number of processes for forming a mask.
【００３８】（実施の形態３）本実施の形態の半導体装
置を、図５および図６を用いて説明する。図５および図
６に示すように、本実施の形態の半導体装置は、図１お
よび図２に示す実施の形態１の半導体装置の構造とほぼ
同様であるが、ドレイン領域３のＮ+型の高濃度不純物
領域４ｂとゲート電極１との間の距離が、図１および図
２に示すドレイン領域３のＮ+型の高濃度不純物領域４
ｂとゲート電極１との間の距離よりも大きいことのみが
実施の形態１の半導体装置の構造と異なる。すなわち、
本実施の形態の半導体装置は、図５および図６に示すよ
うに、ソース／ドレイン領域の低濃度不純物領域４ａの
構造が非対称であるＮ型トランジスタにおいて、実施の
形態１の半導体装置と同様の構造を実現したものであ
る。(Third Embodiment) A semiconductor device according to the present embodiment will be described with reference to FIGS. As shown in FIGS. 5 and 6, the semiconductor device of this embodiment is substantially similar to the structure of the semiconductor device of the first embodiment shown in FIGS. 1 and 2, the drain region 3 N + -type The distance between the high-concentration impurity region 4b and the gate electrode 1 corresponds to the N + -type high-concentration impurity region 4 of the drain region 3 shown in FIGS.
It is different from the structure of the semiconductor device of the first embodiment only in that it is larger than the distance between b and the gate electrode 1. That is,
As shown in FIGS. 5 and 6, the semiconductor device of the present embodiment is similar to the semiconductor device of the first embodiment in the N-type transistor in which the structure of the low concentration impurity region 4a of the source / drain region is asymmetric. It is the realization of the structure.
【００３９】上記の構成によれば、本実施の形態ではド
レイン領域のＮ+型の高濃度不純物領域４ｂとゲート電
極１との間の距離が、図１および図２に示すドレイン領
域３のＮ+型の高濃度不純物領域４ｂとゲート電極１と
の間の距離よりも大きいため、ドレイン領域３の耐圧を
向上させることができる。According to the above structure, in the present embodiment, the distance between the N + type high concentration impurity region 4b in the drain region and the gate electrode 1 is the N in the drain region 3 shown in FIGS. Since the distance is larger than the distance between the + type high concentration impurity region 4b and the gate electrode 1, the breakdown voltage of the drain region 3 can be improved.
【００４０】（実施の形態４）本実施の形態の半導体装
置を、図７および図８を用いて説明する。図７および図
８に示すように、本実施の形態の半導体装置は、図３お
よび図４に示す実施の形態２の半導体装置の構造とほぼ
同様であるが、ドレイン領域３のＮ+型の高濃度不純物
領域４ｂとゲート電極１との間の距離が、図３および図
４に示すドレイン領域３のＮ+型の高濃度不純物領域４
ｂとゲート電極１との間の距離よりも大きいことのみが
実施の形態２の半導体装置の構造と異なる。また、本実
施の形態の半導体装置は、図７および図８に示すよう
に、ソース／ドレインの低濃度不純物領域４ａの構造が
非対称であるＮ型トランジスタにおいて、実施の形態２
の半導体装置と同様の構造を実現したものである。(Embodiment 4) A semiconductor device according to the present embodiment will be described with reference to FIGS. As shown in FIGS. 7 and 8, the semiconductor device of this embodiment is substantially similar to the structure of the semiconductor device of the second embodiment shown in FIGS. 3 and 4, the drain region 3 N + -type The distance between the high-concentration impurity region 4b and the gate electrode 1 corresponds to the N + -type high-concentration impurity region 4 of the drain region 3 shown in FIGS.
It is different from the structure of the semiconductor device of the second embodiment only in that it is larger than the distance between b and the gate electrode 1. Further, the semiconductor device of the present embodiment is an N-type transistor in which the structure of the source / drain low-concentration impurity regions 4a is asymmetrical, as shown in FIGS.
It realizes a structure similar to that of the semiconductor device.
【００４１】上記の構成によれば、本実施の形態ではド
レイン領域のＮ+型の高濃度不純物領域４ｂとゲート電
極１との間の距離が、図３および図４に示すドレイン領
域３のＮ+型の高濃度不純物領域４ｂとゲート電極１と
の間の距離よりも大きいため、ドレイン領域３の耐圧を
向上させることができる。According to the above structure, in the present embodiment, the distance between the N + type high concentration impurity region 4b in the drain region and the gate electrode 1 is equal to the N in the drain region 3 shown in FIGS. Since the distance is larger than the distance between the + type high concentration impurity region 4b and the gate electrode 1, the breakdown voltage of the drain region 3 can be improved.
【００４２】（実施の形態５）本実施の形態の半導体装
置を、図９および図１０を用いて説明する。図９および
図１０に示すように、本実施の形態の半導体装置は、図
５および図６に示す実施の形態３の半導体装置の構造と
ほぼ同様であるが、ドレイン領域３の上に、絶縁膜１２
を介して、半導体基板１００の主表面に対して垂直に伸
びるコンタクトプラグ１３に接続されてソース領域２と
同電位となっている導電層８が設けられていることのみ
が図５および図６に示す実施の形態３の半導体装置の構
造と異なる。すなわち、本実施の形態の半導体装置は、
図９および図１０に示すように、実施の形態３の半導体
装置の製造工程において、トランジスタを形成した後に
アルミニウムからなるフィールドプレートとしての導電
層８を形成したものである。(Embodiment 5) A semiconductor device according to the present embodiment will be described with reference to FIGS. 9 and 10. As shown in FIGS. 9 and 10, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the third embodiment shown in FIGS. Membrane 12
5 and FIG. 6 only that the conductive layer 8 connected to the contact plug 13 extending perpendicularly to the main surface of the semiconductor substrate 100 and having the same potential as that of the source region 2 is provided. The structure is different from that of the semiconductor device of the third embodiment shown. That is, the semiconductor device of the present embodiment is
As shown in FIGS. 9 and 10, in the manufacturing process of the semiconductor device of the third embodiment, a conductive layer 8 as a field plate made of aluminum is formed after forming a transistor.
【００４３】上記の構成によれば、導電層８がソース領
域２の電位に固定されているため、ドレイン領域３の耐
圧を向上させることができる。According to the above structure, since the conductive layer 8 is fixed to the potential of the source region 2, the breakdown voltage of the drain region 3 can be improved.
【００４４】（実施の形態６）本実施の形態の半導体装
置を、図１１および図１２を用いて説明する。図１１お
よび図１２に示すように、本実施の形態の半導体装置
は、図７および図８に示す実施の形態４の半導体装置の
構造とほぼ同様であるが、ドレイン領域３の上に、絶縁
膜１２を介して、半導体基板１００の主表面に対して垂
直に伸びるコンタクトプラグ１３に接続されてソース領
域２と同電位となっている導電層８が設けられているこ
とのみが図７および図８に示す実施の形態４の半導体装
置の構造と異なる。すなわち、本実施の形態の半導体装
置は、図１１および図１２に示すように、実施の形態４
の半導体装置の製造工程において、トランジスタを形成
した後にアルミニウムからなるフィールドプレートとし
ての導電層８を形成したものである。(Embodiment 6) A semiconductor device according to the present embodiment will be described with reference to FIGS. As shown in FIGS. 11 and 12, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the fourth embodiment shown in FIGS. 7 and FIG. 7 only that the conductive layer 8 connected to the contact plug 13 extending perpendicularly to the main surface of the semiconductor substrate 100 through the film 12 and having the same potential as the source region 2 is provided. 8 is different from the structure of the semiconductor device of the fourth embodiment shown in FIG. That is, as shown in FIGS. 11 and 12, the semiconductor device according to the present embodiment is similar to the semiconductor device according to the fourth embodiment.
In the manufacturing process of the semiconductor device, the conductive layer 8 as a field plate made of aluminum is formed after the transistor is formed.
【００４５】上記の構成によれば、導電層８がソース領
域２の電位に固定されているため、ドレイン領域３の耐
圧を向上させることができる。According to the above structure, since the conductive layer 8 is fixed at the potential of the source region 2, the breakdown voltage of the drain region 3 can be improved.
【００４６】また、上記実施の形態１〜６の半導体装置
は、ソース領域２が、相対的に不純物濃度が低いＮ-型
の低濃度不純物領域４ａと、相対的に不純物濃度が高い
低濃度不純物領域４ａと同じ導電型のＮ+型の高濃度不
純物領域４ｂとを含み、平面的に見て、ドレイン領域３
のＮ+型の高濃度不純物領域４ｂのゲート電極１が延び
る方向と平行な方向の長さをソース領域２のＮ+型の高
濃度不純物領域４ｂのゲート電極１が延びる方向と平行
な方向の長さよりも短く形成することで、ドレイン領域
３のＮ+型の高濃度不純物領域４ｂが素子分離絶縁膜５
に接しないようにしている。Further, in the semiconductor devices of the first to sixth embodiments, the source region 2 has the N − -type low concentration impurity region 4a having a relatively low impurity concentration and the low concentration impurity having a relatively high impurity concentration. The drain region 3 including the region 4a and the N + -type high-concentration impurity region 4b of the same conductivity type as seen in a plan view
The length of the N + -type high-concentration impurity region 4b in the direction parallel to the direction in which the gate electrode 1 extends is equal to the direction parallel to the direction in which the gate electrode 1 of the N + -type high-concentration impurity region 4b in the source region 2 extends. By forming the N + -type high-concentration impurity region 4 b of the drain region 3 to be shorter than the length, the element isolation insulating film 5 is formed.
I try not to come in contact with.
【００４７】そのため、素子分離絶縁膜５により囲まれ
る素子形成領域の形状を変更することなく、また、単純
にして、Ｎ+型の高濃度不純物領域４ｂを素子分離絶縁
膜５に接しないようにすることができる。Therefore, the shape of the element formation region surrounded by the element isolation insulating film 5 is not changed, and simply the N + type high concentration impurity region 4b is not in contact with the element isolation insulating film 5. can do.
【００４８】（実施の形態７）本実施の形態の半導体装
置を、図１３および図１４を用いて説明する。図１３お
よび図１４に示すように、本実施の形態の半導体装置
は、図１および図２に示す実施の形態１の半導体装置の
構造とほぼ同様であるが、平面的に見て、ソース領域２
の高濃度不純物領域４ｂのゲート電極１が延びる方向と
平行な方向の長さとドレイン領域３の高濃度不純物領域
４ｂのゲート電極１が延びる方向と平行な方向の長さと
を同じにして、ドレイン領域３のゲート電極１が延びる
方向と平行な方向の長さをソース領域２のゲート電極１
が延びる方向と平行な方向の長さよりも大きく形成する
ことで、Ｎ+型の高濃度不純物領域４ｂが素子分離絶縁
膜５に接しないようにしたことのみが図１および図２に
示す実施の形態１の半導体装置の構造と異なる。(Embodiment 7) A semiconductor device according to the present embodiment will be described with reference to FIGS. 13 and 14. As shown in FIGS. 13 and 14, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the first embodiment shown in FIGS. Two
The length of the high-concentration impurity region 4b in the direction parallel to the direction in which the gate electrode 1 extends and the length of the high-concentration impurity region 4b in the drain region 3 in the direction parallel to the direction in which the gate electrode 1 extends are the same. The length of the gate electrode 1 of the source region 2 in the direction parallel to the extending direction of the gate electrode 1
1 and 2 is formed only by preventing the N + type high concentration impurity region 4b from coming into contact with the element isolation insulating film 5 by forming the N + type high concentration impurity region 4b so as to have a length larger than the length in the direction parallel to the extending direction. This is different from the structure of the semiconductor device in the form 1.
【００４９】すなわち、本実施の形態の半導体装置は、
図１３および図１４に示すように、ドレイン領域３のゲ
ート電極１が延びる方向と平行な方向の長さをソース領
域２のゲート電極１が延びる方向と平行な方向の長さよ
りも長く形成することで、ドレイン領域３の高濃度不純
物領域４ｂと素子分離絶縁膜５とが接しないようにし
て、実施の形態１と同様の構造の半導体装置を実現した
ものである。That is, the semiconductor device of this embodiment is
As shown in FIGS. 13 and 14, the length of the drain region 3 in the direction parallel to the direction in which the gate electrode 1 extends is longer than the length of the source region 2 in the direction parallel to the direction in which the gate electrode 1 extends. The semiconductor device having the same structure as that of the first embodiment is realized by preventing the high concentration impurity region 4b of the drain region 3 and the element isolation insulating film 5 from contacting each other.
【００５０】上記の構成によれば、高濃度不純物領域４
ｂのゲート電極１が延びる方向と平行な方向の長さを変
更することなく、Ｎ+型の高濃度不純物領域４ｂを素子
分離絶縁膜５に接しないようにすることができる。According to the above configuration, the high concentration impurity region 4
It is possible to prevent the N + -type high-concentration impurity region 4b from coming into contact with the element isolation insulating film 5 without changing the length of the b in the direction parallel to the extending direction of the gate electrode 1.
【００５１】（実施の形態８）本実施の形態の半導体装
置を、図１５および図１６を用いて説明する。図１５お
よび図１６に示すように、本実施の形態の半導体装置
は、図５および図６に示す実施の形態３の半導体装置の
構造とほぼ同様であるが、ドレイン領域３のゲート電極
１が延びる方向と平行な方向の長さをソース領域２のゲ
ート電極１が延びる方向と平行な方向の長さより長く形
成することで、より確実にＮ+型の高濃度不純物領域４
ｂが素子分離絶縁膜５に接しないようにしたことのみが
図５および図６に示す実施の形態３の半導体装置の構造
と異なる。(Embodiment 8) A semiconductor device of the present embodiment will be described with reference to FIGS. 15 and 16. As shown in FIGS. 15 and 16, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the third embodiment shown in FIGS. 5 and 6, except that the gate electrode 1 in the drain region 3 is By forming the length in the direction parallel to the extending direction longer than the length in the direction parallel to the extending direction of the gate electrode 1 of the source region 2, the N + -type high-concentration impurity region 4 can be more reliably formed.
The structure is different from that of the semiconductor device of the third embodiment shown in FIGS. 5 and 6 only in that b is not in contact with the element isolation insulating film 5.
【００５２】本実施の形態の半導体装置は、図１５およ
び図１６に示すように、ドレイン領域３のゲート電極１
が延びる方向と平行な方向の長さをソース領域２のゲー
ト電極１が延びる方向と平行な方向の長さより長くし
て、ドレイン領域３の高濃度不純物領域４ｂと素子分離
絶縁膜５とが接しないようにして、図５および図６に示
す実施の形態３と同様の構造の半導体装置を実現したも
のである。As shown in FIGS. 15 and 16, the semiconductor device of this embodiment has the gate electrode 1 in the drain region 3.
Is made longer than the length in the direction parallel to the direction in which the gate electrode 1 of the source region 2 extends so that the high-concentration impurity region 4b of the drain region 3 and the element isolation insulating film 5 are in contact with each other. In this way, the semiconductor device having the same structure as that of the third embodiment shown in FIGS. 5 and 6 is realized.
【００５３】上記の半導体装置の構造によれば、より確
実にＮ+型の高濃度不純物領域４ｂが素子分離絶縁膜５
に接しないようになるため、製造工程でマスク形成など
の誤差があった場合にも、より確実にドレイン耐圧を向
上させることができる。According to the structure of the semiconductor device described above, the N + -type high-concentration impurity region 4b is more reliably formed in the element isolation insulating film 5.
Therefore, even if there is an error such as mask formation in the manufacturing process, the drain breakdown voltage can be more reliably improved.
【００５４】（実施の形態９）本実施の形態の半導体装
置を、図１７および図１８を用いて説明する。図１７お
よび図１８に示すように、本実施の形態の半導体装置
は、図３および図４に示す実施の形態２の半導体装置の
構造とほぼ同様であるが、平面的に見て、ソース領域２
の高濃度不純物領域４ｂのゲート電極１が延びる方向と
平行な方向の長さとドレイン領域３の高濃度不純物領域
４ｂのゲート電極１が延びる方向と平行な方向の長さと
を同じにして、ドレイン領域３のゲート電極１が延びる
方向と平行な方向の長さをソース領域２のゲート電極１
が延びる方向と平行な方向の長さよりも長く形成するこ
とで、より確実にＮ+型の高濃度不純物領域４ｂが素子
分離絶縁膜５に接しないようにしたことのみが実施の形
態２の半導体装置の構造と異なる。すなわち、本実施の
形態の半導体装置は、図１７および図１８に示すよう
に、ソース領域２のゲート電極１が延びる方向と平行な
方向の長さよりもドレイン領域３のゲート電極１が延び
る方向と平行な方向の長さを長くすることにより、ドレ
イン領域３の高濃度不純物領域４ｂと素子分離絶縁膜５
とが接しないようにして、実施の形態２の半導体装置と
同様の構造を実現したものである。(Ninth Embodiment) A semiconductor device of the present embodiment will be described with reference to FIGS. 17 and 18. As shown in FIGS. 17 and 18, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the second embodiment shown in FIGS. Two
The length of the high-concentration impurity region 4b in the direction parallel to the direction in which the gate electrode 1 extends and the length of the high-concentration impurity region 4b in the drain region 3 in the direction parallel to the direction in which the gate electrode 1 extends are the same. The length of the gate electrode 1 of the source region 2 in the direction parallel to the extending direction of the gate electrode 1
Is formed longer than the direction parallel to the extending direction, so that the N + -type high-concentration impurity region 4b is more reliably prevented from coming into contact with the element isolation insulating film 5. The structure of the device is different. That is, in the semiconductor device of the present embodiment, as shown in FIGS. 17 and 18, the direction in which the gate electrode 1 in the drain region 3 extends is longer than the length in the direction parallel to the direction in which the gate electrode 1 in the source region 2 extends. By increasing the length in the parallel direction, the high-concentration impurity region 4b of the drain region 3 and the element isolation insulating film 5 are formed.
This structure realizes a structure similar to that of the semiconductor device of the second embodiment without touching.
【００５５】（実施の形態１０）本実施の形態の半導体
装置を、図１９および図２０を用いて説明する。図１９
および図２０に示すように、本実施の形態の半導体装置
は、図７および図８に示す実施の形態４の半導体装置の
構造とほぼ同様であるが、平面的に見て、ドレイン領域
３のゲート電極１が延びる方向と平行な方向の長さをソ
ース領域２のゲート電極１が延びる方向と平行な方向の
長さよりも長く形成し、その長く形成することによって
広がった領域をもＰ型不純物からなる半導体基板１００
で構成することで、Ｎ+型の高濃度不純物領域４ｂが素
子分離絶縁膜５に接しないようにしたことのみが図７お
よび図８に示す実施の形態４の半導体装置の構造と異な
る。すなわち、本実施の形態の半導体装置は、図１９お
よび図２０に示すように、ソース領域２のゲート電極１
が延びる方向と平行な方向の長さよりもドレイン領域３
のゲート電極１が延びる方向と平行な方向の長さ長くす
ることにより、ドレイン領域３の高濃度不純物領域４ｂ
と素子分離絶縁膜５とが接しないようにして、実施の形
態４と同様の構造の半導体装置の構造を実現したもので
ある。(Embodiment 10) A semiconductor device according to the present embodiment will be described with reference to FIGS. 19 and 20. FIG. 19
As shown in FIG. 20 and FIG. 20, the semiconductor device of the present embodiment has substantially the same structure as the semiconductor device of the fourth embodiment shown in FIGS. The length in the direction parallel to the direction in which the gate electrode 1 extends is formed longer than the length in the direction parallel to the direction in which the gate electrode 1 extends in the source region 2, and the region extended by the long formation also forms a P-type impurity. A semiconductor substrate 100 made of
The structure of the semiconductor device according to the fourth embodiment is different from that of the semiconductor device of the fourth embodiment shown in FIGS. 7 and 8 only in that the N + high-concentration impurity region 4b is not in contact with the element isolation insulating film 5. That is, as shown in FIGS. 19 and 20, the semiconductor device according to the present embodiment has the gate electrode 1 in the source region 2.
Is longer than the length in the direction parallel to the direction in which the drain region 3 extends.
Of the high-concentration impurity region 4b of the drain region 3 by increasing the length in the direction parallel to the direction in which the gate electrode 1 extends.
And the element isolation insulating film 5 are not in contact with each other, thereby realizing the structure of the semiconductor device having the same structure as that of the fourth embodiment.
【００５６】なお、前述の実施の形態１〜１０の半導体
装置の構造および製造方法は、くし型ゲート電極におい
ても適用することができる。また、上記実施の形態１〜
１０の半導体装置およびその製造方法においては、Ｎ型
のソース／ドレイン領域を有する半導体装置を用いて説
明したが、Ｐ型のソース／ドレイン領域を有する半導体
装置であっても同様に、ドレイン耐圧を向上させ、トラ
ンジスタの負荷曲線の動作範囲を大きくとることができ
るため、半導体増幅器として用いた場合の出力や効率を
向上させることができる。The structure and manufacturing method of the semiconductor device according to the first to tenth embodiments described above can be applied to the comb-shaped gate electrode. In addition, the above-described first to first embodiments
In the semiconductor device of 10 and the manufacturing method thereof, the semiconductor device having the N-type source / drain regions has been described, but the semiconductor device having the P-type source / drain regions also has the same drain withstand voltage. Since it can be improved and the operating range of the load curve of the transistor can be widened, the output and efficiency when used as a semiconductor amplifier can be improved.
【００５７】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。It should be considered that the embodiments disclosed this time are exemplifications in all points and not restrictive. The scope of the present invention is shown not by the above description but by the scope of the claims, and is intended to include meanings equivalent to the scope of the claims and all modifications within the scope.
【００５８】[0058]
【発明の効果】本発明の半導体装置およびその製造方法
によれば、高濃度不純物領域が素子分離絶縁膜のいずれ
の部分からも所定の距離をおいて形成されるため、ドレ
イン領域に印加されたバイアスにより、素子分離絶縁膜
に電気的な影響を及ぼすことを抑制することができる。
その結果、ドレイン領域と素子分離絶縁膜との間の界面
の欠陥に起因するブレークダウンを抑制することが可能
となる。したがって、ドレイン耐圧を向上させ、トラン
ジスタの負荷曲線の動作範囲を大きくとることができる
ため、半導体増幅器として用いた場合の出力や効率を向
上させることができる。According to the semiconductor device and the method of manufacturing the same of the present invention, since the high concentration impurity region is formed at a predetermined distance from any part of the element isolation insulating film, it is applied to the drain region. The bias can suppress the electrical influence on the element isolation insulating film.
As a result, it becomes possible to suppress breakdown due to defects at the interface between the drain region and the element isolation insulating film. Therefore, since the drain breakdown voltage can be improved and the operating range of the load curve of the transistor can be widened, the output and efficiency when used as a semiconductor amplifier can be improved.
【図１】 実施の形態１の半導体装置の構造を示す平面
図である。FIG. 1 is a plan view showing a structure of a semiconductor device according to a first embodiment.
【図２】 図１のＸ１−Ｘ１断面図である。FIG. 2 is a sectional view taken along line X1-X1 of FIG.
【図３】 実施の形態２の半導体装置の構造を示す平面
図である。FIG. 3 is a plan view showing a structure of a semiconductor device according to a second embodiment.
【図４】 図３のＸ２−Ｘ２断面図である。FIG. 4 is a sectional view taken along line X2-X2 of FIG.
【図５】 実施の形態３の半導体装置の構造を示す平面
図である。FIG. 5 is a plan view showing a structure of a semiconductor device according to a third embodiment.
【図６】 図５のＸ３−Ｘ３断面図である。6 is a sectional view taken along line X3-X3 of FIG.
【図７】 実施の形態４の半導体装置の構造を示す平面
図である。FIG. 7 is a plan view showing a structure of a semiconductor device according to a fourth embodiment.
【図８】 図７のＸ４−Ｘ４断面図である。8 is a sectional view taken along line X4-X4 of FIG.
【図９】 実施の形態５の半導体装置の構造を示す平面
図である。FIG. 9 is a plan view showing a structure of a semiconductor device according to a fifth embodiment.
【図１０】 図９のＸ５−Ｘ５断面図である。10 is a sectional view taken along line X5-X5 of FIG.
【図１１】 実施の形態６の半導体装置の構造を示す平
面図である。FIG. 11 is a plan view showing the structure of the semiconductor device according to the sixth embodiment.
【図１２】 図１１のＸ６−Ｘ６断面図である。12 is a cross-sectional view taken along line X6-X6 of FIG.
【図１３】 実施の形態７の半導体装置の構造を示す平
面図である。FIG. 13 is a plan view showing the structure of the semiconductor device according to the seventh embodiment.
【図１４】 図１３のＸ７−Ｘ７断面図である。14 is a cross-sectional view taken along line X7-X7 of FIG.
【図１５】 実施の形態８の半導体装置の構造を示す平
面図である。FIG. 15 is a plan view showing the structure of the semiconductor device according to the eighth embodiment.
【図１６】 図１５のＸ８−Ｘ８断面図である。16 is a cross-sectional view taken along line X8-X8 of FIG.
【図１７】 実施の形態９の半導体装置の構造を示す平
面図である。FIG. 17 is a plan view showing the structure of the semiconductor device according to the ninth embodiment.
【図１８】 図１７のＸ９−Ｘ９断面図である。18 is a cross-sectional view taken along line X9-X9 of FIG.
【図１９】 実施の形態１０の半導体装置の構造を示す
平面図である。FIG. 19 is a plan view showing the structure of the semiconductor device according to the tenth embodiment.
【図２０】 図１９のＸ１０−Ｘ１０断面図である。20 is a cross-sectional view taken along line X10-X10 of FIG.
【図２１】 実施の形態１の半導体装置の製造方法を説
明するための図である。FIG. 21 is a diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment.
【図２２】 実施の形態１の半導体装置の製造方法を説
明するための図である。FIG. 22 is a diagram for explaining the manufacturing method for the semiconductor device according to the first embodiment.
【図２３】 実施の形態１の半導体装置の製造方法を説
明するための図である。FIG. 23 is a diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment.
【図２４】 実施の形態１の半導体装置の製造方法を説
明するための図である。FIG. 24 is a diagram for explaining the manufacturing method for the semiconductor device according to the first embodiment.
【図２５】 実施の形態２の半導体装置の製造方法を説
明するための図である。FIG. 25 is a diagram for explaining the manufacturing method for the semiconductor device according to the second embodiment.
【図２６】 実施の形態２の半導体装置の製造方法を説
明するための図である。FIG. 26 is a diagram for explaining the manufacturing method for the semiconductor device according to the second embodiment.
【図２７】 実施の形態２の半導体装置の製造方法を説
明するための図である。FIG. 27 is a diagram for explaining the manufacturing method for the semiconductor device according to the second embodiment.
【図２８】 実施の形態２の半導体装置の製造方法を説
明するための図である。FIG. 28 is a diagram for explaining the manufacturing method for the semiconductor device according to the second embodiment.
【図２９】 従来の半導体装置の構造を示す平面図であ
る。FIG. 29 is a plan view showing the structure of a conventional semiconductor device.
【図３０】 図２９のＸ１１−Ｘ１１断面図である。30 is a cross-sectional view taken along line X11-X11 of FIG. 29.
１ ゲート電極、２ ソース領域、３ ドレイン領域、
４ａ 低濃度不純物領域、４ｂ 高濃度不純物領域、５
素子分離絶縁膜、６ Ｐ型の不純物領域、７レジス
ト、８ 導電層、９ サイドウォール絶縁膜、１０ ゲ
ート絶縁膜、１１ ダミーゲート電極、１２ 絶縁膜、
１３ コンタクトプラグ、１００ 半導体基板。1 gate electrode, 2 source region, 3 drain region,
4a low concentration impurity region, 4b high concentration impurity region, 5
Element isolation insulating film, 6 P type impurity region, 7 resist, 8 conductive layer, 9 sidewall insulating film, 10 gate insulating film, 11 dummy gate electrode, 12 insulating film,
13 contact plugs, 100 semiconductor substrate.
Claims (10)
イン領域と、 前記ゲート電極、前記ソース領域および前記ドレイン領
域を含むトランジスタを構成する素子形成領域を囲むよ
うに配置された素子分離絶縁膜と備え、 前記ドレイン領域は、 相対的に不純物濃度が低い第１導電型の低濃度不純物領
域と、前記低濃度不純物領域と同じ導電型であって相対
的に不純物濃度が高い第１導電型の高濃度不純物領域と
を含み、 前記第１導電型の高濃度不純物領域が前記素子分離絶縁
膜のいずれの部分からも所定の距離以上離れて形成され
た、半導体装置。1. A semiconductor substrate, a gate electrode formed on the semiconductor substrate, a source region and a drain region formed on both sides of the gate electrode, the gate electrode, the source region and the drain region. An element isolation insulating film disposed so as to surround an element formation region forming a transistor; and the drain region, a low concentration impurity region of a first conductivity type having a relatively low impurity concentration, and the low concentration impurity region. A high-concentration impurity region of the same conductivity type and a relatively high impurity concentration of the first conductivity type, wherein the high-concentration impurity region of the first conductivity type is formed in a predetermined area from any part of the element isolation insulating film. A semiconductor device formed with a distance or more.
記素子分離絶縁膜との間に、前記第１導電型の低濃度不
純物領域が形成された、請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the first-conductivity-type low-concentration impurity region is formed between the first-conductivity-type high-concentration impurity region and the element isolation insulating film.
記素子分離絶縁膜との間に、前記第１導電型とは異なる
第２導電型の不純物領域が形成された、請求項１に記載
の半導体装置。3. The impurity region of the second conductivity type different from the first conductivity type is formed between the high-concentration impurity region of the first conductivity type and the element isolation insulating film. The semiconductor device described.
が低い第１導電型の低濃度不純物領域と、相対的に不純
物濃度が高い前記低濃度不純物領域と同じ第１導電型の
高濃度不純物領域とを含み、 前記ドレイン領域の前記第１導電型の高濃度不純物領域
と前記ゲート電極との間の距離が、前記ソース領域の前
記第１導電型の高濃度不純物領域と前記ゲート電極との
間の距離よりも大きい、請求項１〜３のいずれかに記載
の半導体装置。4. The source region has a first-conductivity-type low-concentration impurity region having a relatively low impurity concentration, and a first-conductivity-type high-concentration impurity region having a relatively high impurity concentration. A region between the gate electrode and the first-conductivity-type high-concentration impurity region of the drain region, and the distance between the first-conductivity-type high-concentration impurity region of the source region and the gate electrode. The semiconductor device according to claim 1, wherein the semiconductor device is larger than the distance between them.
て、前記ソース領域と同電位の導電層が設けられてい
る、請求項１〜４のいずれかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein a conductive layer having the same potential as that of the source region is provided on the drain region via an insulating film.
びる方向と平行な方向の長さが前記ソース領域の前記ゲ
ート電極が延びる方向と平行な方向の長さよりも長く形
成されることにより、該第１導電型の高濃度不純物領域
が前記素子分離絶縁膜のいずれの部分からも所定の距離
以上離れて形成された、請求項１〜５のいずれかに記載
の半導体装置。6. The length of the drain region in the direction parallel to the direction in which the gate electrode extends is longer than the length of the source region in the direction parallel to the direction in which the gate electrode extends. The semiconductor device according to claim 1, wherein the high-concentration impurity region of one conductivity type is formed at a predetermined distance or more from any portion of the element isolation insulating film.
が低い第１導電型の低濃度不純物領域と、相対的に不純
物濃度が高い前記低濃度不純物領域と同じ第１導電型の
高濃度不純物領域とを含み、 前記ドレイン領域の前記第１導電型の高濃度不純物領域
の前記ゲート電極が延びる方向と平行な方向の長さが前
記ソース領域の前記第１導電型の高濃度不純物領域の前
記ゲート電極が延びる方向と平行な方向の長さよりも短
く形成されることにより、前記ドレイン領域の前記第１
導電型の高濃度不純物領域が前記素子分離絶縁膜のいず
れの部分からも所定の距離以上離れて形成された、請求
項１〜６のいずれかに記載の半導体装置。7. The source region has a first-conductivity-type low-concentration impurity region having a relatively low impurity concentration, and a first-conductivity-type high-concentration impurity region having the same relatively high impurity concentration. A region parallel to a direction in which the gate electrode extends in the first-conductivity-type high-concentration impurity region of the drain region, the length of the first-conductivity-type high-concentration impurity region of the source region The first region of the drain region is formed by being formed shorter than the length in the direction parallel to the extending direction of the gate electrode.
7. The semiconductor device according to claim 1, wherein the conductive high-concentration impurity region is formed at a predetermined distance or more from any portion of the element isolation insulating film.
ための素子分離絶縁膜を形成する工程と、 前記素子形成領域の前記半導体基板上にゲート電極を形
成する工程と、 前記ゲート電極の両側にソース領域およびドレイン領域
を形成する工程と、 前記ドレイン領域に、相対的に不純物濃度が低い第１導
電型の低濃度不純物領域を形成する工程と、 前記低濃度不純物領域と同じ導電型であって相対的に不
純物濃度が高い第１導電型の高濃度不純物領域を形成す
る工程とを備え、 該第１導電型の高濃度不純物領域を形成する工程におい
て、該第１導電型の高濃度不純物領域を前記素子分離絶
縁膜のいずれの部分からも所定の距離以上離して形成す
る、半導体装置の製造方法。8. A step of forming an element isolation insulating film for separating an element formation region on a semiconductor substrate, a step of forming a gate electrode on the semiconductor substrate in the element formation region, and both sides of the gate electrode. Forming a source region and a drain region in the drain region, forming a low-concentration impurity region of the first conductivity type having a relatively low impurity concentration in the drain region, and forming the same conductivity type as the low-concentration impurity region. Forming a first-conductivity-type high-concentration impurity region having a relatively high impurity concentration, wherein the first-conductivity-type high-concentration impurity region is formed in the step of forming the first-conductivity-type high-concentration impurity region. A method of manufacturing a semiconductor device, wherein a region is formed apart from any portion of the element isolation insulating film by a predetermined distance or more.
記素子分離絶縁膜との間に、前記第１導電型とは異なる
第２導電型の不純物領域が残存するようにする、請求項
８に記載の半導体装置の製造方法。9. An impurity region of a second conductivity type different from the first conductivity type is left between the high-concentration impurity region of the first conductivity type and the element isolation insulating film. 8. The method for manufacturing a semiconductor device according to item 8.
て、前記第２導電型の不純物領域が形成されている領域
上に、前記ゲート電極と同層のダミーゲート電極を形成
し、 前記第１導電型の低濃度不純物領域を形成するために第
１導電型の不純物注入を行なうときに、前記ダミーゲー
ト電極がマスクとなるようにする、請求項９に記載の半
導体装置の製造方法。10. In the step of forming the gate electrode, a dummy gate electrode in the same layer as the gate electrode is formed on a region where the impurity region of the second conductivity type is formed, and the first conductivity type is formed. 10. The method of manufacturing a semiconductor device according to claim 9, wherein the dummy gate electrode serves as a mask when the first conductivity type impurity is implanted to form the low concentration impurity region.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003633A JP2003203923A (en) | 2002-01-10 | 2002-01-10 | Semiconductor device and manufacturing method therefor |
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