JP2003162412A - Power-saving circuit for cpu - Google Patents
Power-saving circuit for cpuInfo
- Publication number
- JP2003162412A JP2003162412A JP2001358156A JP2001358156A JP2003162412A JP 2003162412 A JP2003162412 A JP 2003162412A JP 2001358156 A JP2001358156 A JP 2001358156A JP 2001358156 A JP2001358156 A JP 2001358156A JP 2003162412 A JP2003162412 A JP 2003162412A
- Authority
- JP
- Japan
- Prior art keywords
- wait
- cpu
- signal
- state
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、マイクロプロセ
ッサ等のCPU(中央処理装置)の電力消費の低減を図
ったCPUの省電力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power saving circuit for a CPU (central processing unit) such as a microprocessor, which reduces power consumption.
【0002】[0002]
【従来の技術】従来、CPUの省電力を図る方法とし
て、CPUのクロックパルスをゲートしてしまう方法
や、CPUのクロックパルスを発生するPLL(Phase
Locked Loop)回路を制御してクロックパルスの周波数
を遅くする方法が知られている。しかしながら、クロッ
クパルスをゲートしてしまう方法は、CPUが完全に動
作停止状態となるため省電力の点では有効であるが、C
PU自身の動作が停止してしまうため、再起動時に外部
からゲートを解除して貰わなければならず、ゲート制御
のための回路が別途必要になる欠点があった。一方、ク
ロックパルスの周波数を遅くする方法は、CPU自身は
能動状態にあるため、再起動時にCPU自身がPLL回
路を制御してクロックパルスの周波数を元に戻すことが
可能であるが、PLL回路はアナログ回路であるので、
クロックパルスの周波数が元に戻るのに時間がかかる欠
点があった。2. Description of the Related Art Conventionally, as a method for saving power of a CPU, a method of gating a clock pulse of the CPU or a PLL (Phase) for generating the clock pulse of the CPU
A method of controlling a Locked Loop circuit to slow down the frequency of a clock pulse is known. However, the method of gating the clock pulse is effective in terms of power saving because the CPU is completely stopped, but C
Since the operation of the PU itself is stopped, it is necessary to release the gate from the outside when restarting, and a circuit for gate control is required separately. On the other hand, in the method of slowing the frequency of the clock pulse, since the CPU itself is in the active state, the CPU itself can control the PLL circuit at the time of restart to restore the frequency of the clock pulse to the original value. Is an analog circuit,
There is a drawback that it takes time for the frequency of the clock pulse to return to its original value.
【0003】[0003]
【発明が解決しようとする課題】この発明は、このよう
な事情を考慮してなされたもので、その目的は、CPU
を完全に動作停止状態とすることなく、したがって、C
PU自身で省電力状態/フル稼働状態を制御することが
でき、しかも、再起動時に時間遅れなく再起動すること
ができるCPUの省電力回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of such circumstances, and its purpose is to provide a CPU.
Without completely shutting down
It is an object of the present invention to provide a power saving circuit for a CPU, which can control the power saving state / full operation state by the PU itself and can be restarted without delay when restarting.
【0004】[0004]
【課題を解決するための手段】この発明は上記の課題を
解決するためになされたもので、請求項1に記載の発明
は、ウエイト端子を具備し、該ウエイト端子へ印加され
る制御信号に基づいてウエイト状態となって省電力状態
となるCPUの電力消費の低減を行う省電力回路におい
て、前記CPUによってウエイト状態を指示するウエイ
ト信号が書き込まれる第1の記憶部と、前記CPUによ
ってウエイト状態を保持するウエイト時間が書き込まれ
る第2の記憶部と、前記ウエイト時間を計測し、該ウエ
イト時間が経過した時点でウエイト解除信号を出力する
時間計測手段と、前記第1の記憶部にウエイト信号が書
き込まれた時前記CPUをウエイト状態とし、前記時間
計測手段からウエイト解除信号が出力された時点で前記
CPUのウエイト状態を解除する制御回路とを具備する
ことを特徴とするCPUの省電力回路である。The present invention has been made to solve the above-mentioned problems, and the invention according to claim 1 is provided with a weight terminal, and a control signal applied to the weight terminal is provided. In a power saving circuit that reduces the power consumption of a CPU that enters a power saving state based on a wait state, a first storage unit in which a wait signal indicating a wait state is written by the CPU, and a wait state by the CPU And a second storage unit in which a wait time for holding is stored, time measuring means for measuring the wait time and outputting a wait release signal when the wait time has elapsed, and a wait signal for the first storage unit. Is written into the CPU, the CPU is placed in a wait state, and the CPU waits when the wait release signal is output from the time measuring means. A power-saving circuit of the CPU, characterized by comprising a control circuit for releasing the state.
【0005】請求項2に記載の発明は、請求項1に記載
のCPUの省電力回路において、外部からウエイト状態
を解除する解除信号が印加される解除端子を有し、前記
制御回路は前記解除端子へ解除信号が印加された時、前
記CPUのウエイト状態を強制的に解除することを特徴
とする。According to a second aspect of the present invention, in the power-saving circuit of the CPU according to the first aspect, the CPU has a release terminal to which a release signal for releasing a wait state is applied, and the control circuit releases the release signal. When the release signal is applied to the terminal, the wait state of the CPU is forcibly released.
【0006】請求項3に記載の発明は、請求項2に記載
のCPUの省電力回路において、前記ウエイト時間が
「0」の時、検出信号を出力する「0」検出回路を有
し、前記制御回路は前記「0」検出回路から検出信号が
出力された時、前記CPUをウエイト状態とし、前記解
除端子へ解除信号が印加されるまでウエイト状態を継続
することを特徴とする。According to a third aspect of the present invention, in the power saving circuit of the CPU according to the second aspect, the CPU has a "0" detection circuit for outputting a detection signal when the wait time is "0", When the detection signal is output from the "0" detection circuit, the control circuit puts the CPU in a wait state and continues the wait state until a release signal is applied to the release terminal.
【0007】[0007]
【発明の実施の形態】以下、図面を参照し、この発明の
一実施の形態について説明する。図1は同実施の形態に
よるCPUの省電力回路を示すブロック図である。この
図において、符号1はCPU、2はCPU1の周辺回路
およびCPU1によって読み出し/書き込みが行われる
メモリである。3はCPU1によって書き込みが行われ
るレジスタであり、そのMSB(最上位ビット)がウエ
イトモードビットWMBとしてアンドゲート4へ出力さ
れ、MSBを除くビットがウエイトサイクルデータWC
DとしてALL”0”検出回路5および比較回路6の第
1入力端へ出力される。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a power saving circuit of a CPU according to the same embodiment. In this figure, reference numeral 1 is a CPU, 2 is a peripheral circuit of the CPU 1 and a memory which is read / written by the CPU 1. Reference numeral 3 is a register to which writing is performed by the CPU 1, whose MSB (most significant bit) is output to the AND gate 4 as a wait mode bit WMB, and bits other than MSB are wait cycle data WC.
It is output as D to the first input terminals of the ALL "0" detection circuit 5 and the comparison circuit 6.
【0008】一方、端子10は外部からウエイト解除信
号WKが印加される端子である。ここで、ウエイト解除
信号WKとは、CPU1のウエイト状態を強制的に解除
することを指示する信号であり、常時は”1”信号にあ
り、ウエイト解除を指示する時”0”信号となる。端子
11はCPU1を駆動するシステムクロックパルスCL
Kが印加される端子である。13はクロックパルスCL
Kをアップカウントするカウンタであり、そのカウント
出力は比較回路6の第2入力端へ印加される。また、こ
のカウンタ13は、比較回路6から”0”信号が出力さ
れた時リセットされる。比較回路6は、レジスタ3から
出力されるウエイトサイクルデータWCDとカウンタ1
3のカウント出力とを比較し、両者が異なっている時
は”1”信号を出力し、一致した時に”0”信号を出力
する。ALL”0”検出回路5は、常時は”0”信号を
出力し、ウエイトサイクルデータWCDがALL”0”
の時のみ”1”信号を出力する。On the other hand, the terminal 10 is a terminal to which a wait release signal WK is applied from the outside. Here, the wait release signal WK is a signal for instructing to forcibly release the wait state of the CPU 1, and is always a "1" signal, and becomes a "0" signal when instructing the wait release. The terminal 11 is a system clock pulse CL for driving the CPU 1.
This is a terminal to which K is applied. 13 is a clock pulse CL
It is a counter that counts up K, and its count output is applied to the second input terminal of the comparison circuit 6. The counter 13 is reset when the comparison circuit 6 outputs a "0" signal. The comparison circuit 6 is provided with the wait cycle data WCD output from the register 3 and the counter 1
The count output of 3 is compared, and when they are different, a "1" signal is output, and when they match, a "0" signal is output. The ALL "0" detection circuit 5 always outputs the "0" signal, and the wait cycle data WCD is ALL "0".
Only when, the "1" signal is output.
【0009】14はオアゲートであり、比較回路6とA
LL”0”検出回路5の出力のオアをとり、アンドゲー
ト4へ出力する。アンドゲート4はウエイト解除信号W
K、オアゲート14の出力、ウエイトモードビットWM
Bのアンドをとり、D・FF(ディレイフリップフロッ
プ)15へ出力する。D・FF15はアンドゲート4の
出力をクロックパルスCLKのタイミングで読み込み、
CPU1のウエイト端子Waitへ出力する。Reference numeral 14 is an OR gate, which is used for comparing circuit 6 and A.
The output of the LL "0" detection circuit 5 is ORed and output to the AND gate 4. AND gate 4 is a wait release signal W
K, output of OR gate 14, wait mode bit WM
The AND of B is taken and output to the D · FF (delay flip-flop) 15. The D / FF 15 reads the output of the AND gate 4 at the timing of the clock pulse CLK,
Output to the wait terminal Wait of CPU1.
【0010】ここで、ウエイト端子Waitとは、CP
U1をウエイト状態とするための端子であり、”0”信
号を印加すればCPU1が通常の動作を行うが、”1”
信号を印加すると、CPU1がウエイト状態となる。C
PU1がウエイト状態になると、内部においてクロック
がゲートされ、新たなイベントが発生しなくなり、電力
消費が少なくなる。Here, the weight terminal Wait is CP
This is a terminal for putting U1 in the wait state. When a "0" signal is applied, CPU1 operates normally, but "1"
When the signal is applied, the CPU 1 enters the wait state. C
When PU1 enters the wait state, the clock is internally gated, new events do not occur, and power consumption is reduced.
【0011】次に、上述した回路の動作を説明する。ま
ず、CPU1が通常の稼働状態にある時は、レジスタ3
のMSBに”0”が書き込まれる。これにより、ウエイ
トモードビットWMBが”0”となり、アンドゲート4
の出力が”0”となり、D・FF15の出力が”0”と
なる。この結果、CPU1のウエイト端子Waitに”
0”信号が印加され、CPU1がウエイト解除状態(通
常状態)となる。Next, the operation of the above circuit will be described. First, when the CPU 1 is in the normal operating state, the register 3
"0" is written in the MSB of the. As a result, the wait mode bit WMB becomes "0", and the AND gate 4
Output becomes "0", and the output of the D / FF 15 becomes "0". As a result, the wait terminal Wait of the CPU 1
The 0 "signal is applied, and the CPU 1 enters the wait release state (normal state).
【0012】次に、CPU1が一定時間(一定クロック
パルスサイクル)省電力状態に移行する場合、CPU1
がレジスタ3に、ウエイトモードビットWMBとして”
1”を、また、ウエイトサイクルデータWCDとして省
電力時間に対応するクロックパルスのサイクル数を書き
込む。また、カウンタ13をリセットする(図示省
略)。ウエイトサイクルデータWCDとして、所定のサ
イクル数がレジスタから出力されると、この時、カウン
タ13のカウント出力が「0」であることから、比較回
路6の出力が”1”信号となり、この”1”信号がオア
ゲート14を介してアンドゲート4の第2入力端へ印加
される。また、ウエイトモードビットWMBの”1”信
号はアンドゲート4の第3入力端へ印加される。したが
って、ウエイト解除信号WKが”1”信号にあるとする
と、アンドゲート4の出力が”1”信号となり、この”
1”信号が次のクロックパルスCLKによってD・FF
15に読み込まれ、CPU1のウエイト端子Waitへ
印加される。これにより、CPU1がウエイト状態とな
る。Next, when the CPU 1 shifts to the power saving state for a certain time (a certain clock pulse cycle), the CPU 1
In register 3 as the wait mode bit WMB
1 "and the cycle number of the clock pulse corresponding to the power saving time are written as the wait cycle data WCD. Also, the counter 13 is reset (not shown). As the wait cycle data WCD, the predetermined cycle number is written from the register. When output, at this time, the count output of the counter 13 is "0", so that the output of the comparison circuit 6 becomes a "1" signal, and this "1" signal is transmitted through the OR gate 14 to the second gate of the AND gate 4. It is applied to two input terminals. The "1" signal of the wait mode bit WMB is applied to the third input terminal of the AND gate 4. Therefore, assuming that the wait release signal WK is the "1" signal, the output of the AND gate 4 becomes the "1" signal.
1 "signal is DFF by the next clock pulse CLK
It is read by 15, and applied to the weight terminal Wait of the CPU 1. As a result, the CPU 1 enters the wait state.
【0013】次に、カウンタ13のカウントが進み、そ
のカウント出力がウエイトサイクルデータWCDに一致
すると、比較回路6の出力が”0”信号となる。この結
果、オアゲート14の出力が”0”信号となり、アンド
ゲート4の出力も”0”信号となる。これにより、次の
クロックパルスCLKによって”0”信号がD・FF1
5に読み込まれ、CPU1のウエイト端子Waitへ印
加され、CPU1のウエイト状態が解除される。CPU
1はこのウエイト状態の解除を受け、レジスタ3のMS
Bを”0”とする。また、比較回路6の出力が”0”信
号になると、カウンタ13がリセットされる。Next, when the count of the counter 13 advances and its count output coincides with the wait cycle data WCD, the output of the comparison circuit 6 becomes a "0" signal. As a result, the output of the OR gate 14 becomes the "0" signal, and the output of the AND gate 4 also becomes the "0" signal. As a result, the next clock pulse CLK causes the "0" signal to change to DFF1.
5, and applied to the wait terminal Wait of the CPU 1 to release the wait state of the CPU 1. CPU
1 receives the release of this wait state, and MS of register 3
B is set to "0". Further, when the output of the comparison circuit 6 becomes the "0" signal, the counter 13 is reset.
【0014】また、CPU1がウエイト状態にある場合
において、端子10へ印加されるウエイト解除信号WK
を”0”信号とすれば、アンドゲート4の出力が”0”
信号となり、したがって、D・FF15の出力が”0”
信号となり、CPU1のウエイト状態が解除される。When the CPU 1 is in the wait state, the wait release signal WK applied to the terminal 10
Is a "0" signal, the output of AND gate 4 is "0".
It becomes a signal, therefore the output of DFF15 is "0".
It becomes a signal, and the wait state of the CPU 1 is released.
【0015】次に、CPU1が、長期に亘って省電力状
態に移行する場合は、CPU1がレジスタ3に、ウエイ
トモードビットWMBとして”1”を、また、ウエイト
サイクルデータWCDとして「0」を書き込む。ウエイ
トサイクルデータWCDとして「0」が出力されると、
ALL”0”検出回路5の出力が”1”信号となり、こ
の”1”信号がオアゲート14を介してアンドゲート4
へ供給される。これにより、ウエイト解除信号WKを”
1”とすると、アンドゲート4の出力が”1”となり、
したがって、D・FF15の出力が”1”となり、CP
U1がウエイト状態になる。このウエイト状態は外部か
らウエイト解除信号WKとして”0”信号が印加される
まで続く。Next, when the CPU 1 shifts to the power saving state for a long time, the CPU 1 writes "1" as the wait mode bit WMB and "0" as the wait cycle data WCD in the register 3. . When "0" is output as the wait cycle data WCD,
The output of the ALL "0" detection circuit 5 becomes a "1" signal, and this "1" signal is passed through the OR gate 14 and the AND gate 4
Is supplied to. As a result, the wait release signal WK
When set to 1 ”, the output of the AND gate 4 becomes“ 1 ”,
Therefore, the output of DFF15 becomes "1" and CP
U1 is in a wait state. This wait state continues until a "0" signal is applied as a wait release signal WK from the outside.
【0016】ウエイト解除信号WKが”0”信号になる
と、アンドゲート4の出力が”0”信号となり、これに
より、D・FF15の出力が”0”信号となり、CPU
1のウエイト状態が解除される。CPU1はこのウエイ
ト状態の解除を受け、レジスタ3のMSBに”0”信号
を書き込む。When the wait release signal WK becomes a "0" signal, the output of the AND gate 4 becomes a "0" signal, which causes the output of the D / FF 15 to become a "0" signal and the CPU
The wait state of 1 is released. Upon receiving the release of the wait state, the CPU 1 writes the "0" signal in the MSB of the register 3.
【0017】上述した回路において、レジスタ3はCP
U1が直接アクセス可能な領域にマッピングされてい
る。これにより、CPU1は処理する負荷に応じて定常
的にウエイトを挿入することを選択でき、自身の判断で
容易に省電力を図ることができる。例えば、CPUが電
話機に用いられる場合、
○着信があった時は忙しい
○発信する時も忙しい
○受信待ち状態の時は暇
というように、CPU自身の動作状態によって忙しい
時、暇な時の判断が可能である。そして、上記の実施形
態によれば、受信待ち状態のコードの先頭において上記
の省電力状態に入り、着信があった時、即座に通常状態
に戻ることができる。このような状態変化は、外部でシ
ステム全体を監視するマイクロコンピュータでも制御す
ることが可能であるが、上記実施形態は、このような分
かりやすい例だけでなく、内部的な状態遷移によっても
低消費電力状態を制御することが可能である。In the circuit described above, the register 3 is a CP
U1 is mapped to a directly accessible area. As a result, the CPU 1 can select to insert the weight constantly according to the load to be processed, and can easily save power according to its own judgment. For example, when the CPU is used in a telephone, it is possible to judge when the CPU is busy depending on the operating state of the CPU, such as: busy when there is an incoming call, busy when making a call, and idle when waiting for reception. Is possible. Then, according to the above embodiment, it is possible to immediately enter the power saving state at the beginning of the code in the reception waiting state and immediately return to the normal state when there is an incoming call. Such a state change can be controlled by a microcomputer that externally monitors the entire system, but the above-described embodiment is not limited to such an easy-to-understand example, and the low power consumption is achieved by an internal state transition. It is possible to control the power state.
【0018】[0018]
【発明の効果】以上説明したように、この発明によれ
ば、CPUによってウエイト状態を指示するウエイト信
号が書き込まれる第1の記憶部と、CPUによってウエ
イト状態を保持するウエイト時間が書き込まれる第2の
記憶部と、ウエイト時間を計測し、ウエイト時間が経過
した時点でウエイト解除信号を出力する時間計測手段
と、第1の記憶部にウエイト信号が書き込まれた時CP
Uをウエイト状態とし、時間計測手段からウエイト解除
信号が出力された時点でCPUのウエイト状態を解除す
る制御回路とを具備するので、CPU自身で省電力状態
/フル稼働状態を制御することができると共に、再起動
時に時間遅れなく再起動することができる効果が得られ
る。この結果、CPU自身にスリープパワーダウン機能
がなくても簡単な回路構成で省電力を実現することがで
きる。As described above, according to the present invention, the first storage unit in which the wait signal for instructing the wait state by the CPU is written, and the second wait time in which the wait state for holding the wait state by the CPU is written. And a time measuring means for measuring the wait time and outputting a wait release signal when the wait time elapses, and when the wait signal is written in the first memory CP
Since the CPU is provided with a control circuit that puts U into a wait state and releases the wait state of the CPU when the wait release signal is output from the time measuring means, the power saving state / full operation state can be controlled by the CPU itself. At the same time, the effect of being able to restart without delay at the time of restart is obtained. As a result, power saving can be realized with a simple circuit configuration even if the CPU itself does not have the sleep power down function.
【図1】 この発明の一実施形態によるCPUの省電力
回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a power saving circuit of a CPU according to an embodiment of the present invention.
1…CPU、3…レジスタ、4…アンドゲート、5…A
LL”0”検出回路、6…比較回路、10…端子、13
…カウンタ、14…オアゲート、15…D・FF。1 ... CPU, 3 ... register, 4 ... AND gate, 5 ... A
LL “0” detection circuit, 6 ... Comparison circuit, 10 ... Terminal, 13
... counter, 14 ... OR gate, 15 ... DFF.
Claims (3)
へ印加される制御信号に基づいてウエイト状態となって
省電力状態となるCPUの電力消費の低減を行う省電力
回路において、 前記CPUによってウエイト状態を指示するウエイト信
号が書き込まれる第1の記憶部と、 前記CPUによってウエイト状態を保持するウエイト時
間が書き込まれる第2の記憶部と、 前記ウエイト時間を計測し、該ウエイト時間が経過した
時点でウエイト解除信号を出力する時間計測手段と、 前記第1の記憶部にウエイト信号が書き込まれた時前記
CPUをウエイト状態とし、前記時間計測手段からウエ
イト解除信号が出力された時点で前記CPUのウエイト
状態を解除する制御回路と、 を具備することを特徴とするCPUの省電力回路。1. A power-saving circuit comprising a weight terminal, wherein the CPU is in a power-saving state in a wait state based on a control signal applied to the weight terminal. A first storage unit in which a wait signal for instructing a state is written, a second storage unit in which a wait time for holding the wait state by the CPU is written, and a time point when the wait time is measured and the wait time elapses. And a time measuring means for outputting a wait canceling signal, and when the wait signal is written in the first storage section, the CPU is put in a wait state, and when the wait canceling signal is outputted from the time measuring means, A power saving circuit for a CPU, comprising: a control circuit for canceling the wait state.
号が印加される解除端子を有し、前記制御回路は前記解
除端子へ解除信号が印加された時、前記CPUのウエイ
ト状態を強制的に解除することを特徴とする請求項1に
記載のCPUの省電力回路。2. A release terminal to which a release signal for releasing the wait state is applied from the outside, and the control circuit forcibly releases the wait state of the CPU when the release signal is applied to the release terminal. The power saving circuit for a CPU according to claim 1, wherein
号を出力する「0」検出回路を有し、前記制御回路は前
記「0」検出回路から検出信号が出力された時、前記C
PUをウエイト状態とし、前記解除端子へ解除信号が印
加されるまでウエイト状態を継続することを特徴とする
請求項2に記載のCPUの省電力回路。3. The control circuit has a “0” detection circuit that outputs a detection signal when the wait time is “0”, and the control circuit outputs the C signal when the detection signal is output from the “0” detection circuit.
3. The power saving circuit for a CPU according to claim 2, wherein PU is placed in a wait state, and the wait state is continued until a release signal is applied to the release terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001358156A JP2003162412A (en) | 2001-11-22 | 2001-11-22 | Power-saving circuit for cpu |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001358156A JP2003162412A (en) | 2001-11-22 | 2001-11-22 | Power-saving circuit for cpu |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003162412A true JP2003162412A (en) | 2003-06-06 |
Family
ID=19169381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001358156A Pending JP2003162412A (en) | 2001-11-22 | 2001-11-22 | Power-saving circuit for cpu |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003162412A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260190A (en) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | Marginless determination circuit |
JP2008299740A (en) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | Asynchronous microprocessor and electronic information device |
-
2001
- 2001-11-22 JP JP2001358156A patent/JP2003162412A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260190A (en) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | Marginless determination circuit |
JP2008299740A (en) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | Asynchronous microprocessor and electronic information device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3701910B2 (en) | Transition to sleep state | |
US7500123B2 (en) | Apparatus and method for reducing power consumption in a graphics processing device | |
US6874095B2 (en) | Memory control system | |
JP2762670B2 (en) | Data processing device | |
US6308279B1 (en) | Method and apparatus for power mode transition in a multi-thread processor | |
EP1499955B1 (en) | Method and apparatus for timing and event processing in wireless systems | |
US7681057B2 (en) | Power management of non-volatile memory systems | |
US7203855B2 (en) | Power-saving control circuitry of electronic device and operating method thereof | |
US6823224B2 (en) | Data processing system having an on-chip background debug system and method therefor | |
US5630145A (en) | Method and apparatus for reducing power consumption according to bus activity as determined by bus access times | |
US20090292934A1 (en) | Integrated circuit with secondary-memory controller for providing a sleep state for reduced power consumption and method therefor | |
US8566493B2 (en) | Interrupt controller and methods of operation | |
JPH10228340A (en) | Electronic device | |
JP3475510B2 (en) | Integrated circuit with power saving function | |
KR20020042433A (en) | Data processor and data processing system | |
JP2007536667A (en) | Mobile device with integrated circuit and method for powering down such a circuit | |
JP2005515546A (en) | Low power bus interface | |
JP3552213B2 (en) | SD memory card host controller and clock control method | |
WO2013159464A1 (en) | Multiple core processor clock control device and control method | |
JP2003162412A (en) | Power-saving circuit for cpu | |
US7321980B2 (en) | Software power control of circuit modules in a shared and distributed DMA system | |
JP4219601B2 (en) | Information processing device | |
GB2503472A (en) | Data transfer between clock domains following clock transition in destination domain | |
KR101285665B1 (en) | multi core system on chip supporting a sleep mode | |
JP2684813B2 (en) | Microcomputer |