JP2003078365A - オペアンプ回路、静電容量検出装置および指紋照合装置 - Google Patents

Abstract

(57)【要約】 【課題】 スイッチドキャパシタアンプ等のオペアンプ
回路をＣＭＯＳ半導体プロセスで実現した場合に、加工
精度や製造バラツキ等により、数ｍＶ〜数十ｍＶのオフ
セットがオペアンプに生じる。 【解決手段】 出力端子と逆相入力端子との間に帰還容
量１２２が接続されたオペアンプ１２１を有するスイッ
チドキャパシタアンプにおいて、基準電圧Ｖｒｅｆを与
える基準電圧源１６の正側端子とオペアンプ１２１の正
相（＋）入力端子との間に接続されたスイッチ１３１
と、基準電圧源１６の正側端子とオペアンプ１２１の逆
相入力端子との間に直列に接続されたスイッチ１３２，
１３３と、スイッチ１３１，１３２の各出力端子間に接
続されたキャンセル容量１３４とからなるオフセットキ
ャンセル回路１３を設け、オペアンプ１２１のオフセッ
トをキャンセルするようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オペアンプ回路、
静電容量検出装置および指紋照合装置に関し、特に帰還
回路を有するオペアンプを用いた回路（以下、オペアン
プ回路と記す）およびこのオペアンプ回路を容量検出系
に用いた静電容量検出装置、並びにこの静電容量検出装
置を指紋検出装置として用いた指紋照合装置に関する。

【０００２】

【従来の技術】図１３に、オペアンプ回路の一例とし
て、スイッチドキャパシタアンプの回路構成を示す。図
１３から明らかなように、本例に係るスイッチドキャパ
シタアンプは、サンプル＆ホールド回路１０１および出
力アンプ１０２を有する構成となっている。サンプル＆
ホールド回路１０１は、回路入力端子１０３に一端が接
続されたスイッチ１０４と、このスイッチ１０４の他端
とグランドとの間に接続されたホールド容量１０５と、
スイッチ１０４の他端に一端が接続されたスイッチ１０
６とから構成されている。

【０００３】出力アンプ１０２は、スイッチ１０６の他
端に逆相（−）入力端子が接続されたオペアンプ１０７
と、このオペアンプ１０７の出力端子と逆相入力端子と
の間に接続された帰還容量１０８と、この帰還容量１０
８に対して並列に接続されたスイッチ１０９とからな
り、オペアンプ１０７の正相（＋）入力端子に基準電圧
Ｖｒｅｆが印加され、その出力端子が回路出力端子１１
０に接続された構成となっている。

【０００４】次に、上記構成のスイッチドキャパシタア
ンプの回路動作について、図１４のタイミングチャート
を用いて説明する。

【０００５】時刻ｔ１まではスイッチ１０４がオン、ス
イッチ１０６がオフ、スイッチ１０９がオンの状態にあ
る。これにより、入力電圧Ｖｉに応じた電荷がホールド
容量１０５にチャージされると同時に、帰還容量１０８
がリセットされる。そして、時刻ｔ１でスイッチ１０４
がオフ状態となることで、ホールド容量１０６にチャー
ジされた電荷がホールドされる。このとき同時に、スイ
ッチ１０９もオフ状態となる。

【０００６】その後、時刻ｔ２でスイッチ１０６がオン
状態となることで、ホールド容量１０６のホールド電荷
に応じた電圧が出力アンプ１０２で増幅され、回路出力
端子１１０から出力電圧ＶＯＵＴとして出力される。こ
の出力電圧ＶＯＵＴは、ホールド容量１０５の容量値を
Ｃ１、帰還容量１０８の容量値をＣｆとすると、 ＶＯＵＴ＝Ｖｒｅｆ−Ｃ１／Ｃｆ×（Ｖｉ−Ｖｒｅｆ） となり、入力電圧Ｖｉ、容量比Ｃ１／Ｃｆの値に応じた
電圧値として得られる。ここで、この出力電圧ＶＯＵＴ
については、オペアンプ１０７のオフセットが考慮され
ていない。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
たスイッチドキャパシタアンプ等のオペアンプ回路をＣ
ＭＯＳ半導体プロセスで実現した場合に、加工精度や製
造バラツキ等により、数ｍＶ〜数十ｍＶのオフセットが
オペアンプ１０７に生じる。今、オペアンプ１０７にΔ
Ｖのオフセット電圧が生じるものとすると、出力電圧Ｖ
ＯＵＴは、 ＶＯＵＴ＝Ｖｒｅｆ＋ΔＶ−Ｃ１／Ｃｆ×（Ｖｉ−Ｖｒ
ｅｆ−ΔＶ） となり、オフセットがない理想オペアンプを用いた場合
の出力電圧ＶＯＵＴにΔＶ＋Ｃ１／Ｃｆ×ΔＶが重畳さ
れた電圧値となってしまう。

【０００８】このように、出力電圧ＶＯＵＴにオペアン
プのオフセット電圧ΔＶに起因するバラツキが生じたと
しても、ある一つのオペアンプを使っていくつかの入力
電圧Ｖｉの相対比較をする上では、オフセット電圧ΔＶ
に起因するバラツキが各入力電圧に対して同じく生じる
ことになるため、オペアンプのオフセット電圧ΔＶが特
に問題となることはない。

【０００９】ところが、それぞれオペアンプを用いた複
数系統のオペアンプ回路を使ってそれぞれの出力電圧Ｖ
ＯＵＴを比較するような場合には、オフセット電圧ΔＶ
がオペアンプ個々でそれぞれ異なり、複数系統のオペア
ンプ回路間で出力電圧ＶＯＵＴにオフセット電圧ΔＶに
起因するバラツキが生じるため、出力電圧ＶＯＵＴ相互
の比較精度が大幅に悪化することになる。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、オペアンプのオフセ
ットを実効上キャンセルすることが可能なオペアンプ回
路、これを容量検出系に用いた静電容量検出装置および
これを指紋検出装置として用いた指紋照合装置を提供す
ることにある。

【００１１】

【課題を解決するための手段】本発明によるオペアンプ
回路は、帰還回路を有し、逆相入力端子に入力信号が与
えられるオペアンプと、基準電位点とオペアンプの正相
入力端子との間に接続された第１のスイッチと、基準電
位点とオペアンプの逆相入力端子との間に直列に接続さ
れた第２，第３のスイッチと、第１，第２のスイッチの
各出力端子間に接続されたキャンセル容量と、入力信号
がオペアンプの逆相入力端子に与えられる前に、第１，
第３のスイッチをオン、第２のスイッチをオフさせ、次
いで第１，第３のスイッチをオフさせ、しかる後第２の
スイッチをオンさせるタイミング制御手段とを備えた構
成となっている。

【００１２】このオペアンプ回路は、検出電極を有する
センサーセルがアレイ状に配置されるとともに、各列ご
とにセンス線が配線されてなるセンサーアレイ部を具備
する静電容量検出装置において、検出電極に対する電荷
のチャージ後センス線を仮想接地し、このセンス線を介
して検出電極の電荷を検出することによって当該検出電
極との間に形成される静電容量を検出する検出回路とし
て用いられる。また、この静電容量検出装置は、指紋検
出手段によって取得された指紋情報を、あらかじめ格納
してある登録パターン情報と比較し、その比較結果を指
紋照合結果とする指紋照合装置において、その指紋検出
手段として用いられる。

【００１３】上記構成のオペアンプ回路、これを容量検
出系に用いた静電容量検出装置またはこれを指紋検出手
段として用いた指紋照合装置において、入力信号がオペ
アンプの逆相入力端子に与えられる前に、先ず、第１，
第３のスイッチをオン、第２のスイッチをオフさせる。
これにより、オペアンプの出力電圧は理想的には基準電
位点の電圧となるのだが、オペアンプにオフセット電圧
があると、そのオフセット電圧分だけ出力電圧に加算さ
れ、またキャンセル容量の両端にはそのオフセット電圧
分の電位差が生じる。次に、第１，第３のスイッチをオ
フさせ、しかる後第２のスイッチをオンさせると、容量
の両端電圧が逆極性でオペアンプの逆相入力端子に接続
される。これにより、オペアンプのオフセット電圧がキ
ャンセルされる。その結果、オフセットがない理想オペ
アンプを用いたと同じ電圧値の出力電圧が得られる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１５】［第１実施形態］図１は、本発明の第１実
施形態に係るオペアンプ回路の構成例を示す回路図であ
り、スイッチドキャパシタアンプに適用した回路例を示
している。

【００１６】図１から明らかなように、本実施形態に係
るスイッチドキャパシタアンプは、サンプル＆ホールド
回路１１、出力アンプ１２およびオフセットキャンセル
回路１３を有する構成となっている。サンプル＆ホール
ド回路１１は、回路入力端子１４に入力端子が接続され
たスイッチ１１１と、このスイッチ１１１の出力端子と
グランドとの間に接続されたホールド容量１１２と、ス
イッチ１１１の出力端子に入力端子が接続されたスイッ
チ１１３とから構成されている。スイッチ１１１，１１
３としては、例えばＭＯＳトランジスタが用いられる。

【００１７】出力アンプ１２は、スイッチ１１３の出力
端子に逆相（−）入力端子が接続されたオペアンプ１２
１と、このオペアンプ１２１の出力端子と逆相入力端子
との間に接続された帰還容量１２２と、この帰還容量１
２２に対して並列に接続されたスイッチ１２３とからな
り、オペアンプ１２１の出力端子が回路出力端子１５に
接続された構成となっている。スイッチ１２３として
は、例えばＭＯＳトランジスタが用いられる。

【００１８】オフセットキャンセル回路１３は、基準電
圧Ｖｒｅｆを与える基準電圧源１６の正側端子（基準電
位点）とオペアンプ１２１の正相（＋）入力端子との間
に接続されたスイッチ１３１と、基準電圧源１６の正側
端子とオペアンプ１２１の逆相入力端子との間に直列に
接続されたスイッチ１３２，１３３と、スイッチ１３
１，１３２の各出力端子間に接続されたキャンセル容量
１３４とから構成されている。スイッチ１３１，１３
２，１３３としては、例えばＭＯＳトランジスタが用い
られる。

【００１９】次に、上記構成の第１実施形態に係るスイ
ッチドキャパシタアンプの回路動作について図２のタイ
ミングチャートを用いて説明する。なお、サンプル＆ホ
ールド回路１１のスイッチ１１１，１１３、出力アンプ
１２のスイッチ１２３およびオフセットキャンセル回路
１３のスイッチ１３１〜１３３の各オン（接続）／オフ
（切断）制御は、図示せぬタイミング制御回路によって
行われる。

【００２０】先ず、オフセットキャンセル動作について
説明する。初期段階では、サンプル＆ホールド回路１１
のスイッチ１１１、出力アンプ１２のスイッチ１２３お
よびオフセットキャンセル回路１３のスイッチ１３１，
１３３をオン、サンプル＆ホールド回路１１のスイッチ
１１３およびオフセットキャンセル回路１３のスイッチ
１３２をオフにする。これにより、出力電圧ＶＯＵＴは
理想的には基準電圧Ｖｒｅｆとなるのだが、オペアンプ
１２１のオフセット電圧をΔＶとすると、 ＶＯＵＴ＝Ｖｒｅｆ＋ΔＶ となり、またキャンセル容量１３４の両端にはΔＶの電
位差が生じる。

【００２１】次いで、時刻ｔ１でオフセットキャンセル
回路１３のスイッチ１３１，１３３をオフにする。この
状態では、各部の電圧は変わらず、キャンセル容量１３
４の両端には電位差ΔＶが保持されている。その後、時
刻ｔ２でオフセットキャンセル回路１３のスイッチ１３
２をオンにする。これにより、オペアンプ１２１の正相
入力端子がキャンセル容量１３４を介して基準電圧源１
６の正側端子と接続される。

【００２２】このとき、オペアンプ１２１の正相入力端
子がハイインピーダンスなので、キャンセル容量１３４
の両端電圧ΔＶは保持されたままとなる。これにより、
オペアンプ１２１の正相入力電圧はＶｒｅｆ−ΔＶとな
る。また、オペアンプ１２１がΔＶのオフセットを持っ
ているため、出力電圧ＶＯＵＴは、 ＶＯＵＴ＝Ｖｒｅｆ−ΔＶ＋ΔＶ＝Ｖｒｅｆ となる。つまり、上述した一連の動作により、オペアン
プ１２１のオフセット電圧ΔＶがキャンセルされたこと
になる。

【００２３】続いて、アンプ動作について説明する。時
刻ｔ３まではサンプル＆ホールド回路１１のスイッチ１
１１をオン、スイッチ１１３をオフ、出力アンプ１２の
スイッチ１２３をオンにする。これにより、入力電圧Ｖ
ｉに応じた電荷がホールド容量１１２にチャージされる
と同時に、帰還容量１２２がリセットされる。そして、
時刻ｔ３でスイッチ１１３をオフにすることで、ホール
ド容量１１２にチャージされた電荷がホールドされる。
このとき同時に、出力アンプ１２のスイッチ１２３もオ
フにする。

【００２４】その後、時刻ｔ４でサンプル＆ホールド回
路１１のスイッチ１１３をオフにすることで、ホールド
容量１１２のホールド電荷に応じた電圧が出力アンプ１
２で増幅され、回路出力端子１５から出力電圧ＶＯＵＴ
として出力される。この出力電圧ＶＯＵＴは、ホールド
容量１１２の容量値をＣ１、帰還容量１２３の容量値を
Ｃｆとすると、 ＶＯＵＴ＝Ｖｒｅｆ−Ｃ１／Ｃｆ×（Ｖｉ−Ｖｒｅｆ） となり、入力電圧Ｖｉ、容量比Ｃ１／Ｃｆの値に応じた
電圧値として得られる。すなわち、オペアンプ１２１の
オフセット電圧ΔＶによらず、オフセットのない理想オ
ペアンプを用いた場合と同じ値の出力電圧ＶＯＵＴとし
て得られる。

【００２５】なお、本実施形態では、入力段にサンプル
＆ホールド回路１１を備えたスイッチドキャパシタアン
プを例に挙げて説明したが、サンプル＆ホールド回路１
１は必須のものではない。サンプル＆ホールド回路１１
を持たないスイッチドキャパシタアンプの場合には、信
号が間歇的に途切れる期間を持つ連続系の信号を処理対
象とし、その途切れる期間に先述したオフセットキャン
セル動作を行うようにすれば良い。この種の連続系の信
号としては、ブランキング期間を持つビデオ信号などが
挙げられる。このビデオ信号の場合には、ブランキング
期間にオフセットキャンセル動作を行うようにすれば良
い。

【００２６】また、スイッチドキャパシタアンプに適用
した場合を例に採って説明したが、この適用例に限られ
るものではなく、オペアンプ１２１の正相入力端子に一
定電圧（基準電圧）を与え、固定したまま動作するよう
なオペアンプ回路全般に適用可能である。具体的には、
図３に示すように、容量１１２，１２３に代えて抵抗１
１４，１２４を用いた電圧増幅回路構成とすることも可
能である。

【００２７】［第２実施形態］図４は、本発明の第２実
施形態に係るオペアンプ回路の構成例を示す回路図であ
り、多チャンネルの電圧ドライバに適用した回路例を示
している。

【００２８】図４から明らかなように、本実施形態に係
る多チャンネルの電圧ドライバは、多チャンネル分の回
路入力端子２１−１，２１−２，２１−３，…および回
路出力端子２２−１，２２−２，２２−３，…を有し、
これら入出力端子間に電圧ドライバ２３−１，２３−
２，２３−３，…がそれぞれ接続された構成となってい
る。電圧ドライバ２３−１，２３−２，２３−３，…に
は、基準電圧源２４から基準電圧Ｖｒｅｆが共通に与え
られる。

【００２９】電圧ドライバ２３−１，２３−２，２３−
３，…は各々全く同じ回路構成となっていることから、
以下では、電圧ドライバ２３−１を例に採ってその具体
的な回路構成について説明するものとする。

【００３０】電圧ドライバ２３−１は、入力回路２５、
出力アンプ２６およびオフセットキャンセル回路２７を
有する構成となっている。入力回路２５は、回路入力端
子２１−１に対して直列に接続されたスイッチ２５１お
よび抵抗２５２から構成されている。スイッチ２５１と
しては、例えばＭＯＳトランジスタが用いられる。

【００３１】出力アンプ２６は、抵抗２５２の他端に逆
相入力端子が接続されたオペアンプ２６１と、このオペ
アンプ２６１の出力端子と逆相入力端子との間に接続さ
れた帰還抵抗２６２と、この帰還抵抗２６２に対して並
列に接続されたスイッチ２６３とからなり、オペアンプ
２６１の出力端子が回路出力端子２２−１に接続された
構成となっている。スイッチ２６２としては、例えばＭ
ＯＳトランジスタが用いられる。

【００３２】オフセットキャンセル回路２７は、基準電
圧源２４の正側端子（基準電位点）とオペアンプ２６１
の正相入力端子との間に接続されたスイッチ２７１と、
基準電圧源２４の正側端子とオペアンプ２６１の逆相入
力端子との間に直列に接続されたスイッチ２７２，２７
３と、スイッチ２７１，２７２の各出力端子間に接続さ
れたキャンセル容量２７４とから構成されている。スイ
ッチ２７１〜２７３としては、例えばＭＯＳトランジス
タが用いられる。

【００３３】上記構成の第２実施形態に係る多チャンネ
ルの電圧ドライバにおいても、第１実施形態に係るスイ
ッチドキャパシタアンプの場合と同様に、オフセットキ
ャンセル回路２７の作用により、オペアンプ２６１のオ
フセットによらず、オフセットのない理想オペアンプを
用いた場合と同じ値の出力電圧ＶＯＵＴ１が回路出力端
子２２−１から導出される。

【００３４】これにより、多チャンネルの電圧ドライバ
をＣＭＯＳ半導体プロセスで実現した際に、加工精度や
製造バラツキ等により、数ｍＶ〜数十ｍＶのオフセット
がオペアンプに生じ、そのオフセットが各チャンネルの
オペアンプ間でばらついたとしても、それらのオフセッ
トが各チャンネルごとにオフセットキャンセル回路２７
でキャンセルされるため、出力電圧ＶＯＵＴ１，ＶＯＵ
Ｔ２，ＶＯＵＴ３，…相互の精度を良好に保つことがで
きる。

【００３５】［第３実施形態］図５は、本発明の第３実
施形態に係るオペアンプ回路の構成例を示す回路図であ
り、多チャンネルの電圧ドライバに適用した回路例を示
している。

【００３６】図５から明らかなように、本実施形態に係
る多チャンネルの電圧ドライバは、多チャンネル分の回
路入力端子３１−１，３１−２，３１−３，…および回
路出力端子３２−１，３２−２，３２−３，…を有し、
これら入出力端子間に電圧ドライバ３３−１，３３−
２，３３−３，…がそれぞれ接続された構成となってい
る。

【００３７】電圧ドライバ３３−１，３３−２，３３−
３，…は各々全く同じ回路構成となっていることから、
以下では、電圧ドライバ３３−１を例に採ってその具体
的な回路構成について説明するものとする。電圧ドライ
バ３３−１は、オフセットキャンセル回路３４およびボ
ルテージフォロア３５を有する構成となっている。

【００３８】オフセットキャンセル回路３４は、回路入
力端子３１−１に各入力端子が接続されたスイッチ３４
１，３４２と、スイッチ３４３の出力端子に入力端子が
接続されたスイッチ３４３と、スイッチ３４１，３４２
の各出力端子間にキャンセル容量３４４とから構成され
ている。スイッチ３４１〜３４３としては、例えばＭＯ
Ｓトランジスタが用いられる。

【００３９】ボルテージフォロア３５は、正相入力端子
がスイッチ３４１の出力端子に、逆相入力端子がスイッ
チ３４３の出力端子にそれぞれ接続されたオペアンプ３
５１によって構成されている。オペアンプ３５１の出力
端子と逆相入力端子とは短絡されている。

【００４０】上記構成の第３実施形態に係る多チャンネ
ルの電圧ドライバにおいても、第１実施形態に係るスイ
ッチドキャパシタアンプの場合と同様に、オフセットキ
ャンセル回路３４の作用により、オペアンプ３５１のオ
フセットによらず、オフセットのない理想オペアンプを
用いた場合と同じ値の出力電圧ＶＯＵＴ１が回路出力端
子３２−１から導出される。

【００４１】これにより、多チャンネルの電圧ドライバ
をＣＭＯＳ半導体プロセスで実現した際に、加工精度や
製造バラツキ等により、数ｍＶ〜数十ｍＶのオフセット
がオペアンプに生じ、そのオフセットが各チャンネルの
オペアンプ間でばらついたとしても、それらのオフセッ
トが各チャンネルごとにオフセットキャンセル回路３４
でキャンセルされるため、出力電圧ＶＯＵＴ１，ＶＯＵ
Ｔ２，ＶＯＵＴ３，…相互の精度を良好に保つことがで
きる。

【００４２】［静電容量検出装置］図６は、本発明に係
る静電容量検出装置の構成を示す概略図あり、ここで
は、指紋検出装置（指紋センサー）として用いた場合を
例に採って示している。この静電容量検出装置では、後
述するように、先述した第１実施形態に係るオペアンプ
回路をその容量検出系に用いる。

【００４３】図６から明らかなように、本静電容量検出
装置は、センサーセル４０を形成する検出電極４１が半
導体の表面にアレイ状に配置されるとともに、これら検
出電極４１に対して行選択線…，４２ｎ−１，４２ｎ，
４２ｎ＋１，…および列センス線…，４３ｍ−１，４３
ｍ，４３ｍ＋１，…がマトリクス状に配線され、検出電
極４１の各々と列センス線…，４３ｍ−１，４３ｍ，４
３ｍ＋１，…との間にセル選択スイッチＳｒが接続さ
れ、これらセル選択スイッチＳｒが行選択線…，４２ｎ
−１，４２ｎ，４２ｎ＋１，…を介して行単位で選択さ
れる構成となっている。

【００４４】この静電容量検出装置では、図７に示すよ
うに、検出電極４１を覆うオーバーコート４４の上に指
を載せたときに、検出電極４１と指の表面との間に指紋
の凹凸に応じて形成される静電容量Ｃｓを検出すること
によって指紋の模様（指紋パターン）を取得する原理を
用いている。すなわち、検出電極４１と指の表面との間
に形成される静電容量Ｃｓについて、指紋の尾根の部分
では検出電極４１との間の距離が短くなるため容量値が
大きくなり、指紋の谷の部分では検出電極４１との間の
距離が長くなるため容量値が小さくなることから、その
静電容量Ｃｓを検出することによって指紋の模様を取得
できるのである。なお、容量Ｃｐは、検出電極４１と半
導体基板との間の寄生容量である。

【００４５】図８は、上記静電容量検出装置の回路系の
構成の一例を示す回路図であり、図中、図６と同等部分
には同一符号を付して示している。

【００４６】図８から明らかなように、本静電容量検出
装置は、センサーアレイ部５１、寄生容量キャンセル回
路５２、検出回路５３、パラレル−シリアル変換回路５
４および出力回路５５を有する構成となっている。セン
サーアレイ部５１には、図６と同様に、センサーセル４
０を形成する検出電極がｍ列×ｎ行分だけアレイ状に配
置されている。ここでは、図面の簡略化のために、ある
１行分のセンサーセル４０−１，…，４０−ｋ，…，４
０−ｍのみについてそのセルの回路構成を示している。

【００４７】なお、センサーアレイ部５１には、各列ご
とに列センス線４３−１，４３−ｋ，４３−ｍが配線さ
れているとともに、図６と同様に、各行ごとに行選択線
が配線され、また図示しないが、これら行選択線を駆動
する行駆動回路と、検出回路５３を通してパラレル−シ
リアル変換回路５４にパラレルに読み出された検出電圧
をシリアル変換して出力する際の駆動を行う列駆動回路
とが設けられているものとする。

【００４８】以下の具体的な説明では、図９に示すｋ列
の回路系、即ちセンサーセル４０−ｋ、寄生容量キャン
セル回路５２−ｋ、検出回路５３−ｋおよびパラレル−
シリアル変換回路５４−ｋを例に採って説明するものと
する。

【００４９】センサーセル４０−ｋにおいて、容量Ｃｓ
は検出電極と指表面との間に形成される静電容量、容量
Ｃｐは検出電極と半導体基板との間の寄生容量である。
このセンサーセル４０−ｋは、静電容量Ｃｓの検出点Ｘ
と基準電位点、例えばグランドＧＮＤとの間に接続され
た第１のスイッチＳＡと、検出点Ｘと列センス線４３−
ｋとの間に接続された第２のスイッチＳＢとを有してい
る。これらスイッチＳＡ，ＳＢは、図６に示す行駆動回
路によって駆動制御され、選択された１行のみがアクテ
ィブ状態となり、非選択の行のセルについては、スイッ
チＳＡがオンの状態、スイッチＳＢがオフの状態で止ま
っているものとする。

【００５０】寄生容量キャンセル回路５２−ｋは、検出
電極と指表面との間に静電容量Ｃｓが形成されるのみな
らず、検出電極と半導体基板との間にも寄生容量Ｃｐが
存在し、静電容量Ｃｓの検出時にこの寄生容量Ｃｐ分の
オフセットが発生することによって、検出回路５３のダ
イナミックレンジを圧迫することになるので、この寄生
容量Ｃｐに起因する不具合を解決するために設けられる
ものである。

【００５１】そのために、寄生容量キャンセル回路５２
−ｋはセンサーアレイ部５１の領域外に、センサーアレ
イ部５１の各検出電極と同様に形成されたダミーの検出
電極（以下、ダミー電極と略称する）を各列ごとに備え
ている。したがって、このダミー電極と半導体基板との
間にも、センサーアレイ部５１の各検出電極の場合と同
様に寄生容量Ｃｐ′が付く。この寄生容量キャンセル回
路５２−ｋにおいて、寄生容量Ｃｐ′の検出点Ｙと基準
電位点、例えば電源ＶＤＤとの間にはスイッチＳＣが接
続されている。また、検出点Ｙと列センス線４３−ｋと
の間にはスイッチＳＤが接続されている。

【００５２】検出回路５３−ｋは、逆相入力端子が列セ
ンス線５３−ｋの一端に接続されたオペアンプＯＰ１
と、このオペアンプＯＰ１の出力端子と逆相入力端子と
の間に接続された基準容量Ｃｆ１と、この基準容量Ｃｆ
１に対して並列に接続されたリセットスイッチＳＥとを
有する構成となっている。オペアンプＯＰ１の正相入力
端子には、電源電圧ＶＤＤの１／２の電圧（ＶＤＤ／
２）が与えられている。

【００５３】検出回路５３−ｋの出力端子には、パラレ
ル−シリアル変換回路５４が接続されている。このパラ
レル−シリアル変換回路５４は、検出回路５３−ｋの出
力端子と出力信号線５４１との間に各列ごとに設けられ
た第１のサンプル＆ホールド回路５４２−ｋと、出力信
号線５４１に入力端子が接続された出力アンプ５４３
と、この出力アンプ５４３の出力端子に入力端子が接続
された第２のサンプル＆ホールド回路５４４とを有する
構成となっている。

【００５４】第１のサンプル＆ホールド回路５４２−ｋ
は、検出回路５３−ｋの出力端子と出力信号線５４１と
の間に直列に接続されたサンプリングスイッチＳＦおよ
び列選択スイッチＳＧと、これらスイッチＳＦ，ＳＧの
共通接続点とグランドとの間に接続されたホールド容量
Ｃｈ１とを有する構成となっている。出力アンプ５４３
は、基準電圧ＶＯＳを正相入力とし、サンプル＆ホール
ド回路５４２−ｋを介して供給される検出回路５３−ｋ
の検出電圧Ｖｓｎｓを逆相入力とするオペアンプＯＰ２
と、このオペアンプＯＰ２の逆相入力端子と出力端子と
の間に接続された基準容量Ｃｆ２と、この基準容量Ｃｆ
２に対して並列に接続されたリセットスイッチＳＨとを
有する構成となっている。

【００５５】第２のサンプル＆ホールド回路５４４は、
出力アンプ５４３の出力端子、即ちオペアンプＯＰ２の
出力端子に入力端子が接続されたサンプリングスイッチ
ＳＩと、このサンプリングスイッチＳＩの出力端子とグ
ランドとの間に接続されたホールド容量Ｃｈ２とを有す
る構成となっている。出力回路５５は、第２のサンプル
＆ホールド回路５４４におけるホールド容量Ｃｈ２のホ
ールド出力を正相入力とし、逆相入力端子と出力端子と
が短絡されたオペアンプＯＰ３からなるバッファ構成と
なっている。

【００５６】次に、上記構成の静電容量検出装置の回路
動作について、図９に示すｋ列の回路系を用いて図１０
のタイミングチャートを参照して説明する。図１０のタ
イミングチャートにおいて、スイッチＳＡ〜ＳＦについ
ては、“Ｈ”レベルがオン、“Ｌ”レベルがオフを意味
するものとする。また、初期状態のスイッチＳＡ〜ＳＦ
は全てオフ状態とする。

【００５７】先ず、時刻ｔ１で検出回路５３−ｋのリセ
ットスイッチＳＥをオンし、基準容量Ｃｆ１の電荷を０
にする。このとき、列センス線４３−ｋはオペアンプＯ
Ｐ１の作用によってＶＤＤ／２に仮想接地されている。
また同時に、センサーセル４０−ｋのスイッチＳＡをオ
ンし、検出電極の電位Ｖｃｅｌｌをグランドレベルにす
るとともに、寄生容量キャンセル回路５２−ｋのスイッ
チＳＣをオンし、ダミー電極の電位ＶｄｍｙをＶＤＤレ
ベルにする。

【００５８】このとき、センサーセル４０−ｋのスイッ
チＳＢおよび寄生容量キャンセル回路５２−ｋのスイッ
チＳＤは共にオフ状態となっている。その後、検出回路
５３−ｋのリセットスイッチＳＥ、センサーセル４０−
ｋのスイッチＳＡおよび寄生容量キャンセル回路５２−
ｋのスイッチＳＣを共にオフする。このとき、各ノード
は電荷が保持されているので電位の変化はない。

【００５９】次いで、時刻ｔ２でセンサーセル４０−ｋ
のスイッチＳＢをオンし、検出電極と列センス線４３−
ｋとを短絡させる。このとき、列センス線４３−ｋが検
出回路５３−ｋによってＶＤＤ／２に仮想接地されてい
るので、検出電極の電位Ｖｃｅｌはグランドレベル→Ｖ
ＤＤ／２に変化する。この電位の変化により、検出電極
から検出回路５３−ｋの基準容量Ｃｆ１に、−｛（ＶＤ
Ｄ／２）×（Ｃｓ＋Ｃｐ）｝の電荷がスイッチＳＢを通
して移動する。

【００６０】時刻ｔ２ではさらに、寄生容量キャンセル
回路５２−ｋのスイッチＳＤをオンし、ダミー電極と列
センス線４３−ｋとを短絡させる。このとき、ダミー電
極の電位ＶｄｍｙはＶＤＤ→ＶＤＤ／２に変化するの
で、ダミー電極から検出回路５３−ｋの基準容量Ｃｆ１
に、（ＶＤＤ／２）×Ｃｐ′の電荷がスイッチＳＤを通
して移動する。

【００６１】結局、基準容量Ｃｆ１には、−｛（ＶＤＤ
／２）×（Ｃｓ＋Ｃｐ−Ｃｐ′）｝ の電荷が蓄積されるため、検出回路５３−ｋの検出電圧
Ｖｓｎｓは、 Ｖｓｎｓ＝（ＶＤＤ／２）＋｛（ＶＤＤ／２）×（Ｃｓ
＋Ｃｐ−Ｃｐ′）｝／Ｃｆ１ となる。このとき、Ｃｐ＝Ｃｐ′となるようにダミー電
極を設計しておけば、 Ｖｓｎｓ＝（ＶＤＤ／２）＋｛（ＶＤＤ／２）×Ｃｓ｝
／Ｃｆ１ となり、検出電極の寄生容量Ｃｐによるオフセットをキ
ャンセルできる。

【００６２】その後、センサーセル４０−ｋのスイッチ
ＳＢおよび寄生容量キャンセル回路５２−ｋのスイッチ
ＳＤを共にオフする。このとき、各ノードの電荷は保持
されるので電位の変化はない。

【００６３】時刻ｔ３で再び、センサーセル４０−ｋの
スイッチＳＡおよび寄生容量キャンセル回路５２−ｋの
スイッチＳＣを共にオンし、検出電極の電位Ｖｃｅｌｌ
をグランドレベルに、ダミー電極の電位ＶｄｍｙをＶＤ
Ｄレベルにする。以降、スイッチＳＡ，ＳＣおよびスイ
ッチＳＢ，ＳＢのオン／オフ制御に基づく上述した一連
の動作、即ち時刻ｔ１〜時刻ｔ３の動作を、時刻ｔ３〜
時刻ｔ５，時刻ｔ５〜時刻ｔ７，…と順に繰り返す。

【００６４】このサイクルを繰り返すごとに、検出回路
５３−ｋの検出電圧Ｖｓｎｓは、 ΔＶｓｎｓ＝｛（ＶＤＤ／２）×Ｃｓ｝／Ｃｆ１ ＝｛ＶＤＤ／（２×Ｃｆ１）｝×Ｃｓ ずつ増加する。このサイクルをトータルＫ回ほど繰り返
したとき、検出電圧Ｖｓｎｓは、 Ｖｓｎｓ＝ＶＤＤ／２＋Ｋ×ΔＶｓｎｓ ＝ＶＤＤ／２＋Ｋ×｛ＶＤＤ／（２×Ｃｆ１）｝×Ｃｓ となる。

【００６５】時刻ｔ１〜時刻ｔ３のサイクルをＫ回繰り
返した後、センサーセル４０−ｋのスイッチＳＢおよび
寄生容量キャンセル回路５２−ｋのスイッチＳＣを共に
オフする。そして、時刻ｔ８でパラレル−シリアル変換
回路５４における第１のサンプル＆ホールド回路５４２
−ｋのサンプリングスイッチＳＦをオンする。これによ
り、検出回路５３−ｋの検出電圧Ｖｓｎｓが第１のサン
プル＆ホールド回路５４２−ｋにロードされ、ホールド
容量Ｃｈ１にホールドされる。

【００６６】以上、ｋ列の回路系を例に採ってその動作
について説明したが、ここまでの動作は全ての列で行単
位に同時に行われることになる。そして、パラレル−シ
リアル変換回路５４において、各列毎に第１のサンプル
＆ホールド回路５４２−１〜５４２−ｍの各ホールド容
量Ｃｈ１にホールドされた電圧は、列駆動回路（図示せ
ず）から順に出力される列駆動信号により、第１のサン
プル＆ホールド回路５４２−１〜５４２−ｍの各列選択
スイッチＳＧが順次オン→オフされることによってシリ
アル変換され、出力信号線５４１、出力アンプ５４３お
よび第２のサンプル＆ホールド回路５４４を経由して出
力される。

【００６７】以上説明した静電容量検出装置において、
検出回路５３−ｋはオペアンプＯＰ１を用いた構成とな
っている。したがって、この検出回路５３−ｋとして、
先述した第１実施形態に係るオペアンプ回路（図１参
照）を用いることができる。このように、検出回路５３
−ｋとして第１実施形態に係るオペアンプ回路を用いる
場合には、図８および図９に示す検出回路５３−１，
…，５３−ｋ，…，５３−ｍにおいて、オペアンプＯＰ
１の正相入力端子および逆相入力端子と基準電位点（本
例では、１／２ＶＤＤ）との間に、図１のオフセットキ
ャンセル回路１３が挿入されることになる。

【００６８】また、センサーセル４０−１，…，４０−
ｋ，…，４０−ｍにおいて、第１のスイッチＳＡと静電
容量（被検出容量）Ｃｓとは基準電位（本例では、グラ
ンドレベル）をサンプルホールドする動作を行うことか
ら、サンプル＆ホールド回路と等価とみなすことができ
る。したがって、図９のセンサーセル４０−ｋと図１の
サンプル＆ホールド回路１１とを対比すると、第１，第
２のスイッチＳＡ，ＳＢがスイッチ１１１，１１３に、
静電容量Ｃｓがホールド容量１１２にそれぞれ対応する
ことになる。

【００６９】このように、センサーセルがアレイ状に配
置されてなる静電容量検出装置において、各列ごとにセ
ンサーセル４０の静電容量Ｃｓを検出すべく設けられた
検出回路５３−１，…，５３−ｋ，…，５３−ｍとし
て、先述した第１実施形態に係るオペアンプアンプ回
路、即ちスイッチドキャパシタアンプを用いることで、
オフセットキャンセル回路１３（図１参照）の作用によ
り、オペアンプＯＰ１のオフセットによらず、オフセッ
トのない理想オペアンプを用いた場合と同じ電圧値の検
出電圧を得ることができる。

【００７０】これにより、検出回路５３−１，…，５３
−ｋ，…，５３−ｍをＣＭＯＳ半導体プロセスで実現し
た際に、加工精度や製造バラツキ等により、数ｍＶ〜数
十ｍＶのオフセットがオペアンプＯＰ１に生じ、そのオ
フセットが各列のオペアンプＯＰ１間でばらついたとし
ても、それらのオフセットが各列ごとにオフセットキャ
ンセル回路１３でキャンセルされるため、センサーセル
アレイ部５１における各列ごとの検出電圧相互の検出精
度を良好に保つことができる。

【００７１】なお、本適用例では、第１実施形態に係る
オペアンプ回路を、静電容量検出装置の容量検出系に用
いた場合を例に採って説明したが、この適用例に限られ
るものではなく、例えばＣＭＯＳイメージセンサに代表
されるＸ−Ｙアドレス型固体撮像素子の信号処理系に適
用することも可能である。

【００７２】［指紋照合装置］図１１は、上記構成の静
電容量検出装置を指紋検出装置（指紋センサー）として
用いた本発明に係る指紋照合装置の構成の一例を示すブ
ロック図である。図１１に示すように、本例に係る指紋
照合装置６０は、指紋検出装置６１、Ａ／Ｄコンバータ
６２、第１，第２のメモリ６３，６４、登録部６５およ
び比較部６６を有する構成となっている。

【００７３】上記構成の指紋照合装置６０において、指
紋検出装置６１として、先述した静電容量検出装置が用
いられる。すなわち、指紋検出装置６１は、センサーセ
ルの検出電極の電位を基準電位にした後、その電荷を検
出回路の基準容量に取り込む動作を繰り返して行うこと
により、検出電極と指の表面との間に指紋の応答に応じ
て形成される静電容量Ｃｓを高い検出感度にて検出して
指紋情報を取得する構成となっている。また、静電容量
Ｃｓを検出する検出回路として、オペアンプを用いると
ともに、そのオフセットをキャンセルする機能を備えた
第１実施形態に係るオペアンプ回路を用いている。

【００７４】指紋検出装置６１の出力電圧は、Ａ／Ｄコ
ンバータ６２でデジタル化された後第１のメモリ６３に
格納される。登録部６５は、照合対象となる指紋パター
ンを予め登録する際に使用されるものであり、その登録
の際に第１のメモリ６３に格納された指紋情報から例え
ば特徴点だけを抽出し、この特徴点群の情報を登録パタ
ーン情報として第２のメモリ６４に格納する。

【００７５】比較部６６は、指紋の照合の際に、指紋検
出装置６１によって検出され、第１のメモリ６１に格納
された検出指紋情報を、例えばその特徴点について第２
のメモリ６４に予め格納されている登録パターン情報と
比較する。そして、検出指紋情報が登録パターン情報と
一致する場合には、比較部６６は、指紋検出装置６１に
よって検出された指紋が予め登録されている指紋である
と判断し、その旨の照合結果を外部へ出力する。

【００７６】なお、本例に係る指紋照合装置６０では、
指紋検出装置６１によって検出された指紋情報を一旦第
１のメモリ６３に格納するとしたが、信号処理上、その
必要がない場合には、第１のメモリ６３を省略すること
ができる。

【００７７】また、図１２に示すように、指紋検出装置
６１、Ａ／Ｄコンバータ６２および第１のメモリ６３
（当該メモリ６３については、点線で示すように省略す
ることも可能）を１つのユニット６７として構成し、当
該ユニット６７の出力をパーソナルコンピュータ６８に
与えるようにし、このーソナルコンピュータ６８に第２
のメモリ６４、登録部６５および比較部６６の機能を持
ち、これらを総合して指紋照合装置６０′とすることも
可能である。

【００７８】このように、指紋照合装置６０の指紋検出
装置６１として、先述した静電容量検出装置を用いるこ
とにより、当該静電容量検出装置はその静電容量を検出
する回路として用いられるオペアンプ回路が、オペアン
プのオフセットをキャンセルする機能を備えていること
から、センサーセルアレイ部における各列ごとの検出電
圧相互の検出精度を良好に保つことができるため、指紋
の検出精度をより向上できることになる。

【００７９】

【発明の効果】以上説明したように、本発明によれば、
帰還回路を有し、逆相入力端子に入力信号が与えられる
オペアンプを用いたオペアンプ回路において、オフセッ
トキャンセル機能を付加したことにより、オペアンプの
オフセットを実効上キャンセルすることができるため、
絶対精度を向上できる。特に、オペアンプ回路を複数チ
ャンネル分設けた構成を採る場合、オペアンプのオフセ
ットに起因する各チャンネル間での出力電圧のバラツキ
を抑えることができる。また、オフセットによる出力電
圧のずれを解消できることで、ダイナミックレンジが狭
くなるのを回避することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るオペアンプ回路の
構成例を示す回路図であり、スイッチドキャパシタアン
プに適用した回路例を示している。

【図２】第１実施形態に係るオペアンプ回路の回路動作
を説明するためのタイミングチャートである。

【図３】第１実施形態に係るオペアンプ回路の変形例を
示す回路図である。

【図４】本発明の第２実施形態に係るオペアンプ回路の
構成例を示す回路図であり、多チャンネルの電圧ドライ
バに適用した回路例を示している。

【図５】本発明の第３実施形態に係るオペアンプ回路の
構成例を示す回路図であり、多チャンネルの電圧ドライ
バに適用した回路例を示している。

【図６】本発明に係る静電容量検出装置の構成を示す概
略図ある。

【図７】静電容量を検知する指紋検出装置の原理図であ
る。

【図８】静電容量検出装置の回路系の構成の一例を示す
回路図である。

【図９】ｋ列の回路系の具体的な回路構成を示す回路図
である。

【図１０】静電容量検出装置の回路動作を説明するため
のタイミングチャートである。

【図１１】本発明に係る指紋照合装置の構成の一例を示
すブロック図である。

【図１２】本発明に係る指紋照合装置の構成の他の例を
示すブロック図である。

【図１３】オペアンプ回路の従来例を示す回路図であ
る。

【図１４】従来例に係るオペアンプ回路の回路動作を説
明するためのタイミングチャートである。

【符号の説明】

１１…サンプル＆ホールド回路、１２，２６…出力アン
プ、１３，２７，３４…オフセットキャンセル回路、２
３−１，２３−２，２３−３，３３−１，３３−２，３
３−３…電圧ドライバ、３５…ボルテージフォロア、４
０，４０−１〜４０−ｍ…センサーセル、４１…検出電
極、４３−１〜４３−ｍ…センス線、５１…センサーセ
ルアレイ、５２…寄生容量キャンセル回路、５３，５３
−１〜５３−ｍ…検出回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｈ 19/00 Ａ６１Ｂ 5/10 ３２２ ５Ｊ０９１ ５Ｊ５００ (72)発明者 篠崎 圭一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2G028 AA01 BD05 CG07 FK01 FK08 GL07 GL09 MS03 4C038 FF05 FG00 5B047 AA25 BB10 5J023 CA07 CB01 CB09 5J090 AA01 AA47 CA13 FA18 HA25 HA29 HA38 HA42 KA17 KA19 KA33 KA34 MA05 MA08 MA11 NN14 QA04 SA15 TA01 TA06 5J091 AA01 AA47 CA13 FA18 HA25 HA29 HA38 HA42 KA17 KA19 KA33 KA34 MA05 MA08 MA11 QA04 SA15 TA01 TA06 5J500 AA01 AA47 AC13 AF18 AH25 AH29 AH38 AH42 AK17 AK19 AK33 AK34 AM05 AM08 AM11 AQ04 AS15 AT01 AT06 NN14

Claims (7)

【特許請求の範囲】
1. 【請求項１】 帰還回路を有し、逆相入力端子に入力信
   号が与えられるオペアンプと、 基準電位点と前記オペアンプの正相入力端子との間に接
   続された第１のスイッチと、 基準電位点と前記オペアンプの逆相入力端子との間に直
   列に接続された第２，第３のスイッチと、 前記第１，第２のスイッチの各出力端子間に接続された
   キャンセル容量と、 前記入力信号が前記オペアンプの逆相入力端子に与えら
   れる前に、前記第１，第３のスイッチをオン、前記第２
   のスイッチをオフさせ、次いで前記第１，第３のスイッ
   チをオフさせ、しかる後前記第２のスイッチをオンさせ
   るタイミング制御手段とを備えたことを特徴とするオペ
   アンプ回路。
2. 【請求項２】 前記オペアンプは複数チャンネル分の入
   力信号にそれぞれ対応して設けられており、 前記第１〜第３のスイッチおよびキャンセル容量は、複
   数チャンネル分のオペアンプごとに設けられていること
   を特徴とする請求項１記載のオペアンプ回路。
3. 【請求項３】 前記オペアンプは、出力端子と逆相入力
   端子との間に接続された帰還容量を有することを特徴と
   する請求項１記載のオペアンプ回路。
4. 【請求項４】 検出電極を有するセンサーセルがアレイ
   状に配置されるとともに、各列ごとにセンス線が配線さ
   れてなるセンサーアレイ部と、 前記検出電極に対する電荷のチャージ後前記センス線を
   仮想接地し、このセンス線を介して前記検出電極の電荷
   を検出することによって当該検出電極との間に形成され
   る静電容量を検出する検出回路とを備え、 前記検出回路は、 出力端子と逆相入力端子との間に接続された帰還容量を
   有し、逆相入力端子に前記センサーセルから前記センス
   線を通して前記検出電極の検出信号が与えられるオペア
   ンプと、 基準電位点と前記オペアンプの正相入力端子との間に接
   続された第１のスイッチと、 基準電位点と前記オペアンプの逆相入力端子との間に直
   列に接続された第２，第３のスイッチと、 前記第１，第２のスイッチの各出力端子間に接続された
   キャンセル容量と、 前記検出信号が前記オペアンプの逆相入力端子に与えら
   れる前に、前記第１，第３のスイッチをオン、前記第２
   のスイッチをオフさせ、次いで前記第１，第３のスイッ
   チをオフさせ、しかる後前記第２のスイッチをオンさせ
   るタイミング制御手段とを有することを特徴とする静電
   容量検出装置。
5. 【請求項５】 前記検出回路は、前記センサーセルから
   前記センス線に出力される電荷を前記帰還容量に取り込
   んで電圧信号に変換することを特徴とする請求項４記載
   の静電容量検出装置。
6. 【請求項６】 前記センサーセルは、前記検出電極と基
   準電位との間に接続された第１のスイッチと、前記検出
   電極と前記センス線との間に接続された第２のスイッチ
   とを有し、 前記第１のスイッチをオンし、次いでこれをオフした後
   前記第２のスイッチをオンさせて前記センサーセルの電
   荷を前記帰還容量に供給する動作を繰り返して実行する
   ことを特徴とする請求項５記載の静電容量検出装置。
7. 【請求項７】 検出電極を有するセンサーセルがアレイ
   状に配置されるとともに、各列ごとにセンス線が配線さ
   れてなるセンサーアレイ部と、前記検出電極に対する電
   荷のチャージ後前記センス線を仮想接地し、このセンス
   線を介して前記検出電極の電荷を検出することによって
   当該検出電極との間に形成される静電容量を検出して指
   紋情報を取得する検出回路とを有する指紋検出手段と、 予め登録された指紋のパターン情報を格納する格納手段
   と、 前記指紋検出手段によって取得された指紋情報を前記格
   納手段に格納されている登録パターン情報と比較し、そ
   の比較結果を指紋照合結果として出力する比較手段とを
   備え、 前記指紋検出手段における前記検出回路は、 出力端子と逆相入力端子との間に接続された帰還容量を
   有し、逆相入力端子に前記センサーセルから前記センス
   線を通して前記検出電極の検出信号が与えられるオペア
   ンプと、 基準電位点と前記オペアンプの正相入力端子との間に接
   続された第１のスイッチと、 基準電位点と前記オペアンプの逆相入力端子との間に直
   列に接続された第２，第３のスイッチと、 前記第１，第２のスイッチの各出力端子間に接続された
   キャンセル容量と、 前記検出信号が前記オペアンプの逆相入力端子に与えら
   れる前に、前記第１，第３のスイッチをオン、前記第２
   のスイッチをオフさせ、次いで前記第１，第３のスイッ
   チをオフさせ、しかる後前記第２のスイッチをオンさせ
   るタイミング制御手段とを有することを特徴とする指紋
   照合装置。