JP2003032086A - Drive circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路など
に使用する駆動回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit used for semiconductor integrated circuits and the like.
【０００２】[0002]
【従来の技術】従来の駆動回路は図５のように構成され
ている。入力電流Ｉにスイッチング素子Ｓで記録用の変
調信号により変調してレーザ素子ＬＤを駆動するこの従
来のレーザ駆動回路は、基準レベルＧに電源の（−）が
接続され、電源端子Ｖｃｃに電源の（＋）極が接続さ
れ、入力電流Ｉが入力端子４からＮＰＮトランジスタで
構成される第１のミラー回路５に流れ込む。2. Description of the Related Art A conventional drive circuit is constructed as shown in FIG. In this conventional laser drive circuit that drives the laser element LD by modulating the input current I with the modulation signal for recording by the switching element S, the power source (-) is connected to the reference level G, and the power source terminal Vcc is turned on. The (+) pole is connected, and the input current I flows from the input terminal 4 into the first mirror circuit 5 composed of the NPN transistor.
【０００３】第１のミラー回路５の出力が、ＰＮＰトラ
ンジスタで構成される第２のミラー回路６とＮＰＮトラ
ンジスタで構成される第３のミラー回路７を介して、出
力端子８に接続されたレーザ素子ＬＤに流れる電流をコ
ントロールしている。The output of the first mirror circuit 5 is connected to an output terminal 8 via a second mirror circuit 6 composed of PNP transistors and a third mirror circuit 7 composed of NPN transistors. The current flowing through the element LD is controlled.
【０００４】スイッチング素子Ｓは、第２のミラー回路
６の出力と第３のミラー回路７の入力との接続点と基準
レベルＧとの間に介装されている。第３のミラー回路７
の出力回路は、複数個（Ｎ個）のトランジスタを並列接
続して構成されている。スイッチング素子Ｓは記録用の
変調信号９でスイッチングされる。The switching element S is interposed between the reference level G and the connection point between the output of the second mirror circuit 6 and the input of the third mirror circuit 7. Third mirror circuit 7
The output circuit of is composed of a plurality of (N) transistors connected in parallel. The switching element S is switched by the modulation signal 9 for recording.
【０００５】[0005]
【発明が解決しようとする課題】このように従来技術で
は、入力電流Ｉを２回ミラーするため、消費電流が多
く、第３のミラー回路７が電流補償タイプであるためス
イッチングスピードが遅い。As described above, in the prior art, since the input current I is mirrored twice, the current consumption is large, and the switching speed is slow because the third mirror circuit 7 is a current compensation type.
【０００６】具体的には、各ＮＰＮトランジスタのｈｆ
ｅをｈｆｅ１、各ＰＮＰトランジスタのｈｆｅをｈｆｅ
２とし、ｈｆｅ１ ＝ ｈｆｅ２ ＝ １００ とすれ
ば、ノード１の電流Ｉ、ノード２の電流Ｉ／５０、ノー
ド３の電流Ｉ、ノード４の電流Ｉ／５０、ノード５の電
流Ｉ、ノード６の電流（Ｎ＋１）Ｉ／１００、ノード７
の電流ＮＩの合計（３．０５＋１．０１Ｎ）・Ｉという
電流になり、消費電流が大きい。Specifically, hf of each NPN transistor
e is hfe1, and hfe of each PNP transistor is hfe
2 and hfe1 = hfe2 = 100, the current I of node 1, current I / 50 of node 2, current I of node 3, current I / 50 of node 4, current I of node 5, current of node 6 (N + 1) I / 100, node 7
The total current NI is (3.05 + 1.01N) · I, which is a large current consumption.
【０００７】ここで、ノード１は入力端子４、ノード２
は第１のミラー回路５を構成する第１〜第３トランジス
タＴ１〜Ｔ３の内の第１のトランジスタＴ１のコレク
タ、ノード３は第１のミラー回路５の出力と第２のミラ
ー回路６の入力との接続点、ノード４は第２のミラー回
路６を構成する第４〜第６トランジスタＴ４〜Ｔ６の内
の第５トランジスタＴ５のコレクタ、ノード５は第２の
ミラー回路６の出力と第３のミラー回路７の入力との接
続点、ノード６は第３のミラー回路７を構成する第７ト
ランジスタＴ７，第８トランジスタＴ８，第９1〜第９N
のトランジスタＴ９1〜Ｔ９Nの内の第７のトランジスタ
Ｔ７のコレクタ、ノード７は出力端子８である。Here, the node 1 is the input terminal 4 and the node 2
Is the collector of the first transistor T1 of the first to third transistors T1 to T3 that form the first mirror circuit 5, and the node 3 is the output of the first mirror circuit 5 and the input of the second mirror circuit 6. Node 4 is the collector of the fifth transistor T5 of the fourth to sixth transistors T4 to T6 forming the second mirror circuit 6, and node 5 is the output of the second mirror circuit 6 and the third Node of the third mirror circuit 7 is connected to the input of the mirror circuit 7, and the node 6 is connected to the seventh transistor T7, the eighth transistor T8, and the 9 1 to 9 Nth transistors.
The node 7 is the collector of the seventh transistor T7 among the transistors T9 1 to T9 N of FIG.
【０００８】また、最終段の第３のミラー回路７がベー
ス電流補償型であり、スイッチング素子ＳのＯＮ／ＯＦ
Ｆによる出力電流のスイッチングスピードが制限され
る。本発明は、上記従来の課題を解決するものであり、
消費電流削減、高速なスイッチングスピードを実現する
駆動回路を実現することを目的とする。Further, the third mirror circuit 7 at the final stage is a base current compensation type, and the switching element S is turned ON / OF.
The switching speed of the output current due to F is limited. The present invention is to solve the above conventional problems,
The objective is to realize a drive circuit that reduces current consumption and realizes high-speed switching speed.
【０００９】[0009]
【課題を解決するための手段】この目的を達成するため
に、本発明の回路においては、入力電流のベース電流の
みをミラーする、最終段出力部ミラー回路のベース電流
を直接スイッチングすることにより、低消費電流で高速
なスイッチングスピードを実現できる。In order to achieve this object, in the circuit of the present invention, by directly switching the base current of the final stage output mirror circuit, which mirrors only the base current of the input current, Achieves high switching speed with low current consumption.
【００１０】本発明の請求項１記載の駆動回路は、入力
電流に応じて被駆動素子を駆動する駆動回路であって、
入力端子に接続されるＮＰＮトランジスタで構成される
入力側トランジスタのベース電流を出力側トランジスタ
から取り出すベース電流抽出回路と、入力回路が前記ベ
ース電流抽出回路の出力に接続されたＰＮＰトランジス
タで構成されこの入力回路に流れた電流の規定倍の電流
が出力回路に流せる電流ミラー回路と、入力回路が前記
電流ミラー回路の出力に接続されたドライバと、を設
け、被駆動素子が前記ドライバの出力回路に直列に接続
されることを特徴とする。A drive circuit according to a first aspect of the present invention is a drive circuit for driving a driven element according to an input current,
A base current extraction circuit for extracting a base current of an input side transistor formed of an NPN transistor connected to an input terminal from an output side transistor; and an input circuit formed of a PNP transistor connected to an output of the base current extraction circuit. A current mirror circuit that allows a current that is a specified number of times the current flowing in the input circuit to flow in the output circuit, and a driver whose input circuit is connected to the output of the current mirror circuit are provided, and the driven element is the output circuit of the driver. It is characterized in that they are connected in series.
【００１１】本発明の請求項２記載の駆動回路は、入力
電流にスイッチング素子で記録用の変調信号により変調
して被駆動素子を駆動する駆動回路であって、入力端子
に接続されるＮＰＮトランジスタで構成される入力側ト
ランジスタのベース電流を出力側トランジスタから取り
出すベース電流抽出回路と、入力回路が前記ベース電流
抽出回路の出力に接続されたＰＮＰトランジスタで構成
されこの入力回路に流れた電流の規定倍の電流が出力回
路に流せる電流ミラー回路と、入力回路が前記電流ミラ
ー回路の出力に接続されたドライバと、前記ＮＰＮトラ
ンジスタの入力回路に接続され記録用の変調信号により
駆動されるスイッチング素子とを設け、被駆動素子が前
記ドライバの出力回路に直列に接続されることを特徴と
する。A drive circuit according to a second aspect of the present invention is a drive circuit for driving a driven element by modulating an input current with a modulation signal for recording by a switching element, and an NPN transistor connected to an input terminal. And a base current extraction circuit for extracting the base current of the input side transistor from the output side transistor, and the input circuit including a PNP transistor connected to the output of the base current extraction circuit. A current mirror circuit that allows a double current to flow in the output circuit, a driver whose input circuit is connected to the output of the current mirror circuit, and a switching element which is connected to the input circuit of the NPN transistor and is driven by a modulation signal for recording. And the driven element is connected in series to the output circuit of the driver.
【００１２】本発明の請求項３記載の駆動回路は、入力
電流にスイッチング素子で記録用の変調信号により変調
して被駆動素子を駆動する駆動回路であって、第１のＮ
ＰＮトランジスタのベースと第２のＮＰＮトランジスタ
のコレクタを入力端子に接続し、第１のＮＰＮトランジ
スタのエミッタと第２のＮＰＮトランジスタのベースを
接続し、第２のＮＰＮトランジスタのエミッタを基準電
位に接続し前記入力電流が流れ込み第１のＮＰＮトラン
ジスタのコレクタとエミッタと第２のＮＰＮトランジス
タのベースとエミッタとの直列回路の導通状態が変化す
るベース電流抽出回路と、エミッタが電源に接続されコ
レクタが前記第１のＮＰＮトランジスタのコレクタに接
続された第１のＰＮＰトランジスタと、エミッタが第１
のＰＮＰトランジスのベースに接続されベースが第１の
ＰＮＰトランジスタのコレクタに接続された第２のＰＮ
Ｐトランジスタと、エミッタが電源に接続されベースが
第１のＰＮＰトランジスタのベースに接続された第３の
ＰＮＰトランジスタを有し第３のＰＮＰトランジスタの
コレクタに第１のＮＰＮトランジスタのコレクタに流れ
た電流の規定倍の電流が出力回路に流せる電流ミラー回
路と、ベースが第３のＰＮＰトランジスタのコレクタに
接続された第３のＮＰＮトランジスタと、第３のＮＰＮ
トランジスタのベースとエミッタの間に接続され記録用
の変調信号により駆動されるスイッチング素子とで構成
され、前記入力端子に前記入力電流を流し込み、被駆動
素子が第３のＮＰＮトランジスタの出力回路に直列に接
続されることを特徴とする。A drive circuit according to a third aspect of the present invention is a drive circuit for driving a driven element by modulating an input current with a recording modulation signal by a switching element to drive a driven element.
The base of the PN transistor and the collector of the second NPN transistor are connected to the input terminal, the emitter of the first NPN transistor is connected to the base of the second NPN transistor, and the emitter of the second NPN transistor is connected to the reference potential. Then, the input current flows into the base current extraction circuit in which the conduction state of the series circuit of the collector and the emitter of the first NPN transistor and the base and the emitter of the second NPN transistor changes, and the emitter is connected to the power source and the collector is A first PNP transistor connected to the collector of the first NPN transistor and an emitter of the first PNP transistor.
Second PN whose base is connected to the collector of the first PNP transistor
A P-transistor and a third PNP transistor whose emitter is connected to the power supply and whose base is connected to the base of the first PNP transistor; and the current flowing through the collector of the third PNP transistor and the collector of the first NPN transistor. A current mirror circuit capable of flowing a current of a prescribed number of times in the output circuit, a third NPN transistor whose base is connected to the collector of the third PNP transistor, and a third NPN transistor.
A switching element connected between the base and emitter of the transistor and driven by a modulation signal for recording. The input current is supplied to the input terminal, and the driven element is connected in series with the output circuit of the third NPN transistor. It is connected to.
【００１３】本発明の請求項４記載の駆動回路は、請求
項３において、前記第３のＰＮＰトランジスタと前記第
３のＮＰＮトランジスタを、互いに同数の複数：ｎ個の
トランジスタを並列接続して構成したことを特徴とす
る。A drive circuit according to a fourth aspect of the present invention is the drive circuit according to the third aspect, wherein the third PNP transistor and the third NPN transistor are connected in parallel to each other in the same number: a plurality of n transistors. It is characterized by having done.
【００１４】本発明の請求項５記載の駆動回路は、請求
項４において、第２のＮＰＮトランジスタのベースとエ
ミッタの間に第１の抵抗を接続し、第３のＮＰＮトラン
ジスタのベースとエミッタの間に第２の抵抗を接続し、
第１の抵抗の抵抗値をＲ１、第２の抵抗の抵抗値をＲ２
としたときに、ｎ・Ｒ１ ＝ Ｒ２に設定したことを特
徴とする。According to a fifth aspect of the present invention, in the drive circuit according to the fourth aspect, the first resistor is connected between the base and the emitter of the second NPN transistor, and the base and the emitter of the third NPN transistor are connected. Connect a second resistor in between,
The resistance value of the first resistor is R1, and the resistance value of the second resistor is R2.
Then, n · R1 = R2 is set.
【００１５】本発明の請求項６記載の駆動回路は、請求
項１〜請求項５の何れかにおいて、トランジスタの導電
型が反対導電型であることを特徴とする。According to a sixth aspect of the present invention, in the drive circuit according to any one of the first to fifth aspects, the conductivity type of the transistor is the opposite conductivity type.
【００１６】[0016]
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図４に基づいて説明する。
（実施の形態１）図１は本発明の（実施の形態１）の駆
動回路を示す。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to FIGS. (Embodiment 1) FIG. 1 shows a drive circuit according to (Embodiment 1) of the present invention.
【００１７】入力電流Ｉにスイッチング素子Ｓで記録用
の変調信号により変調してレーザ素子ＬＤを駆動するこ
の（実施の形態１）のレーザ駆動回路は、ベース電流抽
出回路１と、入力回路に流れた電流の規定倍の電流が出
力回路に流せる電流ミラー回路２と、入力回路が前記電
流ミラー回路２の出力に接続されたドライバ３と、ドラ
イバ３の入力回路に接続され記録用の変調信号により駆
動されるスイッチング素子Ｓとを設け、駆動するレーザ
素子ＬＤがドライバ３の出力回路に直列に接続されてい
る。ここでレーザ素子ＬＤはアノードコモン型レーザ素
子である。The laser drive circuit of this embodiment (first embodiment), which drives the laser element LD by modulating the input current I with the modulation signal for recording by the switching element S, flows into the base current extraction circuit 1 and the input circuit. A current mirror circuit 2 capable of flowing a current that is a prescribed multiple of the current into the output circuit, a driver 3 whose input circuit is connected to the output of the current mirror circuit 2, and a modulation signal for recording which is connected to the input circuit of the driver 3. The switching element S to be driven is provided, and the laser element LD to be driven is connected in series to the output circuit of the driver 3. Here, the laser element LD is a common anode type laser element.
【００１８】ベース電流抽出回路１は、第１のＮＰＮト
ランジスタＴ１１のベースと第２のＮＰＮトランジスタ
Ｔ１２のコレクタを入力端子４に接続し、第１のＮＰＮ
トランジスタＴ１１のエミッタと第２のＮＰＮトランジ
スタＴ１２のベースを接続し、第２のＮＰＮトランジス
タＴ１２のエミッタを基準電位Ｇに接続し、入力端子４
から前記入力電流Ｉが流れ込み、第１のＮＰＮトランジ
スタＴ１１のコレクタとエミッタと第２のＮＰＮトラン
ジスタＴ１２のベースとエミッタとの直列回路の導通状
態が変化する。The base current extraction circuit 1 connects the base of the first NPN transistor T11 and the collector of the second NPN transistor T12 to the input terminal 4, and the first NPN transistor T11 is connected.
The emitter of the transistor T11 is connected to the base of the second NPN transistor T12, the emitter of the second NPN transistor T12 is connected to the reference potential G, and the input terminal 4
The input current I flows in from, and the conduction state of the series circuit of the collector and the emitter of the first NPN transistor T11 and the base and the emitter of the second NPN transistor T12 changes.
【００１９】電流ミラー回路２は、エミッタが電源に接
続されコレクタが第１のＮＰＮトランジスタＴ１１のコ
レクタに接続された第１のＰＮＰトランジスタＴ２１
と、エミッタが第１のＰＮＰトランジスタＴ２１のベー
スに接続されベースが第１のＰＮＰトランジスタＴ２１
のコレクタに接続された第２のＰＮＰトランジスタＴ２
２と、エミッタが電源に接続されベースが第１のＰＮＰ
トランジスタＴ２１のベースに接続された第３のＰＮＰ
トランジスタＴ２３を有している。なお、第３のＰＮＰ
トランジスタＴ２３は出力の電流容量に応じて複数：ｎ
本の第３のＰＮＰトランジスタＴ２３1〜Ｔ２３ｎが並
列に接続されている。The current mirror circuit 2 has a first PNP transistor T21 whose emitter is connected to the power supply and whose collector is connected to the collector of the first NPN transistor T11.
And the emitter is connected to the base of the first PNP transistor T21 and the base is the first PNP transistor T21.
Second PNP transistor T2 connected to the collector of
2 and the emitter is connected to the power supply and the base is the first PNP
Third PNP connected to base of transistor T21
It has a transistor T23. The third PNP
A plurality of transistors T23 are provided according to the output current capacity: n.
Third PNP transistor T23 1 ~T23n of this are connected in parallel.
【００２０】ドライバ３も出力の電流容量に応じて第３
のＰＮＰトランジスタＴ２３と同数の複数：ｎ本の第３
のＮＰＮトランジスタＴ３１1〜Ｔ３１ｎが並列に接続
されている。The driver 3 also has a third value according to the output current capacity.
The same number as the PNP transistors T23 of the three: n third
NPN transistors T31 1 to T31n are connected in parallel.
【００２１】また、第２のＮＰＮトランジスタＴ１２の
エミッタと第２のＰＮＰトランジスタＴ２２のコレクタ
および、互いに並列接続された第３のＮＰＮトランジス
タＴ３１1〜Ｔ３１ｎのエミッタが基準電位である電源
の（−）極に接続され、第１のＰＮＰトランジスタＴ２
１のエミッタと互いに並列接続された第３のＰＮＰトラ
ンジスタＴ２３1〜Ｔ２３ｎのエミッタ、およびレーザ
素子ＬＤのアノードが電源の（＋）極に接続されてい
る。In addition, the emitter of the second NPN transistor T12 and the collector of the second PNP transistor T22, and the emitters of the third NPN transistors T31 1 to T31n connected in parallel to each other have a reference potential (-). A first PNP transistor T2 connected to the pole
Third PNP transistor T23 1 ～T23n emitter connected in parallel to each other and one of the emitter, and the anode of the laser diode LD is connected to a power supply (+) pole.
【００２２】このように構成したため、入力端子４をノ
ード１、第１のＰＮＰトランジスタＴ１１のコレクタを
ノード２、第２のＰＮＰトランジスタＴ２２のコレクタ
をノード３、互いに並列接続された第３のＰＮＰトラン
ジスタＴ２３1〜Ｔ２３ｎのコレクタをノード４、互い
に並列接続された第３のＮＰＮトランジスタＴ３１1〜
Ｔ３１ｎのコレクタをノード５とすると、消費電流は、
仮に各ＮＰＮトランジスタのｈｆｅをｈｆｅ１、各ＰＮ
Ｐトランジスタのｈｆｅをｈｆｅ２とし、ｈｆｅ１＝ｈ
ｆｅ２＝１００とすれば、ノード１の電流Ｉ、ノード２
の電流Ｉ／100、ノード３の電流Ｉ／１００００、ノー
ド４の電流ＮＩ／１００、ノード５の電流ＮＩの合計
１．０１０１（Ｎ＋１）Ｉとなり、従来回路の消費電流
（3．05＋1．01Ｎ）Ｉに対し、約2．04Ｉ分の電流を削
減可能である。With this configuration, the input terminal 4 is the node 1, the collector of the first PNP transistor T11 is the node 2, the collector of the second PNP transistor T22 is the node 3, and the third PNP transistors connected in parallel to each other. The collectors of T23 1 to T23n are the node 4, and the third NPN transistors T31 1 to T31 1 are connected in parallel to each other.
If the collector of T31n is node 5, the current consumption is
Assuming that hfe of each NPN transistor is hfe1, each PN
Let hfe2 of the P transistor be hfe1 = hfe1 = h
If fe2 = 100, current I of node 1 and node 2
Current I / 100, node 3 current I / 10000, node 4 current NI / 100, and node 5 current NI total 1.0101 (N + 1) I, which is the current consumption of the conventional circuit (3.05 + 1.01N). It is possible to reduce the current by about 2.04 I with respect to I.
【００２３】また、最終段の第３のＮＰＮトランジスタ
Ｔ３１1〜Ｔ３１ｎのベース電流をスイッチング素子Ｓ
によって直接にスイッチングすることで、出力電流のス
イッチング時間の短縮をはかることが可能である。この
回路構成はＣＤ−Ｒのレーザ駆動回路に最適である。Further, the base current of the third NPN transistor T31 1 -T31n at the final stage is switched to the switching element S.
It is possible to shorten the switching time of the output current by directly switching by. This circuit configuration is most suitable for the laser drive circuit of CD-R.
【００２４】（実施の形態２）図２は本発明の（実施の
形態２）のレーザ駆動回路を示し、図１に示した（実施
の形態１）の第２のＮＰＮトランジスタＴ１２のベース
とエミッタの間に第１の抵抗４１を接続し、第３のＮＰ
ＮトランジスタＴ３１1〜Ｔ３１ｎのベースとエミッタ
の間に第２の抵抗４２を接続した点が異なっている。(Embodiment 2) FIG. 2 shows a laser drive circuit according to (Embodiment 2) of the present invention. The base and emitter of the second NPN transistor T12 of (Embodiment 1) shown in FIG. The first resistor 41 is connected between the
The difference is that a second resistor 42 is connected between the base and emitter of each of the N transistors T31 1 to T31n.
【００２５】第１の抵抗４１の抵抗値をＲ１、第２の抵
抗４２の抵抗値をＲ２とし、
ｎ・Ｒ１ ＝ Ｒ２
に設定されている。これにより、ノード４の抵抗成分
（第３のＮＰＮトランジスタＴ３１1〜Ｔ３１ｎのｈｆ
ｅ・ｒｅ）と寄生容量で構成される電流ＬＰＦのｆｃ
（カットオフ周波数）が上がる、および前記寄生容量に
チャージする電流が増えるため、さらなる電流スイッチ
ング速度の高速化が可能である。この回路構成はＤＶＤ
−Ｒのレーザ駆動回路に最適である。The resistance value of the first resistor 41 is R1, the resistance value of the second resistor 42 is R2, and n.multidot.R1 = R2. As a result, the resistance component of the node 4 (hf of the third NPN transistors T31 1 to T31n).
fc of current LPF composed of e · re) and parasitic capacitance
Since the (cutoff frequency) is increased and the current charged in the parasitic capacitance is increased, the current switching speed can be further increased. This circuit configuration is DVD
Most suitable for -R laser drive circuit.
【００２６】（実施の形態３）図３は本発明の（実施の
形態３）のレーザ駆動回路を示し、図１に示した（実施
の形態１）ではレーザ素子ＬＤがアノードコモン型レー
ザ素子であったが、この（実施の形態３）のレーザ素子
ＬＤはカソードコモン型レーザ素子であって、第３のＮ
ＰＮトランジスタＴ３１1〜Ｔ３１ｎの互いに接続され
たコレクタが電源の（＋）極に接続され、第３のＮＰＮ
トランジスタＴ３１1〜Ｔ３１ｎの互いに接続されたエ
ミッタと電源の（−）極の間にレーザ素子ＬＤが接続さ
れている。(Embodiment 3) FIG. 3 shows a laser drive circuit according to (Embodiment 3) of the present invention. In (Embodiment 1) shown in FIG. 1, the laser element LD is a common anode type laser element. However, the laser element LD of this (Embodiment 3) is a cathode common type laser element, and the third N
The mutually connected collectors of the PN transistors T31 1 to T31n are connected to the (+) pole of the power source, and the third NPN
A laser element LD is connected between the mutually connected emitters of the transistors T31 1 to T31n and the (−) pole of the power supply.
【００２７】（実施の形態４）図４は本発明の（実施の
形態４）のレーザ駆動回路を示し、図３に示した（実施
の形態３）の第２のＮＰＮトランジスタＴ１２のベース
とエミッタの間に第１の抵抗４１を接続し、第３のＮＰ
ＮトランジスタＴ３１1〜Ｔ３１ｎのベースとエミッタ
の間に第２の抵抗４２を接続した点が異なっている。第
１の抵抗の抵抗値をＲ１、第２の抵抗の抵抗値をＲ２と
したときに、ｎ・Ｒ１ ＝ Ｒ２に設定されている。(Embodiment 4) FIG. 4 shows a laser drive circuit of (Embodiment 4) of the present invention. The base and emitter of the second NPN transistor T12 of (Embodiment 3) shown in FIG. The first resistor 41 is connected between the
The difference is that a second resistor 42 is connected between the base and emitter of each of the N transistors T31 1 to T31n. When the resistance value of the first resistor is R1 and the resistance value of the second resistor is R2, n · R1 = R2 is set.
【００２８】なお、上記の各実施の形態では被駆動素子
はレーザー素子ＬＤであったが、モータなどを被駆動素
子として駆動する場合も同様である。また、上記の各実
施の形態とはそれぞれのトランジスタの導電型を反対導
電型にしても回路を構成できる。Although the driven element is the laser element LD in each of the above-described embodiments, the same applies when a motor or the like is driven. Also, the circuit can be configured by making the conductivity type of each transistor opposite to that of each of the above-described embodiments.
【００２９】[0029]
【発明の効果】以上のように本発明によると、入力電流
のベース電流のみをミラーする最終段出力部ミラー回路
のベース電流を直接スイッチングすることにより、低消
費電流で高速なスイッチングスピードを実現する駆動回
路を実現できるものである。As described above, according to the present invention, by directly switching the base current of the final stage output section mirror circuit which mirrors only the base current of the input current, low current consumption and high switching speed are realized. The drive circuit can be realized.
【図１】本発明の（実施の形態１）のレーザ駆動回路の
回路図FIG. 1 is a circuit diagram of a laser drive circuit according to a first embodiment of the present invention.
【図２】本発明の（実施の形態２）のレーザ駆動回路の
回路図FIG. 2 is a circuit diagram of a laser drive circuit according to a second embodiment of the present invention.
【図３】本発明の（実施の形態３）のレーザ駆動回路の
回路図FIG. 3 is a circuit diagram of a laser drive circuit according to (Embodiment 3) of the present invention.
【図４】本発明の（実施の形態４）のレーザ駆動回路の
回路図FIG. 4 is a circuit diagram of a laser drive circuit according to a fourth embodiment of the present invention.
【図５】従来のレーザ駆動回路の回路図FIG. 5 is a circuit diagram of a conventional laser drive circuit.
Ｉ 入力電流 Ｓ スイッチング素子 ＬＤ レーザ素子（被駆動素子） １ ベース電流抽出回路 ２ 電流ミラー回路 ３ ドライバ Ｔ１１ 第１のＮＰＮトランジスタ Ｔ１２ 第２のＮＰＮトランジスタ ４ 入力端子 ８ 出力端子 Ｖｃｃ 電源端子 Ｇ 基準電位 Ｔ２１ 第１のＰＮＰトランジスタ Ｔ２２ 第２のＰＮＰトランジスタ Ｔ２３ 第３のＰＮＰトランジスタ Ｔ３１ 第３のＮＰＮトランジスタ ４１ 第１の抵抗 ４２ 第２の抵抗 I input current S switching element LD laser element (driven element) 1 Base current extraction circuit 2 Current mirror circuit 3 drivers T11 first NPN transistor T12 second NPN transistor 4 input terminals 8 output terminals Vcc power supply terminal G reference potential T21 first PNP transistor T22 second PNP transistor T23 Third PNP transistor T31 Third NPN transistor 41 First resistance 42 Second resistance
フロントページの続き Ｆターム(参考） 5J055 AX02 AX12 BX16 CX00 DX04 DX55 DX73 EY01 EY12 EY17 EY29 EZ04 GX01 5J091 AA01 AA43 CA36 CA65 FA18 HA08 HA19 HA25 HA38 HA44 KA09 MA19 MA21 SA00 Continued front page F term (reference) 5J055 AX02 AX12 BX16 CX00 DX04 DX55 DX73 EY01 EY12 EY17 EY29 EZ04 GX01 5J091 AA01 AA43 CA36 CA65 FA18 HA08 HA19 HA25 HA38 HA44 KA09 MA19 MA21 SA00
Claims (6)
動回路であって、 入力端子に接続されるＮＰＮトランジスタで構成される
入力側トランジスタのベース電流を出力側トランジスタ
から取り出すベース電流抽出回路と、 入力回路が前記ベース電流抽出回路の出力に接続された
ＰＮＰトランジスタで構成されこの入力回路に流れた電
流の規定倍の電流が出力回路に流せる電流ミラー回路
と、 入力回路が前記電流ミラー回路の出力に接続されたドラ
イバと、を設け、被駆動素子が前記ドライバの出力回路
に直列に接続される駆動回路。1. A drive circuit for driving a driven element according to an input current, wherein a base current extraction circuit for extracting a base current of an input side transistor composed of an NPN transistor connected to an input terminal from an output side transistor. And a current mirror circuit in which the input circuit is composed of a PNP transistor connected to the output of the base current extraction circuit, and a current which is a specified multiple of the current flowing in the input circuit can flow in the output circuit, and the input circuit is the current mirror circuit. A driver connected to the output of the driver, and the driven element in which the driven element is connected in series to the output circuit of the driver.
調信号により変調して被駆動素子を駆動する駆動回路で
あって、 入力端子に接続されるＮＰＮトランジスタで構成される
入力側トランジスタのベース電流を出力側トランジスタ
から取り出すベース電流抽出回路と、 入力回路が前記ベース電流抽出回路の出力に接続された
ＰＮＰトランジスタで構成されこの入力回路に流れた電
流の規定倍の電流が出力回路に流せる電流ミラー回路
と、 入力回路が前記電流ミラー回路の出力に接続されたドラ
イバと、 前記ＮＰＮトランジスタの入力回路に接続され記録用の
変調信号により駆動されるスイッチング素子とを設け、
被駆動素子が前記ドライバの出力回路に直列に接続され
る駆動回路。2. A drive circuit for driving a driven element by modulating an input current with a modulation signal for recording by a switching element, the base current of an input-side transistor composed of an NPN transistor connected to an input terminal. A current mirror for extracting a current from the output side transistor and an input circuit composed of a PNP transistor connected to the output of the base current extraction circuit, and a current mirror capable of causing a current of a specified multiple of the current flowing in the input circuit to flow in the output circuit. A circuit, a driver whose input circuit is connected to the output of the current mirror circuit, and a switching element which is connected to the input circuit of the NPN transistor and is driven by a modulation signal for recording.
A drive circuit in which a driven element is connected in series to an output circuit of the driver.
調信号により変調して被駆動素子を駆動する駆動回路で
あって、 第１のＮＰＮトランジスタのベースと第２のＮＰＮトラ
ンジスタのコレクタを入力端子に接続し、第１のＮＰＮ
トランジスタのエミッタと第２のＮＰＮトランジスタの
ベースを接続し、第２のＮＰＮトランジスタのエミッタ
を基準電位に接続し前記入力電流が流れ込み第１のＮＰ
Ｎトランジスタのコレクタとエミッタと第２のＮＰＮト
ランジスタのベースとエミッタとの直列回路の導通状態
が変化するベース電流抽出回路と、 エミッタが電源に接続されコレクタが前記第１のＮＰＮ
トランジスタのコレクタに接続された第１のＰＮＰトラ
ンジスタと、エミッタが第１のＰＮＰトランジスタのベ
ースに接続されベースが第１のＰＮＰトランジスタのコ
レクタに接続された第２のＰＮＰトランジスタと、エミ
ッタが電源に接続されベースが第１のＰＮＰトランジス
タのベースに接続された第３のＰＮＰトランジスタを有
し第３のＰＮＰトランジスタのコレクタに第１のＮＰＮ
トランジスタのコレクタに流れた電流の規定倍の電流が
出力回路に流せる電流ミラー回路と、 ベースが第３のＰＮＰトランジスタのコレクタに接続さ
れた第３のＮＰＮトランジスタと、 第３のＮＰＮトランジスタのベースとエミッタの間に接
続され記録用の変調信号により駆動されるスイッチング
素子とで構成され、前記入力端子に前記入力電流を流し
込み、被駆動素子が第３のＮＰＮトランジスタの出力回
路に直列に接続される駆動回路。3. A driving circuit for driving a driven element by modulating an input current with a modulation signal for recording by a switching element, wherein a base of the first NPN transistor and a collector of the second NPN transistor are input terminals. Connect to the first NPN
The emitter of the transistor is connected to the base of the second NPN transistor, the emitter of the second NPN transistor is connected to a reference potential, and the input current flows into the first NP.
A base current extraction circuit for changing the conduction state of a series circuit of a collector and an emitter of an N transistor and a base and an emitter of a second NPN transistor; and an emitter connected to a power source and a collector for the first NPN.
A first PNP transistor connected to the collector of the transistor, a second PNP transistor having an emitter connected to the base of the first PNP transistor and a base connected to the collector of the first PNP transistor, and an emitter serving as a power supply. A third PNP transistor having a base connected to the base of the first PNP transistor and having a first NPN at the collector of the third PNP transistor
A current mirror circuit that allows a current that is a specified amount of the current that flows in the collector of the transistor to flow in the output circuit, a third NPN transistor whose base is connected to the collector of the third PNP transistor, and a base of the third NPN transistor. A switching element which is connected between the emitters and is driven by a modulation signal for recording, the input current is supplied to the input terminal, and the driven element is connected in series to the output circuit of the third NPN transistor. Drive circuit.
のＮＰＮトランジスタを、互いに同数の複数：ｎ個のト
ランジスタを並列接続して構成した請求項３記載の駆動
回路。4. The third PNP transistor and the third PNP transistor.
4. The drive circuit according to claim 3, wherein said NPN transistors are formed by connecting a plurality of n transistors of the same number to each other in parallel.
ッタの間に第１の抵抗を接続し、 第３のＮＰＮトランジスタのベースとエミッタの間に第
２の抵抗を接続し、第１の抵抗の抵抗値をＲ１、第２の
抵抗の抵抗値をＲ２としたときに、 ｎ・Ｒ１ ＝ Ｒ２ に設定した請求項４記載の駆動回路。5. A first resistor is connected between the base and the emitter of the second NPN transistor, and a second resistor is connected between the base and the emitter of the third NPN transistor. The drive circuit according to claim 4, wherein when the resistance value is R1 and the resistance value of the second resistor is R2, n · R1 = R2 is set.
請求項１〜請求項５の何れかに記載の駆動回路。6. The drive circuit according to claim 1, wherein the conductivity types of the transistors are opposite conductivity types.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001212931A JP2003032086A (en) | 2001-07-13 | 2001-07-13 | Drive circuit |
Applications Claiming Priority (1)
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| JP2001212931A JP2003032086A (en) | 2001-07-13 | 2001-07-13 | Drive circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003032086A true JP2003032086A (en) | 2003-01-31 |
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ID=19048001
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| JP2001212931A Pending JP2003032086A (en) | 2001-07-13 | 2001-07-13 | Drive circuit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8479102B2 (en) | 2006-05-22 | 2013-07-02 | Samsung Electronics Co., Ltd. | Apparatus and method for setting user interface according to user preference |
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2001
- 2001-07-13 JP JP2001212931A patent/JP2003032086A/en active Pending
Cited By (3)
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| US8479102B2 (en) | 2006-05-22 | 2013-07-02 | Samsung Electronics Co., Ltd. | Apparatus and method for setting user interface according to user preference |
| US9092108B2 (en) | 2006-05-22 | 2015-07-28 | Samsung Electronics Co., Ltd. | Apparatus and method for setting user interface according to user preference |
| US10884595B2 (en) | 2006-05-22 | 2021-01-05 | Samsung Electronics Co., Ltd. | Apparatus and method for setting user interface according to user preference |
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