JP2002367972A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Abstract

(57)【要約】 【課題】 実質的に開口部の底面にバリアを堆積させる
ことなく、開口部の側壁にバリア層を堆積させつつ、支
持層上の絶縁層に開口部をエッチングするための半導体
デバイスの製造方法を提供する。 【解決手段】 支持層を、少なくとも上記開口部の側壁
に金属バリア層を堆積させるための第１の成分と、上記
絶縁層に開口部を形成するための第２の成分と、上記開
口部の底面に形成されるバリア層を除去するための第３
の成分とからなる少なくとも３つの成分を含むガス状の
混合物内で生成されたプラズマに曝し、上記プラズマで
絶縁層をエッチングし、上記プラズマで開口部の側壁に
バリア層を堆積させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
の処理及び製造に関する。開口部の底面にバリア層を実
際に配置させることなく、開口部の側壁部にバリア層を
配置しつつ、絶縁層に開口部をエッチングするためのデ
バイス及び方法が提供される。
【０００２】
【従来の技術】長年、デバイス寸法の縮小，集積回路内
の若しくはキャリヤパッケージ上のデバイスの記録密度
の増大に伴い、より高速な集積回路が求められてきた。
デバイスのレイアウトルールを小さくすることにより、
より高速な固有のスイッチング速度を備えたトランジス
タを得ることが可能となる。加えて、デバイスを互いに
より近接するように搭載することにより、トランジスタ
デバイス間での通信時間が短くなる。両アプローチは、
全体のパフォーマンスを向上させて、回路を組み立てる
ことを可能とする。すなわち、より高速なスイッチング
速度は、より機能的な回路を兼ねることになる。加え
て、集積回路領域は増大し、任意の領域に統合され得る
デバイスよりもずっと高度の機能性を備えた回路にな
る。
【０００３】これらのデバイスを接続する構造は、複数
の金属レベルを有することができ、該金属レベルは、照
準の相互接続パターンに依存して、中間の電気的に絶縁
する層により互いに隔てられる、若しくは、これらの絶
縁層を介した導電性の接続により互いに接続される。こ
れらの絶縁層は、また、同じ金属レベル上で規定される
相互接続構造の分離に加わる。これら相互接続の構造の
寸法が小さくなることに加え、付加的な測定が、厳密な
速度の仕様に見合うことができるように必要とされる。
【０００４】
【発明が解決しようとする課題】将来の技術について
は、集積回路の製造におけるバックエンド処理の影響が
増大することが認識される。相互接続構成のＲＣ遅延時
間が集積回路の次世代の制限速度因子であることをあら
わす、集積回路のデバイスのサイズが縮小し続けること
に従い、バックエンド処理における大きな変化が必要に
なる。この問題に対処すべく、２つの主要なルート、す
なわち、より高い導電性をもつ金属の導入及びより低い
誘電率をもつ誘電材料の導入が考慮される。
【０００５】これらの材料の導入は、ドライエッチプロ
セス，浄化方法，バリアの必要条件が全て適切であるバ
ックエンド処理の方式の見地を変えるものである。
【０００６】アルミニウム合金及び酸化物が相互接続技
術において広く用いられる一方で、銅及び例えば高分子
などの新しい低いｋの誘電体が、将来の選択材料として
受け入れられるにつれ、マイクロエレクトロニクスにお
いて急速に普及してきた。銅は、より低い抵抗をあらわ
し、多くの処理パラメータ次第で、この低抵抗が、エレ
クトロマイグレーション（electromigration：電解移
動）に対するより良好な抵抗と併用され得る。銅の導入
は、ダマシン処理の導入を必要とするもので、それは、
導電素子のパターニングを使用する標準的な処理に関し
て、重要な変化である。ダマシン処理では、絶縁層に溝
が形成される。溝のパターニング後、金属層が、溝内及
び絶縁層上に配置される。最後に、金属層が、ビア（vi
a）及び金属で充填される溝のみ残して、絶縁層の上面
に至るまで研磨される。
【０００７】相互接続構成における銅の使用には、一般
に知られる不都合が伴う。銅は、低いｋの材料などの、
周囲の絶縁層にて、非常に速く拡散することが可能で、
それが、信頼性及び信号遅延に不利に影響する。この問
題を解決すべく、幾つかの解決策が提案されている。近
年利用されている技術は、銅と絶縁層との間に、非選択
式に、拡散バリア層、例えば、窒化タンタル（Ｔａ
Ｎ），窒化チタニウム（ＴｉＮ）等の耐火性の金属を配
置することにより、周囲の層における銅イオンの移動を
抑制する。例えばビア又はコンタクトホール等の、これ
らの絶縁層における開口部の直立した側壁とともに、水
平物すなわち底面は、バリア材料で被覆される。化学的
蒸着（ＣＶＤ）技術の場合には、バリアが等角に配置さ
れる。物理的蒸着（ＰＶＤ）技術の場合には、開口部の
直立した側壁及び底面の被覆範囲は、開口部の上面の被
覆範囲と比較して小さい。しかしながら、側壁と水平な
被覆との間の比は、成膜パワー及び成膜の偏りなどのプ
ロセスパラメータを変更することにより、ある程度調整
可能である。
【０００８】幾つかの問題は、上述したプロセスに関係
するものである。バリア層は常に絶縁層における開口部
の直立した側壁及び底面に配置されるので、開口部の底
面でのバリア層の存在は、ある不都合をもたらす。金属
ラインの導電性を保証するために、開口部の底面におけ
るバリアは、導電性のある材料で作られる必要がある。
バリア層とその下にある導電層との間の接着は、常に良
好でなく、それにより、異なる導電レベル間での電流に
影響する。開口部が、絶縁層の下側で金属層に接続する
ために、その後に金属で充填されると、両金属層間のバ
リア層が、構造のエレクトロマイグレーション（electr
omigration）の動作に不利に影響する。
【０００９】加えて、誘電エッチングプラズマに対する
標準的な方式の銅の層の露出は、銅の上面の残留物の形
成を招来する。同時に、保護されない低いｋの側壁に対
する銅スパッタリング（たとえ少量でも）及び再析は回
避できない。それ故、低いｋの材料内への銅の拡散を防
止するために、絶縁の低いｋの材料においてエッチング
された開口部の側壁から銅を除去するためのエッチング
後浄化方法を用いる必要がある。バリアのエッチング
後、良好なビア抵抗を得るには、銅の上面の残留物を浄
化するために、更なる浄化方法が必要である。使用され
る異なる浄化方法は、低いｋの材料の存在と矛盾のない
もので、また、開口部の側壁への銅のスパッタリングを
回避しなければならない。
【００１０】ダマシン金属被覆方式では、第１のステッ
プが、銅の表面の事前浄化であり、元の場所での事前浄
化である。このステップは、低いｋの側壁における銅の
再析を伴う高い危険性を有しており、次の高温でのバリ
アスパッタプロセスの間に、低いｋの材料内への次の拡
散を招来し得る。加えて、事前浄化ステップが、低いｋ
の材料の特性を、例えば、完全なプロセスの完成後のｋ
の値の増加を招来するように変化させる。ＰＶＤ技術を
用いたＴａＮバリア層の形成は、かかるプロセスの固有
の制限されたステップカバレージにより、高いアスペク
ト比の特徴に関して困難である。薄すぎるという悪い品
質のＴａＮバリア又は層は、銅バリアのフィルムの局部
的な破壊を招き、その結果、銅のための拡散経路を生成
する。
【００１１】ＣＭＰプロセスステップは、銅及びＴａＮ
のＣＭＰ除去について、それぞれ、２つの異なるスラリ
ー（slurry：懸濁液）を使用する。これにより、ＣＭＰ
プロセスは、非常に難しく、非常に複雑に、また、時間
やスラリーを浪費するようになり、媒体プロセスの品質
を維持するには非常にコストがかかる。
【００１２】開口部が多孔性の絶縁材料内に形成される
場合には、開口部の側壁における絶縁材料の孔が互いに
交わり、その結果、粗い側壁になる。続いて、バリア層
が、開口部の側壁に、例えばＰＶＤにより堆積され、こ
れにより、開口部の粗い側壁と同じ輪郭を有するバリア
層が得られることになる。これは、最終的なデバイスの
パフォーマンスに不利に影響する。
【００１３】ＵＳ５８１８０７１号は、拡散バリア層と
して、シリコンカーバイド層、より詳しくは、約２．５
マイクロオーム−センチメートルよりも小さい抵抗を備
えた誘電体と導電性の高い金属層との間の層、を組み入
れた相互接続構成を開示している。ＵＳ５８１８０７１
号は、下にある層、より詳しくは金属層を露出すべく、
選択式に、シリコンカーバイド層をパターニングする若
しくは除去する方法を開示していない。
【００１４】ＵＳ５９０４５６５号は、ビア及びダマシ
ン構造をパターニングした後に、ビア又はダマシン構造
内にバリア層を選択式に形成する方法を開示する。ＵＳ
５１７６７９０号は、下にある金属のスパッタリングを
抑制しつつ、絶縁層を介してエッチングすることによ
り、集積回路において、ビアを形成するための改良した
プロセスを開示している。上記プロセスは、例えば、ガ
ス状のエッチング剤において、化学公式ＣｘＨｙＦｚを
有する１つ又はそれ以上の３−６の炭素原子でフッ素化
処理された炭化水素を用いることにより、実行される。
【００１５】
【課題を解決するための手段】実質的に開口部の底面に
バリア層を堆積させることなしに、開口部の側壁にバリ
ア層を堆積させつつ、絶縁層に開口部をエッチングする
方法が望ましい。
【００１６】本発明の第１の形態では、支持層上の絶縁
層に、少なくとも１つの開口部を、実質的に開口部の底
面にバリア層を堆積させることなしに、開口部の側壁に
バリア層を堆積させつつ、形成するための方法が開示さ
れており、該方法は、上記支持層を、少なくとも上記開
口部の側壁に金属バリア層を堆積させるための第１の成
分と、上記絶縁層に開口部を形成するための第２の成分
と、上記開口部の底面に形成されるバリア層を除去する
ための第３の成分とからなる少なくとも３つの成分を含
むガス状の混合物内で生成されたプラズマにさらし、上
記プラズマで絶縁層をエッチングし、上記プラズマで開
口部の側壁にバリア層を堆積させるステップを有してい
る。
【００１７】エッチング及び堆積のステップは、実質的
に開口部の底面にバリア層を形成することなく、絶縁層
に開口部を形成しつつ、バリア層が開口部の側壁に形成
されるように、上記プラズマを制御することにより実行
される。
【００１８】第１の形態では、本発明の第１の形態にて
具体的に説明される方法が開示され、ここでは、上記第
１の成分が、１−メチルシラン，２−メチルシラン，３
−メチルシラン，４−メチルシラン，ＳｉＨ４及びＮ２
の混合物，ＷＦ６及びＮ２の混合物及びそれらの組合せ
から構成されるグループの少なくとも１つを有する。
【００１９】第１の態様では、更に、本発明の第１の形
態にて具体的に説明される方法が開示され、ここでは、
上記第２の成分が、ＮｘＯｙ，ＣｘＦｙＨｚＯｕ，Ｎ２
／Ｏ ２，Ｏ２，Ｏ３，ＮＨ３，ＣＯ，ＣＯ２，ＣＨ４及
びそれらの組合せから構成されるグループの少なくとも
１つを有する。
【００２０】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記第３の成分が、少なくとも上記エッチングプ
ラズマにおけるハロゲンイオン又は基を形成する化学的
な化合物を有する。
【００２１】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記第３の成分が、ＮＦ３，ＳＦ６，Ｆ２，Ｃｌ
Ｆ３、及び、ＣｘＦｙＨｚから構成されるグループの少
なくとも１つである。
【００２２】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、ガス状の混合物が、更に、不活性ガスを有する。
【００２３】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記プラズマが、連続的なプラズマである。第１
の態様では、また、更に、本発明の第１の形態にて具体
的に説明される方法が開示され、ここでは、上記プラズ
マが、パルスプラズマである。
【００２４】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記バリア層が、金属拡散バリア層である。好ま
しくは、上記バリア層が、銅拡散バリア層である。上記
バリア層は、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，ＴａｘＳｉ
ｙＮｚ，ＷｘＮｙ，ＷｘＣｙＮｚ，ＳｉＣ，ＳｉＯＣ，
ハロゲン化されたＳｉＣ，ハロゲン化されたＳｉＯＣ及
びそれらの組合せから構成されるグループから選択可能
である。
【００２５】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記絶縁層が、少なくとも１つの多孔性の材料を
有する。上記絶縁層は、有機体を含む絶縁層又は無機体
を含む絶縁層であってもよい。
【００２６】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、上記開口部が、上記絶縁層を介して下にある導電
層又は下にあるバリア層に対して延びるビアホールであ
る。
【００２７】第１の態様では、また、更に、本発明の第
１の形態にて具体的に説明される方法が開示され、ここ
では、方法が、更に、上記支持層をさらすステップの前
に、上記絶縁層を、絶縁層上に形成されるレジストハー
ドマスク層と、該ハードマスク層上に形成されるレジス
ト層とを有する二層構造体で被覆し、上記二層構造体を
パターニングするステップを有する。
【００２８】本発明の第２の態様では、開口部を備えた
絶縁層を支持層上に有するとともに、開口部の側壁がバ
リア層で被覆され、開口部の底面が実質的にはバリア層
で被覆されないデバイスが開示されており、該デバイス
が、上記支持層を、少なくとも上記開口部の側壁に金属
バリア層を堆積させるための第１の成分と、上記絶縁層
に開口部を形成するための第２の成分と、上記開口部の
底面に形成されるバリア層を除去するための第３の成分
とからなる少なくとも３つの成分を含むガス状の混合物
内で生成されたプラズマにさらし、上記プラズマで絶縁
層をエッチングし、上記プラズマで開口部の側壁にバリ
ア層を堆積させるステップを有する方法により取得可能
である。
【００２９】第２の態様では、また、本発明の第２の形
態にて具体的に説明されるデバイスが開示され、ここで
は、上記第１の成分が、１−メチルシラン，２−メチル
シラン，３−メチルシラン，４−メチルシラン，ＳｉＨ
４及びＮ２の混合物及びそれらの組合せから構成される
グループから選択される。
【００３０】第２の態様では、更に、本発明の第２の形
態にて具体的に説明されるデバイスが開示され、ここで
は、上記第２の成分が、ＮｘＯｙ，ＣｘＦｙＨｚＯｕ，
Ｎ２／Ｏ２の混合物，Ｎ２／Ｈ２の混合物，Ｏ２，Ｏ３
及びそれらの組合せから構成されるグループから選択さ
れる。
【００３１】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記第３の成分が、上記プラズマにおけるハ
ロゲンイオン又は基を形成する化学的な化合物を有す
る。
【００３２】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記第３の成分が、ＮＦ３，ＳＦ６，Ｆ２，
ＣｌＦ３及びそれらの組合せから構成されるグループか
ら選択される。
【００３３】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、ガス状の混合物が、更に、不活性ガスを有す
る。
【００３４】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記プラズマが、連続的なプラズマである。
【００３５】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記プラズマが、パルスプラズマである。
【００３６】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記バリア層が、金属拡散バリア層である。
【００３７】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記バリア層が、シリコンカーバイドを有す
る。
【００３８】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記絶縁層が、少なくとも１つの多孔性の材
料を有する。
【００３９】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記絶縁層が、有機体を含む絶縁層である。
【００４０】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記絶縁層が、無機体を含む絶縁層である。
【００４１】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、上記開口部が、上記絶縁層を介して下にある
導電層又は下にあるバリア層に対して延びるビアホール
である。
【００４２】第２の態様では、また、更に、本発明の第
２の形態にて具体的に説明されるデバイスが開示され、
ここでは、デバイスを製造する方法が、更に、上記絶縁
層を、絶縁層上に形成されるレジストハードマスク層
と、該ハードマスク層上に形成されるレジスト層とを有
する二層構造体で被覆し、上記二層構造体をパターニン
グするステップを有する。
【００４３】
【発明の実施の形態】以下の記載及び例は、本発明の好
適な実施形態を詳細に示している。当業者は、その範囲
に含まれる種々の変形及び改良が可能であることを認識
するであろう。したがって、好適な実施の形態の記載
は、それが本発明の範囲を制限するものと考えるべきで
はないものである。
【００４４】本発明の第１の様相では、支持層上の絶縁
層に、少なくとも１つの開口部を、実質的に開口部の底
面にバリア層を堆積させることなしに、開口部の側壁に
バリア層を堆積させつつ、形成するための方法が開示さ
れており、該方法は、上記支持層を、少なくとも上記開
口部の側壁に金属バリア層を堆積させるための第１の成
分と、上記絶縁層に開口部を形成するための第２の成分
と、上記開口部の底面に形成されるバリア層を除去する
ための第３の成分とからなる少なくとも３つの成分を含
むガス状の混合物内で生成されたプラズマにさらし、上
記プラズマで絶縁層をエッチングし、上記プラズマで開
口部の側壁にバリア層を堆積させるステップを有してい
る。
【００４５】ここに引用されるように、本発明の第１の
様相に開示されるステップは、また、プラズマエッチン
グ若しくはプラズマエッチプロセスと呼ばれており、こ
のように、少なくとも、支持層をプラズマにさらすステ
ップと、エッチングステップと、堆積ステップとを含ん
でいる。
【００４６】エッチング及び堆積ステップは、絶縁層に
開口部を形成しつつ、バリア層が、実質的に開口部の底
面にバリア層を形成することなく、開口部の側壁に形成
されるように、上記プラズマを制御することにより実行
される。この文脈で用いられる「実質的に」とは、開口
部の底面におけるバリア層が、事実上プラズマにより除
去されるものの、形成され得ることを意味する。
【００４７】「バリア層」は、開口部の側壁の少なくと
も一部に存在するいかなる種の層として理解されるべき
である。もし開口部が所定の材料で充填されれば、バリ
ア層は、絶縁層と開口部を充填する材料との間の層と理
解されるべきである。バリア層は、実質的に、開口部を
充填する材料による絶縁層内への拡散を防止すべきであ
る。
【００４８】「層」は、少なくとも１つの分子の厚さを
有するいかなる層を有するものと理解されるべきであ
る。層の例は、これに限定されるものではないが、単分
子層，積み重なった単分子層，５０ｎｍより薄いフィル
ム若しくは５０ｎｍより厚いフィルムを有する。
【００４９】ここに記載される方法は、絶縁層に開口部
をエッチングしつつ、開口部の則液の少なくとも１つの
少なくとも一部におけるバリア層の形成を実現するよう
にして実行される。好ましくは、プラズマが、バリア層
が絶縁材料における開口部の側壁における常置の接着層
として形成されるように制御される。このことは、プラ
ズマの特定の状態（イオンエネルギー及び偏り，温度，
エッチングガスの圧力及び組成等）が選択される必要が
ある。その結果、開口部の側壁におけるバリア層は、実
質的にプロセスの間にはエッチングされない。好ましく
は、ガス混合物の組成及び状態が、開口部の底面に蓄積
されるバリア材料を除去することができるように選択さ
れる。絶縁層において開口部を形成するために、プラズ
マが用いられる。プラズマを用いるエッチングは、典型
的に、異方性エッチングとなる。プラズマエッチングを
実行するには、エッチング反応がイオン衝撃により効率
的に刺激されつつ、自発的なエッチングは無視できる程
度であることが好ましい。換言すれば、横方向のエッチ
ングは、垂直方向のエッチングの割合と比較して、無視
出来るほど小さくあるべきである。更に、プラズマは、
バリア層が実質的に開口部の底面に形成されることな
く、開口部の側壁に形成されるように、開口部が作られ
るように制御される。本発明の目的のために、プラズマ
エッチングは、プラズマ補助エッチング，リアクティブ
イオンエッチング（ＲＩＥ）若しくは反応性イオンビー
ムエッチングとして理解される。
【００５０】プラズマエッチング用のガスエッチング混
合物は、少なくとも３つの成分、すなわち、少なくとも
開口部の側壁にバリア層を堆積させるための第１の成分
と、上記絶縁層に開口部を形成するための第２の成分
と、上記開口部の底面に形成されるバリア層を除去する
ための第３の成分とを有する。上記第１，第２及び第３
の成分は、化学的に異なる種であってもよい。上記ガス
混合物は、１つ又は２つの成分を有することもできる。
もしガス成分が１つの成分を有していれば、この成分
は、少なくとも開口部の側壁にバリア層を堆積させるた
めの、絶縁層に開口部を形成するための、また、開口部
の底面に形成されるバリア層を除去するためのものであ
る。このことは、プラズマにおける化学的な組成及びそ
れに対応する物理的な動作が事前に選択されるべきであ
ることを意味している。もしガス混合物が少なくとも２
つの成分を有していれば、第１の成分は、（ｉ）少なく
とも上記開口部の側壁に上記バリア層を堆積させるため
に、若しくは、（ｉｉ）少なくとも上記開口部の側壁に
バリア層を堆積させ、また、開口部の底面に形成される
バリア層を除去するために、あるいは、（ｉｉｉ）上記
絶縁層に開口部を形成し、また、開口部の底面に形成さ
れるバリア層を除去するために、選択されるように規定
されるべきである。第２の成分は、（ｉ）少なくとも上
記開口部の側壁にバリア層を堆積させ、若しくは、（ｉ
ｉ）上記絶縁層に開口部を形成し、あるいは、（ｉｉ
ｉ）上記開口部の底面に形成されるバリア層を除去する
ためのものである。
【００５１】第１及び第２の種々の組合せが可能であ
る。
【００５２】上記支持層は、Ｓｉ，ＧａＡｓ，Ｇｅのよ
うな半導体材料、又は、例えばガラススライス等の絶縁
材料、若しくは、導電材料の部分的に処理されたあるい
はそのままのウエハ又はスライスであってもよい。上記
支持層は、パターニングされた導電層を有することがで
きる。特に、上記支持層が、部分的に処理されたウエハ
又はスライスである場合には、能動及び／又は受動デバ
イスの少なくとも一部が形成されても、及び／又は、こ
れらのデバイスを相互接続する構造の少なくとも一部が
形成されてもよい。
【００５３】上記絶縁層は、有機体を含む絶縁層又は無
機体を含む絶縁層であり得る。
【００５４】本願の第１の様相に記載される発明は、半
導体の処理に特に適している。
【００５５】本発明の第１の様相では、支持層上の絶縁
層に、少なくとも１つの開口部を、実質的に開口部の底
面にバリア層を堆積させることなしに、開口部の側壁に
バリア層を堆積させつつ、形成するための方法が開示さ
れており、該方法は、上記支持層を、少なくとも上記開
口部の側壁に金属バリア層を堆積させるための第１の成
分と、上記絶縁層に開口部を形成するための第２の成分
と、上記開口部の底面に形成されるバリア層を除去する
ための第３の成分とからなる少なくとも３つの成分を含
むガス状の混合物内で生成されたプラズマにさらし、上
記プラズマで絶縁層をエッチングし、上記プラズマで開
口部の側壁にバリア層を堆積させるステップを有してい
る。
【００５６】上記方法は、更に、その側壁がバリア層で
また導電材料で被覆される上記開口部を充填するステッ
プを有している。
【００５７】上記支持層は、これに限定されるものでな
いが、例えばシリコン支持層及びゲルマニウム支持層を
含む、半導体処理で用いられる支持層であってよい。上
記支持層は、ウエハ，ＩＣ組立のプロセスにおける構
造，ＩＣ組立のプロセスにおける支持層上の層，半導体
層若しくはＩＣ組立のプロセスにおける半導体層であっ
てよい。
【００５８】「組立」は、構造のパターニングを指す。
より詳しくは、支持層は、ダマシン処理，デュアルダマ
シン処理、若しくは、フロントエンド処理にさらされ得
る。ここで、フロントエンド処理手段は、ソース，ドレ
イン又はゲート領域における接触をもたらす。
【００５９】「開口部」は、半導体製造に用いられる支
持層において作られたビアホール，トレンチ，溝又はコ
ンタクトホールを含むものと理解されるべきである。も
し開口部がビアホールであれば、それは、下にある導電
層又は下にあるバリア層へ絶縁層を介して延びる。もし
開口部がコンタクトホールであれば、それは下にあるソ
ース，ドレイン又はゲート領域へ接触するように、上記
絶縁層を介して延びる。
【００６０】「絶縁層」は、導電材料で作られる層を互
いから電気的に隔離するために用いられる非導電材料で
作られる層又は積み重なった層を指す。上記絶縁層は、
シリコン酸化物，シリコン窒化物及びシリコンオキシナ
イトライドを含んでいてもよい。上記絶縁層は、水素化
されたシリコンオキシカーバイドとともに、酸素，炭素
及びシリコンの様々な濃度を備えたシリコンオキシカー
バイドを有する。上記絶縁層は、また、これに限定され
るものではないが、ベンジル基，飽和状態になった炭素
−炭素バウンド（bound）及びその同様のものを含む材
料を含有する有機体を備えた、有機体を含む材料であっ
てよい。上記絶縁層は、多孔性の材料で作られてもよ
い。
【００６１】上記バリア層は、（開口部を充填する）導
電材料の絶縁層内への拡散を防止する層又は積み重なっ
た層であってよい。バリア層の性質は、開口部を充填す
る導電材料により決定される。金属が銅である場合に
は、バリア層は、これに限定されるものでないが、Ｔ
ｉ，ＴｉＮ，Ｔａ，ＴａＮ，ＴａｘＳｉｙＮｚ，ＷｘＮ
ｙ，ＷｘＣｙＮｚ，ＳｉＣ，ＳｉＯＣ，水素化されたＳ
ｉＣ，水素化されたＳｉＯＣ及びそれらの組合せを含ん
でもよい。堆積したバリア層の厚さは、５０ｎｍより小
さく、２０ｎｍより小さく、また、好ましくは１０ｎｍ
より小さい。最適な実施の形態では、バリア層の厚さ
は、１〜５ｎｍの間である。上記バリア層は、常置のバ
リア層である。このことは、開口部の充填後に、バリア
層が実質的に開口部の側壁に残ることを意味している。
上記バリア層は、開口部の側壁に対して良好な接着性を
有する必要がある。
【００６２】好適な実施の形態の第１の様相では、上記
混合物が、少なくとも３つの成分を有する。上記混合物
は、ガス混合物であってよい。「成分」とは、反応チャ
ンバ内にあり、プラズマに露出される化学的な分子を含
むものと理解されるべきである。少なくともそれら３つ
の成分をプラズマにもたらすことにより、開口部が絶縁
層に形成される。更に、バリア層が、開口部の側壁に形
成される。
【００６３】第１の成分は、バリア層の元の堆積の要因
となる化学物質を含んでいる。ＳｉＣバリア層に関し
て、第１の成分の例は、これに限定されるものでない
が、１−メチルシラン（１ＭＳ），２−メチルシラン
（２ＭＳ），３−メチルシラン（３ＭＳ）及び４メチル
シラン（４ＭＳ）を含む。ＷｘＮｙのバリア層に関して
は、第１の成分は、これに限定されるものでないが、Ｗ
Ｆ６及びＮ２の混合物を含んでもよい。Ｓｉ３Ｎ４のバ
リア層に関して、第１の成分は、ＳｉＨ４及びＮ２の混
合物であってもよい。
【００６４】第２の成分は、絶縁誘電体の異方性エッチ
ングを化学物質を含んでいる。第２の成分の例は、Ｎｘ
Ｏｙ，ＣｘＦｙＨｚＯｕ，Ｎ２／Ｏ２，Ｏ２，Ｏ３，Ｎ
Ｈ３，ＣＯ，ＣＯ２，ＣＨ４及びそれらの組合せであ
る。
【００６５】第３の成分は、本願の他の実施の形態によ
り、バリア層の異方性エッチングの要因となる化学物質
を有する。上記第２の成分は、プラズマにてイオン又は
基を形成することができ、また、開口部の底面における
バリア層と反応することができ、それによって、揮発性
の反応生成物が形成される。第３の成分の例は、例えば
ＮＦ３，ＳＦ６，Ｆ２，ＣｌＦ３等のフッ素を含む化学
物質であり、また、酸素などの添加物を備えた若しくは
備えない塩素を含む化学物質である。
【００６６】これらのエッチングプラズマは、更に、ヘ
リウムやアルゴン等の不活性ガスを有する。
【００６７】前述した第１の成分，第２の成分及び第３
の成分の種々の組合せが可能である。
【００６８】上記ガス混合物は、また、１つ又は２つの
成分を有してもよい。もしガス成分が１つの成分を有す
れば、この成分は、少なくとも開口部の側壁にてバリア
層を堆積させるための、上記絶縁層にて開口部を形成す
るための、また、開口部の底面上に形成されるバリア層
を除去するためのものである。もしガス混合物が少なく
とも２つの成分を有すれば、第１の成分は、（ｉ）少な
くとも開口部の側壁においてバリア層を堆積させ、絶縁
層に開口部を形成するために、又は、（ｉｉ）少なくと
も開口部の側壁にバリア層を堆積させ、開口部の底面に
形成されたバリア層を除去するために、若しくは、（ｉ
ｉｉ）絶縁層に開口部を形成し、開口部の底面に形成さ
れるバリア層を除去するために、選択されるように規定
されるべきである。第２の成分は、（ｉ）少なくとも開
口部の側壁にバリア層を堆積させるための、又は、（ｉ
ｉ）絶縁層に開口部を形成するための、若しくは、（ｉ
ｉｉ）上記開口部の底面に形成されるバリア層を除去す
るためのものである。第１及び第２の成分の種々の組合
せが可能である。
【００６９】プラズマに支持層を曝すことにより、プラ
ズマを利用した絶縁層のエッチング及びプラズマを利用
した開口部の側壁におけるバリア層の堆積が行われる。
プラズマは、絶縁層に開口部を得るように、また、開口
部の側壁におけるバリア層の堆積を得るように選択され
る。このことは、エッチングガス，温度，圧力，エッチ
ングガスのイオンエネルギー及びバイアスが事前に選択
されることを意味している。更に、プラズマの電子濃度
は、プラズマに印加される電力，電力の周波数及び反応
器の壁部及び不活性ガスの性質を調整することにより選
択される。ガスエッチング混合物が、３つの成分を有し
てもよい。これらの成分は好ましくは揮発性であり、バ
リア層の形成に必要な化学原子を含んでいる。
【００７０】プラズマエッチングにおいて、エッチング
された表面は、ウエハの表面に対して垂直になるように
方向付けられて、イオン流束に曝される。プラズマで
は、また、基が生成されるが、その基は、ランダムな分
布を有する。このイオン流束は、高度の異方性を取得す
ることを目的とするプラズマ内に存在する。プラズマの
バルクがウエハ面以上の正のポテンシャルにあるため、
垂直になるように方向付けられたイオン流束の源は、プ
ラズマのバルクとウエハ面との間にシースポテンシャル
（sheath potential）が存在する中に見出される。プラ
ズマのバルクでは、イオンは、ランダムに分布された方
向に移動する。しかしながら、それらがシースにアプロ
ーチする毎に、ポテンシャルの差は、イオンが、電界に
よって、ウエハ面に対して直交するウエハ面上に衝突す
るように誘導することになる。異方性のエッチングの目
的は、エッチング反応が、イオン流束が存在する中で起
こり、また、イオン流束に曝されない表面上でのエッチ
ングを防止する、つまり、堆積をもたらすようにするこ
とである。絶縁層をエッチングする間に、絶縁材料は、
開口部が形成されるように除去される。開口部は、物理
的なプロセス（イオン流束）及び化学反応により形成さ
れる。イオン流束は、また、開口部の底面におけるバリ
ア層の直接除去の原因となる。イオン流束は、実質的に
開口部の底面におけるバリア層の構成を回避する。エッ
チングされた開口部の垂直な側壁は、好ましくくは、こ
のイオン流束に曝されず、したがって、エッチングが行
われない。
【００７１】上記エッチングプラズマは、連続的なプラ
ズマであってよい。これは、励起パワーが連続的に混合
物に印加されることを意味している。上記プラズマは、
また、中断されてもよい。つまり、ガス混合物に印加さ
れるパワーは、規定の周期、例えば１ｍｓから１０ｍｓ
までの範囲で加えられる。パルス間の時間（デューティ
サイクル）は、特定のプラズマ状態に依存している。
【００７２】また、連続的な低パワーを印加することや
パルス状のプラズマを印加することも可能である。
【００７３】銅拡散バリアが既に堆積するため、ここに
記載されるようなプロセスは、エッチングプラズマから
絶縁層を保護し、また、同等に重要な絶縁層の側壁への
銅スパッタリングが好ましくなくなる。更に、本発明の
この態様に記載されるようなプロセスは、絶縁材料が保
護され、開口部の側壁から銅を除去する必要がないた
め、バリアエッチング後の浄化が容易化されるという利
点を有する。
【００７４】上記発明は、プラズマエッチングステップ
の前に、更に、（ｉ）絶縁層上に形成されるレジストハ
ードマスク層と、該レジストハードマスク層上に形成さ
れるレジスト層とを有する二層構造体で、絶縁層を被覆
し、（ｉｉ）上記二層構造体をパターニングするステッ
プを有している。この発明に記載されるようなプラズマ
エッチングプロセス後に、開口部は浄化され、後に導電
材料で充填され得る。上記導電材料は、これに限定され
るものでないが、銅，アルミニウム，金，タングステン
及びそれらの組合せなどの金属を含んでいてもよい。
【００７５】図２は、この発明の実施の形態を示す。実
質的に開口部（４）の底面（８）上にバリア層を形成す
ることなく、開口部（４）の側壁（７）上に銅バリア層
を形成しつつ、絶縁層（３）における開口部（４）の形
成についてのプロセスが提供される。上記開口部が、絶
縁層におけるビアホールである。絶縁層は、下にある導
電層（２）を被覆する。溝が、導電層に対して延びる。
導電層は、バックエンドＩＣ処理された支持層（１）上
に形成される。
【００７６】本発明の実施の形態によれば、銅バリア層
は、シリコンカーバイド層を有する。この発明の目的の
ために、シリコンカーバイドは、少なくともＳｉ及びＣ
から構成される層（例えばＳｉＣ）、又は、少なくとも
Ｓｉ，Ｃ及びＯから構成される層（すなわち、例えばＳ
ｉＯＣ等のシリコンオキシカーバイド）、若しくは、少
なくともＳｉ，Ｃ及びＨから構成される層（例えばＳｉ
Ｃ：Ｈの無定形の水素化されたシリコンカーバイド）を
有するように理解される。支持層は、反応イオンエッチ
ング（ＲＩＥ）プラズマツール等のプラズマエッチング
ツールの加圧室に導かれ、処理される。加圧室の温度
は、好ましくは、６００°Ｃ又はそれより低く、より好
ましくは、４００°Ｃより低い。
【００７７】この温度は、また、１００〜６００°Ｃの
範囲の値であってよい。
【００７８】プロセスは、少なくとも３つの成分を有す
るガス混合物を用いたプラズマエッチングにより実行さ
れる。
【００７９】第１の成分は、バリア層の元の堆積の要因
となる化学物質を含んでいる。ＳｉＣに関して、第１の
成分の例は、これに限定されるものでないが、１−メチ
ルシラン（１ＭＳ），２−メチルシラン（２ＭＳ），３
−メチルシラン（３ＭＳ）及び４−メチルシラン（４Ｍ
Ｓ）を含んでいる。
【００８０】第２の成分は、本発明の他の実施の形態に
よるこのバリア層の異方性エッチングの要因となる化学
物質を含んでいる。第２の成分の例は、例えばＮＦ３，
ＳＦ ６，Ｆ２，ＣｌＦ３等のハロゲンを含有する化学物
質と、添加物を備えた又は備えない塩素を含有する化学
物質を含んでいる。
【００８１】第３の成分は、絶縁誘電体の異方性エッチ
ングの要因となる化学物質を含んでおり、それによっ
て、開口部が形成される。第３の成分の例は、Ｎ
ｘＯｙ，ＣｘＦｙＨｚＯｕ，Ｎ２／Ｏ２，Ｎ２／Ｈ２，
Ｏ２，Ｏ３及び同等の化学物質を含んでいる。
【００８２】各成分の量は、好ましくは、総混合物の少
なくとも０．１％である。
【００８３】典型的なこれらの混合物の比は、これに限
定されるものでないが、２５／５０／２５である。
【００８４】これらのエッチングプラズマは、更に、ヘ
リウム及びアルゴン等の不活性ガスを有することができ
る。
【００８５】温度，イオンエネルギー及びバイアス，圧
力，プラズマの組成等の最適化されたプロセスの条件
は、堆積したバリア層および同時にエッチングされた絶
縁層に依存している。例えば銅，アルミニウム及びその
同様のもの等のバリア層のタイプは、金属被覆プロセス
にて用いられる金属の種類に依存している。
【００８６】図１は、先行技術において知られるような
プロセスを示している。先行技術と比較して、本発明の
方法は、側壁が堆積したバリア層に保護されるので、絶
縁層の側壁への銅のスパッタリングを最小限に抑制す
る。本発明のこの様相に開示されるようなプロセスは、
開口部の形成後の浄化を容易化し、開口部の側壁から銅
を除去する必要がない。
【００８７】本発明の他の実施の形態では、開示される
方法が、支持層上に存在する多孔性の絶縁材料をエッチ
ングしつつ、銅バリア層を形成するのに用いられる。エ
ッチングされるべき支持層は、ダマシン処理されるシリ
コン支持層であり得る。第１のステップでは、上記支持
層が、プラズマに曝される。プラズマは、ＳｉＣバリア
層を堆積させるための第１の成分と、多孔性のシルク層
に開口部を形成するための第２の成分と、上記開口部の
底面に形成されるＳｉＣバリア層を除去するための第３
の成分とからなる３つの成分を含むガス混合物中で生成
される。
【００８８】上記支持層をプラズマに曝すことにより、
多孔性の絶縁層において、開口部が形成され、ＳｉＣバ
リア層が、開口部の側壁にて形成される。絶縁層が多孔
性材料で作られるため、側壁は粗い。本願に記載される
ような方法を用いることにより、側壁における開口部
が、絶縁層の第１の部分にて充填され、また、バリア層
が、側壁に形成される。これにより、滑らかな側壁が得
られる。先行技術では、開口部が形成され、引き続き、
バリア層が例えばＰＶＤにより堆積させられた場合に、
バリア層は、開口部の粗い側壁と同様の形状を有する。
これは、最終的なデバイスのパフォーマンスに不利に作
用する。
【００８９】本発明の好適な実施の形態によれば、銅バ
リア層が、シリコンカーバイド層を有する。このシリコ
ンカーバイドは、少なくともＳｉ及びＣから構成される
層（例えばＳｉＣ）、又は、少なくともＳｉ，Ｃ及びＯ
から構成される層（すなわち、例えばＳｉＯＣ等のシリ
コンオキシカーバイド）、若しくは、少なくともＳｉ，
Ｃ及びＨから構成される層（例えばＳｉＣ：Ｈの無定形
の水素化されたシリコンカーバイド）を有するように理
解される。支持層は、バックエンドＩＣ処理のプロセス
において、ウエハを有する。絶縁層は、多孔性のシルク
ＴＭ（ダウケミカル（Dow Chemical））市場で入手可能
である多孔性の低いｋの誘電体である。多孔性の絶縁層
は、フォトレジストがスピンさせられる上面で、例えば
ＳｉＯ２，ＳｉＣ，ＳｉＯ２及びＳｉＣの組合せ、若し
くは、スピンオン・ハードマスク（spin‐on hardmas
k）で被覆される。支持層は、反応イオンエッチング
（ＲＩＥ）プラズマツール等のプラズマエッチングツー
ルの加圧室に導かれ、処理される。上記加圧室の温度
は、１５〜４０°Ｃの範囲にある。ＲＦ電力設定は、量
電極について、２００〜２２００Ｗの範囲にある。動作
圧力は、典型的に、５０〜２５０ｍＴｏｒｒ間の値をと
る。プロセスは、少なくとも３つの成分を有するガス混
合物を用いたプラズマエッチングにより実行される。
【００９０】第１の成分は、バリア層の元の堆積の要因
となる化学物質を含んでいる。ＳｉＣについて、３−メ
チルシラン（３ＭＳ）又は４メチルシラン（４ＭＳ）が
用いられる。
【００９１】第２の成分は、バリア層の異方性エッチン
グの要因となる化学物質を含んでいる。ＣＦ４，ＣＨＦ
３，ＣＨ２Ｆ２またはＣＨＦ３等のフッ素を含むガスが
用いられる。無機体のハードマスクオープニング（hard
mask‐opening）が、また、アルゴン等の不活性ガス，
Ｏ２及び／又はＣＯの組合せによるガスを用いて実行さ
れる。
【００９２】第３の成分が、絶縁誘電体の異方性エッチ
ングの要因となる化学物質を含んでおり、それによっ
て、開口部が形成される。この第３の成分として好適な
化学物質は、Ｎ２／Ｏ２，Ｎ２／Ｈ２及びＯ２である。
これらは、また、側壁の不動態化及びハードマスクの選
択度を向上させるために、ＣＨ４又はＣ２Ｈ４と併用さ
れてもよい。処理手順における第１のステップは、ハー
ドマスクオープニングである。次に、ＳｉＣ層が側壁に
堆積する一方で、多孔性のシルクがエッチングされる。
エッチングを伝播させるには、ＳｉＣ Ｃｕ拡散バリア
が達する行き渡るまで、エッチングされた地形の底面に
おいてＳｉＣを連続的に除去することが好ましい。最後
に、側壁におけるＳｉＣを除去しないようにするため
に、このバリアは不活性にエッチングされる。
【００９３】本発明の別の実施の形態では、開口部の側
壁にバリア層を堆積させつつ、支持層上の絶縁層に少な
くとも１つの開口部を形成するための方法が開示されて
おり、該方法が、上記支持層を、少なくとも上記開口部
の側壁にバリア層を堆積させるための第１の成分と、上
記絶縁層に開口部を形成するための第２の成分とからな
る少なくとも２つの成分を含む混合物内で生成されたプ
ラズマにさらし、上記プラズマで上記絶縁層をエッチン
グし、上記プラズマで開口部の側壁にバリア層を堆積さ
せるステップを有している。
【００９４】前述した実施の形態に対して、この実施の
形態では、開口部の底面からバリア層を除去する必要が
ない。このことは、バリア層が導電材料で作られる場合
に、特に適切である。
【００９５】この実施の形態の種々の様相は、ガス状の
混合物が、第３の成分を有していない点を除いて、前述
した好適な実施の形態のそれに類似している。
【００９６】本発明の第２の様相では、デバイスが開示
されている。このデバイスは、支持層上に、開口部を備
えた絶縁層を有する。開口部の側壁はバリア層で被覆さ
れ、開口部の底面は、実質的にバリア層で被覆されてい
ない。上記デバイスは、上記支持層を、少なくとも上記
開口部の側壁に金属バリア層を堆積させるための第１の
成分と、上記絶縁層に開口部を形成するための第２の成
分と、上記開口部の底面に形成されるバリア層を除去す
るための第３の成分とからなる少なくとも３つの成分を
含むガス状の混合物内で生成されたプラズマにさらし、
上記プラズマで絶縁層をエッチングし、上記プラズマで
開口部の側壁にバリア層を堆積させるステップを有する
方法により取得可能である。
【００９７】上記方法の範囲は、本発明の第１の様相の
開示により決定される。
【００９８】本発明の第２の様相の実施の形態では、デ
バイスが開示され、該デバイスは、支持層上の多孔性の
絶縁層を有している。その多孔性の絶縁層は、開口部を
有している。開口部の側壁はバリア層で被覆され、開口
部の底面は、実質的にバリア層で被覆されていない。上
記デバイスは、上記支持層を、少なくとも上記開口部の
側壁に金属バリア層を堆積させるための第１の成分と、
上記絶縁層に開口部を形成するための第２の成分と、上
記開口部の底面に形成されるバリア層を除去するための
第３の成分とからなる少なくとも３つの成分を含むガス
状の混合物内で生成されたプラズマにさらし、上記プラ
ズマで絶縁層をエッチングし、上記プラズマで開口部の
側壁にバリア層を堆積させるステップを有する方法によ
り取得可能である。
【００９９】先行技術では、絶縁層に開口部をエッチン
グすることにより、絶縁材料の孔がプラズマによって横
切られるため、粗い開口部がもたらされる。続いてバリ
ア層が例えばＰＶＤ等の先行技術により堆積させられた
場合には、バリア層が、開口部の粗い側壁と同様の形状
を有する。このことは、最終的なデバイスのパフォーマ
ンスに不利に作用する。前述したような方法を適用する
ことにより、側壁における開口部は、絶縁層の第１の部
分にて充填され、また、バリア層が側壁に形成される。
これにより、滑らかな側壁が得られる。
【０１００】本発明の第２の様相の実施の形態に開示さ
れるようなデバイスは、開口部の形成の間に、プラズマ
により横切られる孔部が、バリア層を形成する材料で充
填されること、及び、好ましくは薄い層であるバリア層
が、側壁が実質的に滑らかであるように側壁にて形成さ
れることを特徴としたものである。
【０１０１】上記記載は、本発明の幾つかの方法及び材
料を開示している。この発明は、方法及び材料について
改良可能である。かかる改良は、ここに開示される発明
の開示又は実施を考慮すれば、当業者に明らかである。
そのため、本発明がここに開示されるような特定の実施
の形態に限定されるのでなく、本発明は、特許請求の範
囲に包含されるような発明の範囲及び要旨内で、全ての
改良及び変形をカバーすることが意図されている。ここ
に引用された全ての引用文献の開示は、完全に組み込ま
れる。
【０１０２】
【発明の効果】本発明によれば、実質的に開口部の底面
にバリアを堆積させることなく、開口部の側壁にバリア
層を堆積させつつ、支持層上の絶縁層に開口部をエッチ
ングすることができる。
【図面の簡単な説明】
【図１】 先行技術により、絶縁層に開口部を形成し、
開口部の側壁にバリア層を堆積させるための従来方法を
示す。
【図２】 実質的に開口部の底面にバリア層を堆積させ
ることなく、開口部の側壁にバリア層を堆積させつつ、
絶縁層に開口部を形成するための方法を示す。破線の矢
印は、プラズマエッチングの異方性の様子をあらわす。
【符号の説明】
１…支持層 ２…導電層 ３…絶縁層 ４…開口部 ７…側壁 ８…底面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジェ・ファンヘーレメールスフ ベルギー3001ルーヴァン、フェイブンダー ストラート９番 (72)発明者 カレン・メークス ベルギー3020ヘレント、アー・ルレンスラ ーン31番 Ｆターム(参考） 4M104 BB14 BB17 BB30 BB32 BB33 BB36 CC01 DD08 DD16 DD17 DD18 5F004 AA09 BA20 DA00 DA17 DA18 DA24 DA25 DA26 DA27 EA02 EA13 EB01 5F033 HH11 HH18 HH21 HH32 HH33 HH34 JJ11 JJ18 JJ21 JJ32 JJ33 JJ34 KK01 MM01 MM10 MM12 MM13 NN05 NN06 NN07 QQ09 QQ12 QQ15 RR01 RR04 RR06 RR08 XX33

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 支持層上の絶縁層に少なくとも１つの開
    口部を、該開口部の側壁にバリア層を堆積させるととも
    に、実質的に開口部の底面にバリア層を堆積させないよ
    うに、形成するための半導体デバイスの製造方法であ
    り、該方法が、 上記支持層を、少なくとも上記開口部の側壁に金属バリ
    ア層を堆積させるための第１の成分と、上記絶縁層に開
    口部を形成するための第２の成分と、上記開口部の底面
    に形成されるバリア層を除去するための第３の成分とか
    らなる少なくとも３つの成分を含むガス状の混合物内で
    生成されたプラズマに曝し、 上記プラズマで絶縁層をエッチングし、 上記プラズマで開口部の側壁にバリア層を堆積させるス
    テップを有している半導体デバイスの製造方法。
  2. 【請求項２】 上記第１の成分が、１−メチルシラン，
    ２−メチルシラン，３−メチルシラン，４−メチルシラ
    ン，ＳｉＨ４及びＮ２の混合物およびそれらの組合せか
    ら構成されるグループから選択される、請求項１記載の
    半導体デバイスの製造方法。
  3. 【請求項３】 上記第２の成分が、ＮｘＯｙ，ＣｘＦｙ
    ＨｚＯｕ，Ｎ２／Ｏ ２の混合物，Ｎ２／Ｈ２の混合物，
    Ｏ２，Ｏ３およびそれらの組合せから構成されるグルー
    プから選択される、請求項１又は２に記載の半導体デバ
    イスの製造方法。
  4. 【請求項４】 上記第３の成分が、少なくとも上記エッ
    チングプラズマにおけるハロゲンイオン又は基を形成す
    る化学的な化合物を有する、請求項１〜３のいずれか一
    に記載の半導体デバイスの製造方法。
  5. 【請求項５】 上記第３の成分が、ＮＦ３，ＳＦ６，Ｆ
    ２，ＣｌＦ３およびそれらの混合物から構成されるグル
    ープから選択される、請求項４記載の半導体デバイスの
    製造方法。
  6. 【請求項６】 上記ガス状の混合物が、更に、不活性ガ
    スを有する、請求項１〜５のいずれか一に記載の半導体
    デバイスの製造方法。
  7. 【請求項７】 上記プラズマが、連続的なプラズマであ
    る、請求項１〜６のいずれか一に記載の半導体デバイス
    の製造方法。
  8. 【請求項８】 上記プラズマが、パルスプラズマであ
    る、請求項１〜６のいずれか一に記載の半導体デバイス
    の製造方法。
  9. 【請求項９】 上記バリア層が、金属拡散バリア層であ
    る、請求項１〜８のいずれか一に記載の半導体デバイス
    の製造方法。
  10. 【請求項１０】 上記バリア層が、少なくともシリコン
    カーバイドを有する、請求項９記載の半導体デバイスの
    製造方法。
  11. 【請求項１１】 上記絶縁層が、少なくとも１つの多孔
    性の材料を有する、請求項１〜１０のいずれか一に記載
    の半導体デバイスの製造方法。
  12. 【請求項１２】 上記絶縁層が、有機体を含む絶縁層で
    ある、請求項１〜１１のいずれか一に記載の半導体デバ
    イスの製造方法。
  13. 【請求項１３】 上記絶縁層が、無機体を含む絶縁層で
    ある、請求項１〜１１のいずれか一に記載の半導体デバ
    イスの製造方法。
  14. 【請求項１４】 上記開口部が、上記絶縁層を介して、
    下にある導電層に対して、若しくは、下にあるバリア層
    に対して延びるビアホールである、請求項１〜１３のい
    ずれか一に記載の半導体デバイスの製造方法。
  15. 【請求項１５】 上記絶縁層を、絶縁層上に形成される
    レジストハードマスク層と、該ハードマスク層上に形成
    されるレジスト層とを有する二層構造体で被覆し、 上記二層構造体をパターニングするステップを更に有す
    る、請求項１〜１４のいずれか一に記載の半導体デバイ
    スの製造方法。
  16. 【請求項１６】 開口部を備えた絶縁層を支持層上に有
    するとともに、開口部の側壁がバリア層で被覆され、実
    質的に開口部の底面がバリア層で被覆されない半導体デ
    バイスであって、 上記支持層を、少なくとも上記開口部の側壁に金属バリ
    ア層を堆積させるための第１の成分と、上記絶縁層に開
    口部を形成するための第２の成分と、上記開口部の底面
    に形成されるバリア層を除去するための第３の成分とか
    らなる少なくとも３つの成分を含むガス状の混合物内で
    生成されたプラズマに曝し、 上記プラズマで絶縁層をエッチングし、 上記プラズマで開口部の側壁にバリア層を堆積させるス
    テップを有する方法により取得可能であることを特徴と
    する半導体デバイス。
  17. 【請求項１７】 上記第１の成分が、１−メチルシラ
    ン，２−メチルシラン，３−メチルシラン，４−メチル
    シラン，ＳｉＨ４及びＮ２の混合物及びそれらの組合せ
    から構成されるグループから選択される、請求項１６記
    載の半導体デバイス。
  18. 【請求項１８】 上記第２の成分が、ＮｘＯｙ，ＣｘＦ
    ｙＨｚＯｕ，Ｎ２／Ｏ２の混合物，Ｎ２／Ｈ２の混合
    物，Ｏ２，Ｏ３およびそれらの組合せから構成されるグ
    ループから選択される、請求項１６又は１７に記載の半
    導体デバイス。
  19. 【請求項１９】 上記第３の成分が、少なくとも上記エ
    ッチングプラズマにおけるハロゲンイオン又は基を形成
    する化学的な化合物を有する、請求項１６〜１８のいず
    れか一に記載の半導体デバイス。
  20. 【請求項２０】 上記第３の成分が、ＮＦ３，ＳＦ６，
    Ｆ２，ＣｌＦ３およびそれらの混合物から構成されるグ
    ループから選択される、請求項１９記載の半導体デバイ
    ス。
  21. 【請求項２１】 上記ガス状の混合物が、更に、不活性
    ガスを有する、請求項１６〜２０のいずれか一に記載の
    半導体デバイス。
  22. 【請求項２２】 上記プラズマが、連続的なプラズマで
    ある、請求項１６〜２１のいずれか一に記載の半導体デ
    バイス。
  23. 【請求項２３】 上記プラズマが、パルスプラズマであ
    る、請求項１６〜２２のいずれか一に記載の半導体デバ
    イス。
  24. 【請求項２４】 上記バリア層が、金属拡散バリア層で
    ある、請求項１６〜２３のいずれか一に記載の半導体デ
    バイス。
  25. 【請求項２５】 上記バリア層が、少なくともシリコン
    カーバイドを有する、請求項２４記載の半導体デバイ
    ス。
  26. 【請求項２６】 上記絶縁層が、少なくとも１つの多孔
    性の材料を有する、請求項１６〜２５のいずれか一に記
    載の半導体デバイス。
  27. 【請求項２７】 上記絶縁層が、有機体を含む絶縁層で
    ある、請求項１６〜２６のいずれか一に記載の半導体デ
    バイス。
  28. 【請求項２８】 上記絶縁層が、無機体を含む絶縁層で
    ある、請求項１６〜２６のいずれか一に記載の半導体デ
    バイス。
  29. 【請求項２９】 上記開口部が、上記絶縁層を介して、
    下にある導電層に対して、若しくは、下にあるバリア層
    に対して延びるビアホールである、請求項１６〜２８の
    いずれか一に記載の半導体デバイス。
  30. 【請求項３０】 半導体デバイスを製造する方法が、 上記絶縁層を、絶縁層上に形成されるレジストハードマ
    スク層と、該ハードマスク層上に形成されるレジスト層
    とを有する二層構造体で被覆し、 上記二層構造体をパターニングするステップを更に有す
    る、請求項１６〜２９のいずれか一に記載の半導体デバ
    イス。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009170901A (ja) * 2008-01-14 2009-07-30 Toshiba Corp 半導体装置における炭素に富んだ層によるトレンチ側壁保護
JP2017059822A (ja) * 2015-09-18 2017-03-23 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1233449A3 (en) * 2001-02-15 2006-03-01 Interuniversitair Micro-Elektronica Centrum A method of fabricating a semiconductor device
KR100448592B1 (ko) * 2001-12-29 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성 방법
US6831003B1 (en) * 2002-05-31 2004-12-14 Advanced Micro Devices, Inc. Continuous barrier for interconnect structure formed in porous dielectric material with minimized electromigration
US6620741B1 (en) * 2002-06-10 2003-09-16 Intel Corporation Method for controlling etch bias of carbon doped oxide films
JP2004200203A (ja) * 2002-12-16 2004-07-15 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
WO2004070831A1 (en) 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
US7176122B2 (en) * 2003-03-04 2007-02-13 Intel Corporation Dielectric with sidewall passivating layer
US8048325B2 (en) * 2003-03-31 2011-11-01 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
US7338903B2 (en) * 2004-04-24 2008-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Sequential reducing plasma and inert plasma pre-treatment method for oxidizable conductor layer
US20060009030A1 (en) * 2004-07-08 2006-01-12 Texas Instruments Incorporated Novel barrier integration scheme for high-reliability vias
US20070066740A1 (en) * 2005-09-16 2007-03-22 Odle Roy R Annular or tubular shaped articles of novel polymer blends
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
CN101153396B (zh) * 2006-09-30 2010-06-09 中芯国际集成电路制造(上海)有限公司 等离子刻蚀方法
WO2009085672A2 (en) * 2007-12-21 2009-07-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
FR3000602B1 (fr) * 2012-12-28 2016-06-24 Commissariat A L Energie Atomique Et Aux Energies Alternatives Procede de gravure d'un materiau dielectrique poreux
JP6097192B2 (ja) * 2013-04-19 2017-03-15 東京エレクトロン株式会社 エッチング方法
FR3018951B1 (fr) * 2014-03-18 2017-06-09 Commissariat Energie Atomique Procede de gravure d'un materiau dielectrique poreux
US9941125B2 (en) 2015-08-31 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10242510B2 (en) 2016-06-27 2019-03-26 Snap-On Incorporated System and method for providing vehicle data reports
US11361992B2 (en) * 2019-10-08 2022-06-14 Eugenus, Inc. Conformal titanium nitride-based thin films and methods of forming same
KR20210138927A (ko) * 2020-05-13 2021-11-22 에스케이하이닉스 주식회사 반도체 장치 제조방법
JP7371590B2 (ja) * 2020-08-28 2023-10-31 味の素株式会社 プリント配線板の製造方法
JP7327347B2 (ja) 2020-10-19 2023-08-16 味の素株式会社 プリント配線板の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68923247T2 (de) * 1988-11-04 1995-10-26 Fujitsu Ltd Verfahren zum Erzeugen eines Fotolackmusters.
US5155175A (en) * 1989-12-08 1992-10-13 Intellectual Property Law Dept. Crosslinkable fluorinated polyarylene ether composition
US5176790A (en) 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
US5716494A (en) * 1992-06-22 1998-02-10 Matsushita Electric Industrial Co., Ltd. Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate
US5818071A (en) 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
JP3641869B2 (ja) * 1996-03-19 2005-04-27 ソニー株式会社 半導体装置の製造方法
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US5904565A (en) 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US5904154A (en) * 1997-07-24 1999-05-18 Vanguard International Semiconductor Corporation Method for removing fluorinated photoresist layers from semiconductor substrates
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
US6159871A (en) * 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6040248A (en) * 1998-06-24 2000-03-21 Taiwan Semiconductor Manufacturing Company Chemistry for etching organic low-k materials
JP3184177B2 (ja) * 1999-03-26 2001-07-09 キヤノン販売株式会社 層間絶縁膜の形成方法、半導体製造装置、及び半導体装置
US6465159B1 (en) * 1999-06-28 2002-10-15 Lam Research Corporation Method and apparatus for side wall passivation for organic etch
JP2001035832A (ja) * 1999-07-16 2001-02-09 Canon Inc ドライエッチング方法
US6100587A (en) * 1999-08-26 2000-08-08 Lucent Technologies Inc. Silicon carbide barrier layers for porous low dielectric constant materials
US6180518B1 (en) * 1999-10-29 2001-01-30 Lucent Technologies Inc. Method for forming vias in a low dielectric constant material
US6451177B1 (en) * 2000-01-21 2002-09-17 Applied Materials, Inc. Vault shaped target and magnetron operable in two sputtering modes
US6329290B1 (en) * 2000-02-24 2001-12-11 Conexant Systems, Inc. Method for fabrication and structure for high aspect ratio vias
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
US6410437B1 (en) * 2000-06-30 2002-06-25 Lam Research Corporation Method for etching dual damascene structures in organosilicate glass
US6518174B2 (en) * 2000-12-22 2003-02-11 Lam Research Corporation Combined resist strip and barrier etch process for dual damascene structures
US6577009B1 (en) * 2001-02-06 2003-06-10 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of dielectric layer
US20020106895A1 (en) * 2001-02-08 2002-08-08 Macronix International Co., Ltd. Method for forming copper interconnect and enhancing electromigration resistance
EP1233449A3 (en) * 2001-02-15 2006-03-01 Interuniversitair Micro-Elektronica Centrum A method of fabricating a semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009170901A (ja) * 2008-01-14 2009-07-30 Toshiba Corp 半導体装置における炭素に富んだ層によるトレンチ側壁保護
US8018023B2 (en) 2008-01-14 2011-09-13 Kabushiki Kaisha Toshiba Trench sidewall protection by a carbon-rich layer in a semiconductor device
JP2017059822A (ja) * 2015-09-18 2017-03-23 セントラル硝子株式会社 ドライエッチング方法及びドライエッチング剤

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