JP2002277507A - Semiconductor tester - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体試験装置の
測定効率の向上に関する。[0001] 1. Field of the Invention [0002] The present invention relates to improvement of measurement efficiency of a semiconductor test device.
【０００２】[0002]
【従来の技術】図４は、従来の半導体試験装置の構成を
示すブロック図である。ＣＰＵ１は、半導体試験機２お
よび外部接続機器３を制御する。外部接続機器３とは、
半導体搬送装置等であり、この外部接続機器３は、複数
の測定デバイス４を、半導体試験機２に備えられたテス
トボード１３上に置く。ＣＰＵ１、半導体試験機２およ
び外部接続機器３は、ケーブル５によって接続されてい
る。ＣＰＵ１には、このＣＰＵ１に送られた情報を表示
するＣＲＴ６が接続されている。ＣＰＵ１とＣＲＴ６と
は、ケーブル７によって接続されている。2. Description of the Related Art FIG. 4 is a block diagram showing a configuration of a conventional semiconductor test apparatus. The CPU 1 controls the semiconductor tester 2 and the external connection device 3. External connection device 3
The external connection device 3 places a plurality of measurement devices 4 on a test board 13 provided in the semiconductor test machine 2. The CPU 1, the semiconductor tester 2, and the external connection device 3 are connected by a cable 5. The CRT 6 for displaying information sent to the CPU 1 is connected to the CPU 1. The CPU 1 and the CRT 6 are connected by a cable 7.
【０００３】半導体試験機２は、本体１１と、テストヘ
ッド１２と、テストボード１３とを内蔵している。本体
１１は、ＣＰＵ１およびテストヘッド１２と接続されて
いる。ＣＰＵ１とテストヘッド１２とは、ケーブル１４
によって接続されている。テストボード１３は、テスト
ヘッド１２上に設置される。The semiconductor tester 2 has a main body 11, a test head 12, and a test board 13 built therein. The main body 11 is connected to the CPU 1 and the test head 12. The CPU 1 and the test head 12 are connected to a cable 14
Connected by The test board 13 is set on the test head 12.
【０００４】図５は、従来の半導体試験装置の動作を示
すフローチャートである。なお、以下の説明におけるＳ
２０１等の符号は、フローチャート中のステップを表
す。デバイス測定を開始すると、ＣＰＵ１は、外部接続
機器３に、複数の測定デバイス４を用意させ、ロットス
タートする（Ｓ２０１）。すると、外部接続機器３は、
１ロット分の測定デバイス４を、半導体試験機２に備え
られたテストボード１３上に置き、ＣＰＵ１へテストリ
クエストを送る（Ｓ２０２）。ＣＰＵ１は、外部接続装
置３からテストリクエストを受け取ると、テストスター
トする（Ｓ２０３）。FIG. 5 is a flowchart showing the operation of a conventional semiconductor test apparatus. In the following description, S
Reference numerals such as 201 represent steps in the flowchart. When the device measurement is started, the CPU 1 causes the externally connected device 3 to prepare a plurality of measurement devices 4 and starts a lot (S201). Then, the external connection device 3
The measurement device 4 for one lot is placed on the test board 13 provided in the semiconductor tester 2, and a test request is sent to the CPU 1 (S202). Upon receiving the test request from the external connection device 3, the CPU 1 starts a test (S203).
【０００５】半導体試験機２は、テストボード１３上に
置かれた測定デバイス４を測定する（Ｓ２０４）。測定
結果が不良であった場合には、ＣＰＵ１は、このＣＰＵ
１に接続されたＣＲＴ６上に、不良であった測定デバイ
ス４がどれであるかを表示させる（Ｓ２０５）。The semiconductor tester 2 measures the measurement device 4 placed on the test board 13 (S204). If the measurement result is bad, the CPU 1
On the CRT 6 connected to No. 1 is displayed which measurement device 4 was defective (S205).
【０００６】半導体試験機２が、テストボード１３上に
置かれた、１ロット分の測定デバイス４の全てを測定し
終えたら（Ｓ２０６）、ＣＰＵ１は、外部接続機器３
に、テストボード１３上の測定デバイス４を交換させ、
半導体試験機２に、測定を繰り返させる。これにより、
半導体試験機２は、外部接続機器３が用意した測定デバ
イス４の全ロットを測定し（Ｓ２０７）、測定を終了す
る。When the semiconductor tester 2 has finished measuring all of the measuring devices 4 for one lot placed on the test board 13 (S206), the CPU 1 sets the external connection device 3
Then, the measuring device 4 on the test board 13 is replaced,
The semiconductor tester 2 repeats the measurement. This allows
The semiconductor tester 2 measures all lots of the measurement device 4 prepared by the external connection device 3 (S207), and ends the measurement.
【０００７】[0007]
【発明が解決しようとする課題】しかし、上記の従来技
術では、半導体試験機２に備えられたテストヘッド１２
とテストボード１３との接続状態が不良であった場合
に、半導体試験機２の動作不良が発覚するのは、測定デ
バイス４の測定が行われた後である。最悪の場合には、
全ロットの測定デバイス４の測定が終了した後に、半導
体試験機２の動作不良が発覚することも考えられる。す
ると、測定作業が無駄になり、時間的、金銭的な損失を
招く。However, in the above prior art, the test head 12 provided in the semiconductor tester 2 is not provided.
When the connection state between the semiconductor tester 13 and the test board 13 is defective, the operation failure of the semiconductor tester 2 is detected after the measurement of the measurement device 4 is performed. In the worst case,
After the measurement of the measurement devices 4 of all lots is completed, it is conceivable that an operation failure of the semiconductor tester 2 is detected. Then, the measurement work is wasted, resulting in a loss of time and money.
【０００８】また、早期に動作不良が発覚したとして
も、動作不良の原因を即座に特定することはできない。
すると、動作不良の原因を特定するための作業の工数が
増大し、やはり時間的、金銭的な損失を招く。Further, even if a malfunction is found early, the cause of the malfunction cannot be immediately identified.
Then, the number of man-hours for identifying the cause of the operation failure increases, which also causes a time and money loss.
【０００９】本発明は、上記の問題を解決するためにな
されたもので、テストヘッドとテストボードとの接続状
態が不良の場合であっても、時間的、金銭的な損失を最
小限とする半導体試験装置を提供するものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and minimizes time and money loss even when the connection between a test head and a test board is defective. A semiconductor test apparatus is provided.
【００１０】[0010]
【課題を解決するための手段】請求項１に記載の発明
は、半導体試験装置を制御する制御手段と、この制御手
段によって制御されるテストヘッドと、このテストヘッ
ドと、前記半導体試験装置によって試験される測定デバ
イスとを接続するテストボードとを有する半導体試験装
置において、前記テストヘッドは、このテストヘッド
と、前記テストボードとの接続状態を検知する検知器を
有することを特徴とする半導体試験装置である。According to a first aspect of the present invention, there is provided a control means for controlling a semiconductor test apparatus, a test head controlled by the control means, a test head, and a test apparatus using the test apparatus. And a test board for connecting the measurement device to be tested, wherein the test head has a detector for detecting a connection state between the test head and the test board. It is.
【００１１】請求項２に記載の発明は、前記検知器は、
テストヘッドにテストボードが実装されているか否かを
検知する実装／未実装センサと、テストヘッドを基準と
したテストボードの位置を検知する正／不正位置センサ
と、テストヘッドとテストボードとが接続されているか
否かを検知するロック／アンロックセンサとを有するこ
とを特徴とする請求項１に記載の半導体試験装置であ
る。According to a second aspect of the present invention, the detector comprises:
A mounted / unmounted sensor that detects whether a test board is mounted on the test head, a correct / incorrect position sensor that detects the position of the test board with respect to the test head, and a connection between the test head and the test board 2. The semiconductor test apparatus according to claim 1, further comprising a lock / unlock sensor for detecting whether or not the test is performed.
【００１２】請求項３に記載の発明は、前記テストヘッ
ドは、前記制御手段から送られる制御信号に応じて、前
記検知器から送られる検知信号を前記制御手段へ送るバ
ッファを有することを特徴とする請求項１または２に記
載の半導体試験装置である。According to a third aspect of the present invention, the test head has a buffer for sending a detection signal sent from the detector to the control means in response to a control signal sent from the control means. The semiconductor test apparatus according to claim 1 or 2, wherein:
【００１３】請求項４に記載の発明は、前記制御手段
は、測定デバイスの試験を行う前に、前記バッファに制
御信号を送ることを特徴とする請求項３に記載の半導体
試験装置である。The invention according to claim 4 is the semiconductor test apparatus according to claim 3, wherein the control means sends a control signal to the buffer before testing the measuring device.
【００１４】本発明によれば、測定デバイスの試験が実
行される前に、検知器が、テストヘッドとテストボード
との接続状態を検知し、接続状態が不良であれば、測定
デバイスの試験が事前に中止され、どのような不良であ
るのかが特定される。According to the present invention, before the test of the measuring device is executed, the detector detects the connection state between the test head and the test board. It is stopped in advance and what kind of defect is specified.
【００１５】[0015]
【発明の実施の形態】図１は、本発明の一実施形態にお
ける半導体試験装置の構成を示すブロック図である。Ｃ
ＰＵ１は、半導体試験機２および外部接続機器３を制御
する。外部接続機器３とは、半導体搬送装置等であり、
この外部接続機器３は、１ロット分の測定デバイス４
を、半導体試験装置２上の所定の位置に置く。ＣＰＵ
１、半導体試験機２および外部接続機器３は、ケーブル
５によって接続されている。ＣＰＵ１には、このＣＰＵ
１に送られた情報を表示するＣＲＴ６が接続されてい
る。ＣＰＵ１とＣＲＴ６とは、ケーブル７によって接続
されている。FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to an embodiment of the present invention. C
The PU 1 controls the semiconductor tester 2 and the external connection device 3. The external connection device 3 is a semiconductor transfer device or the like,
This external connection device 3 is a measuring device 4 for one lot.
At a predetermined position on the semiconductor test apparatus 2. CPU
1, a semiconductor tester 2 and an external connection device 3 are connected by a cable 5. The CPU 1 includes this CPU
1 is connected to a CRT 6 for displaying the information sent. The CPU 1 and the CRT 6 are connected by a cable 7.
【００１６】半導体試験機２は、本体１１と、テストヘ
ッド１２と、テストボード１３とを内蔵している。本体
１１は、ＣＰＵ１およびテストヘッド１２と接続されて
いる。ＣＰＵ１とテストヘッド１２とは、ケーブル１４
によって接続されている。テストボード１３は、テスト
ヘッド１２上に設置される。テストボード１３上に、前
記外部接続機器３によって、１ロット分の測定デバイス
４が置かれる。テストヘッド１２は、このテストヘッド
１２と、テストボード１３との接続状態を検知する検知
器１５を内蔵している。The semiconductor tester 2 includes a main body 11, a test head 12, and a test board 13. The main body 11 is connected to the CPU 1 and the test head 12. The CPU 1 and the test head 12 are connected to a cable 14
Connected by The test board 13 is set on the test head 12. The measurement device 4 for one lot is placed on the test board 13 by the external connection device 3. The test head 12 has a built-in detector 15 for detecting a connection state between the test head 12 and the test board 13.
【００１７】図２は、テストヘッド１２内部の詳細な構
成を示すブロック図である。テストヘッド１２は、検知
器１５と、バッファ２４とを内蔵している。検知器１５
は、実装／未実装センサ２１、正／不正位置センサ２２
およびロック／アンロックセンサ２３を内蔵している。
実装／未実装センサ２１は、テストヘッド１２上に、テ
ストボード１３が実装されているか否かを検知する。正
／不正位置センサ２２は、テストヘッド１２を基準とし
たテストボード１３の位置を検知する。ロック／アンロ
ックセンサ２３は、テストヘッド１２とテストボード１
３とが接続されているか否かを検知する。FIG. 2 is a block diagram showing a detailed configuration inside the test head 12. The test head 12 includes a detector 15 and a buffer 24. Detector 15
Are the mounted / unmounted sensor 21 and the correct / incorrect position sensor 22
And a lock / unlock sensor 23.
The mounted / unmounted sensor 21 detects whether or not the test board 13 is mounted on the test head 12. The correct / incorrect position sensor 22 detects the position of the test board 13 with respect to the test head 12. The lock / unlock sensor 23 is connected between the test head 12 and the test board 1.
3 is connected or not.
【００１８】実装／未実装センサ２１、正／不正位置セ
ンサ２２およびロック／アンロックセンサ２３の出力端
子５１、５２および５３から出力される検知信号は、そ
れぞれ、バッファ２４の入力端子５４、５５および５６
に入力される。バッファ２４は、ＣＰＵ１からイネーブ
ル信号を受け取ると、入力端子５４、５５および５６に
入力されていた検知信号を、それぞれ、出力端子５８、
５９および６０から出力する。なお、ＣＰＵ１からバッ
ファ２４に送られるイネーブル信号は、ＣＰＵ１から出
力され、ケーブル５、本体１１およびケーブル１４を経
由して、バッファ２４のイネーブル入力端子５７に入力
される。出力端子５８、５９および６０から出力された
検知信号は、ケーブル１４、本体１１およびケーブル５
を経由して、ＣＰＵ１に送られる。The detection signals output from the output terminals 51, 52 and 53 of the mounted / unmounted sensor 21, the correct / illegal position sensor 22 and the lock / unlock sensor 23 are input terminals 54, 55 and 56
Is input to When the buffer 24 receives the enable signal from the CPU 1, the buffer 24 converts the detection signals input to the input terminals 54, 55, and 56 into output terminals 58,
Output from 59 and 60. The enable signal sent from the CPU 1 to the buffer 24 is output from the CPU 1 and is input to the enable input terminal 57 of the buffer 24 via the cable 5, the main body 11, and the cable 14. The detection signals output from the output terminals 58, 59 and 60 are transmitted to the cable 14, the main body 11 and the cable 5
Is sent to the CPU 1 via the.
【００１９】図３は、本実施形態における半導体試験装
置の動作を示すフローチャートである。なお、以下の説
明におけるＳ１０１等の符号は、フローチャート中のス
テップを表す。デバイス測定を開始すると、ＣＰＵ１
は、外部接続機器３に、複数の測定デバイス４を用意さ
せ、ロットスタートする（Ｓ１０１）。FIG. 3 is a flowchart showing the operation of the semiconductor test apparatus according to this embodiment. Note that reference numerals such as S101 in the following description represent steps in the flowchart. When device measurement starts, CPU1
Prepares a plurality of measurement devices 4 in the external connection device 3 and starts a lot (S101).
【００２０】ＣＰＵ１は、検知器１５に、テストヘッド
１２とテストボード１３との接続状態を検知させ、バッ
ファ２４にイネーブル信号を送る。すると、検知器１５
からバッファ２４に入力された検知結果が、バッファ２
４から出力される。出力された検知結果は、ＣＰＵ１に
入力（リード）される（Ｓ１０２）。リードの結果、接
続状態が不良であった場合（ＮＧ）には、ＣＰＵ１は、
検知器１５内の実装／未実装センサ２１、正／不正位置
センサ２２およびロック／アンロックセンサ２３が検知
した検知結果を、ＣＲＴ６上に表示させる（Ｓ１０
３）。そして、ＣＰＵ１は、外部接続機器３を待機状態
にして、この不良が解決されるまで、測定デバイス４の
試験を開始しない。The CPU 1 causes the detector 15 to detect the connection between the test head 12 and the test board 13 and sends an enable signal to the buffer 24. Then, the detector 15
The detection result input to the buffer 24 from the buffer 2
4 is output. The output detection result is input (read) to the CPU 1 (S102). As a result of the read, if the connection state is bad (NG), the CPU 1
The detection results detected by the mounted / unmounted sensor 21, the correct / incorrect position sensor 22, and the lock / unlock sensor 23 in the detector 15 are displayed on the CRT 6 (S10).
3). Then, the CPU 1 puts the externally connected device 3 in a standby state, and does not start the test of the measuring device 4 until this defect is resolved.
【００２１】リードの結果、接続状態が良好であった場
合（ＧＯＯＤ）には、外部接続機器３は、１ロット分の
測定デバイス４を、半導体試験機２に備えられたテスト
ボード１３上に置き、ＣＰＵ１へテストリクエストを送
る（Ｓ１０４）。ＣＰＵ１は、外部接続装置３からテス
トリクエストを受け取ると、テストスタートする（Ｓ１
０５）。As a result of the lead, when the connection state is good (GOOD), the external connection device 3 places the measurement device 4 for one lot on the test board 13 provided in the semiconductor tester 2. Then, a test request is sent to the CPU 1 (S104). When receiving the test request from the external connection device 3, the CPU 1 starts a test (S1).
05).
【００２２】ＣＰＵ１は、半導体試験機２に、テストボ
ード１３上に置かれた測定デバイス４を測定させる（Ｓ
１０６）。測定結果が不良であった場合（Ｆａｉｌ）に
は、ＣＰＵ１は、このＣＰＵ１に接続されたＣＲＴ６上
に、不良であった測定デバイス４がどれであるかを表示
させ（Ｓ１０７）た後に、処理をステップＳ１０８へ進
める。測定結果が良好であった場合（Ｐａｓｓ）には、
ＣＰＵ１は、ステップＳ１０７を実行せずに、処理をス
テップＳ１０８へ進める。The CPU 1 causes the semiconductor tester 2 to measure the measuring device 4 placed on the test board 13 (S
106). If the measurement result is unsuccessful (Fail), the CPU 1 causes the CRT 6 connected to the CPU 1 to display which of the unsatisfactory measurement devices 4 is present (S107), and then executes the process. Proceed to step S108. If the measurement result is good (Pass),
The CPU 1 advances the processing to step S108 without executing step S107.
【００２３】ＣＰＵ１は、半導体試験装置２が、テスト
ボード１３上に配置された、１ロット分の測定デバイス
４の全てを測定し終えたか否かを調べ（Ｓ１０８）、測
定し終えていなければ（ＮＯ）、処理をステップＳ１０
６に戻す。測定し終えていれば（ＹＥＳ）、ＣＰＵ１
は、外部接続機器３が用意した測定デバイス４の全ロッ
トを測定し終えたか否かを調べ（Ｓ１０９）、全ロット
を測定し終えていなければ（ＮＯ）、外部接続機器３
に、テストボード１３上の測定デバイス４を交換させ、
処理をステップＳ１０１に戻し、半導体試験装置２に、
測定デバイス４の試験を繰り返させる。全ロットを測定
し終えていれば（ＹＥＳ）、測定を終了する。The CPU 1 checks whether or not the semiconductor test apparatus 2 has finished measuring all of the measuring devices 4 for one lot arranged on the test board 13 (S108). NO), the process proceeds to step S10
Return to 6. If the measurement has been completed (YES), CPU 1
Checks whether all the lots of the measurement device 4 prepared by the external connection device 3 have been measured (S109), and if not all the lots have been measured (NO), the external connection device 3
Then, the measuring device 4 on the test board 13 is replaced,
The process returns to step S101, and the semiconductor test apparatus 2
The test of the measuring device 4 is repeated. If the measurement has been completed for all lots (YES), the measurement ends.
【００２４】[0024]
【発明の効果】本発明によれば、測定デバイスの試験が
実行される前に、テストヘッドとテストボードとの接続
状態の不良が検知されるので、接続状態が不良の状態の
まま、無駄な測定作業を行ってしまうことがない。従っ
て、無駄な測定作業を行うことによる、時間的、金銭的
な損失を防ぐことができる。According to the present invention, a defective connection between the test head and the test board is detected before the test of the measuring device is executed. There is no need to perform measurement work. Therefore, time and money loss due to useless measurement work can be prevented.
【００２５】また、本発明によれば、検知器が有する実
装／未実装センサ、正／不正位置センサおよびロック／
アンロックセンサが、不良原因を特定するので、不良原
因を調査する作業の工数が大幅に低減し、測定作業の停
滞を最小限にすることができる。従って、測定作業の停
滞による、時間的、金銭的な損失を防ぐことができる。Further, according to the present invention, the mounted / unmounted sensor, the correct / incorrect position sensor, and the lock /
Since the unlock sensor specifies the cause of the failure, the number of steps for investigating the cause of the failure is greatly reduced, and stagnation of the measurement operation can be minimized. Therefore, time and money loss due to stagnation of the measurement operation can be prevented.
【図１】 本発明の一実施形態における半導体試験装置
の構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to an embodiment of the present invention.
【図２】 テストヘッド１２内部の詳細な構成を示すブ
ロック図。FIG. 2 is a block diagram showing a detailed configuration inside a test head 12;
【図３】 本発明の一実施形態における半導体試験装置
の動作を示すフローチャート。FIG. 3 is a flowchart showing an operation of the semiconductor test apparatus according to one embodiment of the present invention.
【図４】 従来の半導体試験装置の構成を示すブロック
図。FIG. 4 is a block diagram showing a configuration of a conventional semiconductor test apparatus.
【図５】 従来の半導体試験装置の動作を示すフローチ
ャート。FIG. 5 is a flowchart showing the operation of a conventional semiconductor test apparatus.
１ ＣＰＵ（制御手段） ２ 半導体試験機 ３ 外部接続機器 ４ 測定デバイス ５、７、１４ ケーブル ６ ＣＲＴ １１ 本体 １２ テストヘッド １３ テストボード １５ 検知器 ２１ 実装／未実装センサ ２２ 正／不正位置センサ ２３ ロック／アンロックセンサ ５４、５５、５６ 入力端子 ５７ イネーブル入力端子 ５８、５９、６０ 出力端子 Reference Signs List 1 CPU (control means) 2 Semiconductor testing machine 3 External connection device 4 Measurement device 5, 7, 14 Cable 6 CRT 11 Main body 12 Test head 13 Test board 15 Detector 21 Mounted / unmounted sensor 22 Correct / incorrect position sensor 23 Lock / Unlock sensor 54,55,56 Input terminal 57 Enable input terminal 58,59,60 Output terminal
Claims (4)
される測定デバイスとを接続するテストボードとを有す
る半導体試験装置において、 前記テストヘッドは、このテストヘッドと、前記テスト
ボードとの接続状態を検知する検知器を有することを特
徴とする半導体試験装置。1. A control means for controlling a semiconductor test apparatus, a test head controlled by the control means, and a test board for connecting the test head and a measuring device to be tested by the semiconductor test apparatus In the semiconductor test apparatus, the test head includes a detector for detecting a connection state between the test head and the test board.
検知する実装／未実装センサと、 テストヘッドを基準としたテストボードの位置を検知す
る正／不正位置センサと、 テストヘッドとテストボードとが接続されているか否か
を検知するロック／アンロックセンサとを有することを
特徴とする請求項１に記載の半導体試験装置。2. The sensor according to claim 1, wherein the detector is a mounted / unmounted sensor for detecting whether a test board is mounted on the test head, and a correct / incorrect position sensor for detecting a position of the test board with respect to the test head. 2. The semiconductor test apparatus according to claim 1, further comprising: a lock / unlock sensor for detecting whether or not the test head and the test board are connected.
送られる制御信号に応じて、前記検知器から送られる検
知信号を前記制御手段へ送るバッファを有することを特
徴とする請求項１または２に記載の半導体試験装置。3. The test head according to claim 1, wherein the test head has a buffer for sending a detection signal sent from the detector to the control means in response to a control signal sent from the control means. The semiconductor test apparatus according to the above.
行う前に、前記バッファに制御信号を送ることを特徴と
する請求項３に記載の半導体試験装置。4. The semiconductor test apparatus according to claim 3, wherein the control unit sends a control signal to the buffer before testing the measurement device.
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| Application Number | Priority Date | Filing Date | Title |
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