JP2002270731A - Wiring board, its manufacturing method and semiconductor device - Google Patents

Wiring board, its manufacturing method and semiconductor device

Info

Publication number
JP2002270731A
JP2002270731A JP2001072799A JP2001072799A JP2002270731A JP 2002270731 A JP2002270731 A JP 2002270731A JP 2001072799 A JP2001072799 A JP 2001072799A JP 2001072799 A JP2001072799 A JP 2001072799A JP 2002270731 A JP2002270731 A JP 2002270731A
Authority
JP
Japan
Prior art keywords
wiring board
wiring
layer
core
core layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001072799A
Other languages
Japanese (ja)
Inventor
Minoru Ogawa
稔 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001072799A priority Critical patent/JP2002270731A/en
Publication of JP2002270731A publication Critical patent/JP2002270731A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a wiring board wherein mounting reliability can be ensured while dehumidifying action inside the board is ensured, a method for manufacturing the wiring board, and a semiconductor device. SOLUTION: This wiring board 30 has a lamination structure of core material of a thermosetting resin film 31, and thermoplastic resin films 32 which are laminated on both surfaces of the core material 31 and whose hygroscopicity is smaller than that of the core material 31. A vent hole 40 of a non-penetrating shape which has a bottom 40a in the core material 31 is arranged on a back face 30B side of the wiring board 30. As a result, adhesive material 38 spread on a surface 30A on which a semiconductor chip 36 is mounted is prevented from flowing out to the back face 30B side while effective dehumidifying action is ensured, and deterioration of mounting reliability can be avoided.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、リフロー実装時に
おける基板剥離、部品破壊を回避するためのガス抜き孔
を備えた配線基板及びその製造方法、並びに半導体装置
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring board provided with gas vent holes for avoiding peeling of a board and destruction of components during reflow mounting, a method of manufacturing the same, and a semiconductor device.

【0002】[0002]

【従来の技術】従来より、配線基板用基材として、ガラ
スエポキシ等の熱硬化性樹脂が用いられている。熱硬化
の際の接着強度と熱硬化強度、電気絶縁性及び耐熱性に
優れるためである。また、配線層は、基板表面又は表裏
面に設けた銅箔をパターニング形成したものが一般的で
ある。
2. Description of the Related Art Conventionally, thermosetting resins such as glass epoxy have been used as substrates for wiring boards. This is because the adhesive strength and the thermosetting strength at the time of thermosetting, electrical insulation properties and heat resistance are excellent. Further, the wiring layer is generally formed by patterning a copper foil provided on the front surface or the front and back surfaces of the substrate.

【0003】一方、熱硬化性樹脂フィルムをコア材とし
てその表裏面に熱可塑性樹脂フィルムを接着し、当該熱
可塑性樹脂フィルムを型成形して凹状パターンを形成
し、その凹溝内に導電材料を充填して配線層を形成した
配線基板が、先に本出願人により提案されている(特願
2000−257466号)。
On the other hand, a thermoplastic resin film is adhered to the front and back surfaces of a thermosetting resin film as a core material, and the thermoplastic resin film is molded to form a concave pattern, and a conductive material is filled in the concave groove. A wiring board filled with a wiring layer has been proposed by the present applicant (Japanese Patent Application No. 2000-257466).

【0004】この構成により、従前の銅箔をエッチング
加工して配線層を構成した配線基板に比べて、微細な配
線パターンを備えた配線層を高精度に形成できると共
に、基板間の品質のバラツキが低減される。また、積層
プレス時における熱可塑性樹脂の熱収縮が熱硬化性フィ
ルムによって吸収されるため反りのない配線基板が得ら
れ、熱による荷重たわみ、引張特性、曲げ特性等が向上
し、いわゆる熱的強度及び機械的強度の優れた配線基材
に仕上げることができる。
According to this configuration, a wiring layer having a fine wiring pattern can be formed with higher precision than a conventional wiring board having a wiring layer formed by etching a copper foil, and the quality among the substrates varies. Is reduced. Also, since the heat shrinkage of the thermoplastic resin during lamination pressing is absorbed by the thermosetting film, a wiring board without warpage is obtained, and load deflection, tensile properties, bending properties, etc. due to heat are improved, and so-called thermal strength. In addition, a wiring substrate having excellent mechanical strength can be finished.

【0005】以上のような構成の配線基板は、チップサ
イズ型半導体パッケージ(CSP)部品におけるインタ
ーポーザ基板として好適に用いられる。図7にその一構
成例を示す。
[0005] The wiring board having the above configuration is suitably used as an interposer board in a chip size type semiconductor package (CSP) component. FIG. 7 shows an example of the configuration.

【0006】配線基板10は、例えば2枚の熱硬化性樹
脂フィルム11,11からなるコア材と、その両面に積
層される熱可塑性樹脂フィルム12,12とを有する。
そして、表面側の熱可塑性樹脂フィルム12に型成形さ
れた凹溝(凹状パターン)13内に導電材料15が充填
されることによって、半導体チップ16の突起電極(バ
ンプ)17が接合される配線層が形成される。半導体チ
ップ16と配線基板10との間は接着材料18を介して
一体化され、必要に応じて封止樹脂19がモールドされ
て完成とされる。
The wiring board 10 has, for example, a core material composed of two thermosetting resin films 11 and 11, and thermoplastic resin films 12 and 12 laminated on both surfaces thereof.
Then, a conductive material 15 is filled in a concave groove (concave pattern) 13 formed on the thermoplastic resin film 12 on the front surface side, thereby forming a wiring layer to which a bump electrode (bump) 17 of a semiconductor chip 16 is bonded. Is formed. The semiconductor chip 16 and the wiring substrate 10 are integrated with each other via an adhesive material 18, and a sealing resin 19 is molded as required to complete the process.

【0007】なお、配線基板10の裏面側に露出するス
ルーホール14内の導電材料15が外部端子とされるL
GAの形態と、あるいは当該導電材料15へ別途設けた
半田ボールが外部端子とされるBGAの形態との何れか
が採られる。
The conductive material 15 in the through hole 14 exposed on the back side of the wiring board 10 is used as an external terminal.
Either the form of GA or the form of BGA in which a solder ball separately provided on the conductive material 15 is used as an external terminal is adopted.

【0008】ところで、上記のような構成の配線基板1
0においては、熱硬化性樹脂フィルム11と熱可塑性樹
脂フィルム12の吸湿性の違いから、リフロー実装時に
おいてポップコーン現象と呼ばれる配線基板10の剥離
や部品破壊が問題となる。
By the way, the wiring board 1 having the above configuration
In the case of No. 0, peeling of the wiring board 10 and destruction of components, which is called a popcorn phenomenon, becomes a problem during reflow mounting due to the difference in moisture absorption between the thermosetting resin film 11 and the thermoplastic resin film 12.

【0009】一般的に、熱硬化性樹脂は熱可塑性樹脂よ
りも吸湿性が大きい。ところがコア材31の外部への露
出面が少ないため、コア材11に吸収された湿気の脱湿
効率が悪く、リフロー実装時の急激な熱印加によりコア
材11を膨張せしめ、両樹脂フィルム間、配線基板と半
導体チップとの間、及びスルーホール14内壁と導電材
料15との間を剥離させてしまう(図7において符号P
で示す)。
In general, thermosetting resins have greater hygroscopicity than thermoplastic resins. However, since the exposed surface of the core material 31 to the outside is small, the efficiency of dehumidification of the moisture absorbed by the core material 11 is poor, and the sudden heat application during the reflow mounting causes the core material 11 to expand, thereby causing Peeling between the wiring board and the semiconductor chip and between the inner wall of the through hole 14 and the conductive material 15 (indicated by P in FIG. 7).
).

【0010】この問題を解消するために、特開平11−
163022号公報には、配線基板を貫通するガス抜き
孔を形成することによって、リフロー実装時に配線基板
の内部からの脱湿を可能とし、基板の剥離を防止するよ
うにした構成が記載されている。
To solve this problem, Japanese Patent Application Laid-Open No.
Japanese Patent No. 163022 describes a configuration in which a gas vent hole penetrating a wiring board is formed, thereby enabling dehumidification from the inside of the wiring board during reflow mounting and preventing peeling of the board. .

【0011】[0011]

【発明が解決しようとする課題】しかしながら、上記公
報に記載の構成では、半導体チップ実装面に塗布される
接着材料によってガス抜き孔が塞がれたり、上記接着材
料がガス抜き孔を介して基板裏面(CSP電極面)へ流
出することが考えられる。こうなると、実装オープン不
良の原因となり、却って実装信頼性を損なわせてしま
う。
However, in the configuration described in the above publication, the gas vent hole is closed by the adhesive material applied to the semiconductor chip mounting surface, or the adhesive material is supplied to the substrate through the gas vent hole. It is conceivable that it flows out to the back surface (CSP electrode surface). In such a case, a mounting open defect may be caused, and mounting reliability may be impaired.

【0012】また、これを回避するために半導体チップ
の搭載領域から離れた位置に上記ガス抜き孔を形成する
ことも考えられるが、この場合、効率的な脱湿作用が得
られなくなる。
In order to avoid this, it is conceivable to form the gas vent hole at a position distant from the mounting area of the semiconductor chip. However, in this case, an efficient dehumidifying function cannot be obtained.

【0013】本発明は上述の問題に鑑みてなされ、配線
基板の脱湿作用を確保しながら、実装信頼性を確保する
ことができる配線基板及びその製造方法、並びに半導体
装置を提供することを課題とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object to provide a wiring board, a method of manufacturing the same, and a semiconductor device capable of securing mounting reliability while ensuring a dehumidifying action of the wiring board. And

【0014】[0014]

【課題を解決するための手段】以上の課題を解決するに
当たり、本発明に係る配線基板は、表層に配線層を備
え、少なくとも第1のコア層と、第1のコア層の両面に
積層され第1のコア層よりも吸湿性が小である第2のコ
ア層とを有する配線基板において、第2のコア層を貫通
し第1のコア層内に底部を有する有底のガス抜き孔を備
えたことを特徴としている。
In order to solve the above problems, a wiring board according to the present invention has a wiring layer on a surface layer, and is laminated on at least a first core layer and both surfaces of the first core layer. In a wiring board having a second core layer having a smaller hygroscopic property than the first core layer, a bottomed gas vent hole penetrating the second core layer and having a bottom in the first core layer is formed. It is characterized by having.

【0015】すなわち本発明では、配線基板の脱湿を行
わせるガス抜き孔を、第2のコア層に比べて吸湿性が大
である第1のコア層の内部に底部を有する非貫通孔とし
て構成することによって、効率の高い配線基板の脱湿作
用を確保しながら、半導体チップの搭載面側に塗布され
る接着材料の対面側への流出を防止するようにしてい
る。
That is, in the present invention, the gas vent hole for dehumidifying the wiring board is formed as a non-through hole having a bottom inside the first core layer having a higher hygroscopicity than the second core layer. With this configuration, it is possible to prevent the adhesive material applied to the mounting surface side of the semiconductor chip from flowing out to the opposite side while securing a highly efficient dehumidifying action of the wiring board.

【0016】また、本発明に係る配線基板の製造方法
は、熱硬化性樹脂フィルムからなるコア材の両面に対
し、熱可塑性樹脂フィルムを積層する工程と、一方側の
熱可塑性樹脂フィルムに型成形を施して凹状パターンを
形成し、凹状パターンの凹溝内に導電材料を充填して配
線層を形成する工程と、配線層が形成される面とは反対
側の面に、上記コア材の内部に底部を有する有底のガス
抜き孔を形成する工程とを有することを特徴としてい
る。
The method of manufacturing a wiring board according to the present invention comprises the steps of laminating a thermoplastic resin film on both sides of a core material made of a thermosetting resin film, and forming the thermoplastic resin film on one side by molding. Forming a recessed pattern, filling a conductive material in the recessed grooves of the recessed pattern to form a wiring layer, and forming the inside of the core material on the surface opposite to the surface on which the wiring layer is formed. Forming a bottomed vent hole having a bottom portion.

【0017】上記ガス抜き孔を形成する工程では、例え
ばドリル加工やドライエッチング法によって所望の深さ
のガス抜き孔を形成することができる。
In the step of forming the gas vent hole, a gas vent hole having a desired depth can be formed by, for example, drilling or dry etching.

【0018】以上により、配線基板の効率的な脱湿作用
を確保しながら、半導体チップの搭載面側に塗布される
接着材料の対面側への流出を防止することができる配線
基板を得ることができる。
As described above, it is possible to obtain a wiring board which can prevent the adhesive material applied to the mounting surface side of the semiconductor chip from flowing out to the opposite side while securing the efficient dehumidifying action of the wiring board. it can.

【0019】更に、以上の課題を解決するに当たり、本
発明に係る半導体装置は、半導体チップが搭載される配
線基板が、熱硬化性樹脂材料からなるコア材と、コア材
の両面に積層され、その一方側に前記配線層が形成され
る熱可塑性樹脂フィルムと、裏面側に穿設され、上記コ
ア材の内部に底部を有する有底のガス抜き孔とを備えた
ことを特徴としている。
Further, in solving the above problems, in the semiconductor device according to the present invention, a wiring board on which a semiconductor chip is mounted is laminated on both sides of a core material made of a thermosetting resin material and both sides of the core material, On one side, there is provided a thermoplastic resin film on which the wiring layer is formed, and a bottomed vent hole having a bottom inside the core material and formed on the back surface side.

【0020】これにより、配線基板の効率的な脱湿作用
を確保しながら、半導体チップの搭載面側に塗布される
接着材料の対面側(マザー基板へ実装される電極面側)
への流出を防止することができる。
Thus, the opposite side of the adhesive material applied to the mounting surface side of the semiconductor chip (the side of the electrode surface mounted on the mother substrate) while ensuring the efficient dehumidifying action of the wiring substrate.
Can be prevented.

【0021】[0021]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0022】図1は本発明の実施の形態による半導体装
置の構成を示している。半導体装置21は、本実施の形
態ではチップサイズ型の半導体パッケージ部品(CS
P)の構成を呈し、主として配線基板30と、この配線
基板30に搭載される半導体チップ36とからなる。本
例では、配線基板30は、半導体チップ36とマザー基
板(図示略)との間に介在されるインターポーザ基板と
して構成される。
FIG. 1 shows a configuration of a semiconductor device according to an embodiment of the present invention. In the present embodiment, the semiconductor device 21 is a chip-size type semiconductor package component (CS
P), and mainly includes a wiring board 30 and a semiconductor chip 36 mounted on the wiring board 30. In this example, the wiring board 30 is configured as an interposer board interposed between the semiconductor chip 36 and a mother board (not shown).

【0023】配線基板30は、本実施の形態では2枚の
熱硬化性樹脂フィルム31を積層してなるコア材(本発
明に係る第1のコア層に対応。)の両面に、表層材料と
して熱可塑性樹脂フィルム(本発明に係る第2のコア層
に対応。)32を積層した構造の基材から構成される。
In the present embodiment, the wiring board 30 is provided on both surfaces of a core material (corresponding to the first core layer according to the present invention) formed by laminating two thermosetting resin films 31 as surface layer materials. A thermoplastic resin film (corresponding to the second core layer according to the present invention) 32 is formed of a base material having a laminated structure.

【0024】本実施の形態では、熱硬化性樹脂フィルム
31として、例えばBステージ状態のエポキシ含浸ガラ
スクロスプリプレグが用いられ、熱可塑性樹脂フィルム
32として、例えばシンジオタクティックポリスチレン
(以下、SPSと略記する。)が用いられる。
In the present embodiment, for example, an epoxy-impregnated glass cloth prepreg in a B-stage state is used as the thermosetting resin film 31, and, for example, syndiotactic polystyrene (hereinafter abbreviated as SPS) as the thermoplastic resin film 32. .) Is used.

【0025】配線基板30の表面30Aには凹状パター
ン33が形成されると共に、凹状パターン33の凹溝内
に導電材料35が充填されて配線層が構成される。凹状
パターン33は例えば熱可塑性樹脂フィルム32に対す
る型成形により形成される。導電材料35としては、例
えば導電性ペースト、特に熱可塑性樹脂をバインダとす
る溶媒系の銀ペーストが好適に適用される。また、配線
基板30にはスルーホール34が設けられ、スルーホー
ル34内に上記構成の導電材料35が充填されている。
A concave pattern 33 is formed on the surface 30A of the wiring substrate 30, and the conductive material 35 is filled in the concave groove of the concave pattern 33 to form a wiring layer. The concave pattern 33 is formed, for example, by molding the thermoplastic resin film 32. As the conductive material 35, for example, a conductive paste, in particular, a solvent-based silver paste using a thermoplastic resin as a binder is suitably applied. The wiring board 30 is provided with a through hole 34, and the through hole 34 is filled with the conductive material 35 having the above configuration.

【0026】一方、配線基板30の裏面側30Bには、
本発明に係るガス抜き孔40が形成されている。ガス抜
き孔40は、半導体チップ36の搭載領域中心部の反対
側の面に穿設され、熱可塑性樹脂フィルム32を貫通し
コア材31の内部に底部40aを有する非貫通孔として
構成される。
On the other hand, on the back side 30 B of the wiring board 30,
A gas vent hole 40 according to the present invention is formed. The gas vent hole 40 is formed as a non-through hole that is formed in the surface opposite to the center of the mounting area of the semiconductor chip 36, penetrates the thermoplastic resin film 32, and has a bottom 40 a inside the core material 31.

【0027】半導体チップ36は、その主面となる回路
面に単列又は複数列で整列配置される複数の突起電極
(バンプ)37を有し、これらの突起電極37が上記配
線層を構成する上記凹状パターン33内の導電材料35
中に埋め込まれて、電気的接続がなされている。これら
配線基板30と半導体チップ36との間は、接着材料3
8によって固定され一体化されている。
The semiconductor chip 36 has a plurality of protruding electrodes (bumps) 37 arranged in a single row or a plurality of rows on a circuit surface serving as a main surface thereof, and these protruding electrodes 37 constitute the wiring layer. The conductive material 35 in the concave pattern 33
Embedded inside, electrical connections are made. An adhesive material 3 is provided between the wiring board 30 and the semiconductor chip 36.
8 are fixed and integrated.

【0028】さて、上記のように構成される半導体装置
21は、スルーホール34内の導電材料35が基板裏面
30B側へ露出して電極面を形成し、当該導電材料35
が直接外部端子となってマザー基板へ実装されるか、あ
るいは、後工程で形成される半田ボールを外部端子とし
てマザー基板へ実装される。
In the semiconductor device 21 configured as described above, the conductive material 35 in the through hole 34 is exposed to the substrate back surface 30B side to form an electrode surface.
Are directly mounted on the motherboard as external terminals, or are mounted on the motherboard as external terminals using solder balls formed in a later step.

【0029】半導体装置21の製造から実装までの間、
図3Aに模式的に示すように、ガス抜き孔40及び配線
基板30の側面部におけるコア材31の露出部分と、ス
ルーホール34内の導電材料35を介して、コア材31
による吸湿作用が(不可避的に)行われるが、半導体装
置21の実装(リフロー実装)の際においては、コア材
31に吸収された湿気は、図3Bに模式的に示すように
上記の吸湿経路と同一の経路を経て外部へと脱湿され、
基板膨張による部品破壊が回避される。これにより、実
装までの部品管理の自由度が高められる。
During the period from manufacturing to mounting of the semiconductor device 21,
As schematically shown in FIG. 3A, the core material 31 is exposed via the gas vent hole 40 and the exposed portion of the core material 31 on the side surface of the wiring board 30 and the conductive material 35 in the through hole 34.
Is performed (inevitably), but when the semiconductor device 21 is mounted (reflow mounting), the moisture absorbed by the core material 31 is transferred to the above-described moisture absorption path as schematically shown in FIG. 3B. Dehumidified to the outside via the same route as
Component destruction due to board expansion is avoided. As a result, the degree of freedom in component management up to mounting is increased.

【0030】特に本実施の形態では、ガス抜き孔40が
コア材31内に底部40aを有する非貫通孔で構成され
ているため、配線基板30内部の脱湿効率を高めること
ができると共に、基板表面に塗布された接着材料38に
よる孔の閉塞や、ガス抜き孔40を介しての接着材料3
8の基板裏面30B側への流出が起こることはないの
で、当該接着材料38を原因とする実装不良が解消さ
れ、実装信頼性の低下を回避することができる。
In particular, in the present embodiment, since the gas vent hole 40 is constituted by a non-through hole having a bottom portion 40a in the core material 31, the dehumidifying efficiency inside the wiring board 30 can be improved, and The pores are closed by the adhesive material 38 applied to the surface, and the adhesive material 3
8 does not flow to the substrate back surface 30B side, so that mounting defects caused by the adhesive material 38 are eliminated, and a decrease in mounting reliability can be avoided.

【0031】なお、図2は、半導体チップ36全体を封
止する封止樹脂39を備えた半導体装置22に本発明を
適用した例を示すもので、ガス抜き孔40が非貫通孔で
形成されることによって、封止樹脂モールド工程の際に
ポッティング樹脂(封止樹脂39)がガス抜き孔40を
塞いだり、あるいはガス抜き孔40を介して基板裏面3
0B側へ流出することがなくなる。
FIG. 2 shows an example in which the present invention is applied to a semiconductor device 22 provided with a sealing resin 39 for sealing the entire semiconductor chip 36. The gas vent hole 40 is formed as a non-through hole. As a result, the potting resin (sealing resin 39) closes the gas vent hole 40 during the sealing resin molding step, or the substrate back surface 3 is formed through the gas vent hole 40.
It does not flow out to the 0B side.

【0032】同様に、接着材料38に代えて、配線基板
30と半導体チップ36との間に公知のアンダーフィル
樹脂を注入、充填することによって両者の一体化を図っ
た半導体装置(図示略)にも本発明は適用可能であり、
この場合、アンダーフィル樹脂によるガス抜き孔の閉塞
や、ガス抜き孔を介してのアンダーフィル樹脂の流出が
防止される。
Similarly, a known underfill resin is injected and filled between the wiring substrate 30 and the semiconductor chip 36 instead of the adhesive material 38 to form a semiconductor device (not shown) in which the two are integrated. The present invention is also applicable,
In this case, blockage of the gas vent hole by the underfill resin and outflow of the underfill resin through the gas vent hole are prevented.

【0033】次に、上述した半導体装置21に適用され
る配線基板30の製造方法について図4及び図5を参照
して説明する。
Next, a method of manufacturing the wiring board 30 applied to the above-described semiconductor device 21 will be described with reference to FIGS.

【0034】まず、2枚の熱硬化性樹脂フィルム(本実
施の形態では、Bステージ状態のエポキシ含浸ガラスク
ロスプリプレグ)からなるコア材(第1のコア層)31
の両面に、表層材料としてSPSからなる熱可塑性樹脂
フィルム(第2のコア層)32を熱圧着した積層構造の
複合基材を作製する。
First, a core material (first core layer) 31 made of two thermosetting resin films (in this embodiment, epoxy-impregnated glass cloth prepreg in a B-stage state)
A composite substrate having a laminated structure in which a thermoplastic resin film (second core layer) 32 made of SPS as a surface layer material is thermocompression-bonded on both surfaces of the substrate.

【0035】本実施の形態では、熱硬化性樹脂フィルム
31及び熱可塑性樹脂フィルム32は共に一枚当たり1
00μmの厚さのものが用いられる。熱圧着の条件とし
ては、例えば160℃〜180℃の温度下で1時間行わ
れる。
In the present embodiment, the thermosetting resin film 31 and the thermoplastic resin film 32 are both 1
One having a thickness of 00 μm is used. The thermocompression bonding is performed, for example, at a temperature of 160 ° C. to 180 ° C. for one hour.

【0036】コア材31は、エポキシ樹脂含浸のガラス
クロスが熱変形や寸法収縮の抑制に効果的であるが、こ
れに限定されるものではない。熱可塑性樹脂フィルム3
2においても、ガラスエポキシのコア材31に対して吸
湿量が少なく、熱成形性、機械加工が良好である材料で
あれば、SPSに限定されない。
As the core material 31, glass cloth impregnated with epoxy resin is effective in suppressing thermal deformation and dimensional shrinkage, but is not limited thereto. Thermoplastic resin film 3
Also in 2, the material is not limited to SPS as long as the material has a small amount of moisture absorption with respect to the glass epoxy core material 31 and is excellent in thermoformability and machining.

【0037】一般に、SPSは結晶性の熱可塑性樹脂で
あり、高融点を示すが、単独では熱処理工程による熱変
形や寸法変化が大きく、基板材料としては適さない。本
実施の形態では、熱圧着時の熱可塑性樹脂フィルム32
の熱収縮がコア材31で吸収され、配線基材の反りが抑
えられる。また、熱による荷重たわみや引張特性、曲げ
特性が向上し機械的強度の優れた配線基材となる。
In general, SPS is a crystalline thermoplastic resin and has a high melting point. However, SPS alone is not suitable as a substrate material due to large thermal deformation and dimensional change due to a heat treatment step. In the present embodiment, the thermoplastic resin film 32 during thermocompression bonding is used.
Is absorbed by the core material 31 and the warpage of the wiring substrate is suppressed. In addition, the load deflection due to heat, the tensile properties, and the bending properties are improved, and the wiring base material has excellent mechanical strength.

【0038】熱可塑性樹脂フィルム32は、コア材31
と積層される前に、コア材31との接着面が紫外線照射
処理あるいはプラズマ表面処理を施されることにより、
化学的あるいは物理的に改質される。これにより、コア
材31と熱可塑性樹脂フィルム32との良好な接着性が
確保される。
The thermoplastic resin film 32 is made of the core material 31.
Before lamination, the adhesive surface with the core material 31 is subjected to ultraviolet irradiation treatment or plasma surface treatment,
Modified chemically or physically. Thereby, good adhesion between the core material 31 and the thermoplastic resin film 32 is ensured.

【0039】次に、上下一対の金型25a及び25bを
用いて、コア材31と熱可塑性樹脂フィルム32との積
層体を熱プレスし(図4A)、配線基板30の表面30
Aを構成する熱可塑性樹脂フィルム32に対して凹状パ
ターン33を転写成形する(図4B)。
Next, the laminate of the core material 31 and the thermoplastic resin film 32 is hot-pressed using a pair of upper and lower molds 25a and 25b (FIG. 4A), and the surface 30 of the wiring board 30 is pressed.
The concave pattern 33 is transfer-molded to the thermoplastic resin film 32 constituting A (FIG. 4B).

【0040】上金型25aには予め、回路パターンに対
応する凹凸パターン26が例えばサンドブラスト加工に
よって形成されており、これを加熱して熱可塑性樹脂フ
ィルム32へ押し付けることによって深さ約50μmの
凹状パターン33が転写成形される。本実施の形態で
は、転写条件は例えば230℃、5.88MPa(60
kg/cm2)、5分とされる。
A concave / convex pattern 26 corresponding to the circuit pattern is previously formed on the upper mold 25a by, for example, sandblasting. The concave / convex pattern 26 having a depth of about 50 μm is heated and pressed against the thermoplastic resin film 32. 33 is transfer-molded. In the present embodiment, the transfer conditions are, for example, 230 ° C. and 5.88 MPa (60
kg / cm 2 ) for 5 minutes.

【0041】熱成形自体は、一般的に基材の分解温度以
下であれば高温であるほど転写性が向上するが、本実施
の形態ではコア材31としてSPSよりも耐熱性の劣る
エポキシ樹脂を採用しているため、温度条件は、耐熱性
の劣るコア材31に合わせる必要がある。
In the thermoforming itself, the transferability generally improves as the temperature increases below the decomposition temperature of the base material. In the present embodiment, an epoxy resin having lower heat resistance than SPS is used as the core material 31 in the present embodiment. Since it is adopted, the temperature condition needs to be adjusted to the core material 31 having poor heat resistance.

【0042】続いて、図4Cに示すように、凹状パター
ン33が転写成形された配線基材に対してスルーホール
34を形成する。スルーホールの形成方法としては、レ
ーザー加工やドリル加工等の公知の方法が採用される。
Subsequently, as shown in FIG. 4C, through holes 34 are formed in the wiring substrate on which the concave pattern 33 has been transferred and formed. As a method of forming the through hole, a known method such as laser processing or drill processing is employed.

【0043】次に、図5Aに示すように、凹状パターン
33の凹溝内及びスルーホール34の内部に、導電材料
35を充填して配線層を形成する工程が行われ、微細な
配線パターンを高精度に形成される。
Next, as shown in FIG. 5A, a step of forming a wiring layer by filling a conductive material 35 in the concave groove of the concave pattern 33 and the inside of the through hole 34 is performed. Formed with high precision.

【0044】導電材料35は、本実施の形態では熱可塑
性樹脂をバインダとする溶媒系の銀ペーストが、半導体
チップの搭載性、マザー基板への半田付け性、導電特性
の面から好適に用いられる。導電材料35の充填方法と
しては、凹状パターン33及びスルーホール34へ導電
材料35をスキージ等により充填した後、所定温度で乾
燥、硬化処理させることによって行われる。
In the present embodiment, as the conductive material 35, a solvent-based silver paste using a thermoplastic resin as a binder is preferably used from the viewpoints of mountability of a semiconductor chip, solderability to a mother board, and conductive characteristics. . The conductive material 35 is filled by filling the concave pattern 33 and the through hole 34 with the conductive material 35 using a squeegee or the like, followed by drying and curing at a predetermined temperature.

【0045】なお、導電材料35の充填前に、凹状パタ
ーン33の凹溝内及びスルーホール34の内壁面を紫外
線照射又はプラズマ照射により改質を行って導電材料3
5との接着性を確保することが好ましい。
Before the filling of the conductive material 35, the inside of the concave groove of the concave pattern 33 and the inner wall surface of the through hole 34 are modified by ultraviolet irradiation or plasma irradiation so that the conductive material 3
It is preferable to ensure the adhesiveness with the No. 5.

【0046】導電材料35の硬化処理後、不要部分を表
面研磨により基材上面から除去することによって、配線
層が形成される。その後、熱プレスを行うことによって
導体層の導電率、抵抗のバラツキを抑制できる。熱プレ
ス条件は、例えば150℃、4.9MPa(50kg/
cm2)、5分とされる。基板設計上、基板寸法精度内
に収まる条件であり、導電率向上と抵抗バラツキの低減
硬化が確認できた。
After the hardening of the conductive material 35, unnecessary portions are removed from the upper surface of the base material by surface polishing to form a wiring layer. Thereafter, by performing hot pressing, variations in the conductivity and resistance of the conductor layer can be suppressed. The hot pressing conditions are, for example, 150 ° C., 4.9 MPa (50 kg /
cm 2 ) for 5 minutes. The conditions were within the dimensional accuracy of the substrate due to the substrate design, and it was confirmed that the conductivity was improved and the resistance variation was reduced and cured.

【0047】続いて、図5Bに示すように、配線基板3
0の裏面30Bを構成する熱可塑性樹脂フィルム32側
から、半導体チップ搭載部分の中心付近に有底のガス抜
き孔40を穿設する。
Subsequently, as shown in FIG.
A bottomed vent hole 40 is formed near the center of the semiconductor chip mounting portion from the side of the thermoplastic resin film 32 constituting the back surface 30B of the zero.

【0048】ガス抜き孔40は、本実施の形態では、ド
リル加工あるいはプラズマエッチング加工、レーザー加
工によって形成される。このとき、コア材31に到達し
た時点で穿孔作用を停止させる必要があるが、例えばド
リル加工であればドリルの加工量、エッチング加工であ
ればエッチング時間によって制御可能である。
In this embodiment, the gas vent hole 40 is formed by drilling, plasma etching, or laser processing. At this time, it is necessary to stop the drilling operation when the core material 31 is reached. For example, the drilling can be controlled by the amount of drilling, and the etching can be controlled by the etching time.

【0049】なお、ガス抜き孔40は、回路パターンの
制約がない限り、開口サイズ、場所、個数は制限されな
いので、設計自由度は高いものとなる。
The size, location and number of openings of the gas vent hole 40 are not limited as long as there is no restriction on the circuit pattern, so that the degree of freedom in design is high.

【0050】以上のような工程を経て、配線基板30が
製造される。この配線基板30上への半導体チップ36
の実装は、図1を参照して、予め配線基板30の表面3
0Aに塗布した接着材料38の上から半導体チップ36
をフェイスダウン方式でマウントする。半導体チップ3
6には、突起電極(本実施の形態では金バンプ)37を
設けておく。
The wiring board 30 is manufactured through the above steps. The semiconductor chip 36 on this wiring board 30
Referring to FIG. 1, the surface 3 of the wiring board 30 is mounted in advance.
Semiconductor chip 36 from above adhesive material 38 applied to
Is mounted face down. Semiconductor chip 3
A protrusion electrode (gold bump in this embodiment) 37 is provided on 6.

【0051】接着材料38としては、例えばスクリーン
印刷またはディスペンス印刷により基板上へ塗布される
熱硬化性樹脂接着剤が用いられる。また、接着材料38
は、液状、フィルム状等に限定されないが、気泡混入阻
止、生産性等を考慮した場合、液状の接着剤が望まし
い。
As the adhesive material 38, a thermosetting resin adhesive applied to the substrate by, for example, screen printing or dispense printing is used. Also, the bonding material 38
The adhesive is not limited to a liquid or a film, but a liquid adhesive is preferable in consideration of prevention of air bubbles and productivity.

【0052】この場合、ガス抜き孔40が非貫通孔で形
成されているため、接着材料38がガス抜き孔40内に
侵入することはない。
In this case, since the gas vent hole 40 is formed as a non-through hole, the adhesive material 38 does not enter the gas vent hole 40.

【0053】配線基板30に対する半導体チップ36の
マウントは、予め半導体チップ36を所定温度に加熱
し、突起電極37を配線層上の導電材料35へ熱圧着す
ることにより行われる。これにより、突起電極37は導
電材料35内に埋め込まれ、冷却後は配線層内の機械的
な応力で強固に接続される。
The mounting of the semiconductor chip 36 on the wiring board 30 is performed by heating the semiconductor chip 36 to a predetermined temperature in advance and thermocompression bonding the protruding electrodes 37 to the conductive material 35 on the wiring layer. As a result, the protruding electrodes 37 are embedded in the conductive material 35, and after cooling, are firmly connected by mechanical stress in the wiring layer.

【0054】その他、必要に応じて、図2に示したよう
に半導体チップ36を封止樹脂39で封止するモールド
工程が行われる。
In addition, if necessary, a molding step for sealing the semiconductor chip 36 with the sealing resin 39 is performed as shown in FIG.

【0055】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
Although the embodiments of the present invention have been described above, the present invention is, of course, not limited thereto, and various modifications can be made based on the technical concept of the present invention.

【0056】例えば以上の実施の形態では、配線基板3
0として、いわゆる片面スルーホール基板を例に挙げて
説明したが、これに限られず、例えば基板裏面30B側
にも配線層を備えた、いわゆる両面スルーホール基板に
も本発明は適用可能である。
For example, in the above embodiment, the wiring board 3
Although a so-called single-sided through-hole substrate has been described as an example as 0, the present invention is not limited to this, and the present invention is also applicable to a so-called double-sided through-hole substrate having a wiring layer also on the substrate back surface 30B side.

【0057】これに関連して例えば図6に示すように、
上記構成の配線基板30を複数積層して多層配線基板4
5を構成することによって、配線設計自由度を大幅に向
上させた半導体装置23を得ることができる。この場
合、ガス抜き孔46は、各配線基板30のコア材31に
各々連絡する有底のガス抜き孔46A,46Bを複数本
穿設することによって、上記の実施の形態と同様な効果
を得ることができる。
In this connection, for example, as shown in FIG.
A multilayer wiring board 4 is formed by laminating a plurality of wiring boards 30 having the above-described configuration.
By configuring 5, it is possible to obtain the semiconductor device 23 in which the degree of freedom in wiring design is greatly improved. In this case, the same effect as in the above-described embodiment can be obtained by forming a plurality of gas vent holes 46A and 46B each having a bottom and communicating with the core material 31 of each wiring board 30. be able to.

【0058】また、以上の実施の形態では、配線基板3
0としてチップサイズ型半導体パッケージ部品に適用さ
れるインターポーザ基板として構成したが、これに限ら
ず、少なくとも第1のコア層と、第1のコア層の両面に
積層され第1のコア層よりも吸湿性が小である第2のコ
ア層を有する配線基板一般(例えばマザー基板等)に本
発明は適用可能である。
In the above embodiment, the wiring board 3
Although it is configured as an interposer substrate applied to a chip-size semiconductor package component as 0, the present invention is not limited to this, and it is laminated on at least the first core layer and both surfaces of the first core layer and absorbs more moisture than the first core layer. The present invention is applicable to general wiring boards (for example, mother boards and the like) having a second core layer having low performance.

【0059】[0059]

【発明の効果】以上述べたように、本発明によれば、以
下の効果を得ることができる。
As described above, according to the present invention, the following effects can be obtained.

【0060】すなわち本発明の請求項1に記載の配線基
板によれば、効率の高い配線基板の脱湿作用を確保しな
がら、半導体チップの搭載面側に塗布される接着材料の
対面側への流出を防止することができる。
That is, according to the wiring board of the first aspect of the present invention, the adhesive material applied to the mounting surface side of the semiconductor chip is applied to the opposite side while ensuring the efficient dehumidifying action of the wiring board. Outflow can be prevented.

【0061】請求項2の発明によれば、ガス抜き孔への
上記接着材料の侵入を回避することができる。
According to the second aspect of the present invention, it is possible to prevent the adhesive material from entering the gas vent hole.

【0062】請求項3の発明によれば、形状保持・寸法
変化抑制機能に富み、熱による荷重たわみや引張特性、
曲げ特性が向上し機械的強度の優れた配線基材を得るこ
とができる。
According to the third aspect of the present invention, it is rich in the function of maintaining the shape and suppressing the dimensional change, and has the load deflection due to heat and the tensile properties.
It is possible to obtain a wiring substrate having improved bending characteristics and excellent mechanical strength.

【0063】請求項4の発明によれば、配線設計自由度
を大幅に向上させた配線基板を得ることができる。
According to the fourth aspect of the present invention, it is possible to obtain a wiring board with greatly improved flexibility in wiring design.

【0064】請求項5の発明によれば、微細な配線パタ
ーンを備えた配線層を高精度に形成できると共に、基板
間の品質のバラツキを低減することができる。
According to the fifth aspect of the present invention, it is possible to form a wiring layer having a fine wiring pattern with high precision and to reduce variation in quality between substrates.

【0065】請求項6の発明によれば、いわゆるポップ
コーン現象と呼ばれるリフロー実装時の基板剥離、部品
破壊を効果的に抑制することができる。
According to the sixth aspect of the present invention, the peeling of the substrate and the destruction of components during reflow mounting, which is called the popcorn phenomenon, can be effectively suppressed.

【0066】また、本発明の請求項7に記載の配線基板
の製造方法によれば、配線基板の効率的な脱湿作用を確
保しながら、半導体チップの搭載面側に塗布される接着
材料の対面側への流出を防止することができる配線基板
を得ることができる。
According to the method of manufacturing a wiring board according to the seventh aspect of the present invention, the adhesive material applied to the mounting surface side of the semiconductor chip is secured while ensuring the efficient dehumidifying action of the wiring board. It is possible to obtain a wiring board that can prevent the outflow to the opposite side.

【0067】請求項8の発明によれば、配線層を構成す
る導電材料の導電率を向上させることができると共に、
抵抗のバラツキを抑制することができる。
According to the invention of claim 8, the conductivity of the conductive material forming the wiring layer can be improved, and
Variation in resistance can be suppressed.

【0068】更に、本発明の請求項9に記載の半導体装
置によれば、いわゆるポップコーン現象と呼ばれるリフ
ロー実装時の基板剥離、部品破壊を効果的に抑制するこ
とができると共に、実装信頼性の低下を図ることができ
る。
Further, according to the semiconductor device of the ninth aspect of the present invention, it is possible to effectively suppress the peeling of the substrate and the destruction of components during reflow mounting, which is called the popcorn phenomenon, and to reduce the mounting reliability. Can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態による半導体装置の構成を
示す側断面図である。
FIG. 1 is a side sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施の形態による半導体装置の他の構
成例を示す側断面図である。
FIG. 2 is a side sectional view showing another configuration example of the semiconductor device according to the embodiment of the present invention;

【図3】本発明の実施の形態による半導体装置における
吸湿経路(A)及び脱湿経路(B)を説明する側断面図
である。
FIG. 3 is a side sectional view illustrating a moisture absorption path (A) and a dehumidification path (B) in the semiconductor device according to the embodiment of the present invention.

【図4】本発明の実施の形態による半導体装置に適用さ
れる配線基板の製造工程を示す側断面図であり、A及び
Bは配線層を構成する凹状パターンの転写成形工程を示
し、Cはスルーホール形成工程を示している。
FIG. 4 is a side sectional view showing a manufacturing process of a wiring substrate applied to the semiconductor device according to the embodiment of the present invention, wherein A and B show a transfer molding process of a concave pattern constituting a wiring layer, and C shows 4 shows a through-hole forming step.

【図5】本発明の実施の形態による半導体装置に適用さ
れる配線基板の製造工程を示す側断面図であり、Aは導
電材料の充填工程を示し、Bは本発明に係るガス抜き孔
の形成工程を示している。
FIG. 5 is a side sectional view showing a manufacturing process of a wiring board applied to the semiconductor device according to the embodiment of the present invention, wherein A shows a filling process of a conductive material, and B shows a gas vent hole of the present invention. 4 shows a forming process.

【図6】本発明の実施の形態による半導体装置の構成の
変形例を示す側断面図である。
FIG. 6 is a side sectional view showing a modification of the configuration of the semiconductor device according to the embodiment of the present invention;

【図7】従来の半導体装置の構成を示す側断面図であ
る。
FIG. 7 is a side sectional view showing a configuration of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

21,22,23…半導体装置、30,45…配線基
板、30A…基板表面、30B…基板裏面、31…コア
材、熱硬化性樹脂フィルム(第1のコア層)、32…熱
可塑性樹脂フィルム(第2のコア層)、33…凹状パタ
ーン、34…スルーホール、35…導電材料、36…半
導体チップ、37…突起電極(バンプ)、38…接着材
料、39…封止樹脂、40,46A,46B…ガス抜き
孔。
21, 22, 23: semiconductor device, 30, 45: wiring substrate, 30A: substrate surface, 30B: substrate back surface, 31: core material, thermosetting resin film (first core layer), 32: thermoplastic resin film (Second core layer), 33: concave pattern, 34: through hole, 35: conductive material, 36: semiconductor chip, 37: projecting electrode (bump), 38: adhesive material, 39: sealing resin, 40, 46A , 46B ... vent holes.

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 表層に配線層を備え、少なくとも第1の
コア層と、前記第1のコア層の両面に積層され前記第1
のコア層よりも吸湿性が小である第2のコア層とを有す
る配線基板において、 前記第2のコア層を貫通し前記第1のコア層内に底部を
有する有底のガス抜き孔を備えたことを特徴とする配線
基板。
A first wiring layer provided on a surface of the first core layer; and a first wiring layer laminated on both surfaces of the first core layer.
A second core layer having a lower hygroscopicity than the core layer of the above, wherein a bottomed gas vent hole penetrating through the second core layer and having a bottom in the first core layer. A wiring board, comprising:
【請求項2】 前記ガス抜き孔が、前記配線層が形成さ
れる面とは反対側の面に形成されることを特徴とする請
求項1に記載の配線基板。
2. The wiring board according to claim 1, wherein the gas vent hole is formed on a surface opposite to a surface on which the wiring layer is formed.
【請求項3】 前記第1のコア層がエポキシ系熱硬化性
樹脂材料からなり、前記第2のコア層が熱可塑性樹脂材
料からなることを特徴とする請求項1に記載の配線基
板。
3. The wiring board according to claim 1, wherein the first core layer is made of an epoxy-based thermosetting resin material, and the second core layer is made of a thermoplastic resin material.
【請求項4】 前記第1のコア層と前記第2のコア層と
の積層体が複数積層されてなると共に、 前記ガス抜き孔が、前記積層体の各々の第1のコア層へ
向けて複数本穿設されてなることを特徴とする請求項1
に記載の配線基板。
4. A plurality of laminates of the first core layer and the second core layer are laminated, and the gas vent hole is directed toward each first core layer of the laminate. 2. The method according to claim 1, wherein a plurality of holes are formed.
The wiring board according to claim 1.
【請求項5】 前記配線層が、前記第2のコア層上に形
成された凹状パターンの凹溝内に導電材料を充填してな
ることを特徴とする請求項1に記載の配線基板。
5. The wiring board according to claim 1, wherein the wiring layer is formed by filling a conductive material in a concave groove of a concave pattern formed on the second core layer.
【請求項6】 前記配線基板が、チップサイズパッケー
ジ部品用のインターポーザ基板であることを特徴とする
請求項1に記載の配線基板。
6. The wiring board according to claim 1, wherein the wiring board is an interposer board for a chip size package component.
【請求項7】 少なくとも一方の表面に配線層が形成さ
れる配線基板の製造方法であって、 熱硬化性樹脂フィルムからなるコア材の両面に対し、熱
可塑性樹脂フィルムを積層する工程と、 一方側の前記熱可塑性樹脂フィルムに型成形を施して凹
状パターンを形成し、前記凹状パターンの凹溝内に導電
材料を充填して前記配線層を形成する工程と、 前記配線層が形成される面とは反対側の面に、前記コア
材の内部に底部を有する有底のガス抜き孔を形成する工
程とを有することを特徴とする配線基板の製造方法。
7. A method for manufacturing a wiring board, wherein a wiring layer is formed on at least one surface, comprising: laminating a thermoplastic resin film on both surfaces of a core material made of a thermosetting resin film; Forming a concave pattern by subjecting the thermoplastic resin film on the side to mold forming, filling a conductive material in a concave groove of the concave pattern to form the wiring layer, and a surface on which the wiring layer is formed. Forming a bottomed vent hole having a bottom inside the core material on a surface on the opposite side of the core material.
【請求項8】 前記配線層の形成工程の直後に、前記配
線層の熱プレス工程を行うことを特徴とする請求項7に
記載の配線基板の製造方法。
8. The method according to claim 7, wherein a hot pressing step of the wiring layer is performed immediately after the step of forming the wiring layer.
【請求項9】 表面に配線層が形成され、裏面に前記配
線層に連絡する外部端子が形成される配線基板と、前記
配線層に接合される複数の突起電極を有する半導体チッ
プとを備えた半導体装置において、 前記配線基板が、 熱硬化性樹脂材料からなるコア材と、 前記コア材の両面に積層され、その一方側に前記配線層
が形成される熱可塑性樹脂フィルムと、 前記裏面側に穿設され、前記コア材の内部に底部を有す
る有底のガス抜き孔とを備えたことを特徴とする半導体
装置。
9. A wiring board having a wiring layer formed on a front surface and external terminals connected to the wiring layer formed on a back surface, and a semiconductor chip having a plurality of protruding electrodes joined to the wiring layer. In the semiconductor device, the wiring substrate is a core material made of a thermosetting resin material, a thermoplastic resin film laminated on both surfaces of the core material, and the wiring layer is formed on one side thereof, And a bottomed vent hole having a bottom inside the core material.
JP2001072799A 2001-03-14 2001-03-14 Wiring board, its manufacturing method and semiconductor device Pending JP2002270731A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001072799A JP2002270731A (en) 2001-03-14 2001-03-14 Wiring board, its manufacturing method and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001072799A JP2002270731A (en) 2001-03-14 2001-03-14 Wiring board, its manufacturing method and semiconductor device

Publications (1)

Publication Number Publication Date
JP2002270731A true JP2002270731A (en) 2002-09-20

Family

ID=18930333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001072799A Pending JP2002270731A (en) 2001-03-14 2001-03-14 Wiring board, its manufacturing method and semiconductor device

Country Status (1)

Country Link
JP (1) JP2002270731A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6797367B2 (en) 2002-02-05 2004-09-28 Sony Corporation Multilayer wiring board, semiconductor device mounting board using same, and method of manufacturing multilayer wiring board
US7022399B2 (en) 2002-02-05 2006-04-04 Sony Corporation Semiconductor device integrated multilayer wiring board
JP2015508235A (en) * 2012-02-08 2015-03-16 クレーン エレクトロニクス、インコーポレーテッド Multilayer electronic device assembly and method for embedding electrical circuit elements in a three-dimensional module

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6797367B2 (en) 2002-02-05 2004-09-28 Sony Corporation Multilayer wiring board, semiconductor device mounting board using same, and method of manufacturing multilayer wiring board
US7022399B2 (en) 2002-02-05 2006-04-04 Sony Corporation Semiconductor device integrated multilayer wiring board
US7334324B2 (en) 2002-02-05 2008-02-26 Sony Corporation Method of manufacturing multilayer wiring board
JP2015508235A (en) * 2012-02-08 2015-03-16 クレーン エレクトロニクス、インコーポレーテッド Multilayer electronic device assembly and method for embedding electrical circuit elements in a three-dimensional module
US9888568B2 (en) 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
US11172572B2 (en) 2012-02-08 2021-11-09 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module

Similar Documents

Publication Publication Date Title
KR102295990B1 (en) Embedded semiconductor device package and method of manufacturing thereof
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JP5129645B2 (en) Manufacturing method of wiring board with built-in components
US9456492B2 (en) Printed circuit board with warpage prevention layer
JP4830120B2 (en) Electronic package and manufacturing method thereof
KR100832653B1 (en) Printed circuit board with embedded components and method for manufacturing the same
JP2001210761A (en) Semiconductor device and method of manufacturing the same
US20080145975A1 (en) Method for fabricating circuit board structure with embedded semiconductor chip
JP2007266111A (en) Semiconductor device, laminated semiconductor device using the same, base substrate, and semiconductor device manufacturing method
JP2008311520A (en) Method for manufacturing electronic component built-in substrate
JP3391282B2 (en) Electronic component manufacturing method
US20050285253A1 (en) Forming buried via hole substrates
JP5462450B2 (en) Component built-in printed wiring board and method for manufacturing component built-in printed wiring board
JP5176676B2 (en) Manufacturing method of component-embedded substrate
KR100608610B1 (en) PCB, manufacturing method thereof and semiconductor package using the same
JPH098175A (en) Shelf formation method and bonding of multilayer printed-circuit board
US20210125958A1 (en) Embedded copper structure for microelectronics package
JP2002270731A (en) Wiring board, its manufacturing method and semiconductor device
JP2009246144A (en) Electronic component-incorporating substrate and method of manufacturing the same, and semiconductor device using the same
JP2007266129A (en) Semiconductor device, and method of manufacturing semiconductor device
JP2007067053A (en) Module with built-in component, and manufacturing method thereof
JPH09232376A (en) Surface mounting structure using bump electrode and middle substrate
JP5221682B2 (en) Printed circuit board and manufacturing method thereof
JP2002164475A (en) Semiconductor device
JP2009246145A (en) Substrate with built-in electronic component and method of manufacturing the same, and semiconductor device using the same

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20071027