JP2002268874A - 乱数シード生成回路及びこれを備えたドライバ、並びに、ｓｄメモリカードシステム - Google Patents

乱数シード生成回路及びこれを備えたドライバ、並びに、ｓｄメモリカードシステム

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JP2002268874A
JP2002268874A JP2001063988A JP2001063988A JP2002268874A JP 2002268874 A JP2002268874 A JP 2002268874A JP 2001063988 A JP2001063988 A JP 2001063988A JP 2001063988 A JP2001063988 A JP 2001063988A JP 2002268874 A JP2002268874 A JP 2002268874A
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clock
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JP2001063988A
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Yoshihisa Arai
欣久 新居
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Toshiba Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F7/588—Random number generators, i.e. based on natural stochastic processes

Abstract

(57)【要約】 【課題】 不揮発性メモリなしに、起動の度に、乱数シ
ードを変化させる。 【解決手段】 発振器１４は、電源投入直後から動作
し、高速クロックを発生する。カウンタ１５は、この高
速クロックにより動作し、カウント値を高速に変える。
一方、電源が投入されてから十分な時間が経過した後、
パワーオンリセット回路１０は、内部電源が安定したこ
とを示すパワーオンリセット信号を出力する。パワーオ
ンリセット信号は、高速クロックよりも十分に遅く、ま
た、ラッチ回路１６に入力される時期も、まちまちとな
るため、ラッチ回路１６にラッチされるカウント値（乱
数シード）は、電源が投入される度に異なるものとな
る。この乱数シードを用いて、乱数が生成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、乱数を生成すると
きの初期値（シード）を決める乱数シード生成回路に関
し、特に、デジタル信号処理回路に使用される。
【０００２】
【従来の技術】従来、デジタル信号処理回路などのＬＳ
Ｉに乱数生成回路が搭載される場合、この乱数生成回路
は、シフトレジスタや演算器などから構成される。乱数
を生成する手法としては、従来より多種多様な手法が提
案されているが、乱数を生成する元となる初期値（シー
ド）については、システムの特性などを考慮して決めな
ければならないため、難しい問題の一つとなっている。
【０００３】例えば、乱数生成回路により生成される乱
数が適当な周期で変化していればよい（初期値はどうで
もよい）システムの場合には、乱数シード（乱数の
種）、即ち、初期値が、乱数を生成する度に、同じ値又
は高い確率でほぼ同じ値になっても問題はない。このよ
うなシステムとしては、例えば、乱数を用いてホワイト
ノイズを発生させるデジタルオーディオシステムなどが
考えられる。
【０００４】しかし、乱数生成回路により生成される乱
数が、適当な周期で変化するだけでなく、その初期値が
起動の度に異なる値となることが必要なシステムの場合
には、乱数シード、即ち、初期値を、乱数を生成する度
に、異なる値に設定しなければならない。このようなシ
ステムとしては、図１３に示すように、乱数を用いてセ
キュリティに関する処理を行うシステム、例えば、ＳＤ
メモリカード（ SD memory card ）とそのドライバ（プ
レーヤ）との間で転送データを暗号化して秘匿するシス
テムが考えられる。
【０００５】
【発明が解決しようとする課題】上述のように、乱数生
成回路により生成される乱数が、適当な周期で変化する
だけでなく、その初期値が起動の度に異なる値となるこ
とが必要なシステムの場合には、乱数シード、即ち、乱
数の生成の元となる初期値を、乱数を生成する度に、異
なる値に設定しなければならない。
【０００６】しかし、従来の乱数生成回路では、乱数シ
ードを、毎回、異なる値に設定することが非常に難しく
なっている。
【０００７】例えば、乱数生成回路がシフトレジスタか
ら構成される場合を考えると、図１４に示すように、通
常、電源が投入される度（乱数を生成する度）に、パワ
ーオンリセット回路１０により、乱数生成回路（シフト
レジスタ）１１の値がリセットされる。つまり、乱数生
成回路１１のリセット動作により、その初期値は、常
に、同じ値となってしまう。
【０００８】また、このような事態を回避するため、パ
ワーオンリセット回路１０により乱数生成回路１１の値
がリセットされないようにしても、乱数生成回路１１の
初期値は、チップごとに、高い確率で、同じ値となって
しまう。
【０００９】そこで、例えば、図１５に示すように、Ｌ
ＳＩに不揮発性メモリ１２を搭載し、電源を切った後に
は、この不揮発性メモリ１２に乱数生成回路（シフトレ
ジスタ）１１の値を保持し、かつ、次の電源投入時に
は、この不揮発性メモリ１２に記憶された値を初期値と
して用いる、という技術がある。
【００１０】しかし、一般的に、ＬＳＩに不揮発性メモ
リを搭載すると、ＬＳＩの製造コストが増大する、とい
う問題が発生する。また、ＬＳＩによっては、製造プロ
セス上の理由から、不揮発性メモリを搭載することが非
常に困難な場合がある。
【００１１】本発明は、上述の問題を解決するためにな
されたもので、その目的は、不揮発性メモリを必要とす
ることなく、かつ、簡易な構成により、乱数シード（乱
数生成回路に与える初期値）を起動の度にランダムに異
ならせることができる乱数シード生成回路を提案するこ
とにある。
【００１２】
【課題を解決するための手段】(1) 本発明の乱数シー
ド生成回路は、クロックを生成する発振器と、前記クロ
ックに同期して動作するカウンタとを備え、前記カウン
タのカウント値は、前記クロックと非同期の信号に応答
して出力され、その出力された前記カウント値が乱数を
作成するための初期値として使用される。
【００１３】本発明の乱数シード生成回路は、クロック
を生成する発振器と、前記クロックに同期して動作する
カウンタとを備え、前記カウンタのカウント値を出力す
るタイミングは、信号に応じて一定範囲内でランダムに
変化し、その出力された前記カウント値が乱数を作成す
るための初期値として使用される。
【００１４】前記信号は、電源が投入され、電源電位が
安定したことを検知したパワーオンリセット回路から出
力される信号である。
【００１５】前記信号は、コントローラから出力される
動作開始信号である。前記動作開始信号は、例えば、電
源が投入されたことを前記コントローラが認識したとき
に出力される信号、又は、機器利用者による所定の操作
が行われたことを前記コントローラが認識したときに出
力される信号である。
【００１６】前記発振器は、前記信号に応答して前記カ
ウント値が出力された後に、非動作状態又は前記クロッ
クの周波数を低くした状態となる。
【００１７】前記発振器は、外部端子を持つ電圧制御可
能な発振器であり、前記カウント値が出力される前は、
前記外部端子と前記発振器が電気的に切断され、前記カ
ウント値が出力された後は、前記外部端子と前記発振器
が電気的に接続される。
【００１８】前記発振器と前記外部端子の間には、前記
信号により制御されるスイッチ回路が接続される。
【００１９】前記カウント値が出力された後は、前記ク
ロックは、システムクロックとして使用される。
【００２０】前記カウント値を出力するタイミングは、
前記カウント値を出力する度に、前記クロックの周期よ
りも長い時間の範囲内で変化する。
【００２１】前記信号に基づいて前記カウント値をラッ
チするラッチ回路をさらに備え、前記ラッチ回路にラッ
チされた前記カウント値が前記初期値として使用され
る。
【００２２】前記信号が入力される乱数生成回路が動作
状態となると同時に、前記カウント値が前記初期値とし
て前記乱数生成回路に取り込まれる。
【００２３】(2) 本発明のドライバは、クロックを生
成する発振器及び前記クロックに同期して動作するカウ
ンタを有する乱数シード生成回路と、前記乱数シード生
成回路により生成された初期値を用いて乱数を生成する
乱数生成回路とを備える。前記カウンタのカウント値
は、前記クロックと非同期の信号に応答して出力され、
その出力された前記カウント値が前記初期値として使用
され、前記乱数を用いて転送データの秘匿が行われる。
【００２４】本発明のドライバは、クロックを生成する
発振器及び前記クロックに同期して動作するカウンタを
有する乱数シード生成回路と、前記乱数シード生成回路
により生成された初期値を用いて乱数を生成する乱数生
成回路とを備える。前記カウンタのカウント値を出力す
るタイミングは、信号に応答して一定範囲内でランダム
に変化し、その出力された前記カウント値が前記初期値
として使用され、前記乱数を用いて転送データの秘匿が
行われる。
【００２５】前記乱数は、電源が投入される度、前記デ
ータの書き込み若しくは読み出しを行う度、又は、機器
利用者による所定の操作が行われる度に、作成される。
【００２６】(3) 本発明のＳＤメモリカードシステム
は、クロックを生成する発振器及び前記クロックに同期
して動作するカウンタを有する乱数シード生成回路と、
前記乱数シード生成回路により生成された初期値を用い
て乱数を生成する乱数生成回路とから構成されるドライ
バとを備える。さらに、本発明のＳＤメモリカードシス
テムは、前記ドライバにより駆動されるデータ保護機能
を有するＳＤメモリカードを備える。
【００２７】前記カウンタのカウント値は、前記クロッ
クと非同期の信号に応答して出力され、その出力された
前記カウント値が前記初期値として使用され、前記乱数
を用いて転送データの秘匿が行われる。
【００２８】本発明のＳＤメモリカードシステムは、ク
ロックを生成する発振器及び前記クロックに同期して動
作するカウンタを有する乱数シード生成回路と、前記乱
数シード生成回路により生成された初期値を用いて乱数
を生成する乱数生成回路とから構成されるドライバとを
備える。さらに、本発明のＳＤメモリカードシステム
は、前記ドライバにより駆動されるデータ保護機能を有
するＳＤメモリカードを備える。
【００２９】前記カウンタのカウント値を出力するタイ
ミングは、信号に応答して一定範囲内でランダムに変化
し、その出力された前記カウント値が前記初期値として
使用され、前記乱数を用いて転送データの秘匿が行われ
る。
【００３０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の乱数シード生成回路について詳細に説明する。
【００３１】本発明の乱数シード生成回路は、不揮発性
メモリを用いることなく、かつ、簡易な構成により乱数
シードをランダムに生成することができる点に特徴を有
する。以下では、まず、乱数シードをランダムに生成す
るための実施の形態を説明し、その後、本発明の乱数シ
ード生成回路を用いたシステムの一例（応用例）につい
て説明する。
【００３２】［第１実施の形態］図１は、本発明の第１
実施の形態に関わる乱数シード生成回路について示して
いる。
【００３３】乱数生成回路１１は、乱数シード生成回路
１３から出力される乱数シード（初期値）に基づいて乱
数を生成する。
【００３４】乱数シード生成回路１３は、電源投入直後
からクロックを生成し始める発振器１４と、この発振器
１４から出力されるクロックに基づいて、カウント値
を、順次、増加（又は減少）していくカウンタ１５と、
取り込み信号に基づいてカウンタ１５のカウント値を取
り込むラッチ回路１６とから構成される。
【００３５】発振器１４は、電源が投入されると直ちに
自己発振し、各機能ブロックや各回路などに発振出力を
供給しなければならない。各機能ブロックや各回路など
を動作可能状態にするためである。言い換えれば、電源
が投入されると、発振器１４が最も先に動作し始めなけ
ればならない。また、発振器１４は、周期が数ｎｓ（例
えば、５ｎｓ程度）の高速クロックを生成する。
【００３６】なお、ＬＳＩ（例えば、デジタル信号処理
回路）内に、十分に高い周波数（例えば、２００メガＨ
ｚ程度）のクロックを生成する発振器（例えば、リング
オシレータ）が内蔵されている場合には、この発振器に
より生成したクロックをカウンタ１５に与えてもよい。
【００３７】カウンタ１５は、このような高速クロック
に基づいて動作するため、カウンタ１５から出力される
カウント値も高速に変化する。
【００３８】一方、取り込み信号は、発振器１４により
生成される高速クロックとは非同期であり、かつ、電源
が投入されてから取り込み信号がラッチ回路１６に入力
されるまでの時間は、一定の範囲（例えば、数μｓ〜数
百ｍｓ）内で変化しており、この範囲は、発振器１４に
より生成されるクロックの周期（数ｎｓ）に対して十分
に広くなっている。
【００３９】つまり、電源が投入されてから取り込み信
号がラッチ回路１６に入力されるまでの時間は、数μｓ
〜数百ｍｓの範囲でランダムに変化する一方、カウント
値は、この範囲内で、数ｎｓの単位で高速に変化してい
るため、ラッチ回路１６にラッチされるカウント値は、
電源投入の度に、ランダムに変化することになる。
【００４０】また、ラッチ回路１６にラッチされたカウ
ント値は、乱数シード（初期値）となるため、結果とし
て、乱数シードを、電源投入の度に、ランダムに変化さ
せることができる。
【００４１】なお、取り込み信号としては、例えば、パ
ワーオンリセット回路１０の出力信号とすることができ
る。この場合、パワーオンリセット回路１０は、電源が
投入され、かつ、ＬＳＩ内部で使用する電源が安定状態
となった後に、パワーオンリセット信号（取り込み信
号）を出力する。
【００４２】ここで、パワーオンリセット信号は、発振
器１４により生成されるクロックとは非同期であり、か
つ、電源が投入されてからＬＳＩ内部で使用する電源が
安定状態となるまでの時間は、通常、数μｓ〜数百ｍｓ
であるため、パワーオンリセット回路１０の出力信号を
取り込み信号として用いることは、本発明にとって好都
合である。
【００４３】このように、本実施の形態では、例えば、
図２の波形図に示すように、電源が投入されてから取り
込み信号がラッチ回路１６に入力されるまでの時間の範
囲を、カウント値が変化する時間（クロックの周期）よ
りも十分に大きくしており、また、電源が投入されてか
ら取り込み信号がラッチ回路１６に入力されるまでの時
間は、この範囲内でランダムに変化するため、乱数シー
ドを、電源投入の度に、ランダムに変化させることがで
きる。
【００４４】［第２実施の形態］本実施の形態に関わる
乱数シード生成回路は、上述の第１実施の形態に関わる
乱数シード生成回路の変形例である。
【００４５】本実施の形態の乱数シード生成回路は、上
述の第１実施の形態に関わる乱数シード生成回路と比べ
ると、 カウント値をラッチするラッチ回路を省略
し、パワーオンリセット回路の出力信号を、乱数生成
回路の動作開始信号として、直接、乱数生成回路に入力
した点に特徴を有する。
【００４６】この場合、パワーオンリセット回路の出力
信号（動作開始信号）は、従来のように、乱数シード
（初期値）をリセットしない。即ち、本実施の形態で
は、パワーオンリセット回路の出力信号が乱数生成回路
に入力された時点で、乱数シード生成回路内のカウンタ
のカウント値に基づいて乱数シードが決定され、かつ、
乱数生成回路において乱数を生成する動作が開始する。
【００４７】以下、本実施の形態に関わる乱数シード生
成回路について詳細に説明する。
【００４８】図３は、本発明の第２実施の形態に関わる
乱数シード生成回路について示している。
【００４９】乱数生成回路１１は、乱数シード生成回路
１３から出力される乱数シード（初期値）に基づいて乱
数を生成する。乱数シード生成回路１３は、電源投入直
後からクロックを生成し始める発振器１４と、この発振
器１４から出力されるクロックに基づいて、カウント値
を、順次、増加（又は減少）していくカウンタ１５とか
ら構成される。
【００５０】発振器１４は、電源が投入されると直ちに
自己発振し、各機能ブロックや各回路などに発振出力を
供給しなければならない。各機能ブロックや各回路など
を動作可能状態にするためである。言い換えれば、電源
が投入されると、発振器１４が最も先に動作し始めなけ
ればならない。また、発振器１４は、周期が数ｎｓ（例
えば、５ｎｓ程度）の高速クロックを生成する。
【００５１】なお、上述の第１実施の形態と同様に、Ｌ
ＳＩ内に設けられる別の発振器（例えば、リングオシレ
ータ）を利用して、カウンタ１５に与えるクロックを生
成してもよい。
【００５２】カウンタ１５は、このような高速クロック
に基づいて動作するため、カウンタ１５から出力される
カウント値も高速に変化する。
【００５３】一方、動作開始信号は、発振器１４により
生成される高速クロックとは非同期であり、かつ、電源
が投入されてからＬＳＩ内部で使用する電源が安定状態
となるまでの時間、具体的には、電源が投入された後、
パワーオンリセット回路１０から動作開始信号が出力さ
れるまでの時間は、一定の範囲（例えば、数μｓ〜数百
ｍｓ）内で変化しており、この範囲は、発振器１４によ
り生成されるクロックの周期（数ｎｓ）に対して十分に
広くなっている。
【００５４】つまり、電源が投入されてから動作開始信
号が乱数生成回路１１に入力されるまでの時間は、数μ
ｓ〜数百ｍｓの範囲でランダムに変化する一方、カウン
ト値は、この範囲内で、数ｎｓの単位で高速に変化して
いるため、乱数生成回路１１が動作を開始するときの乱
数シード（カウント値）は、電源投入の度に、ランダム
に変化する。
【００５５】このように、本実施の形態では、電源が投
入されてから、動作開始信号が乱数生成回路１１に入力
されるまでの時間の範囲を、カウント値が変化する時間
（クロックの周期）よりも十分に大きくしている。この
ため、電源が投入されてから動作開始信号が乱数生成回
路１１に入力されるまでの時間が、この範囲内でランダ
ムに変化することにより、乱数シードを、電源投入の度
に、ランダムに変化させることができる。
【００５６】また、本実施の形態では、カウンタ１５の
カウント値が、直接、乱数生成回路１１に入力される。
そして、動作開始信号が乱数生成回路に入力された時点
で、乱数シードが決定され、同時に、乱数生成回路にお
いて乱数を生成する動作が開始される。このため、乱数
シード生成回路の面積縮小、設計容易化、製造コストの
低下などの独自の効果を得ることができる。
【００５７】［第３実施の形態］図４は、本発明の第３
実施の形態に関わる乱数シード生成回路について示して
いる。
【００５８】乱数生成回路１１は、乱数シード生成回路
１３から出力される乱数シード（初期値）に基づいて乱
数を生成する。
【００５９】乱数シード生成回路１３は、電源投入直後
からクロックを生成し始める発振器１４と、この発振器
１４から出力されるクロックに基づいて、カウント値
を、順次、増加（又は減少）していくカウンタ１５と、
コントローラ２１からの動作開始信号（取り込み信号）
に基づいてカウンタ１５のカウント値を取り込むラッチ
回路１６とから構成される。
【００６０】発振器１４は、電源が投入されると直ちに
自己発振し、各機能ブロックや各回路などに発振出力を
供給しなければならない。各機能ブロックや各回路など
を動作可能状態にするためである。言い換えれば、電源
が投入されると、発振器１４が最も先に動作し始めなけ
ればならない。また、発振器１４は、周期が数ｎｓ（例
えば、５ｎｓ程度）の高速クロックを生成する。
【００６１】なお、上述の第１実施の形態と同様に、Ｌ
ＳＩ内に設けられる別の発振器（例えば、リングオシレ
ータ）を利用して、カウンタ１５に与えるクロックを生
成してもよい。
【００６２】カウンタ１５は、このような高速クロック
に基づいて動作するため、カウンタ１５から出力される
カウント値も高速に変化する。
【００６３】一方、カウンタ１５のカウント値をラッチ
回路１６に取り込むタイミングは、コントローラ（ホス
トマイコン）２１からの動作開始信号により決定され
る。
【００６４】コントローラ２１からの動作開始信号と
は、何らかの処理を行うために乱数が必要になったとき
に、コントローラ２１が乱数生成回路１１を動作させる
ために出力する信号のことであり、発振器１４により生
成されるクロックとは非同期である。
【００６５】例えば、ＳＤカードを使ったシステム（図
１２）では、システムコントロール用ＣＰＵ（コントロ
ーラ）２１、ＳＤカードインターフェイス回路２２や、
その他のデジタル信号処理回路（ＤＳＰ）２３などを用
いて、ＳＤカード２４にデータを書き込んだり、又は、
ＳＤカード２４からデータを読み出したりする。
【００６６】ここで、ＳＤカード２４に対してデータの
書き込み又は読み出しを行う際には、システムコントロ
ール用ＣＰＵ２１は、ＳＤカード２４へのアクセスを指
示する信号を出力することになる。
【００６７】そこで、このＳＤカード２４に対するアク
セスを指示する信号を、動作開始信号としてラッチ回路
１６に供給し、乱数シードの取り込みに利用する。
【００６８】一般に、システムコントロール用ＣＰＵ２
１の動作クロックは、ＳＤカードインターフェイス回路
２２の動作を制御するクロックに対して非同期であり、
さらに、システムコントロール用ＣＰＵ２１から出力さ
れる動作開始信号の周期は、数μｓ程度となっている。
つまり、カウンタ１５の動作速度（カウント値が変化す
る速度）は、この動作開始信号の動作速度（周波数）よ
りも十分に速くなっているため、ラッチ回路１６にラッ
チされるカウント値は、動作開始信号が出力される度
に、ランダムに変化することになる。
【００６９】また、ラッチ回路１６にラッチされたカウ
ント値は、乱数シード（初期値）となるため、結果とし
て、乱数シードを、動作開始信号が出力される度に、ラ
ンダムに変化させることができる。
【００７０】このように、本実施の形態では、システム
コントローラ２１からの動作開始信号に基づいて、カウ
ント値を取り込むタイミング、即ち、乱数シードを決定
している。従って、乱数シードを、動作開始信号を出力
する度に、ランダムに変化させることができる。
【００７１】なお、本実施の形態においては、システム
コントローラ２１からの動作開始信号を、機器利用者
（又はシステム利用者）の操作によるタイミングとする
ことができる。例えば、ＳＤカードを使ったオーディオ
プレーヤであれば、機器利用者が再生ボタンを押したタ
イミングや、ＳＤカードをプレーヤ内に挿入したタイミ
ングで、動作開始信号が出力されるようにしてもよい。
【００７２】［第４実施の形態］本実施の形態に関わる
乱数シード生成回路は、上述の第３実施の形態に関わる
乱数シード生成回路の変形例である。
【００７３】本実施の形態の乱数シード生成回路は、上
述の第３実施の形態の乱数シード生成回路と比べると、
カウント値をラッチするラッチ回路を省略し、
コントローラ２１からの動作開始信号を、直接、乱数生
成回路に入力した点に特徴を有する。
【００７４】この場合、コントローラ２１からの動作開
始信号が乱数生成回路に入力された時点で、乱数シード
生成回路内のカウンタのカウント値に基づいて乱数シー
ドが決定され、かつ、乱数生成回路において乱数を生成
する動作が開始する。
【００７５】以下、本実施の形態に関わる乱数シード生
成回路について詳細に説明する。
【００７６】図５は、本発明の第４実施の形態に関わる
乱数シード生成回路について示している。
【００７７】乱数生成回路１１は、乱数シード生成回路
１３から出力される乱数シード（初期値）に基づいて乱
数を生成する。乱数シード生成回路１３は、電源投入直
後からクロックを生成し始める発振器１４と、この発振
器１４から出力されるクロックに基づいて、カウント値
を、順次、増加（又は減少）していくカウンタ１５とか
ら構成される。
【００７８】発振器１４は、電源が投入されると直ちに
自己発振し、各機能ブロックや各回路などに発振出力を
供給しなければならない。各機能ブロックや各回路など
を動作可能状態にするためである。言い換えれば、電源
が投入されると、発振器１４が最も先に動作し始めなけ
ればならない。また、発振器１４は、周期が数ｎｓ（例
えば、５ｎｓ程度）の高速クロックを生成する。
【００７９】なお、上述の第１実施の形態と同様に、Ｌ
ＳＩ内に設けられる別の発振器（例えば、リングオシレ
ータ）を利用して、カウンタ１５に与えるクロックを生
成してもよい。
【００８０】カウンタ１５は、このような高速クロック
に基づいて動作するため、カウンタ１５から出力される
カウント値も高速に変化する。
【００８１】一方、カウンタ１５のカウント値が乱数シ
ードとして乱数生成回路１１に入力されるタイミング
は、コントローラ（ホストマイコン）２１からの動作開
始信号により決定される。
【００８２】コントローラ２１からの動作開始信号と
は、何らかの処理を行うために乱数が必要になったとき
に、コントローラ２１が乱数生成回路１１を動作させる
ために出力する信号のことであり、発振器１４により生
成されるクロックとは非同期である。
【００８３】なお、コントローラ２１から動作開始信号
が出力されるタイミングとしては、機器利用者（又はシ
ステム利用者）の操作によるタイミングを利用すること
ができる。例えば、ＳＤカードを使ったオーディオプレ
ーヤであれば、システム利用者が再生ボタンを押したタ
イミングや、ＳＤカードをシステム内に挿入したタイミ
ングで、動作開始信号が出力されるようにしてもよい。
【００８４】このように、本実施の形態では、コントロ
ーラ２１からの動作開始信号に基づいて、カウント値を
取り込むタイミング、即ち、乱数シードを決定してい
る。従って、乱数シードを、動作開始信号を出力する度
に、ランダムに変化させることができる。
【００８５】また、本実施の形態では、カウンタ１５の
カウント値が、直接、乱数生成回路１１に入力され、動
作開始信号に基づいて乱数シードが決定される。このた
め、乱数シード生成回路の面積縮小、設計容易化、製造
コストの低下などの独自の効果を得ることができる。
【００８６】［第５実施の形態］本実施の形態に関わる
乱数シード生成回路は、上述の第３実施の形態に関わる
乱数シード生成回路の変形例である。
【００８７】図６は、本発明の第５実施の形態に関わる
乱数シード生成回路について示している。
【００８８】本実施の形態の乱数シード生成回路１３
は、上述の第３実施の形態の乱数シード生成回路と比べ
ると、コントローラ２１からの動作開始信号を、発振器
１４の動作を停止させる発振停止信号として、発振器１
４にも入力した点に特徴を有する。その他の構成につい
ては、上述の第３実施の形態に関わる乱数シード生成回
路と全く同一である。
【００８９】本発明の乱数シード生成回路１３では、乱
数シード（初期値）が決定された後には、乱数シード生
成回路１３を動作させておく必要がない。
【００９０】そこで、本実施の形態では、コントローラ
２１からの動作開始信号により、乱数シードをラッチ回
路１６にラッチすると同時に、発振器１４の動作を停止
させて、消費電力の削減を図っている。
【００９１】なお、本実施の形態では、乱数シードが決
定された後に、発振器１４を非動作状態にしたが、例え
ば、これに代えて、発振器１４により生成されるクロッ
クの周波数を十分に低くしても、消費電力の削減を実現
できる。
【００９２】［第６実施の形態］本実施の形態に関わる
乱数シード生成回路は、上述の第４実施の形態に関わる
乱数シード生成回路の変形例である。
【００９３】図７は、本発明の第６実施の形態に関わる
乱数シード生成回路について示している。
【００９４】本実施の形態の乱数シード生成回路１３
は、上述の第４実施の形態の乱数シード生成回路と比べ
ると、コントローラ２１からの動作開始信号を、発振器
１４の動作を停止させる発振停止信号として、発振器１
４にも入力した点に特徴を有する。その他の構成につい
ては、上述の第４実施の形態に関わる乱数シード生成回
路と全く同一である。
【００９５】上述の第５実施の形態で説明したように、
本発明の乱数シード生成回路では、コントローラ２１か
らの動作開始信号により、乱数シード（初期値）が決定
された後には、乱数シード生成回路１３を動作させてお
く必要がない。
【００９６】そこで、本実施の形態では、コントローラ
２１からの動作開始信号により、乱数生成回路１１が動
作し、乱数シードが決定されると同時に、発振器１４の
動作を停止させて、消費電力の削減を図っている。
【００９７】なお、本実施の形態においても、発振器１
４に関しては、乱数生成回路１１を動作状態にした後に
は、発振周波数を十分に低くして、消費電力の削減を図
ってもよい。
【００９８】［第７実施の形態］本実施の形態に関わる
乱数シード生成回路は、悪意を持って本発明の集積回路
を解析する、という行為を防止すべく、電源が投入され
てから乱数シードの取り込みが完了するまでは、ＬＳＩ
の外部から乱数シード生成回路内の発振器を制御できな
いようにした点、及び、乱数シード生成回路内の発振器
から出力されるクロックを、乱数を用いて動作するシス
テムの動作クロックとして使用した点に特徴を有する。
【００９９】図８は、本発明の第７実施の形態に関わる
乱数シード生成回路について示している。
【０１００】乱数生成回路１１は、乱数シード生成回路
１３から出力される乱数シード（初期値）に基づいて乱
数を生成する。
【０１０１】乱数シード生成回路１３は、電源投入直後
からクロックを生成し始める電圧制御可能な発振器（Ｖ
ＣＯ： Voltage Controlled Oscillator ）１４Ａと、
この発振器１４Ａから出力されるクロックに基づいて、
カウント値を、順次、増加（又は減少）していくカウン
タ１５と、コントローラ２１からの動作開始信号（取り
込み信号）に基づいてカウンタ１５のカウント値を取り
込むラッチ回路１６とを有する。
【０１０２】また、本実施の形態では、発振器１４Ａか
ら出力されるクロックをシステム動作クロックとしても
使用している。このため、乱数シード生成回路１３は、
さらに、発振器１４Ａから出力されるクロックの周波数
を一定値に安定させるためのＰＬＬ（ Phase Locked Lo
op ）回路を備えている。
【０１０３】ＰＬＬ回路は、基準クロックの周波数を分
周する分周器１７Ａと、発振器１４Ａから出力されるク
ロックを分周する分周器１７Ｂと、分周器１７Ａから出
力されるクロックと分周器１７Ｂから出力されるクロッ
クの位相を比較する位相比較器１８と、抵抗及びキャパ
シタからなるＬＰＦ（ローパスフィルタ）１９と、コン
トローラ２１からの動作開始信号により制御されるスイ
ッチ回路２４とから構成される。
【０１０４】発振器１４Ａは、電源が投入されると直ち
に自己発振し、各機能ブロックや各回路などに発振出力
を供給しなければならない。各機能ブロックや各回路な
どを動作可能状態にするためである。言い換えれば、電
源が投入されると、発振器１４Ａが最も先に動作し始め
なければならない。
【０１０５】また、発振器１４Ａは、周期が数ｎｓ（例
えば、５ｎｓ程度）の高速クロックを生成する。この
時、スイッチ回路２４は、オフ状態となっており、ＰＬ
Ｌ回路は、機能していない。ＬＳＩの外部から発振器１
４Ａの周波数を制御できないようにするためである。
【０１０６】なお、カウンタ１５は、このような高速ク
ロックに基づいて動作するため、カウンタ１５から出力
されるカウント値も高速に変化する。
【０１０７】一方、電源が投入されてから数μｓ〜数百
ｍｓが経過した後に、コントローラ２１からの動作開始
信号がラッチ回路１６及びスイッチ回路２４に入力され
る。この範囲は、発振器１４Ａにより生成されるクロッ
クの周期（数ｎｓ）に対して十分に広くなっており、ま
た、動作開始信号は、発振器１４により生成されるクロ
ックとは非同期である。
【０１０８】つまり、電源が投入されてからコントロー
ラ２１からの動作開始信号がラッチ回路１６に入力され
るまでの時間は、数μｓ〜数百ｍｓの範囲でランダムに
変化する一方、カウント値は、この範囲内で、数ｎｓの
単位で高速に変化するため、ラッチ回路１６にラッチさ
れるカウント値は、電源投入の度に、ランダムに変化す
ることになる。
【０１０９】また、ラッチ回路１６にラッチされたカウ
ント値は、乱数シード（初期値）となるため、結果とし
て、乱数シードを、電源投入の度に、ランダムに変化さ
せることができる。
【０１１０】ところで、本実施の形態では、コントロー
ラ２１からの動作開始信号がラッチ回路１６に入力さ
れ、乱数シードが決定されると同時に、スイッチ回路２
４がオン状態となり、ＰＬＬ回路が機能し始める。そし
て、乱数シード生成回路１３内の発振器１４Ａから出力
されるクロックを、乱数を用いて動作するシステムの動
作クロックとしても使用する。
【０１１１】例えば、図１２に示すようなシステムにお
いては、インターフェイス回路２２を動作させるため
に、２０メガＨｚ程度の動作クロックが必要となるが、
この動作クロックとして、図８の乱数シード生成回路１
３内の発振器１４Ａから出力されるクロックを使用す
る。
【０１１２】通常のＬＳＩでは、多くの場合、発振器
（ＶＣＯ）から出力されるクロックの周波数を一定値に
安定させるためには、ＰＬＬ回路による制御が必要とな
る。ここで、ＰＬＬ回路は、ＬＰＦ（ローパスフィル
タ）１９を備えているが、このＬＰＦ１９は、ＬＳＩの
外部に、いわゆる外付け部品として接続される。
【０１１３】しかし、このことは、発振器（ＶＣＯ）か
ら出力されるクロックの周波数（発振周波数）を、ＬＳ
Ｉの外部から制御できることを意味するため、乱数シー
ドが自由にコントロールされ、悪意の解析者からデータ
を保護することができなくなる、という問題が生じる。
【０１１４】即ち、外付け部品を取り除き、発振器（Ｖ
ＣＯ）１４Ａを制御する電圧を自由に制御できるように
すれば、例えば、発振器１４Ａの発振周波数を十分に低
くして（カウンタ１５のカウント値がほとんど変わらな
いようにして）、電源投入の度に、乱数シードをほぼ同
じ値又は全く同じ値にすることも可能である。
【０１１５】そこで、本実施の形態では、電源が投入さ
れてから乱数シードが決定されるまでは、スイッチ回路
２４をオフ状態にし、発振器（ＶＣＯ）１４ＡがＰＬＬ
回路（又はＬＳＩ外部の悪意の解析者）により制御され
ないようにしている。
【０１１６】なお、コントローラ２１からの動作開始信
号により、カウンタ値がラッチ回路１６に取り込まれ、
かつ、乱数シードが決定された後には、スイッチ回路２
４がオン状態となり、ＰＬＬ回路による発振器（ＶＣ
Ｏ）１４Ａの制御が開始される。
【０１１７】スイッチ回路２４がオン状態になると、例
えば、ＬＳＩの外部からの制御により、発振器１４Ａの
発振周波数を極端に低く又は停止させることも可能にな
るが、本実施の形態では、発振器１４Ａから出力される
クロックをシステムの動作クロックとしても使用してい
るため、ＬＳＩの動作を解析される恐れはない。
【０１１８】つまり、発振器１４Ａの発振周波数を極端
に低く又は停止させると、システム自体が動作しなくな
る。
【０１１９】このように、本実施の形態では、第一に、
電源が投入されてからコントローラ２１からの動作開始
信号（取り込み信号）がラッチ回路１６に入力されるま
での時間の範囲を、カウント値が変化する時間（クロッ
クの周期）よりも十分に大きくしており、また、電源が
投入されてからこの動作開始信号がラッチ回路１６に入
力されるまでの時間は、この範囲内でランダムに変化す
るため、乱数シードを、電源投入の度に、ランダムに変
化させることができる。
【０１２０】また、第二に、乱数シード生成回路内の発
振器から出力されるクロックを、乱数を用いて動作する
システムの動作クロックとして使用し、かつ、ＰＬＬ回
路により動作クロックの周波数の安定化を図った場合に
おいて、電源が投入されてから乱数シードの取り込みが
完了するまでは、ＬＳＩの外部から乱数シード生成回路
内の発振器を制御できないようにしているため、悪意を
持った解析者からデータを保護することができる。
【０１２１】［第８実施の形態］図９は、本発明の第８
実施の形態に関わる乱数シード生成回路について示して
いる。
【０１２２】本実施の形態に関わる乱数シード生成回路
は、上述の第７実施の形態に関わる乱数シード生成回路
の変形例である。
【０１２３】本実施の形態の乱数シード生成回路は、上
述の第７実施の形態に関わる乱数シード生成回路と比べ
ると、 カウント値をラッチするラッチ回路を省略
し、コントローラ２１からの動作開始信号を、乱数生
成回路１１の動作開始信号として、直接、乱数生成回路
１１に入力した点に特徴を有する。
【０１２４】この場合、コントローラ２１からの動作開
始信号が乱数生成回路１１に入力された時点で、乱数シ
ード生成回路１３内のカウンタ１５のカウント値に基づ
いて乱数シードが決定され、かつ、乱数生成回路１１に
おいて乱数を生成する動作が開始する。
【０１２５】このように、本実施の形態では、コントロ
ーラ２１からの動作開始信号に基づいて、カウント値を
取り込むタイミング、即ち、乱数シードを決定してい
る。従って、乱数シードを、動作開始信号を出力する度
に、ランダムに変化させることができる。
【０１２６】また、乱数シード生成回路内の発振器から
出力されるクロックを、乱数を用いて動作するシステム
の動作クロックとして使用し、電源が投入されてから乱
数シードの取り込みが完了するまでは、ＬＳＩの外部か
ら乱数シード生成回路内の発振器を制御できないように
しているため、悪意を持った解析者からデータを保護で
きる。
【０１２７】さらに、本実施の形態では、カウンタ１５
のカウント値が、直接、乱数生成回路１１に入力され、
動作開始信号に基づいて乱数シードが決定される。この
ため、乱数シード生成回路の面積縮小、設計容易化、製
造コストの低下などの独自の効果を得ることができる。
【０１２８】［応用例］以下、上述の第１乃至第８実施
の形態に関わる乱数シード生成回路を、ＳＤメモリカー
ド（ Secure Digital Memory Card ）を使ったシステム
に適用した応用例について説明する。
【０１２９】図１０及び図１１は、ＳＤメモリカードシ
ステムの概要を示している。
【０１３０】ＳＤメモリカードとは、強力な著作権保護
機能を有する点を一つの特徴とするメモリカードのこと
である。
【０１３１】ＳＤメモリカード２４内のメモリ領域は、
普通にアクセスできるユーザデータエリアと、ドライバ
（プレーヤ）２０とカード２４の間で相互認証が認めら
れた場合にのみアクセスできるプロテクトエリアとから
構成される。
【０１３２】例えば、ＳＤメモリカードに音楽データを
書き込む場合、図１０に示すように、まず、相互認証が
行われる。相互認証が成功した場合には、例えば、コン
トローラから動作開始信号が出力され、本発明に関わる
乱数シード生成回路により乱数シードが生成される。ま
た、この乱数シードを用いて乱数が生成され、プロテク
トエリアにアクセスするためのテンポラリーの鍵（セッ
ション鍵）Ａ１が作成される。
【０１３３】音楽データは、ドライバ（プレーヤ）２０
内で鍵Ｂにより暗号化され、暗号化された音楽データが
ＳＤメモリカード２４内のユーザデータエリアに保存さ
れる。また、鍵Ｂは、ＳＤメモリカード２４内のプロテ
クトエリアに保存される。ここで鍵Ｂは、音楽データを
暗号化するために使用したものであり、これが漏洩する
と、音楽データの不正なコピーを発生させる危険性があ
る。
【０１３４】そこで、ドライバ２０側においては、乱数
を使って生成された鍵Ａ１を用いて、セキュリティ部に
て鍵Ｂを暗号化し、これを、ＳＤメモリカード２４に転
送する。これにより、ホストマイコンとＳＤメモリカー
ドの間のバス情報の解析が行われないようにしている。
【０１３５】なお、鍵Ａ１は、テンポラリーの鍵であ
り、プロテクトエリアにアクセスする度（又は電源投入
の度）に、本発明に関わる乱数を使って作成され、か
つ、プロテクトエリアにアクセスする度（又は電源投入
の度）に、異なるものとなる。
【０１３６】また、ＳＤメモリカードから音楽データを
読み出す場合には、図１１に示すように、まず、相互認
証が行われる。相互認証が成功した場合には、例えば、
コントローラから動作開始信号が出力され、本発明に関
わる乱数シード生成回路により乱数シードが生成され
る。また、この乱数シードを用いて乱数が生成され、プ
ロテクトエリアにアクセスするためのテンポラリーの鍵
（セッション鍵）Ａ２が作成される。
【０１３７】暗号化された音楽データは、ＳＤメモリカ
ード２４のユーザデータエリアから読み出され、鍵Ｂ
は、ＳＤメモリカード２４のプロテクトエリアから読み
出される。ここで、ＳＤメモリカード２４側において
は、鍵Ｂを読み出すに当たって、乱数を使って生成され
た鍵Ａ２を用いて、セキュリティ部で鍵Ｂを暗号化し、
これを、ホストマイコンに転送する。これにより、ホス
トマイコンとＳＤメモリカードの間のバス情報の解析が
行われないようにしている。
【０１３８】鍵Ｂは、ＳＤメモリカード２４側におい
て、鍵Ａ２により復号される。また、この鍵Ｂを用い
て、暗号化された音楽データが復号される。その結果、
音楽データが再生される。
【０１３９】なお、鍵Ａ２も、テンポラリーの鍵であ
り、当然に、プロテクトエリアにアクセスする度（又は
電源投入の度）に、本発明に関わる乱数を使って生成さ
れ、かつ、プロテクトエリアにアクセスする度（又は電
源投入の度）に、異なるものとなる。
【０１４０】ところで、ＳＤメモリカード２４から音楽
データを読み出す場合において、相互認証が失敗したと
きには、例えば、コントローラ（ホストマイコン）は、
動作開始信号を出力しないため、本発明に関わる乱数は
生成させず、結果として、テンポラリーの鍵（セッショ
ン鍵）Ａ２も、作成されない。
【０１４１】従って、この場合、暗号化された音楽デー
タについては読み出すことができるが、鍵Ｂを読み出す
ことができないため、結局、音楽データを再生すること
ができず、音楽データの不正な読み出し又は不正なコピ
ーが防止される。
【０１４２】図１２は、本発明の乱数シード生成回路を
有するドライバとＳＤメモリカードからなるシステムの
具体例を示している。
【０１４３】２３は、デジタル信号処理回路（ＤＳＰ）
であり、乱数生成回路１１と、本発明に関わる乱数シー
ド生成回路１３とを有している。乱数シード生成回路１
３は、上述の第１乃至第８実施の形態に関わる乱数シー
ド生成回路のいずれか１つに相当する。
【０１４４】インターフェイス回路２２は、ＳＤメモリ
カード２４とデータのやりとりを行うための回路であ
る。インターフェイス回路２２は、例えば、２０メガＨ
ｚ程度の動作クロックで制御される。この動作クロック
は、例えば、上述の第７及び第８実施の形態に関わる乱
数シード生成回路を採用する場合、乱数シード生成回路
内の発振器で生成される。
【０１４５】パワーオンリセット回路１０は、ＬＳＩで
使用する電源電位が安定した後に、リセット信号を出力
する。このリセット信号は、コントローラ（ホストマイ
コン）２１に供給されると共に、上述の第１及び第２実
施の形態に関わる乱数シード生成回路の場合には、デジ
タル信号処理回路２３にも供給される。
【０１４６】また、上述の第３乃至第６実施の形態に関
わる乱数シード生成回路の場合には、コントローラ２１
は、パワーオンリセット回路１０からリセット信号を受
けたときに、乱数シード生成回路１３に対して動作開始
信号を出力する。また、コントローラ２１は、機器利用
者の操作タイミング（例えば、再生ボタンを押したタイ
ミングや、ＳＤメモリカードをドライバに挿入したタイ
ミングなど）に合わせて、動作開始信号を出力してもよ
い。
【０１４７】なお、このシステムにおいて、例えば、イ
ンターフェイス回路２２とデジタル信号処理回路２３
は、１チップ内に形成される。また、コントローラ（Ｃ
ＰＵ）２１、インターフェイス回路２２及びデジタル信
号処理回路２３を、１チップ化しても構わない。
【０１４８】
【発明の効果】以上、説明したように、本発明の乱数シ
ード生成回路によれば、次のような効果を奏することが
できる。
【０１４９】 不揮発性メモリを必要とすることな
く、高速クロックを発生する発振器とこれよりも遅い取
り込み信号（動作開始信号）とを用いることにより、電
源投入の度に、乱数シードをランダムに変えることがで
きる。
【０１５０】 取り込み信号としては、パワーオンリ
セット回路の出力信号又はコントローラからの動作開始
信号を用いることができ、簡易な構成により、乱数シー
ドをランダムに変えることができる。
【０１５１】 機器利用者の操作タイミングを利用し
て、乱数シード生成回路を動作させることにより、電源
投入の度に、乱数シードを確実に変えることができる。
【０１５２】 乱数シード生成回路により乱数シード
を決定した後には、発振器を停止状態にすることによ
り、ＬＳＩの消費電力を小さくすることができる。
【０１５３】 乱数シード生成回路内の発振器をＶＣ
Ｏとし、その出力クロックをシステムの動作クロックと
して使用する場合に、電源を投入してから乱数シードが
決定されるまでは、ＬＳＩ外部からこの発振器を制御で
きないようにすることで、悪意をもってＬＳＩの動作を
解析することを防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる乱数シード生
成回路を示す図。
【図２】図１の乱数シード生成回路の動作を示す波形
図。
【図３】本発明の第２実施の形態に関わる乱数シード生
成回路を示す図。
【図４】本発明の第３実施の形態に関わる乱数シード生
成回路を示す図。
【図５】本発明の第４実施の形態に関わる乱数シード生
成回路を示す図。
【図６】本発明の第５実施の形態に関わる乱数シード生
成回路を示す図。
【図７】本発明の第６実施の形態に関わる乱数シード生
成回路を示す図。
【図８】本発明の第７実施の形態に関わる乱数シード生
成回路を示す図。
【図９】本発明の第８実施の形態に関わる乱数シード生
成回路を示す図。
【図１０】ＳＤメモリカードを使用したシステムの概要
を示す図。
【図１１】ＳＤメモリカードを使用したシステムの概要
を示す図。
【図１２】ＳＤメモリカードとそのドライバからなるシ
ステムを示す図。
【図１３】従来の乱数生成回路の一例を示す図。
【図１４】従来の乱数生成回路の一例を示す図。
【図１５】従来の乱数を使用したシステムの一例を示す
図。
【符号の説明】
１１ ：乱数生成回路、 １２ ：不揮発性メモリ、 １３ ：乱数シード生成回
路、 １４ ：発振器、 １４Ａ ：電圧制御可能な発振
器（ＶＣＯ）、 １５ ：カウンタ、 １６ ：ラッチ回路、 １７Ａ，１７Ｂ ：分周器、 １８ ：位相比較器、 １９ ：ローパスフィルタ
（ＬＰＦ）、 ２０ ：ドライバ（プレー
ヤ）、 ２１ ：コントローラ、 ２２ ：インターフェイス回
路、 ２３ ：デジタル信号処理回
路、 ２４ ：スイッチ回路。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 クロックを生成する発振器と、前記クロ
    ックに同期して動作するカウンタとを具備し、前記カウ
    ンタのカウント値は、前記クロックと非同期の信号に応
    答して出力され、その出力された前記カウント値が乱数
    を作成するための初期値として使用されることを特徴と
    する乱数シード生成回路。
  2. 【請求項２】 クロックを生成する発振器と、前記クロ
    ックに同期して動作するカウンタとを具備し、前記カウ
    ンタのカウント値を出力するタイミングは、信号に応答
    して一定範囲内でランダムに変化し、その出力された前
    記カウント値が乱数を作成するための初期値として使用
    されることを特徴とする乱数シード生成回路。
  3. 【請求項３】 前記信号は、電源が投入され、電源電位
    が安定したことを検知したパワーオンリセット回路から
    出力される信号であることを特徴とする請求項１又は２
    記載の乱数シード生成回路。
  4. 【請求項４】 前記信号は、コントローラから出力され
    る動作開始信号であることを特徴とする請求項１又は２
    記載の乱数シード生成回路。
  5. 【請求項５】 前記動作開始信号は、電源が投入された
    ことを前記コントローラが認識したときに出力されるこ
    とを特徴とする請求項４記載の乱数シード生成回路。
  6. 【請求項６】 前記動作開始信号は、機器利用者による
    所定の操作が行われたことを前記コントローラが認識し
    たときに出力されることを特徴とする請求項４記載の乱
    数シード生成回路。
  7. 【請求項７】 前記発振器は、前記信号に応答して前記
    カウント値が出力された後に、非動作状態又は前記クロ
    ックの周波数を低くした状態となることを特徴とする請
    求項１又は２記載の乱数シード生成回路。
  8. 【請求項８】 前記発振器は、外部端子を持つ電圧制御
    可能な発振器であり、前記カウント値が出力される前
    は、前記外部端子と前記発振器が電気的に切断され、前
    記カウント値が出力された後は、前記外部端子と前記発
    振器が電気的に接続されることを特徴とする請求項１又
    は２記載の乱数シード生成回路。
  9. 【請求項９】 前記発振器と前記外部端子の間には、前
    記信号により制御されるスイッチ回路が接続されること
    を特徴とする請求項８記載の乱数シード生成回路。
  10. 【請求項１０】 前記カウント値が出力された後は、前
    記クロックは、システムクロックとして使用されること
    を特徴とする請求項８記載の乱数シード生成回路。
  11. 【請求項１１】 前記カウント値を出力するタイミング
    は、前記カウント値を出力する度に、前記クロックの周
    期よりも長い時間の範囲内で変化することを特徴とする
    請求項１又は２記載の乱数シード生成回路。
  12. 【請求項１２】 前記信号に基づいて前記カウント値を
    ラッチするラッチ回路をさらに具備し、前記ラッチ回路
    にラッチされた前記カウント値が前記初期値として使用
    されることを特徴とする請求項１又は２記載の乱数シー
    ド生成回路。
  13. 【請求項１３】 前記信号が入力される乱数生成回路が
    動作状態となると同時に、前記カウント値が前記初期値
    として前記乱数生成回路に取り込まれることを特徴とす
    る請求項１又は２記載の乱数シード生成回路。
  14. 【請求項１４】 クロックを生成する発振器及び前記ク
    ロックに同期して動作するカウンタを有する乱数シード
    生成回路と、前記乱数シード生成回路により生成された
    初期値を用いて乱数を生成する乱数生成回路とを具備
    し、前記カウンタのカウント値は、前記クロックと非同
    期の信号に応答して出力され、その出力された前記カウ
    ント値が前記初期値として使用され、前記乱数を用いて
    転送データの秘匿を行うことを特徴とするドライバ。
  15. 【請求項１５】 クロックを生成する発振器及び前記ク
    ロックに同期して動作するカウンタを有する乱数シード
    生成回路と、前記乱数シード生成回路により生成された
    初期値を用いて乱数を生成する乱数生成回路とを具備
    し、前記カウンタのカウント値を出力するタイミング
    は、信号に応答して一定範囲内でランダムに変化し、そ
    の出力された前記カウント値が前記初期値として使用さ
    れ、前記乱数を用いて転送データの秘匿を行うことを特
    徴とするドライバ。
  16. 【請求項１６】 前記乱数は、電源が投入される度、前
    記データの書き込み若しくは読み出しを行う度、又は、
    機器利用者による所定の操作が行われる度に、作成され
    ることを特徴とする請求項１４又は１５記載のドライ
    バ。
  17. 【請求項１７】 クロックを生成する発振器及び前記ク
    ロックに同期して動作するカウンタを有する乱数シード
    生成回路と、前記乱数シード生成回路により生成された
    初期値を用いて乱数を生成する乱数生成回路とから構成
    されるドライバと、 前記ドライバにより駆動されるデータ保護機能を有する
    ＳＤメモリカードとを具備し、 前記カウンタのカウント値は、前記クロックと非同期の
    信号に応答して出力され、その出力された前記カウント
    値が前記初期値として使用され、前記乱数を用いて転送
    データの秘匿を行うことを特徴とするＳＤメモリカード
    システム。
  18. 【請求項１８】 クロックを生成する発振器及び前記ク
    ロックに同期して動作するカウンタを有する乱数シード
    生成回路と、前記乱数シード生成回路により生成された
    初期値を用いて乱数を生成する乱数生成回路とから構成
    されるドライバと、 前記ドライバにより駆動されるデータ保護機能を有する
    ＳＤメモリカードとを具備し、 前記カウンタのカウント値を出力するタイミングは、信
    号に応答して一定範囲内でランダムに変化し、その出力
    された前記カウント値が前記初期値として使用され、前
    記乱数を用いて転送データの秘匿を行うことを特徴とす
    るＳＤメモリカードシステム。
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