JP2002208657A - Semiconductor device and board for mounting the same - Google Patents
Semiconductor device and board for mounting the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体チップ等の電
子部品を配線基板で支持した半導体装置に関し、より詳
細にはボールグリッドアレイ（以下ＢＧＡという）型の
半導体装置に関する。より詳細には、本発明はＢＧＡ型
半導体装置を実装基板に搭載した状態の電気的接続の信
頼性向上を考慮した構成のＢＧＡ型半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which electronic components such as a semiconductor chip are supported by a wiring board, and more particularly to a ball grid array (BGA) type semiconductor device. More specifically, the present invention relates to a BGA type semiconductor device having a configuration in which improvement in reliability of electrical connection in a state where the BGA type semiconductor device is mounted on a mounting board is considered.
【０００２】近年、半導体チップが高集積化してきてお
り、また、半導体装置の実装の高密度化が要求されてき
ている。2. Description of the Related Art In recent years, semiconductor chips have become more highly integrated, and there has been a demand for higher mounting density of semiconductor devices.
【０００３】そこで、ＱＦＰ型半導体装置に比べて、半
導体装置の一面にボール状の外部接続用端子を広いピッ
チでアレイ状に設けることができ、かつ端子の変形が少
ないという特徴を有するＢＧＡ型半導体装置が注目され
てきている。ＱＦＰ型半導体装置は外部接続用端子が装
置周辺に設けられているため、これをマザーボード（プ
リント基板、回路基板、配線基板、実装基板又は単に基
板などとも言われる）に実装した後に、半導体装置の外
部接続用端子とマザーボードの端子との電気的接続を確
認し、不都合があればそれを修正することは容易であ
る。Therefore, compared to a QFP type semiconductor device, a BGA type semiconductor having a feature that ball-shaped external connection terminals can be provided in an array at a wide pitch on one surface of the semiconductor device and the terminal is less deformed. Devices are receiving attention. Since the external connection terminal is provided around the device in the QFP type semiconductor device, the terminal is mounted on a mother board (also referred to as a printed board, a circuit board, a wiring board, a mounting board, or simply a board, etc.), and then the semiconductor device is mounted. It is easy to check the electrical connection between the external connection terminal and the terminal of the motherboard and correct any inconvenience.
【０００４】しかしながら、ＢＧＡ型半導体装置はその
一面（例えば裏面）の全部又は一部にアレイ状にボール
状の端子が設けられているため、一端マザーボード上に
実装してしまうと、電気的接続の良否を確認することが
困難であり、たとえ確認できたとしても修正することは
極めて困難である。However, in the BGA type semiconductor device, ball-shaped terminals are provided in an array on all or a part of one surface (for example, the back surface) of the BGA type semiconductor device. It is difficult to confirm pass / fail, and even if confirmed, it is extremely difficult to correct.
【０００５】よって、ＢＧＡ型半導体装置は、ＱＦＰ型
等の他の半導体装置よりも、マザーボードとの接続の信
頼性がより要求される。Therefore, the BGA type semiconductor device requires more reliable connection with the motherboard than other semiconductor devices such as the QFP type.
【０００６】[0006]
【従来の技術】図１（ａ）は、従来のＢＧＡ型半導体装
置１０がマザーボード２０に良好に実装された状態を示
す図である。リフロー処理により、はんだバンプ１８は
はんだフィレットを形成して、マザーボード２０上のフ
ットプリント２２上に接合している。良好な実装状態で
は、ＢＧＡ型半導体装置１０の底面とマザーボード２０
の実装面との間の距離Ｈは、装置１０の底面全面にわた
り均一である。2. Description of the Related Art FIG. 1A is a view showing a state in which a conventional BGA type semiconductor device 10 is well mounted on a motherboard 20. Due to the reflow process, the solder bumps 18 form solder fillets and are joined on the footprints 22 on the motherboard 20. In a good mounting state, the bottom surface of the BGA type semiconductor device 10 and the motherboard 20
Is uniform over the entire bottom surface of the device 10.
【０００７】[0007]
【発明が解決しようとする課題】これに対し、図１
（ｂ）及び（ｃ）は、接合不良の状態を示す図である。
図１（ｂ）の場合は、はんだ厚みが薄く、図１（ａ）に
比べ、ＢＧＡ型半導体装置１０がマザーボード２０に近
接している。この状態では、はんだ厚みが薄く、熱スト
レスに弱いという問題点がある。In contrast, FIG.
(B) and (c) are the figures which show the state of a joining failure.
In the case of FIG. 1B, the thickness of the solder is thin, and the BGA type semiconductor device 10 is closer to the motherboard 20 than in FIG. In this state, there is a problem that the thickness of the solder is thin and the solder is weak against thermal stress.
【０００８】また、図１（ｃ）に示す接合不良は、ＢＧ
Ａ型半導体装置１０とマザーボード２０とが相対的に傾
き、はんだ厚みが不均一となっている。この状態では、
はんだ接合部に応力が作用し、またはんだが薄い部分で
は熱ストレスに弱いという問題点がある。In addition, the bonding failure shown in FIG.
The A-type semiconductor device 10 and the motherboard 20 are relatively inclined, and the solder thickness is not uniform. In this state,
There is a problem that a stress acts on a solder joint or that a thin portion is vulnerable to thermal stress.
【０００９】したがって、本発明は上記従来技術の問題
点を解決し、実装後の電気的接続部（はんだ接続部）の
信頼性を高くすることを目的とする。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-mentioned problems of the prior art and to increase the reliability of an electrical connection portion (solder connection portion) after mounting.
【００１０】[0010]
【問題点を解決するための手段】請求項１に記載の発明
は、パッケージと、該パッケージの所定面上に支持され
た外部接続用の端子と、パッケージに支持された電子部
品と、前記パッケージの所定面上に支持され、前記外部
接続用の端子よりも高さの高い複数の突起部とを有し、
前記突起部は、配線基板に実装した状態で、前記所定面
と該配線基板との距離を所定長に保持することを特徴と
する半導体装置である。According to the first aspect of the present invention, there is provided a package, an external connection terminal supported on a predetermined surface of the package, an electronic component supported by the package, and the package. A plurality of protrusions that are supported on a predetermined surface of the external connection terminal and that are higher than the external connection terminals,
The semiconductor device is characterized in that the protrusion maintains a predetermined distance between the predetermined surface and the wiring board when mounted on the wiring board.
【００１１】請求項２に記載の発明は、請求項１におい
て、前記突起部は、前記パッケージの所定面のコーナー
部分に設けられていることを特徴とする半導体装置であ
る。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the protrusion is provided at a corner of a predetermined surface of the package.
【００１２】請求項３に記載の発明は、パッケージと、
該パッケージに支持された外部接続用のボール状のはん
だバンプと、パッケージに支持された電子部品とを有
し、前記はんだバンプは研磨された面を有し、該研磨さ
れた面は実装すべき配線基板上の端子に結合することを
特徴とする半導体装置である。According to a third aspect of the present invention, there is provided a package comprising:
It has a ball-shaped solder bump for external connection supported by the package and an electronic component supported by the package, wherein the solder bump has a polished surface, and the polished surface is to be mounted. A semiconductor device coupled to a terminal on a wiring board.
【００１３】請求項４に記載の発明は、パッケージと、
該パッケージに支持された外部接続用のボール状のはん
だバンプと、パッケージに支持された電子部品と、前記
はんだバンプ間に設けられ、はんだをはじく性質を有す
る材料を含む防はんだ膜とを有することを特徴とする半
導体装置である。According to a fourth aspect of the present invention, there is provided a package comprising:
Having a ball-shaped solder bump for external connection supported by the package, an electronic component supported by the package, and a solder-proof film provided between the solder bumps and including a material having a property of repelling solder. A semiconductor device characterized by the following.
【００１４】請求項５に記載の発明は、請求項４におい
て、前記防はんだ膜は、前記はんだバンプを取り囲むよ
うに格子状に設けられていることを特徴とする半導体装
置である。According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, the solder preventive film is provided in a lattice shape so as to surround the solder bump.
【００１５】請求項６に記載の発明は、請求項４におい
て、前記防はんだ膜は、前記はんだバンプ以外の全面に
設けられていることを特徴とする半導体装置である。According to a sixth aspect of the present invention, in the semiconductor device according to the fourth aspect, the solder prevention film is provided on an entire surface other than the solder bumps.
【００１６】請求項７に記載の発明は、パッケージと、
該パッケージに支持された外部接続用のボール状のはん
だバンプと、パッケージに支持された電子部品と、前記
パッケージ内に設けられて、前記電子部品からの放熱を
外部に伝えるサーマルビアとを有し、該サーマルビアは
階段状に設けられていることを特徴とする半導体装置で
ある。According to a seventh aspect of the present invention, there is provided a package comprising:
A ball-shaped solder bump for external connection supported by the package; an electronic component supported by the package; and a thermal via provided in the package and transmitting heat from the electronic component to the outside. The semiconductor device is characterized in that the thermal vias are provided stepwise.
【００１７】請求項８に記載の発明は、請求項１乃至７
のいずれか一項において、前記電子部品は半導体チップ
であることを特徴とする半導体装置である。The invention described in claim 8 is the invention according to claims 1 to 7
5. The semiconductor device according to claim 1, wherein the electronic component is a semiconductor chip.
【００１８】請求項９に記載の発明は、ベースと、該ベ
ースの第１の面に設けられて、半導体装置のボール状の
はんだバンプにはんだ付け可能な第１の端子と、前記ベ
ースの第２の面に設けられ、配線基板上に設けられた第
２の端子にはんだつけ可能な第２の端子と、前記第１及
び第２の端子を接続する接続部とを有し、前記ベースの
熱膨張係数は、前記半導体装置の熱膨張係数と前記配線
基板の熱膨張係数との間にあることを特徴とする半導体
装置実装用基板である。According to a ninth aspect of the present invention, there is provided a base, a first terminal provided on a first surface of the base and solderable to a ball-shaped solder bump of a semiconductor device, and a first terminal of the base. A second terminal provided on the second surface and solderable to a second terminal provided on the wiring board; and a connecting portion for connecting the first and second terminals. The thermal expansion coefficient is between the thermal expansion coefficient of the semiconductor device and the thermal expansion coefficient of the wiring board.
【００１９】請求項１０に記載の発明は、請求項９にお
いて、前記接続部は、前記ベースに設けられたスルーホ
ール内に設けられた接続導体を含むことを特徴とする半
導体装置実装用基板である。According to a tenth aspect of the present invention, in the ninth aspect, the connection portion includes a connection conductor provided in a through hole provided in the base. is there.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態及び実
施例を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments and examples of the present invention will be described.
【００２１】図２、図３及び図４は、本発明の第１実施
例を示す図である。図２（ａ）は、第１実施例によるＢ
ＧＡ型半導体装置の側面図、図３はその底面図である。
第１実施例の特徴は、ＢＧＡ型半導体装置の底面（パッ
ケージ６０の底面）の４つのコーナーに突起部であるタ
ブ６４を設けたことにある。タブ６４は、はんだバンプ
６２の高さよりも高く、図２（ｂ）に示すようにＢＧＡ
型半導体装置をマザーボード２０に搭載後リフロー処理
した際に、はんだ接合部の厚みが全面において均一とな
るように、強制的にＢＧＡ型半導体装置とマザーボード
２０間の距離を規定する。例えば、はんだバンプ６２の
高さが３００〜４００μｍの場合、タブ６４の高さは４
００〜５００μｍである。実装に際しては、タブ６４を
マザーボード２０の実装面に接着剤等で固定してもよい
し、単に実装面上に置くだけでもよい。タブ６４はリフ
ロー処理時の熱に耐えることができる材質で形成する。
例えば、ガラスエポキシ等の樹脂やアルミニウム等の金
属でタブ６４を形成できる。FIGS. 2, 3 and 4 show a first embodiment of the present invention. FIG. 2 (a) shows B according to the first embodiment.
FIG. 3 is a bottom view of the GA type semiconductor device.
The feature of the first embodiment resides in that tabs 64 as projections are provided at four corners on the bottom surface (the bottom surface of the package 60) of the BGA type semiconductor device. The tab 64 is higher than the height of the solder bump 62 and has a BGA as shown in FIG.
The distance between the BGA type semiconductor device and the motherboard 20 is forcibly specified so that the thickness of the solder joint becomes uniform over the entire surface when the reflow process is performed after the semiconductor device is mounted on the motherboard 20. For example, when the height of the solder bump 62 is 300 to 400 μm, the height of the tab 64 is 4
It is 00 to 500 μm. In mounting, the tab 64 may be fixed to the mounting surface of the motherboard 20 with an adhesive or the like, or may simply be placed on the mounting surface. The tab 64 is formed of a material that can withstand heat during the reflow process.
For example, the tab 64 can be formed of a resin such as glass epoxy or a metal such as aluminum.
【００２２】また、タブ６４の形状は特に限定されない
が、図示する第１実施例では、図４に示すように、三角
柱状である。Although the shape of the tab 64 is not particularly limited, in the first embodiment shown in the drawing, the tab 64 has a triangular prism shape as shown in FIG.
【００２３】このように、タブ６４によりはんだ接合部
を良好な状態にすることができる。換言すれば、このタ
ブ６４の高さを調節してはんだ接合部の厚みをコントロ
ールすることで、熱ストレス等を考慮した厚みを設定す
ることができる。As described above, the tab 64 allows the solder joint to be in a good condition. In other words, by controlling the height of the tab 64 to control the thickness of the solder joint, it is possible to set the thickness in consideration of thermal stress and the like.
【００２４】次に、本発明の第２実施例を説明する。第
２実施例も第１及び第１実施例と同様に、ＢＧＡ型半導
体装置とマザーボードとのはんだ接合の信頼性を向上さ
せることができる構成を具備する。第２実施例を説明す
る前に、図５を参照して第２実施例に関係する従来構成
を説明する。図５に示すように、実際のＢＧＡ型半導体
装置では、その製造工程に起因し、はんだバンプ１８の
高さにバラツキが生じる場合がある。そのため、マザー
ボードに搭載した場合、はんだバンプの高さの低い部分
で接続不良の発生する可能性がある。Next, a second embodiment of the present invention will be described. Like the first and first embodiments, the second embodiment also has a configuration that can improve the reliability of the solder joint between the BGA type semiconductor device and the motherboard. Before describing the second embodiment, a conventional configuration related to the second embodiment will be described with reference to FIG. As shown in FIG. 5, in an actual BGA type semiconductor device, the height of the solder bump 18 may vary due to the manufacturing process. Therefore, when mounted on a motherboard, a connection failure may occur in a portion where the height of the solder bump is low.
【００２５】第２実施例は、図６に示すように、はんだ
バンプ６８を形成した後、この底部を研磨して、はんだ
バンプ６８の高さが等しくなるようにすることを特徴と
する。はんだバンプ６８の研磨された面６８ａは、水平
面となるように研磨する。はんだバンプ６８の高さに応
じて、研磨された面６８ａの大きさもことなる。研磨
は、適当な表面粗さを有する研磨面上にＢＧＡ型半導体
装置を置き、これに均一に力を加えて研磨面上を移動さ
せる。１つの研磨面で研磨してもよいが、表面粗さの異
なる研磨面上を移動させることで研磨の精度をあげるこ
とができる。なお、研磨の精度はμｍ単位で可能であ
る。The second embodiment is characterized in that, as shown in FIG. 6, after a solder bump 68 is formed, its bottom is polished so that the height of the solder bump 68 becomes equal. The polished surface 68a of the solder bump 68 is polished so as to be a horizontal surface. The size of the polished surface 68a varies depending on the height of the solder bump 68. In polishing, a BGA type semiconductor device is placed on a polished surface having an appropriate surface roughness, and a force is applied to the BGA semiconductor device uniformly to move the semiconductor device on the polished surface. Polishing may be performed on one polishing surface, but by moving on polishing surfaces having different surface roughnesses, polishing accuracy can be improved. Note that the polishing accuracy can be in the unit of μm.
【００２６】このようにして、はんだバンプ６８の高さ
を揃えることで、良好なはんだ接合部を形成することが
できる。In this manner, by making the heights of the solder bumps 68 uniform, a good solder joint can be formed.
【００２７】次に、図７を参照して本発明の第３実施例
を説明する。第３実施例は、はんだ接合の接続信頼性を
向上させる点において、前述した第１乃至第２実施例と
同様である。第３実施例では、リフロー処理ではんだバ
ンプ間にはんだがまわり、いわゆるはんだのブリッジが
形成されるのを防止する構成を有している点に特徴があ
る。Next, a third embodiment of the present invention will be described with reference to FIG. The third embodiment is similar to the first and second embodiments in that the connection reliability of the solder joint is improved. The third embodiment is characterized in that it has a configuration for preventing the solder from flowing around between the solder bumps in the reflow process, that is, forming a so-called solder bridge.
【００２８】図７は、本発明の第３実施例によるＢＧＡ
型半導体装置の底面図である。ガラスエポキシ等のパッ
ケージ７０の底面には、はんだバンプ７２がマトリクス
状に設けられており、隣接するはんだバンプ７２間に
は、縦及び横方向（格子状）にライン状の防はんだ膜７
４が形成されている。防はんだ膜７４は、はんだをはじ
く性質を有する。例えば、防はんだ膜７４はシリコンで
形成される。防はんだ膜７４の高さは、はんだバンプ７
２が形成されているパッドの高さ程度あれば、相応の効
果が生じる。隣接するはんだバンプ７２間に防はんだ膜
７４が設けられているため、リフロー処理で余分なはん
だは防はんだ膜７２ではじかれる。よって、はんだがブ
リッジ状になり、はんだバンプ７２間を電気的に結合し
てしまうことが防止できる。FIG. 7 shows a BGA according to a third embodiment of the present invention.
FIG. 3 is a bottom view of the semiconductor device. Solder bumps 72 are provided in the form of a matrix on the bottom surface of a package 70 made of glass epoxy or the like.
4 are formed. The solder prevention film 74 has a property of repelling solder. For example, the solder prevention film 74 is formed of silicon. The height of the solder preventive film 74 is
If the height is about the height of the pad where 2 is formed, a corresponding effect is produced. Since the solder preventive film 74 is provided between the adjacent solder bumps 72, excess solder is repelled by the solder preventive film 72 by the reflow process. Therefore, it is possible to prevent the solder from forming a bridge and electrically connecting the solder bumps 72.
【００２９】格子状の防はんだ膜７４は、公知の転写
法、ディスペンス法、又はメッシュマスク処理法等で形
成できる。はんだバンプ７２を形成する前に防はんだ膜
７４を設けてもよいし、はんだバンプ７２を形成した後
に防はんだ膜７４を設けることとしてもよい。The grid-like solder preventive film 74 can be formed by a known transfer method, dispensing method, mesh mask processing method, or the like. The solder prevention film 74 may be provided before the formation of the solder bump 72, or the solder prevention film 74 may be provided after the formation of the solder bump 72.
【００３０】また、同様の防はんだ膜７４をマザーボー
ドの実装面上に形成してもよい。このようにすること
で、マザーボードの実装面上でのはんだブリッジの発生
を防止することができる。Further, a similar solder prevention film 74 may be formed on the mounting surface of the motherboard. By doing so, the occurrence of solder bridges on the mounting surface of the motherboard can be prevented.
【００３１】防はんだ膜は、図７に示す格子状の形態に
代えて、図８に示すように、はんだバンプ７２以外のＢ
ＧＡ型半導体装置の底面全面に防はんだ膜７６を形成し
てもよい。この防はんだ膜７６は、公知の転写法やディ
スペンス法等で形成できる。また、はんだバンプ７２を
形成する前に防はんだ膜７６を設けてもよいし、はんだ
バンプ７２を形成した後に防はんだ膜７６を設けること
としてもよい。As shown in FIG. 8, instead of the lattice-like form shown in FIG.
A solder prevention film 76 may be formed on the entire bottom surface of the GA semiconductor device. This solder prevention film 76 can be formed by a known transfer method, a dispensing method, or the like. Further, the solder prevention film 76 may be provided before the formation of the solder bump 72, or the solder prevention film 76 may be provided after the formation of the solder bump 72.
【００３２】次に、本発明の第４実施例を説明する。前
述の第１乃至第３実施例は、はんだ接合部の信頼性を向
上させるために、ＢＧＡ型半導体装置の構成に工夫を加
えた。以下に説明する第４実施例では、ＢＧＡ型半導体
装置をマザーボードに実装するに際し、半導体装置実装
用基板（以下、中間基板という）を介在させることを特
徴とする。第４実施例では、はんだ接合部の信頼性を向
上させるために、マザーボードを形成する材料の熱膨張
係数とＢＧＡ型半導体装置のパッケージの熱膨張係数差
に着目し、中間基板でこの差を吸収するようにしたこと
を特徴とする。Next, a fourth embodiment of the present invention will be described. In the above-described first to third embodiments, the configuration of the BGA type semiconductor device is improved to improve the reliability of the solder joint. The fourth embodiment described below is characterized in that a semiconductor device mounting board (hereinafter, referred to as an intermediate board) is interposed when a BGA type semiconductor device is mounted on a motherboard. In the fourth embodiment, in order to improve the reliability of the solder joint, attention is paid to the difference between the coefficient of thermal expansion of the material forming the motherboard and the coefficient of thermal expansion of the package of the BGA type semiconductor device, and this difference is absorbed by the intermediate substrate. It is characterized by doing.
【００３３】図９は、中間基板を用いてＢＧＡ型半導体
装置をマザーボード上に実装した様子を示す図である。
ＢＧＡ型半導体装置７８は、中間基板８０の一方の面に
実装され、中間基板８０の他方の面はマザーボード２０
の搭載面に面している。FIG. 9 is a diagram showing a state in which a BGA type semiconductor device is mounted on a motherboard using an intermediate substrate.
The BGA type semiconductor device 78 is mounted on one surface of the intermediate substrate 80, and the other surface of the intermediate substrate 80 is mounted on the motherboard 20.
Facing the mounting surface.
【００３４】図１０は、中間基板８０の上面（ＢＧＡ型
半導体装置側の面）を示す図である。中間基板８０はベ
ース８１を有し、ここにＢＧＡ型半導体装置７８のはん
だバンプ７９の並びに対応したパッド８２が形成されて
いる。FIG. 10 is a diagram showing the upper surface of the intermediate substrate 80 (the surface on the BGA type semiconductor device side). The intermediate substrate 80 has a base 81, on which the pads 82 corresponding to the solder bumps 79 of the BGA type semiconductor device 78 are formed.
【００３５】図１０及び図１１に示すように、各パッド
８２の中心にはスルーホール８４が設けられている。ス
ルーホール８４内部には接続導体８６が形成されてい
る。また、パッド８２が設けられている面と反対のベー
ス８１の面には、パッド８２と同様のランド８８が形成
されている。このランド８８は、接続導体８６に接続さ
れている。なお、パッド８２、接続導体８６及びランド
８８は銅等の導電物質で一体に形成されたものである。
ランド８８上には、はんだバンプ９４の核となる銅コア
９０が形成されている。この銅コア９０を形成する際
に、銅はスルーホール８４内部にも充填される。また、
銅コア９０はＮｉ−Ａｕメッキ９２が施されている。As shown in FIGS. 10 and 11, a through hole 84 is provided at the center of each pad 82. A connection conductor 86 is formed inside the through hole 84. A land 88 similar to the pad 82 is formed on the surface of the base 81 opposite to the surface on which the pad 82 is provided. This land 88 is connected to the connection conductor 86. Note that the pad 82, the connection conductor 86, and the land 88 are integrally formed of a conductive material such as copper.
On the land 88, a copper core 90 serving as a core of the solder bump 94 is formed. When the copper core 90 is formed, copper is also filled in the through hole 84. Also,
The copper core 90 is provided with a Ni-Au plating 92.
【００３６】ＢＧＡ型半導体装置８０のはんだバンプ７
９を中間基板８０のランド８８上に搭載してリフロー処
理で固定し、中間基板８０のはんだバンプ９４をマザー
ボード２０上のパッド２２に搭載してリフロー処理で固
定する。これにより、電気的接続は、パッド７９を直接
マザーボード２０上に実装した場合と同じである。The solder bump 7 of the BGA type semiconductor device 80
9 is mounted on the land 88 of the intermediate substrate 80 and fixed by reflow processing, and the solder bumps 94 of the intermediate substrate 80 are mounted on the pads 22 on the motherboard 20 and fixed by reflow processing. Thus, the electrical connection is the same as when the pads 79 are directly mounted on the motherboard 20.
【００３７】ここで、ＢＧＡ型半導体装置７８を直接マ
ザーボード２０上に実装した場合、ＢＧＡ型半導体装置
７８のパッケージの材質とマザーボード２０の材質との
熱膨張係数の差より、はんだ接合部に応力が加わり、ク
ラックが発生する可能性がある。Here, when the BGA type semiconductor device 78 is directly mounted on the motherboard 20, a stress is applied to the solder joint due to a difference in thermal expansion coefficient between the package material of the BGA type semiconductor device 78 and the material of the motherboard 20. In addition, cracks may occur.
【００３８】例えば、ＢＧＡ型半導体装置７８のパッケ
ージをセラミックで形成した場合、セラミックの熱膨張
係数は７×１０-6（／℃）程度である。一方、マザーボ
ード２０をガラスエポキシで形成した場合、ガラスエポ
キシの熱膨張係数は２０×１０-6（／℃）程度であり、
セラミックに比べ１３×１０-6（／℃）程大きい。ＢＧ
Ａ型半導体装置７８をはんだで実装する際、リフロー時
にかかる熱でセラミックとマザーボード２０との間にこ
の熱膨張係数の差によるズレが生じるため、接合後ＢＧ
Ａバンプを含むはんだ接合部にストレスがかかる。この
ストレスはＢＧＡ端面にいく程大きく、また、ＢＧＡ型
半導体装置７８のパッケージサイズが大きいほど大きく
なる。はんだ接合部にこのようなストレスが引加された
状態では、はんだ接合部の信頼性が低下し、初期状態で
前述のクラックが発生する場合がある。For example, when the package of the BGA type semiconductor device 78 is formed of ceramic, the coefficient of thermal expansion of the ceramic is about 7 × 10 −6 (/ ° C.). On the other hand, when the motherboard 20 is formed of glass epoxy, the thermal expansion coefficient of the glass epoxy is about 20 × 10 −6 (/ ° C.),
13 × 10 −6 (/ ° C.) larger than ceramic. BG
When the A-type semiconductor device 78 is mounted with solder, heat generated during reflow causes a difference between the ceramic and the motherboard 20 due to the difference in the coefficient of thermal expansion.
Stress is applied to the solder joint including the A bump. This stress increases as it approaches the BGA end face, and increases as the package size of the BGA type semiconductor device 78 increases. In a state where such a stress is applied to the solder joint, the reliability of the solder joint is reduced, and the above-described crack may occur in an initial state.
【００３９】第４実施例では、上記熱膨張係数の差を吸
収するため、上記中間基板８０を形成するベース８１
を、ＢＧＡ型半導体装置７８のパッケージを形成する材
料の熱膨張係数と、マザーボードを形成する材料の熱膨
張係数との中間程度の熱膨張係数を有する材料で形成す
る。例えば、セラミックとガラスエポキシ樹脂を用いた
場合、中間基板８０のベース８１を熱膨張係数が約１３
×１０-6（／℃）程度のフッ素樹脂とセラミックとの複
合材で形成する。このような中間基板８０を用いると、
リフロー時にかかる熱でセラミックとの複合材との熱膨
張係数の差及び複合材とエポキシ樹脂との熱膨張率の差
は４×１０-6（／℃）程度であり、熱膨張係数の差によ
るズレは小さい。よって、ＧＢＡ型半導体装置７８と中
間基板８０とのはんだ接合部及び中間基板８０とマザー
ボード２０とのはんだ接合部に大きなストレスがかかる
ことはない。よって、結果的にＢＧＡ型半導体装置７８
とマザーボード８０との電気的接続の信頼性を向上させ
ることができる。In the fourth embodiment, in order to absorb the difference in the coefficient of thermal expansion, the base 81 on which the intermediate substrate 80 is formed is formed.
Is formed of a material having a thermal expansion coefficient which is about the middle between the thermal expansion coefficient of the material forming the package of the BGA type semiconductor device 78 and the thermal expansion coefficient of the material forming the motherboard. For example, when ceramic and glass epoxy resin are used, the base 81 of the intermediate substrate 80 has a thermal expansion coefficient of about 13
It is formed of a composite material of a fluororesin of about × 10 −6 (/ ° C.) and a ceramic. When such an intermediate substrate 80 is used,
The difference in the coefficient of thermal expansion between the ceramic and the composite material and the difference in the coefficient of thermal expansion between the composite material and the epoxy resin due to the heat applied during reflow are about 4 × 10 −6 (/ ° C.), The gap is small. Therefore, a large stress is not applied to the solder joint between the GBA type semiconductor device 78 and the intermediate substrate 80 and the solder joint between the intermediate substrate 80 and the motherboard 20. Therefore, as a result, the BGA type semiconductor device 78
Reliability of the electrical connection between the power supply and the motherboard 80 can be improved.
【００４０】なお、ＢＧＡ型半導体装置７８のパッケー
ジを形成する材料と、マザーボードを形成する材料が特
定されるので、これらの熱膨張係数における中間程度の
熱膨張係数を有する材料を選択することは設計的事項で
あり、ここですべての可能な組み合わせを列挙すること
は省略する。Since the material for forming the package of the BGA type semiconductor device 78 and the material for forming the motherboard are specified, it is not possible to select a material having a thermal expansion coefficient intermediate between these. Therefore, listing all possible combinations is omitted here.
【００４１】次に、本発明の第５実施例を説明する。第
５実施例は、ＢＧＡ型半導体装置とはんだバンプに電気
的に接続されかつパッケージに指示されたボンディング
パッドとの電気的接続の信頼性の向上させることができ
る構成を具備していることを特徴とする。より詳細に
は、第５実施例は上記電気的接続を実現するボンディン
グワイヤやボンディングパッドが水分により腐食される
のを防止できる構成を有するＢＧＡ型半導体装置であ
る。Next, a fifth embodiment of the present invention will be described. The fifth embodiment is characterized in that the fifth embodiment is provided with a configuration that is electrically connected to the BGA type semiconductor device and the solder bumps, and that can improve the reliability of the electrical connection between the bonding pads indicated on the package. And More specifically, the fifth embodiment is a BGA type semiconductor device having a configuration capable of preventing a bonding wire or a bonding pad for realizing the electrical connection from being corroded by moisture.
【００４２】図１２は、本発明の第５実施例によるＢＧ
Ａ型半導体装置を、コンピュータ等の電子装置のケース
１３０に固着した状態を示す。このＢＧＡ型半導体装置
１００は、多層構成のパッケージ１０１、パッケージ１
０１内の凹部にエポキシ接着剤等で接着された半導体チ
ップ（ベアチップ）１０２、ボンディングワイヤ１０
３、エポキシ樹脂等のリッド１０４、はんだバンプ１０
５を有する。第５実施例によるＢＧＡ型半導体装置１０
０は、多層構成のパッケージ１０１に階段状にサーマル
ビア１０６を設けたことを特徴とする。FIG. 12 shows a BG according to a fifth embodiment of the present invention.
1 shows a state in which an A-type semiconductor device is fixed to a case 130 of an electronic device such as a computer. The BGA type semiconductor device 100 includes a package 101 having a multilayer structure, a package 1
01, a semiconductor chip (bare chip) 102 bonded with an epoxy adhesive or the like to a recess in the bonding wire 10
3, lid 104 of epoxy resin or the like, solder bump 10
5 BGA type semiconductor device 10 according to fifth embodiment
No. 0 is characterized in that a thermal via 106 is provided in a stepped manner on a package 101 having a multilayer structure.
【００４３】マザーボード２０にはんだバンプ１０５を
介して実装されたＢＧＡ型半導体装置１００のパッケー
ジ１０１の背面を金属等のケース１３０に、シリコン接
着剤を用いて固定した場合、ケース１３０内部にある水
分がサーマルビア１０６を介して侵入する可能性があ
る。従来のＢＧＡ型半導体装置では、サーマルビアが半
導体チップに向けて直線状に形成されていたため、サー
マルビアに侵入した水分は半導体チップに到達し、ボン
ディングワイヤを腐食させてしまう。When the back surface of the package 101 of the BGA type semiconductor device 100 mounted on the motherboard 20 via the solder bumps 105 is fixed to a case 130 made of metal or the like by using a silicon adhesive, the moisture inside the case 130 will be removed. There is a possibility of intrusion through the thermal via 106. In the conventional BGA type semiconductor device, since the thermal via is formed linearly toward the semiconductor chip, the moisture that has entered the thermal via reaches the semiconductor chip and corrodes the bonding wire.
【００４４】これに対し、図１２に示す構成では、放熱
用のサーマルビア１０６を階段状に設けているため、た
とえ水分がケース１３０に接するビアホール１０６内に
侵入しても半導体チップ１０２に到達する可能性は極め
て小さい。よって、ボンディングワイヤ１０３が腐食す
る可能性を実質的に除去することができる。本発明者の
実験によれば、半導体チップ１０２のボンディングパッ
ドやボンディングワイヤの腐食障害が激減し、半導体チ
ップ１０２の耐湿寿命が直線状のサーマルビアを有する
パッケージに搭載したものに比べ１．５倍程度向上した
ことが確認されている。On the other hand, in the configuration shown in FIG. 12, the thermal vias 106 for heat dissipation are provided in a stepwise manner, so that even if moisture enters the via hole 106 in contact with the case 130, it reaches the semiconductor chip 102. The possibilities are extremely small. Therefore, the possibility that the bonding wire 103 is corroded can be substantially eliminated. According to the experiment of the present inventor, the corrosion damage of the bonding pads and bonding wires of the semiconductor chip 102 is drastically reduced, and the moisture resistance life of the semiconductor chip 102 is 1.5 times that of the semiconductor chip 102 mounted on a package having linear thermal vias. It has been confirmed that the degree has improved.
【００４５】図１３は、図１２に示すパッケージ１０１
の詳細を示す図である。パッケージ１０１は５層構成
で、５枚のガラスエポキシ板１１１〜１１５を積層した
構成である。ガラスエポキシ板１１１〜１１３の両面に
は、パターニングされた銅薄膜（図１３中太く示した直
線部分）が形成されている。ガラスエポキシ板１１２〜
１１５は、接着樹脂シート１１６〜１１８で相互に固着
される。なお、積層した状態で内部に銅等の接続導体が
設けられたスルーホールを形成し、ランド部分にはんだ
バンプ１０５を設ける。図１２中の点線は、このスルー
ホールを示している。FIG. 13 shows the package 101 shown in FIG.
It is a figure which shows the detail of. The package 101 has a five-layer configuration and has a configuration in which five glass epoxy plates 111 to 115 are stacked. On both surfaces of the glass epoxy plates 111 to 113, patterned copper thin films (thick linear portions shown in FIG. 13) are formed. Glass epoxy plate 112 ~
115 are fixed to each other by adhesive resin sheets 116 to 118. In the laminated state, a through-hole in which a connection conductor such as copper is provided is formed, and a solder bump 105 is provided on a land portion. The dotted line in FIG. 12 indicates this through hole.
【００４６】図１４は、図１３に示すガラスエポキシ基
板１１１及び１１２の製造工程である。図１４（ａ）に
示すように、両面に銅薄膜が設けられた２枚のガラスエ
ポキシ基板１１１と１１２を貼り合わせる。次に、図１
４（ｂ）に示すように、両側から適当な治具でホール１
２６を形成する。そして、図４（ｃ）に示すように、ス
ルーホール１２６内部を銅等の金属でメッキしてサーマ
ルビア１０６を形成する。FIG. 14 shows a process of manufacturing the glass epoxy substrates 111 and 112 shown in FIG. As shown in FIG. 14A, two glass epoxy substrates 111 and 112 each having a copper thin film provided on both surfaces are bonded. Next, FIG.
As shown in FIG. 4 (b), the hole 1 was set with appropriate jigs from both sides.
26 is formed. Then, as shown in FIG. 4C, the thermal via 106 is formed by plating the inside of the through hole 126 with a metal such as copper.
【００４７】以上、本発明の実施例を説明した。なお、
前述した本発明の実施例を組み合わることができること
は勿論である。The embodiment of the present invention has been described above. In addition,
It goes without saying that the above-described embodiments of the present invention can be combined.
【００４８】[0048]
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。As described above, according to the present invention, the following effects can be obtained.
【００４９】請求項１及び２に記載の発明によれば、パ
ッケージの所定面上に支持され、外部接続用の端子（は
んだバンプ）よりも高さの高い複数の突起部とを有し、
突起部は、配線基板に実装した状態で、前記所定面と配
線基板との距離を所定長に保持することができ、はんだ
接合部の信頼性が向上する。According to the first and second aspects of the present invention, there are provided a plurality of projections supported on a predetermined surface of the package and having a height higher than terminals (solder bumps) for external connection.
The projection can maintain the distance between the predetermined surface and the wiring board at a predetermined length when mounted on the wiring board, and the reliability of the solder joint is improved.
【００５０】請求項３に記載の発明によれば、はんだバ
ンプを研磨することではんだバンプの高さを均一にで
き、はんだ接合部の信頼性が向上する。According to the third aspect of the present invention, the height of the solder bump can be made uniform by polishing the solder bump, and the reliability of the solder joint is improved.
【００５１】請求項４、５及び６に記載の発明によれ
ば、はんだバンプ間に設けられ、はんだをはじく性質を
有する材料を含む防はんだ膜を設けたことにより、はん
だブリッジ等の発生を防止することができ、はんだ接合
部の信頼性は向上する。According to the fourth, fifth and sixth aspects of the present invention, the occurrence of a solder bridge or the like is prevented by providing a solder prevention film including a material having a property to repel solder, which is provided between solder bumps. And the reliability of the solder joint is improved.
【００５２】請求項７に記載の発明によれば、パッケー
ジ内に設けられた放熱用のサーマルビアが階段状である
ため、サーマルビアに水分が侵入しても半導体チップ等
の電子部品に到達する可能性は極めて小さく、電気的接
続の信頼性は向上する。According to the seventh aspect of the present invention, since the thermal via for heat dissipation provided in the package has a step shape, even if moisture enters the thermal via, it reaches an electronic component such as a semiconductor chip. The possibilities are very small and the reliability of the electrical connection is improved.
【００５３】請求項９及び１０に記載の発明によれば、
半導体装置と配線基板との間に実装用の基板を介在さ
せ、この基板を、半導体装置と配線基板との中間の熱膨
張係数を有する材料で構成するので、基板が熱膨張の差
を吸収し、半導体装置と配線基板との間の電気的接続の
信頼性は向上する。According to the ninth and tenth aspects of the present invention,
A mounting substrate is interposed between the semiconductor device and the wiring substrate, and the substrate is made of a material having a thermal expansion coefficient intermediate between that of the semiconductor device and the wiring substrate, so that the substrate absorbs the difference in thermal expansion. In addition, the reliability of the electrical connection between the semiconductor device and the wiring board is improved.
【図１】本発明の第１実施例に関連する従来技術の問題
点を説明するための図である。FIG. 1 is a diagram for explaining a problem of a related art related to a first embodiment of the present invention.
【図２】本発明の第１実施例によるＢＧＡ型半導体装置
を示す図である。FIG. 2 is a diagram illustrating a BGA type semiconductor device according to a first embodiment of the present invention.
【図３】第１実施例によるＢＧＡ型半導体装置の底面図
である。FIG. 3 is a bottom view of the BGA type semiconductor device according to the first embodiment.
【図４】第１実施例によるＢＧＡ型半導体装置が有する
タブの拡大斜視図である。FIG. 4 is an enlarged perspective view of a tab included in the BGA type semiconductor device according to the first embodiment.
【図５】本発明の第２実施例に関連する従来技術の問題
点を説明するための図である。FIG. 5 is a diagram for explaining a problem of the related art related to the second embodiment of the present invention.
【図６】本発明の第２実施例を示す要部側面図である。FIG. 6 is a main part side view showing a second embodiment of the present invention.
【図７】本発明の第３実施例によるＢＧＡ型半導体装置
の底面図である。FIG. 7 is a bottom view of a BGA type semiconductor device according to a third embodiment of the present invention.
【図８】図７に示す構成の変形例を示す図である。FIG. 8 is a diagram showing a modification of the configuration shown in FIG. 7;
【図９】本発明に第４実施例による半導体装置実装用基
板（中間基板）を用いて半導体装置をマザーボードに実
装した様子を示す図である。FIG. 9 is a diagram showing a semiconductor device mounted on a motherboard using a semiconductor device mounting substrate (intermediate substrate) according to a fourth embodiment of the present invention.
【図１０】第４実施例による中間基板の平面図である。FIG. 10 is a plan view of an intermediate substrate according to a fourth embodiment.
【図１１】第４実施例による中間基板の一部断面図であ
る。FIG. 11 is a partial sectional view of an intermediate substrate according to a fourth embodiment.
【図１２】本発明の第５実施例によるＢＧＡ型半導体装
置を電子装置のケースに取り付けた状態を示す図であ
る。FIG. 12 is a view showing a state in which a BGA type semiconductor device according to a fifth embodiment of the present invention is attached to a case of an electronic device.
【図１３】第５実施例によるＢＧＡ型半導体装置のパッ
ケージの構成を示す断面図である。FIG. 13 is a sectional view showing a configuration of a package of a BGA type semiconductor device according to a fifth embodiment.
【図１４】図１３に示すパッケージの一部の製造工程を
示す図である。FIG. 14 is a diagram showing a part of the manufacturing process of the package shown in FIG. 13;
１８，６２，６８，７２，７９，９４，１０５ はんだ
バンプ ２０ マザーボード ６０，７０ パッケージ ６４ タブ ７４，７６ 防はんだ膜 ７８，１００ ＧＢＡ型半導体装置 ８０ 中間基板 ８１ ベース ８２ パッド ８４ スルーホール ８６ 接続導体 ８８ ランド ９０ 銅コア ９２ Ｎｉ−Ａｕメッキ １０１ パッケージ １０２ 半導体チップ（ベアチップ） １０３ ボンディングワイヤ １０４ リッド １０６ サーマルビア １１１〜１１５ ガラスエポキシ板 １１６〜１１８ 接着樹脂シート １３０ ケース18, 62, 68, 72, 79, 94, 105 Solder bump 20 Motherboard 60, 70 Package 64 Tab 74, 76 Solderproof film 78, 100 GBA type semiconductor device 80 Intermediate substrate 81 Base 82 Pad 84 Through hole 86 Connection conductor 88 Land 90 Copper core 92 Ni-Au plating 101 Package 102 Semiconductor chip (bare chip) 103 Bonding wire 104 Lid 106 Thermal via 111-115 Glass epoxy plate 116-118 Adhesive resin sheet 130 Case
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 1/18 Ｈ０１Ｌ 23/12 Ｊ (72)発明者 熊井 利夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 落合 良一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 手島 康裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 新城 護 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小林 泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田村 英晃 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 飯村 博司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 千葉 清四 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関屋 幸雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 五十嵐 修三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市原 康弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 Ｆターム(参考） 5E336 AA04 CC34 CC44 CC58 EE03 GG06 5F036 AA01 BB21 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H05K 1/18 H01L 23/12 J (72) Inventor Toshio Kumai 1015 Uedanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Fujitsu Limited (72) Inventor Ryoichi Ochiai 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Yasuhiro Tejima 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Shinjo Go Kanagawa Fujitsu Co., Ltd. (72) Inventor Yasushi Kobayashi 1015 Ueodanaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture Inside Fujitsu Co., Ltd. (72) Inventor Hideaki Tamura 1015, Ueodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Address Fujitsu Limited (72) Inventor Hiroshi Iimura 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Seizo Chiba 1015 Kamidanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Fujitsu Limited (72 Inventor Sekiya Yukio 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Shuzo Igarashi 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Yasuhiro Ichihara, Nakahara-ku, Kawasaki City, Kanagawa Prefecture 1015 Odanaka F term in Fujitsu Limited (Reference) 5E336 AA04 CC34 CC44 CC58 EE03 GG06 5F036 AA01 BB21
Claims (10)
と、 パッケージに支持された電子部品と、 前記パッケージの所定面上に支持され、前記外部接続用
の端子よりも高さの高い複数の突起部とを有し、 前記突起部は、配線基板に実装した状態で、前記所定面
と該配線基板との距離を所定長に保持することを特徴と
する半導体装置。A package; an external connection terminal supported on a predetermined surface of the package; an electronic component supported by the package; and an external connection terminal supported on a predetermined surface of the package. A plurality of projections having a height higher than the height of the projections, wherein the projections maintain a predetermined distance between the predetermined surface and the wiring board when mounted on the wiring board. apparatus.
のコーナー部分に設けられていることを特徴とする請求
項５記載の半導体装置。2. The semiconductor device according to claim 5, wherein the protrusion is provided at a corner of a predetermined surface of the package.
だバンプと、 パッケージに支持された電子部品とを有し、 前記はんだバンプは研磨された面を有し、該研磨された
面は実装すべき配線基板上の端子に結合することを特徴
とする半導体装置。3. A package, comprising: a ball-shaped solder bump for external connection supported by the package; and an electronic component supported by the package, wherein the solder bump has a polished surface; A semiconductor device wherein a polished surface is bonded to a terminal on a wiring board to be mounted.
だバンプと、 パッケージに支持された電子部品と、 前記はんだバンプ間に設けられ、はんだをはじく性質を
有する材料を含む防はんだ膜とを有することを特徴とす
る半導体装置。4. A package, a ball-shaped solder bump for external connection supported by the package, an electronic component supported by the package, and a material provided between the solder bumps and having a property of repelling solder. A semiconductor device comprising:
取り囲むように格子状に設けられていることを特徴とす
る請求項４記載の半導体装置。5. The semiconductor device according to claim 4, wherein said solder-preventing film is provided in a lattice shape so as to surround said solder bump.
外の全面に設けられていることを特徴とする請求項４記
載の半導体装置。6. The semiconductor device according to claim 4, wherein said solder prevention film is provided on the entire surface other than said solder bumps.
だバンプと、 パッケージに支持された電子部品と、 前記パッケージ内に設けられて、前記電子部品からの放
熱を外部に伝えるサーマルビアとを有し、 該サーマルビアは階段状に設けられていることを特徴と
する半導体装置。7. A package, a ball-shaped solder bump for external connection supported by the package, an electronic component supported by the package, and provided in the package to radiate heat from the electronic component to the outside. And a thermal via for transmitting the thermal via to the semiconductor device.
を特徴とする請求項１乃至７のいずれか一項記載の半導
体装置。8. The semiconductor device according to claim 1, wherein said electronic component is a semiconductor chip.
状のはんだバンプにはんだ付け可能な第１の端子と、 前記ベースの第２の面に設けられ、配線基板上に設けら
れた第２の端子にはんだつけ可能な第２の端子と、 前記第１及び第２の端子を接続する接続部とを有し、 前記ベースの熱膨張係数は、前記半導体装置の熱膨張係
数と前記配線基板の熱膨張係数との間にあることを特徴
とする半導体装置実装用基板。9. A base, a first terminal provided on a first surface of the base and solderable to a ball-shaped solder bump of a semiconductor device, and a first terminal provided on a second surface of the base. A second terminal provided on the wiring board, the second terminal being solderable to a second terminal; and a connecting portion for connecting the first and second terminals. A substrate for mounting a semiconductor device, wherein the substrate is between a coefficient of thermal expansion of the device and a coefficient of thermal expansion of the wiring board.
たスルーホール内に設けられた接続導体を含むことを特
徴とする請求項９記載の半導体装置実装用基板。10. The semiconductor device mounting board according to claim 9, wherein said connection portion includes a connection conductor provided in a through hole provided in said base.
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