JP2002198487A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002198487A
JP2002198487A JP2000395965A JP2000395965A JP2002198487A JP 2002198487 A JP2002198487 A JP 2002198487A JP 2000395965 A JP2000395965 A JP 2000395965A JP 2000395965 A JP2000395965 A JP 2000395965A JP 2002198487 A JP2002198487 A JP 2002198487A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
resin
electrode
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000395965A
Other languages
English (en)
Other versions
JP3683179B2 (ja
Inventor
Yukiko Nakaoka
由起子 中岡
Kazuhiko Matsumura
和彦 松村
Hideyuki Kaneko
英之 金子
Koichi Nagao
浩一 長尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000395965A priority Critical patent/JP3683179B2/ja
Priority to US09/966,093 priority patent/US6583512B2/en
Priority to TW090126878A priority patent/TW511272B/zh
Priority to KR1020010084671A priority patent/KR100559649B1/ko
Priority to US10/128,298 priority patent/US6558977B2/en
Publication of JP2002198487A publication Critical patent/JP2002198487A/ja
Priority to US10/370,735 priority patent/US20030127722A1/en
Application granted granted Critical
Publication of JP3683179B2 publication Critical patent/JP3683179B2/ja
Priority to KR1020050076552A priority patent/KR100689563B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83859—Localised curing of parts of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 ２枚の半導体チップを接合しパッケージ化し
た半導体装置において、上側の半導体チップのパッケー
ジクラックの発生や接続の信頼性の悪化を抑制する。 【解決手段】 ２枚の半導体チップを接合した三次元デ
バイスとして機能する半導体装置において、上側の半導
体チップの裏面を研磨したり、上側の半導体チップの側
面全体を樹脂層により覆ったり、あるいは、上側の半導
体チップの中央部を周辺部よりも厚くする。これによ
り、パッケージクラックの発生が抑制され、半導体装置
の信頼性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、第１の半導体チッ
プの上に第２の半導体チップが接続された半導体装置及
びその製造法に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型、高速処理化に従
い、２種類以上の半導体チップを積層してなる三次元デ
バイス構造は、広く検討されている。２種類以上の半導
体チップを個別に１チップ化する技術と、三次元デバイ
スを形成する技術とを比較すると、半導体チップ内に設
けられる半導体素子の種類によって有利・不利がある。
例えば、メモリ・ロジック混載デバイスのように混載プ
ロセスで形成された半導体素子を１チップ化するのはプ
ロセスが複雑になりコスト高となる。そこで、個別に適
切なプロセスにより形成された半導体素子を有する２種
類の半導体チップを互いに積層することにより、低コス
ト化を図ろうとするための種々の提案がなされており、
製品化が始まっているデバイスもある。
【０００３】以下、従来の三次元化された半導体装置の
構造と製造方法について説明する。図１７は、従来の三
次元デバイスの構造を示す断面図である。図１８（ａ）
〜（ｃ）は、上記従来の三次元デバイスの製造工程を示
す断面図である。
【０００４】図１７に示すように、従来の三次元デバイ
スは、上面に複数の第１の内部電極１１１及びボンディ
ングパッド１１２とを有する第１の半導体チップ１１０
と、上面に複数の第２の内部電極１２１を有する第２の
半導体チップ１２０と、上記第１の半導体チップ１１０
を搭載するためのダイパッド１３１と、上記各半導体チ
ップ１１０，１２０内のトランジスタ等の素子と外部機
器との間で電気的信号をやりとりするためのリード１３
２とを備えている。
【０００５】そして、第１の半導体チップ１１０の上に
第１，第２の内部電極１１１，１２１同士を位置合わせ
した状態で第２の半導体チップ１２０が搭載され、第１
の内部電極１１１と第２の内部電極１２１とは、金属バ
ンプ１２３を介して互いに電気的に接続されている。ま
た、第１の半導体チップ１１０と第２の半導体チップ１
２０との間には樹脂１３０が充填され、樹脂１３０によ
り第１，第２の半導体チップ１１０，１２０が互いに接
着されて一体化されている。また、上記ダイパッド１３
１及びリード１３２は、１つのリードフレームから切り
離されたものである。第１の半導体チップ１１０はダイ
パッド１３１にＰｄ，Ａｇ等の金導電性ペースト１３３
により固定され、第１の半導体チップ１１０のボンディ
ングパッド１１２とリード１３２とはボンディングワイ
ヤ１３４を介して電気的に接続されている。さらに、第
１の半導体チップ１１０，第２の半導体チップ１２０，
ボンディングワイヤ１３４，ダイパッド１３１及びリー
ド１３２は、封止樹脂１３５により封止されてパッケー
ジングされている。
【０００６】次に、従来の半導体装置の製造方法につい
て説明する。
【０００７】図１８（ａ）に示す工程で、以下の手順に
より、第１の半導体チップ１１０と第２の半導体チップ
１２０とを位置合わせする。まず、上面に複数の第１の
内部電極１１１を有する第１の半導体チップ１１０を準
備し、第１の半導体チップ１１０を実装治具（図示せ
ず）の上に載置して、第１の半導体チップ１１０の上面
に樹脂１３０を塗布する。一方、上面に複数の第２の内
部電極１２１及びその上のバリアメタル１２２を有する
第２の半導体チップ１２０を準備し、第２の半導体チッ
プ１２０のバリアメタル１２２の上に金属バンプ１２３
を形成する。そして、第１の半導体チップ１１０の上方
に、第１の半導体チップ１１０をその下面を下方に向け
た状態で対向させて、第１の内部電極１１１と第２の内
部電極１２１（バリアメタル１２２）とを位置合わせす
る。
【０００８】次に、図１８（ｂ）に示す工程で、以下の
手順により、第１の半導体チップ１１０と第２の半導体
チップ１２０とを互いに接合する。まず、第２の半導体
チップ１２０をその裏面から金属ツール１４０によって
加熱・加圧して第２の半導体チップ１２０の内部電極１
２１上（バリメタル１２２上）に形成された金属バンプ
１２３を介して、第１の半導体チップ１１０の第１の内
部電極１１１と第２の半導体チップ１２０の内部電極１
２１とを互いに接合させる。そして、接合後、両半導体
チップ１１０，１２０間に充填されている樹脂１３０
を、紫外線１４１を照射するか、加熱することにより、
樹脂１３０を硬化させる。
【０００９】次に、図１８（ｃ）に示す工程で、以下の
手順により、接合・一体化された半導体デバイスに対し
てワイヤボンディング工程を行なう。まず、ダイパッド
１３１及びリード１３２を有するリードフレーム１３７
を準備する。そして、第１の半導体チップ１１０をダイ
パッド１３１上に、Ｐｄ，Ａｇ等の導電性ペースト１３
３により固定する。そして、第１の半導体チップ１１０
のボンディングパッド１１２と、リードフレーム１３７
のリード１３２とをボンディングワイヤ１３４によって
接続する。
【００１０】次に、図１８（ｄ）に示す工程で、以下の
手順により、ワイヤボンディングした半導体装置をパッ
ケージングする。まず、第１の半導体チップ１１０，第
２の半導体チップ１２０，ボンディングワイヤ１３４，
ダイパッド１３１及びリード１３２を封止樹脂１３５で
封止する。このとき、リード１３２の下面又は外側面は
封止樹脂１３５によって覆われずに露出していて、この
部分が外部端子として機能する。
【００１１】以上の工程により、第１の半導体チップ１
１０の上に第２の半導体チップ１２０を搭載して一体化
してなる三次元デバイスが形成される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記三
次元デバイスである半導体装置においては、以下のよう
な不具合があった。
【００１３】まず、第１の半導体チップ１１０上にフェ
イスダウンで接合される第２の半導体チップ１２０は、
ウエハからダイシングにより切り出されたものである
が、第２の半導体チップ１２０の下面の角部１４５の側
面はダイシングの際に研削された状態である。そのた
め、第２の半導体チップ１２０の下面の角部１４５に
は、封止樹脂の硬化の際に生じる応力が集中し、その結
果、総合的な半導体デバイスの特性劣化が起こりやすく
なる。
【００１４】また、半導体装置を封止樹脂で封止しない
場合も、半導体装置発熱時の半導体チップの反りの影響
で、半導体チップ間の接続信頼性が低下しやすくなる。
【００１５】本発明の目的は、第１の半導体チップに接
合される第２の半導体チップの裏面角部への応力集中を
緩和し、あるいはチップの反りを低減しうる半導体装置
及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の半導体装
置は、上面に第１の電極を有する第１の半導体チップ
と、上面に第２の電極を有し、上記第２の電極を上記第
１の電極に電気的に接続させた状態で上記第１の半導体
チップ上に搭載された第２の半導体チップとを備え、上
記第２の半導体チップの下面の角部が加工により鈍され
ている。
【００１７】これにより、第２の半導体チップの下面角
部への応力集中が緩和されるので、パッケージクラック
などの発生が抑制されるなど、三次元デバイスである半
導体装置の総合的な特性の劣化も防止される。
【００１８】上記第２の半導体チップの下面の角部が曲
面となっていることにより、パッケージクラックの発生
がより効果的に抑制される。
【００１９】上記第２の半導体チップの下面の角部の曲
面の曲率半径が１μｍより大きいことが好ましい。
【００２０】上記第１の半導体チップと第２の半導体チ
ップとの間に樹脂層が介在していることにより、接続の
信頼性が向上する。
【００２１】本発明の第２の半導体装置は、上面に第１
の電極を有する第１の半導体チップと、上面に第２の電
極を有し、上記第２の電極を上記第１の電極に電気的に
接続させた状態で上記第１の半導体チップ上に搭載され
た第２の半導体チップと、上記第１の半導体チップと第
２の半導体チップとの間に介在し、かつ上記第２の半導
体チップの全側面を覆う樹脂層とを備えている。
【００２２】これにより、三次元デバイスの反りが低減
されて、接続の信頼性が確保されることになる。
【００２３】上記樹脂層のうち上記第１の半導体チップ
と上記第２の半導体チップとの間に介在する部分と、上
記第２の半導体チップの全側面を覆う部分とは、相異な
る樹脂層により構成されていることがより好ましい。
【００２４】上記樹脂層のうち上記第２の半導体チップ
の全側面を覆う部分のフィラー含有量が上記第１の半導
体チップと第２の半導体チップとの間に介在する部分の
フィラー含有量よりも多いか、上記樹脂層のうち上記第
２の半導体チップの全側面を覆う部分のフィラーの平均
径が上記第１の半導体チップと第２の半導体チップとの
間に介在する部分のフィラーの平均径よりも大きいこと
が好ましい。
【００２５】上記いずれかの構成により、樹脂層のうち
第２の半導体チップの全側面を覆う部分における弾性率
が高くなってチップ保護機能が向上するとともに、熱膨
張係数が半導体チップの熱膨張係数に近づくので、反り
防止機能も高くなる。
【００２６】上記樹脂層のうち上記第２の半導体チップ
の全側面を覆う部分の上面は、上記第２の半導体チップ
の下面とほぼ共通の平面を有する位置にあることによ
り、接続の信頼性をより確実に確保することができる。
【００２７】上記第１の半導体チップと上記第２の半導
体チップとは、樹脂封止されていることが好ましい。
【００２８】本発明の第３の半導体装置は、上面に第１
の電極を有する第１の半導体チップと、上面に第２の電
極を有し、上記第２の電極を上記第１の電極に電気的に
接続させたフェースダウン状態で上記第１の半導体チッ
プ上に搭載された第２の半導体チップとを備え、上記第
２の半導体チップの中央部が周辺部より厚い。
【００２９】これにより、第２の半導体チップの反りが
低減されるので、第１の半導体チップと第２の半導体チ
ップとの接続の信頼性が向上する。
【００３０】第１の半導体チップと第２の半導体チップ
の間に介在する樹脂層をさらに備えていることにより、
接続の信頼性がより高くなる。
【００３１】上記第１の半導体チップと上記第２の半導
体チップとは、樹脂封止されていることが好ましい。
【００３２】本発明の第１の半導体装置の製造方法は、
第１の半導体チップの上に第２の半導体チップを、両者
の電極同士が電気的に互いに接続されたフェースダウン
状態で搭載してなる半導体装置の製造方法であって、上
面に第１の電極を有し、上記第１の半導体チップになる
第１の半導体チップ形成領域を有するウエハと、上面に
第２の電極を有する上記第２の半導体チップとを準備す
る工程と、上記ウエハの各第１の半導体チップ形成領域
の上に、上記第２の半導体チップをそれぞれ搭載して、
上記第１の電極と上記第２の電極とを互いに電気的に接
続する工程と、上記ウエハの各第１の半導体チップ形成
領域と上記第２の半導体チップとの間に樹脂層を形成す
る工程と、上記第２の半導体チップを上記ウエハに搭載
した状態で、上記第２の半導体チップの下面を研磨する
工程と、上記第１の半導体チップの上で上記第２の半導
体チップを封止樹脂により封止する工程とを含んでい
る。
【００３３】この方法により、第２の半導体チップの下
面の角部が研削，研磨されることによって面取りされる
ので、角部への応力集中が抑制されて、パッケージクラ
ックの抑制された半導体装置が得られる。
【００３４】本発明の第２の半導体装置の製造方法は、
第１の半導体チップの上に第２の半導体チップを、両者
の電極同士が電気的に互いに接続された状態で搭載して
なる半導体装置の製造方法であって、上面に第１の電極
を有する第１の半導体チップと、上面に第２の電極を有
する上記第２の半導体チップとを準備する工程と、上記
第１の半導体チップ形成領域の上に、上記第２の半導体
チップを搭載して、上記第１の電極と上記第２の電極と
を互いに電気的に接続する工程と、上記第１の半導体チ
ップと上記第２の半導体チップとの間に樹脂層を形成す
る工程と、上記第２の半導体チップを上記ウエハに搭載
した状態で、上記第２の半導体チップの下面を研磨する
工程と、上記ウエハを各チップ形成領域ごとに分離させ
て、第１の半導体チップの上に第２の半導体チップが搭
載されてなる接合体を個別に形成する工程と、上記第１
の半導体チップと上記第２の半導体チップとを封止樹脂
により封止する工程を含んでいる。
【００３５】上記第１，第２の半導体装置の製造方法に
おいて、上記第１の電極と上記第２の電極とを互いに電
気的に接続する工程は、上記第１の電極及び上記第２の
電極のうち少なくともいずれか一方の電極にバンプを形
成し、上記バンプを介して各電極同士を接続する工程を
さらに含んでいることが好ましい。
【００３６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態及びその変形例に係わる半導体装置の
構造について、説明する。図１，図２は、本実施形態及
びその変形例における三次元デバイスの構造を示す断面
図である。
【００３７】図１に示すように、本実施形態の三次元デ
バイスは、主面に複数の第１の内部電極１１及びボンデ
ィングパッド１２を有する第１の半導体チップ１０と、
主面に複数の第２の内部電極２１を有し、フェイスダウ
ンで第１の半導体チップ１０に接合された第２の半導体
チップ２０と、上記第１の半導体チップ１０を搭載する
ためのダイパッド３１と、上記各半導体チップ１０，２
０内のトランジスタ等の素子と外部機器との間で電気的
信号をやりとりするためのリード３２とを備えている。
【００３８】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。また、第１の半導
体チップ１０と第２の半導体チップ２０との間には樹脂
３０が充填され、樹脂３０により第１，第２の半導体チ
ップ１０，２０が互いに接着されて一体化されている。
また、上記ダイパッド３１及びリード３２は、１つのリ
ードフレームから切り離されたものである。第１の半導
体チップ１０はダイパッド３１にＰｄ，Ａｇ等の金導電
性ペースト３３により固定され、第１の半導体チップ１
０のボンディングパッド１２とリード３２とはボンディ
ングワイヤ３４を介して電気的に接続されている。さら
に、第１の半導体チップ１０，第２の半導体チップ２
０，ボンディングワイヤ３４，ダイパッド３１及びリー
ド３２は、封止樹脂３５により封止されてパッケージン
グされている。
【００３９】ここで、本実施形態の三次元デバイス中の
第２の半導体チップ２０の裏面の角部４５は丸められ
（曲面化され）ており、第２の半導体チップ２０の裏面
には鋭角な角部が存在していない。したがって、第２の
半導体チップ２０の裏面の角部４５におけるパッケージ
クラックを抑制することができ、総合的なデバイス特性
の劣化を回避することができる。
【００４０】−変形例− 図２は、第１の実施形態の変形例における三次元デバイ
スの断面図である。図２に示すように、本実施形態の変
形例においては、第２の半導体チップ２０の裏面が丸め
られているのではなく、４５°に近い角度で面取りされ
ている。これによっても、パッケージクラックなどの発
生を抑制することができる。つまり、第２の半導体チッ
プの角部４５が鈍されていればよい。
【００４１】（第２の実施形態）図３は、本実施形態に
おける三次元デバイスの構造を示す断面図である。同図
に示すように、本実施形態の三次元デバイスは、主面に
複数の第１の内部電極１１及び複数のボンディングパッ
ド１２を有する第１の半導体チップ１０と、主面に複数
の第２の内部電極２１を有し、フェイスダウンで第１の
半導体チップ１０に接合された第２の半導体チップ２０
と、上記第１の半導体チップ１０を搭載するためのダイ
パッド３１と、上記各半導体チップ１０，２０内のトラ
ンジスタ等の素子と外部機器との間で電気的信号をやり
とりするためのリード３２とを備えている。
【００４２】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。また、第１の半導
体チップ１０と第２の半導体チップ２０との間には樹脂
３０が充填され、樹脂３０により第１，第２の半導体チ
ップ１０，２０が互いに接着されて一体化されている。
上記ダイパッド３１及びリード３２は、１つのリードフ
レームから切り離されたものである。第１の半導体チッ
プ１０はダイパッド３１にＰｄ，Ａｇ等の金導電性ペー
スト３３により固定され、第１の半導体チップ１０のボ
ンディングパッド１２とリード３２とはボンディングワ
イヤ３４を介して電気的に接続されている。さらに、第
１の半導体チップ１０，第２の半導体チップ２０，ボン
ディングワイヤ３４，ダイパッド３１及びリード３２
は、封止樹脂３５により封止されてパッケージングされ
ている。
【００４３】そして、本実施形態の三次元デバイスにお
いては、第２の半導体チップ２０の側面全体が樹脂３０
によって覆われている。したがって、この樹脂３０によ
り第２の半導体チップ２０の角部４５も保護されること
になり、第２の半導体チップ２０の裏面の角部４５にお
けるパッケージクラックを抑制することができ、総合的
なデバイス特性の劣化を回避することができる。また、
樹脂封止を行なう前において、第１の半導体チップ１０
と第２の半導体チップ２０とが樹脂３０により強く接着
されているので、実装工程における第１，第２の半導体
チップ１０，２０のはがれを有効に防止することがで
き、接続の信頼性の向上を図ることができる。
【００４４】−第１の変形例− 図４は、第２の実施形態の第１の変形例における半導体
装置の構造を示す断面図である。
【００４５】同図に示すように、本変形例における三次
元デバイスは、図３に示す三次元デバイスと同様に、主
面に複数の第１の内部電極１１及び複数のボンディング
パッド１２を有する第１の半導体チップ１０と、主面に
複数の第２の内部電極２１を有し、フェイスダウンで第
１の半導体チップ１０に接合された第２の半導体チップ
２０と、上記第１の半導体チップ１０を搭載するための
ダイパッド３１と、上記各半導体チップ１０，２０内の
トランジスタ等の素子と外部機器との間で電気的信号を
やりとりするためのリード３２とを備えている。
【００４６】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。上記ダイパッド３
１及びリード３２は、１つのリードフレームから切り離
されたものである。また、第１の半導体チップ１０はダ
イパッド３１にＰｄ，Ａｇ等の金導電性ペースト３３に
より固定され、第１の半導体チップ１０のボンディング
パッド１２とリード３２とはボンディングワイヤ３４を
介して電気的に接続されている。
【００４７】ここで、本変形例においては、第１の半導
体チップ１０と第２の半導体チップ２０との間には第１
の樹脂３７が充填され、第１の樹脂３７により第１，第
２の半導体チップ１０，２０が互いに接着されて一体化
されている。さらに、第１の半導体チップ１０の上に
は、第１の樹脂３７及び第２の半導体チップ２０の側面
を覆う第２の樹脂３８が設けられている。
【００４８】そして、第１の半導体チップ１０，第２の
半導体チップ２０，ボンディングワイヤ３４，ダイパッ
ド３１及びリード３２は、封止樹脂３５により封止され
てパッケージングされている。
【００４９】本変形例によっても、第２の樹脂３８によ
り、第２の半導体チップ２０の側面全体が覆われている
ので、第２の樹脂３８により第２の半導体チップ２０の
角部４５も保護されることになり、第２の半導体チップ
２０の裏面の角部４５におけるパッケージクラックを抑
制することができ、総合的なデバイス特性の劣化を回避
することができる。また、樹脂封止を行なう前におい
て、第１の半導体チップ１０と第２の半導体チップ２０
とが樹脂３７，３８により強く接着されているので、実
装工程における第１，第２の半導体チップ１０，２０の
はがれを有効に防止することができ、接続の信頼性の向
上を図ることができる。
【００５０】そして、樹脂層を第１の樹脂３７と第２の
樹脂３８という２種類の相異なる組成を有する樹脂によ
って構成することにより、以下の効果を発揮することが
できる。例えば、第２の樹脂３８のフィラー含有量が第
１の樹脂３７のフィラー含有量よりも多いか、第２の樹
脂３８のフィラーの平均径が第１の樹脂３７のフィラー
の平均径よりも大きい場合には、第２の樹脂３８の弾性
率が高くなって第２の半導体チップ２０角部に対する保
護機能が向上する。また、第２の樹脂３８の熱膨張係数
が第１，第２の半導体チップ２０の熱膨張係数に近づく
ので、反り防止機能も高くなる。
【００５１】−第２の変形例− 図５は、第２の実施形態の第２の変形例における三次元
デバイスの構造を示す断面図である。
【００５２】同図に示すように、本実施形態の三次元デ
バイスは、主面に複数の第１の内部電極１１及び複数の
ボンディングパッド１２を有する第１の半導体チップ１
０と、主面に複数の第２の内部電極２１を有し、フェイ
スダウンで第１の半導体チップ１０に接合された第２の
半導体チップ２０と、上記第１の半導体チップ１０を搭
載するためのダイパッド３１と、上記各半導体チップ１
０，２０内のトランジスタ等の素子と外部機器との間で
電気的信号をやりとりするためのリード３２とを備えて
いる。
【００５３】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。また、第１の半導
体チップ１０と第２の半導体チップ２０との間には樹脂
３０が充填され、樹脂３０により第１，第２の半導体チ
ップ１０，２０が互いに接着されて一体化されている。
上記ダイパッド３１及びリード３２は、１つのリードフ
レームから切り離されたものである。第１の半導体チッ
プ１０はダイパッド３１にＰｄ，Ａｇ等の金導電性ペー
スト３３により固定され、第１の半導体チップ１０のボ
ンディングパッド１２とリード３２とはボンディングワ
イヤ３４を介して電気的に接続されている。さらに、第
１の半導体チップ１０，第２の半導体チップ２０，ボン
ディングワイヤ３４，ダイパッド３１及びリード３２
は、封止樹脂３５により封止されてパッケージングされ
ている。
【００５４】そして、本実施形態の三次元デバイスにお
いては、第２の半導体チップ２０の側面全体が樹脂３０
によって覆われているとともに、樹脂３０の上端面は第
２の半導体チップ２０の裏面とほぼ共通の平面を形成し
ている。つまり、第２の半導体チップ２０の裏面の角部
４５の側方が樹脂３０により厚く覆われている。したが
って、図３に示す構造よりも第２の半導体チップ２０の
角部４５を保護する作用効果が大きくなる。
【００５５】−第３の変形例− 図６は、第２の実施形態の第３の変形例における半導体
装置の構造を示す断面図である。同図に示すように、本
変形例における三次元デバイスは、図３に示す三次元デ
バイスと同様に、主面に複数の第１の内部電極１１及び
複数のボンディングパッド１２を有する第１の半導体チ
ップ１０と、主面に複数の第２の内部電極２１を有し、
フェイスダウンで第１の半導体チップ１０に接合された
第２の半導体チップ２０と、上記第１の半導体チップ１
０を搭載するためのダイパッド３１と、上記各半導体チ
ップ１０，２０内のトランジスタ等の素子と外部機器と
の間で電気的信号をやりとりするためのリード３２とを
備えている。
【００５６】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。上記ダイパッド３
１及びリード３２は、１つのリードフレームから切り離
されたものである。また、第１の半導体チップ１０はダ
イパッド３１にＰｄ，Ａｇ等の金導電性ペースト３３に
より固定され、第１の半導体チップ１０のボンディング
パッド１２とリード３２とはボンディングワイヤ３４を
介して電気的に接続されている。
【００５７】ここで、本変形例においては、第１の半導
体チップ１０と第２の半導体チップ２０との間には第１
の樹脂３７が充填され、第１の樹脂３７により第１，第
２の半導体チップ１０，２０が互いに接着されて一体化
されている。さらに、第１の半導体チップ１０の上に
は、第１の樹脂３７及び第２の半導体チップ２０の側面
を覆う第２の樹脂３８が設けられているとともに、第２
の樹脂３８の上端面は第２の半導体チップ２０の裏面と
ほぼ共通の平面を形成している。つまり、第２の半導体
チップ２０の裏面の角部４５の側方が第２の樹脂３８に
より厚く覆われている。したがって、図３に示す構造よ
りも第２の半導体チップ２０の角部４５を保護する作用
効果が大きくなる。
【００５８】（第３の実施形態）図７は、第３の実施形
態における半導体装置の構造を示す断面図である。同図
に示すように、本実施形態の三次元デバイスは、主面に
複数の第１の内部電極１１及び複数のボンディングパッ
ド１２を有する第１の半導体チップ１０と、主面に複数
の第２の内部電極２１を有し、フェイスダウンで第１の
半導体チップ１０に接合された第２の半導体チップ２０
と、上記第１の半導体チップ１０を搭載するためのダイ
パッド３１と、上記各半導体チップ１０，２０内のトラ
ンジスタ等の素子と外部機器との間で電気的信号をやり
とりするためのリード３２とを備えている。
【００５９】そして、第１の半導体チップ１０の上に第
１，第２の内部電極１１，２１同士を位置合わせした状
態で第２の半導体チップ２０が搭載され、第１の内部電
極１１と第２の内部電極２１とは、金属バンプ２３を介
して互いに電気的に接続されている。また、第１の半導
体チップ１０と第２の半導体チップ２０との間には樹脂
３０が充填され、樹脂３０により第１，第２の半導体チ
ップ１０，２０が互いに接着されて一体化されている。
上記ダイパッド３１及びリード３２は、１つのリードフ
レームから切り離されたものである。第１の半導体チッ
プ１０はダイパッド３１にＰｄ，Ａｇ等の金導電性ペー
スト３３により固定され、第１の半導体チップ１０のボ
ンディングパッド１２とリード３２とはボンディングワ
イヤ３４を介して電気的に接続されている。さらに、第
１の半導体チップ１０，第２の半導体チップ２０，ボン
ディングワイヤ３４，ダイパッド３１及びリード３２
は、封止樹脂３５により封止されてパッケージングされ
ている。
【００６０】ここで、本実施形態の三次元デバイスにお
いては、第２の半導体チップ２０は、その中央部が周辺
部よりも厚くなっている。したがって、本実施形態の三
次元デバイスによると、第２の半導体チップ２０のパッ
ケージクラックを抑制することができ、総合的なデバイ
ス特性の劣化を回避することができる。
【００６１】なお、本実施形態の三次元デバイスにおい
ては、第２の半導体チップ２０の側面の下部のみが樹脂
３０によって覆われており、第２の半導体チップ２０の
側面全体が樹脂３０によって覆われていないが、第２の
実施形態と同様に、第２の半導体チップ２０の側面全体
が樹脂３０によって覆われていてもよいものとする。
【００６２】（第４の実施形態）次に、本発明の第４の
実施形態に係わる半導体装置の製造方法について説明す
る。本実施形態においては、上述の第１の実施形態に係
わる半導体装置の製造方法について説明する。図８
（ａ）〜（ｆ）は、本実施形態における半導体装置の製
造工程を示す断面図である。
【００６３】図８（ａ）に示す工程で、以下の手順によ
り、第１の半導体チップ１０を形成するための領域であ
る多数のチップ形成領域Ｒtpを有するウエハ３６と第２
の半導体チップ２０とを位置合わせする。まず、多数の
チップ形成領域Ｒtpを有するウエハ３６を準備する。ウ
エハ３６の各チップ形成領域Ｒtpには、半導体素子や配
線が形成されており、各チップ形成領域Ｒtpの上面に
は、アルミニウムからなる複数の第１の内部電極１１及
びアルミニウムからなる複数のボンディングパッド１２
が設けられている。そして、ウエハ３６を実装治具（図
示せず）の上に載置して、ウエハ３６の１つのチップ形
成領域Ｒtpの上面に、エポキシ等により構成される樹脂
３０を塗布する。樹脂３０としては、エポキシのほかに
熱硬化性、及び常温硬化性があり、樹脂材料としては、
アクリル樹脂、ポリイミド樹脂、及びウレタン樹脂等が
ある。また樹脂の塗布方法としては、ディスペンス法、
印刷法、またはスタンピング法等があり、チップサイズ
等から適切な方法が選択される。また、、樹脂の塗布
は、ウエハ３６のチップ形成領域Ｒtpへの塗布に限ら
ず、第２の半導体チップ２０への塗布に代えることも可
能である。
【００６４】また、樹脂３０を塗布するタイミングは、
図８（ａ）に示す位置合わせの前だけでなく、位置合わ
せして金属バンプ２３を介して各内部電極１１，２１同
士を接合した後（図８（ｂ）に示す工程）でもよい。
【００６５】一方、主面にアルミニウムからなる複数の
第２の内部電極２１及びその上のバリアメタル層２２を
有する第２の半導体チップ２０を準備し、第２の半導体
チップ２０のバリアメタル層２２の上に金属バンプ２３
を形成する。バリアメタル層２２は、Ｔｉ，Ｃｕ，Ｎｉ
の金属薄膜からなり、金属バンプ２３はＳｎ−Ｐｂから
なっている。金属バンプ２３の材料としては、Ａｕ，Ｉ
ｎ，Ｉｎ−Ｓｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚ
ｎ，Ｃｕ及びＮｉのうちいずれか１つを選択して用いる
ことが可能であり、この金属バンプ２３のサイズは、バ
ンプ径が３〜１００μｍ、高さが３〜５０μｍである。
【００６６】そして、ウエハ３６の１つのチップ形成領
域Ｒtpの上方に、ツール４０によって第２の半導体チッ
プ２０を保持しつつ、第２の半導体チップ２０を、その
裏面を下方に向けた状態でウエハ３６の１つのチップ形
成領域Ｒtpに対向させる。
【００６７】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１と同様に、ウエハ３６のチップ形成領域Ｒtp上の
第１の内部電極１１の上に金属バンプを形成してもよ
い。
【００６８】次に、図８（ｂ）に示す工程で、以下の手
順により、ウエハ３６のチップ形成領域Ｒtpと第２の半
導体チップ２０とを互いに接合する。
【００６９】まず、第２の半導体チップ２０をツール４
０で保持しつつ下降させて、第２の半導体チップ２０の
第２の内部電極２１上に形成した金属バンプ２３と、ウ
エハ３６の１つのチップ形成領域Ｒtpに配置されている
第１の内部電極１１との位置合わせを行う。そして、位
置合わせされたウエハ３６上の第１の内部電極１１と第
２の半導体チップ２０の金属バンプ２３とを、ツール４
０を用いて、加熱・加圧し、物理学的作用または金属学
的作用（原子の相互拡散による合金化などの作用）を利
用して接合を行う。樹脂３０を接合前に（図８（ａ）に
示す工程で）塗布した場合は、ツール４０を下降させて
各内部電極１１，１２同士の接合を行なう際に樹脂３０
がウエハ３６のチップ形成領域Ｒtpと第２の半導体チッ
プ２０との間に押し広げられる。このとき、樹脂３０の
粘性により、第２の半導体チップ２０とウエハ３６との
間の仮固定力がさらに増大する。ツール４０による加圧
力は、１つの金属バンプ２３について０．１〜２０ｇ程
度の荷重が適当であるが、この荷重の大きさは、第１の
内部電極１１が破損したり、その第１の内部電極１１の
下側に形成されているトランジスタ等の半導体素子や配
線等の特性を変化させないという制約を満たすように設
定する。その後、樹脂３０を硬化させて第２の半導体チ
ップ２０とウエハ３６とを一体化させる。その際、樹脂
３０が光硬化性樹脂であれば紫外線４１を、熱硬化性樹
脂であれば加熱をそれぞれ行なう。加熱による樹脂３０
の硬化を行なうときは、ツール４０による加圧の解除後
にオーブン等の加熱器具による加熱を行なうか、または
ツール４０に内蔵させたヒーター等により加圧時に直接
加熱を行なう。熱硬化時の温度条件は、樹脂３０の材質
にもよるが、７０〜３００℃程度が必要である。
【００７０】次に、図８（ｃ）に示す工程で、図８
（ａ），（ｂ）に示す工程を、ウエハ３６の各チップ形
成領域Ｒtpに搭載する第２の半導体チップ２０の数だけ
繰り返しすことにより、図８（ｃ）に示すように、ウエ
ハ３６上に多数の第２の半導体チップ２０を搭載してな
る接合体５０の構造が得られる。なお、半導体チップ−
ウエハ間に充填する樹脂３０を、樹脂成分としてエポキ
シ樹脂，アクリル樹脂等を含み導電粒子としてＡｕ，Ｎ
ｉ，Ａｇ等を含む，異方性導電フィルムＡＣＦ（Anisot
ropic Conductor Film）又は異方性導電樹脂ＡＣＰ（An
isotropic Conductor Paste ）等で代用することも可能
である。
【００７１】次に、図８（ｄ）に示す工程で、接合体５
０中の第２の半導体チップ２０の裏面を研磨する。図８
（ｃ）に示す工程で樹脂３０を十分に硬化させた後、ウ
エハ３６の各チップ形成領域Ｒtp上に搭載されている第
２の半導体チップ２０の裏面（上方を向いている面）
を、研磨装置４３の上面に対向させた状態で、接合体５
０を研磨装置４３の上に載置する。このとき、ウエハ３
６の各チップ領域Ｒtp間の領域上には保護樹脂４７を設
けておく。そして、研磨装置４３の研磨面に研磨砥粒４
２を供給し、接合体５０に荷重を加えながら、研磨装置
４３を回転させることにより、各第２の半導体チップ２
０の裏面の研磨を行う。このとき、研磨砥粒４２として
は、粒度が＃１２００〜＃２０００程度のダイヤモンド
砥粒が好ましく、研磨装置４３の回転数は５〜５０ｒｐ
ｍ程度が好ましい。
【００７２】次に、図８（ｅ）に示す工程で、研磨を終
了して、接合体５０を研磨装置４３から取り外すと、ウ
エハ３６上の各第２の半導体チップ２０の裏面の角部４
５が鈍って曲面化された形状が得られる。なお、第２の
半導体チップ２０の裏面の角部４５の形状は、たとえ
ば、図１５に示すチップ横方向の寸法Ａが約１〜１０μ
ｍで、チップ縦方向の寸法Ｂが約１〜１０μｍとなるよ
うな形状である。その後、接合体５０の各チップ形成領
域Ｒtpごとにウエハ３６をダイシングすることにより、
個々の第１の半導体チップ１０と第２の半導体チップ２
０とからなる半導体装置４６が得られる。
【００７３】次に、図８（ｆ）に示す工程で、半導体装
置４６のパッケージングを行なう。まず、半導体装置４
６をリードフレームのダイパッド３１に搭載してＰｄ，
Ａｇ等を含む導電性ペースト３３により両者を固定す
る。そして、第１の半導体チップ１０のボンディングパ
ッド１２と、リードフレームのリード３２を２５μｍφ
程度のＡｕ，Ａｌ等からなるボンディングワイヤ３４に
よって接続する。そして、最後に、第１の半導体チップ
１０，第２の半導体チップ２０，ボンディングワイヤ３
４，リードフレームのダイパッド３１、及びリードフレ
ームのリード３２（一部）をエポキシ系またはポリイミ
ド系の封止樹脂３５を用いて樹脂封止を行なう。
【００７４】以上の工程により、第１の半導体チップ１
０の上に第２の半導体チップ２０を搭載して一体化して
なる第１の実施形態の三次元デバイスが容易に形成され
る。
【００７５】−変形例− 次に、第４の実施形態の変形例に係わる半導体装置の製
造方法について説明する。図９（ａ）〜（ｅ）は、第４
の実施形態の変形例における半導体装置の製造工程を示
す断面図である。本変形例においては、ウエハをダイシ
ングして第１の半導体チップ１０をすでに形成してか
ら、第１の半導体チップ１０上に第２の半導体チップ２
０を接合する。
【００７６】したがって、図９（ａ）に示す工程では、
第１の半導体チップ１０と第２の半導体チップ２０とを
位置合わせする。このときの条件は、下記に述べる条件
以外は、図８（ａ）において説明したとおりでよい。ま
た、樹脂３０としては、エポキシのほかに熱硬化性、及
び常温硬化性があり、樹脂材料としては、アクリル樹
脂、ポリイミド樹脂、及びウレタン樹脂等がある。また
樹脂の塗布方法としては、ディスペンス法、印刷法、ま
たはスタンピング法等があり、チップサイズ等から適切
な方法が選択される。また、、樹脂の塗布は、第１の半
導体チップ１０が配置されたウエハ３６への塗布に限ら
ず、第２の半導体チップ２０への塗布に代えることも可
能である。
【００７７】また、樹脂３０を塗布するタイミングは、
図９（ａ）に示す位置合わせの前だけでなく、位置合わ
せして金属バンプ２３を介して各内部電極１１，２１同
士を接合した後（図９（ｂ）に示す工程）でもよい。
【００７８】第２の半導体チップ２０上に形成される金
属バンプ２３の材料としては、Ａｕ，Ｉｎ，Ｉｎ−Ｓ
ｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚｎ，Ｃｕ及びＮ
ｉのうちいずれか１つを選択して用いることが可能であ
り、この金属バンプ２３のサイズは、バンプ径が３〜１
００μｍ、高さが３〜５０μｍである。
【００７９】そして、第１の半導体チップ１０の上方
に、ツール４０によって第２の半導体チップ２０を保持
しつつ、第２の半導体チップ２０を、その裏面を下方に
向けた状態で第１の半導体チップ１０に対向させる。
【００８０】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１に代えて、第１の半導体チップ１０の第１の内部
電極１１の上に金属バンプを形成してもよい。
【００８１】次に、図９（ｂ）に示す工程で、すでに説
明した図８（ｂ）に示す工程と同じ手順により、第１の
半導体チップ１０に第２の半導体チップ２０を搭載し
て、両者の内部電極１１，２１同士の接合と樹脂３０の
硬化とを行なって、第１の半導体チップ１０上に第２の
半導体チップ２０を搭載してなる接合体５１を形成す
る。
【００８２】次に、図９（ｃ）〜（ｅ）に示す工程で、
すでに説明した図８（ｄ）〜（ｆ）に示す工程と同じ手
順により、接合体５１の第２の半導体チップ２０の裏面
の研磨工程，ワイヤボンディング工程及びパッケージン
グ工程などを行なう。
【００８３】本変形例においては、図９（ｃ）に示す工
程で、第１，第２の半導体チップ１０，２０を接合して
なる接合体５１ごとに、第２の半導体チップ２０の裏面
の研磨を行なうことにより、第２の半導体チップ２０の
裏面の角部４５に対する砥粒４２の供給がより円滑に行
なわれるので、第４の実施形態の方法に比べて研磨の容
易化を図ることができる。
【００８４】（第５の実施形態）次に、本発明の第５の
実施形態に係わる半導体装置の製造方法について説明す
る。本実施形態においては、上述の第２の実施形態に係
わる半導体装置の製造方法について説明する。図１０
（ａ）〜（ｆ）は、本実施形態における半導体装置の製
造工程を示す断面図である。
【００８５】図１０（ａ）に示す工程で、以下の手順に
より、第１の半導体チップ１０を形成するための領域で
ある多数のチップ形成領域Ｒtpを有するウエハ３６と第
２の半導体チップ２０とを位置合わせする。まず、多数
のチップ形成領域Ｒtpを有するウエハ３６を準備する。
ウエハ３６の各チップ形成領域Ｒtpには、半導体素子や
配線が形成されており、各チップ形成領域Ｒtpの上面に
は、アルミニウムからなる複数の第１の内部電極１１及
びアルミニウムからなる複数のボンディングパッド１２
が設けられている。そして、ウエハ３６を実装治具（図
示せず）の上に載置して、ウエハ３６の１つのチップ形
成領域Ｒtpの上面に、エポキシ等により構成される樹脂
３０を塗布する。樹脂３０としては、エポキシのほかに
熱硬化性、及び常温硬化性があり、樹脂材料としては、
アクリル樹脂、ポリイミド樹脂、及びウレタン樹脂等が
ある。また樹脂の塗布方法としては、ディスペンス法、
印刷法、またはスタンピング法等があり、チップサイズ
等から適切な方法が選択される。また、、樹脂の塗布
は、ウエハ３６のチップ形成領域Ｒtpへの塗布に限ら
ず、第２の半導体チップ２０への塗布に代えることも可
能である。
【００８６】また、樹脂３０を塗布するタイミングは、
図１０（ａ）に示す位置合わせの前だけでなく、位置合
わせして金属バンプ２３を介して各内部電極１１，２１
同士を接合した後（図１０（ｂ）に示す工程）でもよ
い。
【００８７】ここで、本実施形態においては、塗布され
る樹脂３０の量は、半導体チップの種類による条件，特
に第２の半導体チップ２０の面積などの条件によって異
なるが、第２の半導体チップ２０の側面に樹脂のフィレ
ットが形成できる量が必要である。具体的に、樹脂３０
の量は、硬化後の樹脂３０のフィレット高さ、又はフィ
レット幅で（図１５参照）、約５０〜３００μｍ以上と
なる量であることが望ましい。
【００８８】一方、主面にアルミニウムからなる複数の
第２の内部電極２１及びその上のバリアメタル層２２を
有する第２の半導体チップ２０を準備し、第２の半導体
チップ２０のバリアメタル層２２の上に金属バンプ２３
を形成する。バリアメタル層２２は、Ｔｉ，Ｃｕ，Ｎｉ
の金属薄膜からなり、金属バンプ２３はＳｎ−Ｐｂから
なっている。金属バンプ２３の材料としては、Ａｕ，Ｉ
ｎ，Ｉｎ−Ｓｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚ
ｎ，Ｃｕ及びＮｉのうちいずれか１つを選択して用いる
ことが可能であり、この金属バンプ２３のサイズは、バ
ンプ径が３〜１００μｍ、高さが３〜５０μｍである。
【００８９】そして、ウエハ３６の１つのチップ形成領
域Ｒtpの上方に、ツール４０によって第２の半導体チッ
プ２０を保持しつつ、第２の半導体チップ２０を、その
裏面を下方に向けた状態でウエハ３６の１つのチップ形
成領域Ｒtpに対向させる。
【００９０】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１に代えて、ウエハ３６のチップ形成領域Ｒtp上の
第１の内部電極１１の上に金属バンプを形成してもよ
い。
【００９１】次に、図１０（ｂ）に示す工程で、以下の
手順により、ウエハ３６のチップ形成領域Ｒtpと第２の
半導体チップ２０とを互いに接合する。
【００９２】まず、第２の半導体チップ２０をツール４
０で保持しつつ下降させて、第２の半導体チップ２０の
第２の内部電極２１上に形成した金属バンプ２３と、ウ
エハ３６の１つのチップ形成領域Ｒtpに配置されている
第１の内部電極１１との位置合わせを行う。そして、位
置合わせされたウエハ３６上の第１の内部電極１１と第
２の半導体チップ２０の金属バンプ２３とを、ツール４
０を用いて、加熱・加圧し、物理学的作用または金属学
的作用（原子の相互拡散による合金化などの作用）を利
用して接合を行う。樹脂３０を接合前に（図１０（ａ）
に示す工程で）塗布した場合は、ツール４０を下降させ
て各内部電極１１，１２同士の接合を行なう際に樹脂３
０がウエハ３６のチップ形成領域Ｒtpと第２の半導体チ
ップ２０との間に押し広げられる。このとき、樹脂３０
の粘性により、第２の半導体チップ２０とウエハ３６と
の間の仮固定力がさらに増大する。ツール４０による加
圧力は、１つの金属バンプ２３について０．１〜２０ｇ
程度の荷重が適当であるが、この荷重の大きさは、第１
の内部電極１１が破損したり、その第１の内部電極１１
の下側に形成されているトランジスタ等の半導体素子や
配線等の特性を変化させないという制約を満たすように
設定する。その後、樹脂３０を硬化させて第２の半導体
チップ２０とウエハ３６とを一体化させる。その際、樹
脂３０が光硬化性樹脂であれば紫外線４１を、熱硬化性
樹脂であれば加熱をそれぞれ行なう。加熱による樹脂３
０の硬化を行なうときは、ツール４０による加圧の解除
後にオーブン等の加熱器具による加熱を行なうか、また
はツール４０に内蔵させたヒーター等により加圧時に直
接加熱を行なう。熱硬化時の温度条件は、樹脂３０の材
質にもよるが、７０〜３００℃程度が必要である。
【００９３】次に、図１０（ｃ）に示す工程で、図１０
（ａ），（ｂ）に示す工程を、ウエハ３６の各チップ形
成領域Ｒtpに搭載する第２の半導体チップ２０の数だけ
繰り返しすことにより、図１０（ｃ）に示すように、ウ
エハ３６上に多数の第２の半導体チップ２０を搭載して
なる接合体５０の構造が得られる。なお、半導体チップ
−ウエハ間に充填する樹脂３０を、異方性導電フィルム
ＡＣＦ，異方性導電樹脂ＡＣＰ等で代用することも可能
である。
【００９４】次に、図１０（ｄ）に示す工程で、接合体
５０中の第２の半導体チップ２０の裏面を研磨する。図
１０（ｃ）に示す工程で樹脂３０を十分に硬化させた
後、ウエハ３６の各チップ形成領域Ｒtp上に搭載されて
いる第２の半導体チップ２０の裏面（上方を向いている
面）を、研磨装置４３の上面に対向させた状態で、接合
体５０を研磨装置４３の上に載置する。このとき、ウエ
ハ３６の各チップ炉機Ｒtp間の領域上には保護樹脂４７
を設けておく。そして、研磨装置４３の研磨面に研磨砥
粒４２を供給し、接合体５０に荷重を加えながら、研磨
装置４３を回転させることにより、各第２の半導体チッ
プ２０の裏面の研磨を行う。このとき、研磨砥粒４２と
しては、粒度が＃１２００〜＃２０００程度のダイヤモ
ンド砥粒が好ましく、研磨装置４３の回転数は５〜５０
ｒｐｍ程度が好ましい。
【００９５】ここで、本実施形態においては、樹脂３０
のうち第３の半導体チップ２０の側面上にある部分の上
端部が露出するまで、第２の半導体チップ２０の裏面を
研磨する。
【００９６】次に、図１０（ｅ）に示す工程で、研磨を
終了して、接合体５０を研磨装置４３から取り外すと、
ウエハ３６上の各第２の半導体チップ２０の側面全体が
樹脂３０によって覆われている形状が得られる。
【００９７】その後、接合体５０の各チップ形成領域Ｒ
tpごとにウエハ３６をダイシングすることにより、個々
の第１の半導体チップ１０と第２の半導体チップ２０と
からなる半導体装置４６が得られる。
【００９８】次に、図１０（ｆ）に示す工程で、半導体
装置４６のパッケージングを行なう。まず、半導体装置
４６をリードフレームのダイパッド３１に搭載してＰ
ｄ，Ａｇ等を含む導電性ペースト３３により両者を固定
する。そして、第１の半導体チップ１０のボンディング
パッド１２と、リードフレームのリード３２を２５μｍ
φ程度のＡｕ，Ａｌ等からなるボンディングワイヤ３４
によって接続する。そして、最後に、第１の半導体チッ
プ１０，第２の半導体チップ２０，ボンディングワイヤ
３４，リードフレームのダイパッド３１、及びリードフ
レームのリード３２（一部）をエポキシ系またはポリイ
ミド系の封止樹脂３５を用いて樹脂封止を行なう。
【００９９】以上の工程により、第１の半導体チップ１
０の上に第２の半導体チップ２０を搭載して一体化して
なる第２の実施形態の三次元デバイスが容易に形成され
る。
【０１００】−第１の変形例− 次に、第５の実施形態の第１の変形例に係わる半導体装
置の製造方法について説明する。図１１（ａ）〜（ｅ）
は、第５の実施形態の第１の変形例における半導体装置
の製造工程を示す断面図である。本変形例においては、
ウエハをダイシングして第１の半導体チップ１０をすで
に形成してから、第１の半導体チップ１０上に第２の半
導体チップ２０を接合する。
【０１０１】したがって、図１１（ａ）に示す工程で
は、第１の半導体チップ１０と第２の半導体チップ２０
とを位置合わせする。このときの条件は、下記に述べる
条件以外は、図１０（ａ）において説明したとおりでよ
い。また、樹脂３０としては、エポキシのほかに熱硬化
性、及び常温硬化性があり、樹脂材料としては、アクリ
ル樹脂、ポリイミド樹脂、及びウレタン樹脂等がある。
また樹脂の塗布方法としては、ディスペンス法、印刷
法、またはスタンピング法等があり、チップサイズ等か
ら適切な方法が選択される。また、、樹脂の塗布は、第
１の半導体チップ１０が配置されたウエハ３６への塗布
に限らず、第２の半導体チップ２０への塗布に代えるこ
とも可能である。
【０１０２】また、樹脂３０を塗布するタイミングは、
図１１（ａ）に示す位置合わせの前だけでなく、位置合
わせして金属バンプ２３を介して各内部電極１１，２１
同士を接合した後（図１１（ｂ）に示す工程）でもよ
い。
【０１０３】第２の半導体チップ２０上に形成される金
属バンプ２３の材料としては、Ａｕ，Ｉｎ，Ｉｎ−Ｓ
ｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚｎ，Ｃｕ及びＮ
ｉのうちいずれか１つを選択して用いることが可能であ
り、この金属バンプ２３のサイズは、バンプ径が３〜１
００μｍ、高さが３〜５０μｍである。
【０１０４】そして、第１の半導体チップ１０の上方
に、ツール４０によって第２の半導体チップ２０を保持
しつつ、第２の半導体チップ２０を、その裏面を下方に
向けた状態で第１の半導体チップ１０に対向させる。
【０１０５】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１に代えて、第１の半導体チップ１０の第１の内部
電極１１の上に金属バンプを形成してもよい。
【０１０６】次に、図１１（ｂ）に示す工程で、すでに
説明した図１０（ｂ）に示す工程と同じ手順により、第
１の半導体チップ１０に第２の半導体チップ２０を搭載
して、両者の内部電極１１，２１同士の接合と樹脂３０
の硬化とを行なって、第１の半導体チップ１０上に第２
の半導体チップ２０を搭載してなる接合体５１を形成す
る。
【０１０７】次に、図１１（ｃ）〜（ｅ）に示す工程
で、すでに説明した図１０（ｄ）〜（ｆ）に示す工程と
同じ手順により、接合体５１の第２の半導体チップ２０
の裏面の研磨工程，ワイヤボンディング工程及びパッケ
ージング工程などを行なう。
【０１０８】本変形例においては、図１１（ｃ）に示す
工程で、第１，第２の半導体チップ１０，２０を接合し
てなる接合体５１ごとに、第２の半導体チップ２０の裏
面の研磨を行なうことにより、第５の実施形態の方法に
比べて研磨の容易化を図ることができる。
【０１０９】−第２の変形例− 次に、本発明の第５の実施形態の第２の変形例に係わる
半導体装置の製造方法について説明する。本変形例にお
いては、第２の実施形態の第２の変形例における三次元
デバイスを形成する。図１２（ａ）〜（ｆ）は、第５の
実施形態の第２の変形例における半導体装置の製造工程
を示す断面図である。
【０１１０】本変形例における三次元デバイスの形成手
順は、上記第５の実施形態における図１０（ａ）〜
（ｆ）に示す工程と基本的は同じである。
【０１１１】ここで、本変形例においては、図１２
（ｄ）に示す工程で、樹脂３０のうち第２の半導体チッ
プ２０の側面上にある部分の上端部が露出した後、さら
に、第２の半導体チップ２０及び樹脂３０を研磨する。
この研磨方法により、第２の半導体チップ２０の裏面と
樹脂３０の上端面とがほぼ共通の平面４５を形成するよ
うな形状を有する三次元デバイスを形成する。
【０１１２】本変形例においては、図１２（ｃ）に示す
工程で、第１，第２の半導体チップ１０，２０を接合し
てなる接合体５１ごとに、第２の半導体チップ２０の裏
面の研磨を行なうことにより、第５の実施形態の方法に
比べて研磨の容易化を図ることができる。
【０１１３】−第３の変形例− 次に、本発明の第５の実施形態の第３の変形例に係わる
半導体装置の製造方法について説明する。本変形例にお
いても、第２の実施形態の第２の変形例における半導体
装置の製造方法について説明する。図１３（ａ）〜
（e）は、第５の実施形態の第３の変形例における半導
体装置の製造工程を示す断面図である。本変形例におい
ては、ウエハをダイシングして第１の半導体チップ１０
をすでに形成してから、第１の半導体チップ１０上に第
２の半導体チップ２０を接合する。
【０１１４】したがって、図１３（ａ）に示す工程で
は、第１の半導体チップ１０と第２の半導体チップ２０
とを位置合わせする。このときの条件は、下記に述べる
条件以外は、図１０（ａ）において説明したとおりでよ
い。また、樹脂３０としては、エポキシのほかに熱硬化
性、及び常温硬化性があり、樹脂材料としては、アクリ
ル樹脂、ポリイミド樹脂、及びウレタン樹脂等がある。
また樹脂の塗布方法としては、ディスペンス法、印刷
法、またはスタンピング法等があり、チップサイズ等か
ら適切な方法が選択される。また、、樹脂の塗布は、第
１の半導体チップ１０が配置されたウエハ３６への塗布
に限らず、第２の半導体チップ２０への塗布に代えるこ
とも可能である。
【０１１５】また、樹脂３０を塗布するタイミングは、
図１３（ａ）に示す位置合わせの前だけでなく、位置合
わせして金属バンプ２３を介して各内部電極１１，２１
同士を接合した後（図１３（ｂ）に示す工程）でもよ
い。
【０１１６】第２の半導体チップ２０上に形成される金
属バンプ２３の材料としては、Ａｕ，Ｉｎ，Ｉｎ−Ｓ
ｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚｎ，Ｃｕ及びＮ
ｉのうちいずれか１つを選択して用いることが可能であ
り、この金属バンプ２３のサイズは、バンプ径が３〜１
００μｍ、高さが３〜５０μｍである。
【０１１７】そして、第１の半導体チップ１０の上方
に、ツール４０によって第２の半導体チップ２０を保持
しつつ、第２の半導体チップ２０を、その裏面を下方に
向けた状態で第１の半導体チップ１０に対向させる。
【０１１８】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１に代えて、第１の半導体チップ１０の第１の内部
電極１１の上に金属バンプを形成してもよい。
【０１１９】次に、図１３（ｂ）に示す工程で、すでに
説明した図１０（ｂ）に示す工程と同じ手順により、第
１の半導体チップ１０に第２の半導体チップ２０を搭載
して、両者の内部電極１１，２１同士の接合と樹脂３０
の硬化とを行なって、第１の半導体チップ１０上に第２
の半導体チップ２０を搭載してなる接合体５１を形成す
る。
【０１２０】次に、図１３（ｃ）〜（ｅ）に示す工程
で、すでに説明した図１０（ｄ）〜（ｆ）に示す工程と
同じ手順により、接合体５１の第２の半導体チップ２０
の裏面の研磨工程，ワイヤボンディング工程及びパッケ
ージング工程などを行なう。
【０１２１】本変形例においては、図１３（ｃ）に示す
工程で、第１，第２の半導体チップ１０，２０を接合し
てなる接合体５１ごとに、第２の半導体チップ２０の裏
面の研磨を行なうことにより、第２の変形例の方法に比
べて研磨の容易化を図ることができる。
【０１２２】（第６の実施形態）次に、本発明の第６の
実施形態に係わる半導体装置の製造方法について説明す
る。本実施形態においては、上述の第３の実施形態に係
わる半導体装置の製造方法について説明する。図１４
（ａ）〜（ｆ）は、本実施形態における半導体装置の製
造工程を示す断面図である。
【０１２３】図１４（ａ）に示す工程で、以下の手順に
より、第１の半導体チップ１０と第２の半導体チップ２
０とを位置合わせする。まず、半導体素子や配線が形成
された多数のチップ形成領域を有するウエハを準備す
る。そして、ダイシングによりウエハを各チップ形成領
域ごとに切り出して、第１の半導体チップ１０を形成す
る。第１の半導体チップ１０の上面には、アルミニウム
からなる複数の第１の内部電極１１及びアルミニウムか
らなる複数のボンディングパッド１２が設けられてい
る。そして、第１の半導体チップ１０を実装治具（図示
せず）の上に載置して、第１の半導体チップ１０の上面
に、エポキシ等により構成される樹脂３０を塗布する。
樹脂３０としては、エポキシのほかに熱硬化性、及び常
温硬化性があり、樹脂材料としては、アクリル樹脂、ポ
リイミド樹脂、及びウレタン樹脂等がある。また樹脂の
塗布方法としては、ディスペンス法、印刷法、またはス
タンピング法等があり、チップサイズ等から適切な方法
が選択される。また、、樹脂の塗布は、第１の半導体チ
ップ１０への塗布に限らず、第２の半導体チップ２０へ
の塗布に代えることも可能である。
【０１２４】また、樹脂３０を塗布するタイミングは、
図１４（ａ）に示す位置合わせの前だけでなく、位置合
わせして金属バンプ２３を介して各内部電極１１，２１
同士を接合した後（図１４（ｂ）に示す工程）でもよ
い。
【０１２５】ここで、本実施形態においては、塗布され
る樹脂３０の量は、半導体チップの種類による条件，特
に第２の半導体チップ２０の面積などの条件によって異
なるが、第２の半導体チップ２０の側面に樹脂のフィレ
ットが形成できる量が必要である。具体的に、樹脂３０
の量は、硬化後の樹脂３０のフィレット高さ、又はフィ
レット幅（図１５参照）で、約５０〜３００μｍ以上と
なる量であることが望ましい。
【０１２６】一方、主面にアルミニウムからなる複数の
第２の内部電極２１及びその上のバリアメタル層２２を
有する第２の半導体チップ２０を準備し、第２の半導体
チップ２０のバリアメタル層２２の上に金属バンプ２３
を形成する。バリアメタル層２２は、Ｔｉ，Ｃｕ，Ｎｉ
の金属薄膜からなり、金属バンプ２３はＳｎ−Ｐｂから
なっている。金属バンプ２３の材料としては、Ａｕ，Ｉ
ｎ，Ｉｎ−Ｓｎ，Ｓｎ−Ａｇ，Ｓｎ−Ｃｕ，Ｓｎ−Ｚ
ｎ，Ｃｕ及びＮｉのうちいずれか１つを選択して用いる
ことが可能であり、この金属バンプ２３のサイズは、バ
ンプ径が３〜１００μｍ、高さが３〜５０μｍである。
【０１２７】そして、第１の半導体チップ１０の上方
に、ツール４０によって第２の半導体チップ２０を保持
しつつ、第２の半導体チップ２０を、その裏面を下方に
向けた状態で第１の半導体チップ１０に対向させる。
【０１２８】なお、電気的接続を行なうための部材とし
ては、金属バンプ２３のほか、導電性ペースト、異方性
導電樹脂、金属製フィラー分散樹脂などを用いることが
できる。また、第２の半導体チップ２０の第２の内部電
極２１に代えて、第１の半導体チップ１０の第１の内部
電極１１の上に金属バンプを形成してもよい。
【０１２９】次に、図１４（ｂ）に示す工程で、以下の
手順により、第１の半導体チップ１０と第２の半導体チ
ップ２０とを互いに接合する。
【０１３０】まず、第２の半導体チップ２０をツール４
０で保持しつつ下降させて、第２の半導体チップ２０の
第２の内部電極２１上に形成した金属バンプ２３と、第
１の半導体チップ１０に配置されている第１の内部電極
１１との位置合わせを行う。そして、位置合わせされた
第１の半導体チップ１０上の第１の内部電極１１と第２
の半導体チップ２０の金属バンプ２３とを、ツール４０
を用いて、加熱・加圧し、物理学的作用または金属学的
作用（原子の相互拡散による合金化などの作用）を利用
して接合を行う。樹脂３０を接合前に（図１０（ａ）に
示す工程で）塗布した場合は、ツール４０を下降させて
各内部電極１１，１２同士の接合を行なう際に樹脂３０
が第１の半導体チップ１０と第２の半導体チップ２０と
の間に押し広げられる。このとき、樹脂３０の粘性によ
り、第１の半導体チップ１０と第２の半導体チップ２０
との間の仮固定力がさらに増大する。ツール４０による
加圧力は、１つの金属バンプ２３について０．１〜２０
ｇ程度の荷重が適当であるが、この荷重の大きさは、第
１の半導体チップ１０の第１の内部電極１１が破損した
り、その第１の内部電極１１の下側に形成されているト
ランジスタ等の半導体素子や配線等の特性を変化させな
いという制約を満たすように設定する。その後、樹脂３
０を硬化させて第１の半導体チップ１０と第２の半導体
チップ２０とを一体化させる。その際、樹脂３０が光硬
化性樹脂であれば紫外線４１を、熱硬化性樹脂であれば
加熱を行なう。加熱による樹脂３０の硬化を行なうとき
は、ツール４０による加圧の解除後にオーブン等の加熱
器具による加熱を行なうか、またはツール４０に内蔵さ
せたヒーター等により加圧時に直接加熱を行なう。熱硬
化時の温度条件は、樹脂３０の材質にもよるが、７０〜
３００℃程度が必要である。
【０１３１】以上の処理により、第１の半導体チップ１
０上に第２の半導体チップ２０を搭載してなる接合体５
１の構造が得られる。なお、半導体チップ−ウエハ間に
充填する樹脂３０を、異方性導電フィルムＡＣＦ，異方
性導電樹脂ＡＣＰ等で代用することも可能である。
【０１３２】次に、図１４（ｄ）に示す工程で、接合体
５０中の第２の半導体チップ２０の裏面を研磨する。図
１４（ｃ）に示す工程で樹脂３０を十分に硬化させた
後、第１の半導体チップ１０上に搭載されている第２の
半導体チップ２０の裏面（上方を向いている面）を、研
磨装置４３の上面に対向させた状態で、接合体５１を研
磨装置４３の上に載置する。そして、研磨装置４３の研
磨面に研磨砥粒４２を供給し、接合体５１に荷重を加え
ながら、研磨装置４３を回転させることにより、各第２
の半導体チップ２０の裏面の研磨を行う。このとき、研
磨砥粒４２としては、粒度が＃１２００〜＃２０００程
度のダイヤモンド砥粒が好ましく、研磨装置４３の回転
数は５〜５０ｒｐｍ程度が好ましい。
【０１３３】ここで、本実施形態においては、図１５に
示すように、接合体５１の研磨装置４３の研磨面の法線
に対する傾き角θ２を変化させながら、接合体５１及び
研磨装置４３を回転させて研磨を行なう。これにより、
図１４（ａ）に示すように、研磨工程の終了後には、第
２の半導体チップ２０の裏面の角部４５をより広い範囲
に亘って丸めるとともに、第２の半導体チップ２０の中
央部が周辺部よりも厚くなるように形成された半導体装
置４６を得ることができる。
【０１３４】次に、図１４（ｆ）に示す工程で、半導体
装置４６のパッケージングを行なう。まず、半導体装置
４６をリードフレームのダイパッド３１に搭載して、Ｐ
ｄ，Ａｇ等を含む導電性ペースト３３により両者を固定
する。そして、第１の半導体チップ１０のボンディング
パッド１２と、リードフレームのリード３２を２５μｍ
φ程度のＡｕ，Ａｌ等からなるボンディングワイヤ３４
によって接続する。そして、最後に、第１の半導体チッ
プ１０，第２の半導体チップ２０，ボンディングワイヤ
３４，リードフレームのダイパッド３１、及びリードフ
レームのリード３２（一部）をエポキシ系またはポリイ
ミド系の封止樹脂３５を用いて樹脂封止を行なう。
【０１３５】以上の工程により、第１の半導体チップ１
０の上に第２の半導体チップ２０を搭載して一体化して
なる第３の実施形態の三次元デバイスが容易に形成され
る。
【０１３６】なお、第３の実施形態において、上記図１
６に示す状態で、研磨装置４３の代わりに研磨砥石を有
する研削装置を用い、接合体５１の研磨砥石面の法線に
対する傾き角θ２を一定として、研削を行なうことによ
り、図２に示す第１の実施形態の変形例に示す構造を容
易に得ることができる。
【０１３７】なお、上記第４〜第６の実施形態におい
て、図４又は図６に示すように、第１の半導体チップ１
０と第２の半導体チップ２０との間に介在させる第１の
樹脂３７と、第２の半導体チップ２０の側面を覆う第２
の樹脂３８とを塗布して、個別に硬化させるようにして
もよい。
【０１３８】なお、上記各実施形態においては、第１，
第２の内部電極１１，２１が設けられている面は、第
１，第２の半導体チップ１０，２０の主面としたが、本
発明は斯かる実施形態に限定されるものではない。した
がって、第１の半導体チップ１０又は第２の半導体チッ
プ２０について、半導体チップのスルーホールや側面に
設けられた導体膜を介して、半導体チップの裏面に内部
電極を設けたものについても、本発明を適用することが
できる。
【０１３９】
【発明の効果】本発明の半導体装置又はその製造方法に
よると、第１の半導体チップに接合された第２の半導体
チップの下面の角部を曲面化させ、第２の半導体チップ
の側面全体を樹脂層により覆い、又は、第２の半導体チ
ップの中央部を周辺部よりも厚くすることにより、パッ
ケージクラックの発生や、各半導体チップ間の接続信頼
性の低下などを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における三次元デバイ
スの断面図である。
【図２】本発明の第１の実施形態の変形例における三次
元デバイスの断面図である。
【図３】本発明の第２の実施形態における三次元デバイ
スの断面図である。
【図４】第２の実施形態の第１の変形例における半導体
装置の断面図である。
【図５】第２の実施形態の第２の変形例における半導体
装置の断面図である。
【図６】第２の実施形態の第３の変形例における半導体
装置の断面図である。
【図７】本発明の第３の実施形態における三次元デバイ
スの断面図である。
【図８】（ａ）〜（ｆ）は、第４の実施形態における半
導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｅ）は、第４の実施形態の変形例に
おける半導体装置の製造工程を示す断面図である。
【図１０】（ａ）〜（ｆ）は、第５の実施形態における
半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｅ）は、第５の実施形態の第１の
変形例における半導体装置の製造工程を示す断面図であ
る。
【図１２】（ａ）〜（ｆ）は、第５の実施形態の第２の
変形例における半導体装置の製造工程を示す断面図であ
る。
【図１３】（ａ）〜（e）は、第５の実施形態の第３の
変形例における半導体装置の製造工程を示す断面図であ
る。
【図１４】（ａ）〜（ｆ）は、第６の実施形態における
半導体装置の製造工程を示す断面図である。
【図１５】本発明の第１の実施形態における第２の半導
体チップの裏面の角部を詳細に示す断面図である。
【図１６】本発明の第６の実施形態における第２の半導
体チップの裏面の研磨方法を示す断面図である。
【図１７】従来の三次元デバイスの構造を示す断面図で
ある。
【図１８】（ａ）〜（ｃ）は、従来の三次元デバイスの
製造工程を示す断面図である。
【符号の説明】
１０ 第１の半導体チップ １１ 第１の内部電極 １２ ボンディングパッド ２０ 第２の半導体チップ ２１ 第２の内部電極 ２２ バリアメタル層 ２３ 金属バンプ ３０ 樹脂 ３１ ダイパッド ３２ リード ３３ 導電性ペースト ３４ ボンディングワイヤ ３５ 封止樹脂 ３６ ウエハ ３７ 第１の樹脂層 ３８ 第２の樹脂層 ４０ ツール ４１ 紫外線 ４２ 砥粒 ４３ 研磨装置 ４５ 角部 ４６ 半導体装置 ４７ 保護樹脂
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ５０１ Ｈ０１Ｌ 23/30 Ｂ 23/28 23/29 23/31 (72)発明者 金子 英之 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 長尾 浩一 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M109 AA01 BA01 BA07 CA05 CA12 CA21 DA10 DB02 DB15 DB17 EA02 EA07 EE02

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 上面に第１の電極を有する第１の半導体
    チップと、 上面に第２の電極を有し、上記第２の電極を上記第１の
    電極に電気的に接続させた状態で上記第１の半導体チッ
    プ上に搭載された第２の半導体チップとを備え、 上記第２の半導体チップの下面の角部が加工により鈍さ
    れていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記第２の半導体チップの下面の角部が曲面となってい
    ることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 上記第２の半導体チップの下面の角部の曲面の曲率半径
    が１μｍより大きいことを特徴とする請求項１及び請求
    項２記載の半導体装置。
  4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
    の半導体装置において、 上記第１の半導体チップと第２の半導体チップとの間に
    樹脂層が介在していることを特徴とする半導体装置。
  5. 【請求項５】 上面に第１の電極を有する第１の半導体
    チップと、 上面に第２の電極を有し、上記第２の電極を上記第１の
    電極に電気的に接続させた状態で上記第１の半導体チッ
    プ上に搭載された第２の半導体チップと、 上記第１の半導体チップと第２の半導体チップとの間に
    介在し、かつ上記第２の半導体チップの全側面を覆う樹
    脂層とを備えている半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 上記樹脂層のうち上記第１の半導体チップと第２の半導
    体チップとの間に介在する部分と、上記第２の半導体チ
    ップの全側面を覆う部分とは、相異なる樹脂材料により
    構成されていることを特徴とする半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置において、 上記樹脂層のうち上記第２の半導体チップの全側面を覆
    う部分のフィラー含有量は、上記第１の半導体チップと
    第２の半導体チップとの間に介在する部分のフィラー含
    有量よりも多いことを特徴とする半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置において、 上記樹脂層のうち上記第２の半導体チップの全側面を覆
    う部分のフィラーの平均径は、上記第１の半導体チップ
    と第２の半導体チップとの間に介在する部分のフィラー
    の平均径よりも大きいことを特徴とする半導体装置。
  9. 【請求項９】 請求項５〜８のうちいずれか１つに記載
    の半導体装置において、 上記樹脂層のうち上記第２の半導体チップの全側面を覆
    う部分の上面は、上記第２の半導体チップの下面とほぼ
    共通の平面を有する位置にあることを特徴とする半導体
    装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、 上記第１の半導体チップと上記第２の半導体チップと
    は、樹脂封止されていることを特徴とする半導体装置。
  11. 【請求項１１】 上面に第１の電極を有する第１の半導
    体チップと、 上面に第２の電極を有し、上記第２の電極を上記第１の
    電極に電気的に接続させた状態で上記第１の半導体チッ
    プ上に搭載された第２の半導体チップとを備え、 上記第２の半導体チップの中央部は周辺部より厚いこと
    を特徴とする半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置におい
    て、 第１の半導体チップと第２の半導体チップの間に介在す
    る樹脂層をさらに備えていることを特徴とする半導体装
    置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 上記第１の半導体チップと上記第２の半導体チップと
    は、樹脂封止されていることを特徴とする半導体装置。
  14. 【請求項１４】 第１の半導体チップの上に第２の半導
    体チップを、両者の電極同士が電気的に互いに接続され
    た状態で搭載してなる半導体装置の製造方法であって、 上面に第１の電極を有し、上記第１の半導体チップにな
    る第１の半導体チップ形成領域を有するウエハと、上面
    に第２の電極を有する上記第２の半導体チップとを準備
    する工程と、 上記ウエハの各チップ形成領域の上に、上記第２の半導
    体チップをそれぞれ搭載して、上記第１の電極と上記第
    ２の電極とを互いに電気的に接続する工程と、 上記ウエハの各チップ形成領域と上記第２の半導体チッ
    プとの間に樹脂層を形成する工程と、 上記第２の半導体チップを上記ウエハに搭載した状態
    で、上記第２の半導体チップの下面を研磨する工程と、 上記ウエハを各チップ形成領域ごとに分離させて、第１
    の半導体チップの上に第２の半導体チップが搭載されて
    なる接合体を個別に形成する工程と、 上記第１の半導体チップの上で上記第２の半導体チップ
    を封止樹脂により封止する工程とを含む半導体装置の製
    造方法。
  15. 【請求項１５】 第１の半導体チップの上に第２の半導
    体チップを、両者の電極同士が電気的に互いに接続され
    た状態で搭載してなる半導体装置の製造方法であって、 上面に第１の電極を有する第１の半導体チップと、上面
    に第２の電極を有する上記第２の半導体チップとを準備
    する工程と、 上記第１の半導体チップ形成領域の上に、上記第２の半
    導体チップを搭載して、上記第１の電極と上記第２の電
    極とを互いに電気的に接続する工程と、 上記第１の半導体チップと上記第２の半導体チップとの
    間に樹脂層を形成する工程と、 上記第２の半導体チップを上記ウエハに搭載した状態
    で、上記第２の半導体チップの下面を研磨する工程と、 上記第１の半導体チップと上記第２の半導体チップとを
    封止樹脂により封止する工程とを含む半導体装置の製造
    方法。
  16. 【請求項１６】 請求項１４又は１５記載の半導体装置
    の製造方法において、 上記第１の電極と上記第２の電極とを互いに電気的に接
    続する工程は、上記第１の電極及び上記第２の電極のう
    ち少なくともいずれか一方の電極にバンプを形成し、上
    記バンプを介して各電極同士を接続する工程をさらに含
    むことを特徴とする半導体装置の製造方法。
JP2000395965A 2000-12-26 2000-12-26 半導体装置及びその製造方法 Expired - Fee Related JP3683179B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2000395965A JP3683179B2 (ja) 2000-12-26 2000-12-26 半導体装置及びその製造方法
US09/966,093 US6583512B2 (en) 2000-12-26 2001-10-01 Semiconductor device and method for fabricating the same
TW090126878A TW511272B (en) 2000-12-26 2001-10-30 Semiconductor device and method for fabricating the same
KR1020010084671A KR100559649B1 (ko) 2000-12-26 2001-12-26 반도체장치
US10/128,298 US6558977B2 (en) 2000-12-26 2002-04-24 Semiconductor device and method for fabricating the same
US10/370,735 US20030127722A1 (en) 2000-12-26 2003-02-24 Semiconductor device and method for fabricating the same
KR1020050076552A KR100689563B1 (ko) 2000-12-26 2005-08-20 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000395965A JP3683179B2 (ja) 2000-12-26 2000-12-26 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005004473A Division JP4806196B2 (ja) 2005-01-11 2005-01-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2002198487A true JP2002198487A (ja) 2002-07-12
JP3683179B2 JP3683179B2 (ja) 2005-08-17

Family

ID=18861337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000395965A Expired - Fee Related JP3683179B2 (ja) 2000-12-26 2000-12-26 半導体装置及びその製造方法

Country Status (4)

Country Link
US (3) US6583512B2 (ja)
JP (1) JP3683179B2 (ja)
KR (2) KR100559649B1 (ja)
TW (1) TW511272B (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073843A (ja) * 2004-09-03 2006-03-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
JP2007227857A (ja) * 2006-02-27 2007-09-06 Toshiba Corp 部品内蔵型プリント基板、プリント基板、電子機器、および電子部品
US7397327B2 (en) 2004-04-08 2008-07-08 Murata Manufacturing Co., Ltd. Surface acoustic wave filter and method of producing the same
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法
JP2010245289A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
KR20120087651A (ko) * 2011-01-28 2012-08-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012186761A (ja) * 2011-03-08 2012-09-27 Murata Mfg Co Ltd 電子部品およびその製造方法
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP4549491B2 (ja) * 2000-03-13 2010-09-22 大日本印刷株式会社 樹脂封止型半導体装置
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
TW479339B (en) * 2001-03-01 2002-03-11 Advanced Semiconductor Eng Package structure of dual die stack
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
KR100407472B1 (ko) * 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6975016B2 (en) 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6661085B2 (en) * 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2003318360A (ja) * 2002-04-19 2003-11-07 Hitachi Ltd 半導体装置およびその製造方法
US6835592B2 (en) * 2002-05-24 2004-12-28 Micron Technology, Inc. Methods for molding a semiconductor die package with enhanced thermal conductivity
US6787884B2 (en) * 2002-05-30 2004-09-07 Matsushita Electric Industrial Co., Ltd. Circuit component, circuit component package, circuit component built-in module, circuit component package production and circuit component built-in module production
DE10235771A1 (de) * 2002-08-05 2004-02-26 Texas Instruments Deutschland Gmbh Gekapselter Chip und Verfahren zu seiner Herstellung
JP4579489B2 (ja) * 2002-09-02 2010-11-10 新光電気工業株式会社 半導体チップ製造方法及び半導体チップ
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
JP4198966B2 (ja) * 2002-10-17 2008-12-17 株式会社東芝 半導体装置の製造方法
US6998721B2 (en) * 2002-11-08 2006-02-14 Stmicroelectronics, Inc. Stacking and encapsulation of multiple interconnected integrated circuits
JP4381675B2 (ja) * 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
JP2004214249A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
DE10300711B4 (de) 2003-01-10 2007-10-04 Infineon Technologies Ag Verfahren zur Passivierung eines Halbleiterchipstapels
TW586677U (en) * 2003-01-22 2004-05-01 Via Tech Inc Stack structure of chip package
DE10310617B4 (de) * 2003-03-10 2006-09-21 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraum und ein Verfahren zur Herstellung desselben
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
JP2004288815A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2005064479A (ja) * 2003-07-31 2005-03-10 Sanyo Electric Co Ltd 回路モジュール
US7276801B2 (en) * 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
US7397968B2 (en) * 2003-10-29 2008-07-08 Hewlett-Packard Development Company, L.P. System and method for tone composition
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US7098075B1 (en) * 2004-01-29 2006-08-29 Xilinx, Inc. Integrated circuit and method of producing a carrier wafer for an integrated circuit
US6936501B1 (en) * 2004-04-05 2005-08-30 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
JP4455158B2 (ja) * 2004-05-20 2010-04-21 株式会社ルネサステクノロジ 半導体装置
US7678680B2 (en) * 2004-06-03 2010-03-16 International Rectifier Corporation Semiconductor device with reduced contact resistance
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
WO2006075197A1 (en) * 2005-01-12 2006-07-20 Infineon Technologies Ag Flip-chip semiconductor packages and methods for their production
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
US7195952B2 (en) * 2005-03-22 2007-03-27 Micrel, Inc. Schottky diode device with aluminum pickup of backside cathode
US7215032B2 (en) * 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
US7946331B2 (en) 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7385282B2 (en) * 2005-10-19 2008-06-10 Chipmos Technologies Inc. Stacked-type chip package structure
US7808075B1 (en) * 2006-02-07 2010-10-05 Marvell International Ltd. Integrated circuit devices with ESD and I/O protection
KR100731678B1 (ko) * 2006-05-08 2007-06-22 서울반도체 주식회사 칩형 발광 다이오드 패키지 및 그것을 갖는 발광 장치
US8022554B2 (en) 2006-06-15 2011-09-20 Sitime Corporation Stacked die package for MEMS resonator system
US7812459B2 (en) * 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
US7977155B2 (en) * 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
KR100881399B1 (ko) * 2007-08-31 2009-02-02 주식회사 하이닉스반도체 적층 반도체 패키지
TWI357119B (en) * 2007-10-05 2012-01-21 Advanced Semiconductor Eng Stacked type chip package structure and method of
JP4525734B2 (ja) * 2007-11-02 2010-08-18 セイコーエプソン株式会社 電子部品の実装構造
US8962211B2 (en) * 2008-12-15 2015-02-24 Honeywell International Inc. Rechargeable fuel cell
US9064716B2 (en) * 2009-09-30 2015-06-23 Virtium Technology, Inc. Stacking devices at finished package level
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
TWI430426B (zh) * 2010-10-19 2014-03-11 Univ Nat Chiao Tung 使用共用傳導層傳送晶片間多重信號之系統
JP5344097B2 (ja) * 2010-11-18 2013-11-20 日立化成株式会社 半導体封止充てん用フィルム状樹脂組成物、半導体装置の製造方法及び半導体装置
US8653673B2 (en) * 2011-12-20 2014-02-18 Raytheon Company Method for packaging semiconductors at a wafer level
TWI467718B (zh) * 2011-12-30 2015-01-01 Ind Tech Res Inst 凸塊結構以及電子封裝接點結構及其製造方法
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
US8941208B2 (en) 2012-07-30 2015-01-27 General Electric Company Reliable surface mount integrated power module
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US20150075849A1 (en) * 2013-09-17 2015-03-19 Jia Lin Yap Semiconductor device and lead frame with interposer
JP6335513B2 (ja) * 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
JP6242231B2 (ja) * 2014-02-12 2017-12-06 新光電気工業株式会社 半導体装置及びその製造方法
JP6386746B2 (ja) * 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
KR101683652B1 (ko) 2015-10-29 2016-12-07 현대자동차주식회사 대형 차량 침입 감지 방법 및 그를 위한 장치
US10535588B2 (en) * 2017-01-18 2020-01-14 Stmicroelectronics, Inc. Die with metallized sidewall and method of manufacturing
JP6964477B2 (ja) * 2017-09-20 2021-11-10 新光電気工業株式会社 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
JP7048153B2 (ja) * 2018-04-25 2022-04-05 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
US11075137B2 (en) 2018-05-02 2021-07-27 Semiconductor Components Industries, Llc High power module package structures
KR102146674B1 (ko) 2019-06-03 2020-08-24 최성민 면도용 마스크

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199354A (ja) * 1984-09-26 1986-05-17 Hitachi Ltd 半導体装置
JPS63143851A (ja) * 1986-12-08 1988-06-16 Nec Corp 半導体装置
JPH0624200B2 (ja) * 1989-04-28 1994-03-30 信越半導体株式会社 半導体デバイス用基板の加工方法
US5851845A (en) * 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
JP3134780B2 (ja) * 1996-07-15 2001-02-13 住友電装株式会社 コネクタカバー
US5956605A (en) * 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
CN1185702C (zh) * 1997-05-09 2005-01-19 时至准钟表股份有限公司 半导体封装的制造方法和集合电路基板
JPH10335577A (ja) * 1997-06-05 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
US6271102B1 (en) * 1998-02-27 2001-08-07 International Business Machines Corporation Method and system for dicing wafers, and semiconductor structures incorporating the products thereof
US5877943A (en) * 1998-03-26 1999-03-02 Ball Semiconductor, Inc. Clustering adapter for spherical shaped devices
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
US6337225B1 (en) * 2000-03-30 2002-01-08 Advanced Micro Devices, Inc. Method of making stacked die assemblies and modules
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397327B2 (en) 2004-04-08 2008-07-08 Murata Manufacturing Co., Ltd. Surface acoustic wave filter and method of producing the same
JP2006073843A (ja) * 2004-09-03 2006-03-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
JP2007227857A (ja) * 2006-02-27 2007-09-06 Toshiba Corp 部品内蔵型プリント基板、プリント基板、電子機器、および電子部品
JP2009038266A (ja) * 2007-08-03 2009-02-19 Spansion Llc 半導体装置及びその製造方法
JP2010245289A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
KR20120087651A (ko) * 2011-01-28 2012-08-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012160707A (ja) * 2011-01-28 2012-08-23 Samsung Electronics Co Ltd 積層半導体チップ、半導体装置およびこれらの製造方法
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2012186761A (ja) * 2011-03-08 2012-09-27 Murata Mfg Co Ltd 電子部品およびその製造方法
US9426897B2 (en) 2011-03-08 2016-08-23 Murata Manufacturing Co., Ltd. Electronic component and method for manufacturing electronic component
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US9721935B2 (en) 2014-03-14 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US10128223B2 (en) 2014-03-14 2018-11-13 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US6583512B2 (en) 2003-06-24
US20020115233A1 (en) 2002-08-22
TW511272B (en) 2002-11-21
US20020079590A1 (en) 2002-06-27
JP3683179B2 (ja) 2005-08-17
KR20050090101A (ko) 2005-09-12
KR100559649B1 (ko) 2006-03-10
US20030127722A1 (en) 2003-07-10
KR100689563B1 (ko) 2007-03-02
US6558977B2 (en) 2003-05-06
KR20020053011A (ko) 2002-07-04

Similar Documents

Publication Publication Date Title
JP3683179B2 (ja) 半導体装置及びその製造方法
JP3649169B2 (ja) 半導体装置
JP4653447B2 (ja) 半導体装置の製造方法
US6214642B1 (en) Area array stud bump flip chip device and assembly process
US9129818B2 (en) Semiconductor device having conductive pads and a method of manufacturing the same
US7598121B2 (en) Method of manufacturing a semiconductor device
US8546244B2 (en) Method of manufacturing semiconductor device
JP2001320013A (ja) 半導体装置およびその製造方法
JP2008218926A (ja) 半導体装置及びその製造方法
JP2001168275A (ja) 小型集積回路パッケージおよびその製造方法
JP2021129083A (ja) 半導体装置およびその製造方法
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
CN107507809A (zh) 倒装芯片
JP2000228465A (ja) 半導体装置及びその製造方法
JP3892359B2 (ja) 半導体チップの実装方法
US20110298124A1 (en) Semiconductor Structure
JP4806196B2 (ja) 半導体装置
US8058109B2 (en) Method for manufacturing a semiconductor structure
JP2002026073A (ja) 半導体装置およびその製造方法
JP4778667B2 (ja) アンダーフィル用シート材、半導体チップのアンダーフィル方法および半導体チップの実装方法
JP7086528B2 (ja) 半導体素子及び半導体装置
JP4107896B2 (ja) 半導体装置およびその製造方法
US20230326906A1 (en) Method of Thinning a Semiconductor Die
JP5320275B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050308

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090603

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100603

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100603

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110603

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120603

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130603

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees