JP2002150785A

JP2002150785A - 不揮発性半導体記憶装置

Info

Publication number: JP2002150785A
Application number: JP2000345455A
Authority: JP
Inventors: Nozomi Matsuzaki; 望松崎; Kazuyoshi Shiba; 和佳志波; Yasuhiro Taniguchi; 泰弘谷口; Toshihiro Tanaka; 利広田中; Yutaka Shinagawa; 裕品川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2000-11-08
Filing date: 2000-11-08
Publication date: 2002-05-24
Also published as: US20030012052A1; KR100908662B1; TW530306B; KR20020042753A; US20020054510A1; US6711061B2; US20040047223A1; US6459619B1; US6842376B2

Abstract

(57)【要約】【課題】不揮発性半導体記憶装置の消去動作において、
その収束度を高め、消去が高速に行えるようにする。【解決手段】ワード線毎にワードラッチ回路を儲け、選
択ブロック中でワード線毎にしきい値管理を行なう。ラ
ッチ回路は複数のワード線で共有し、占有面積を低減す
る。書戻し電圧は、完成した不揮発メモリ個別に設定
し、不揮発メモリのブート領域に格納し、電源投入の度
に再認識させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の消去動作における印加電圧制御方法及びこれを
適用した不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】浮遊ゲート電極型不揮発性記憶素子（以
下、「セル」と表記）は、浮遊ゲート電極に蓄積された
電子の個数によるセル特性の差異、すなわち、セルしき
い値電圧の大小で情報を記憶する。以下では、しきい値
を上昇させる処理を「書込み」、しきい値を下げ、所望
の値に収束させる処理を「消去」と定義する。もちろ
ん、しきい値を上昇させる処理を「消去」、しきい値を
下げ、所望の値に収束させる処理を「書込み」と定義す
ることも可能である。

【０００３】図２は、複数個のセルでアレイを構成して
いる一般的な不揮発性半導体記憶装置のセルしきい値分
布を示したものである。書込みレベルは書込み下限値Ｖ
_pminで規定され、しきい値の分布はＡのようになる。消
去処理は、分布Ａの状態にあるセル群に所定の電圧を印
加してしきい値を下げる。通常、消去特性にはバラツキ
が存在するため、単純にしきい値を下げる処理を行なっ
ただけでは、分布Ｂのように広く裾が広がったしきい値
分布になる。しきい値が消去下限値Ｖ_emin以下（過消去
レベル）になってしまったセル群（斜線領域）はリーク
電流の発生源となり、正しい情報の読出しを阻害する。
これを防ぐため、過消去レベルのセルを書戻し、所望の
消去レベル分布Ｃ（消去下限値Ｖ_emin〜消去上限値Ｖ
_emax）に調整する必要がある。

【０００４】従来、しきい値を下げる方法として、複数
本のワード線を纏めて管理する方法（以下、「ブロック
処理」と表記）と、セルのしきい値をワード線単位で管
理する方法（以下、「セクター処理」と表記）とがあっ
た。ブロック処理ではレジスタに格納された情報に基づ
いて、複数のワード線を含むブロックを選択する。例え
ば、ウェル電位をブロック選択信号として用いるととも
に、ブロック内全てのワード線に負電圧を印加する。ワ
ード線に印加された負電圧とウェルに印加された正電位
とにより発生する電界を用いて電荷の放出が行われる。
続いてセルしきい値の検証を行ない、しきい値が基準以
下に下がっていないセルを検出すれば、ブロック内全て
のワード線に再び負電圧を印加する。この処理を繰り返
し、ブロック内全てのセルのしきい値が基準以下になっ
た時点で、次のブロックに移動して消去処理を行なう。
ブロック処理は大量のセルを一括処理できるので、しき
い値を下げる処理時間は短い。

【０００５】セクター処理はワード線毎に管理を行う。
あるワード線に負電圧を印加した後、そのワード線に接
続されるセルのしきい値を検証する。しきい値が基準以
下になっていないセルを検出した段階で、そのワード線
に再び負電圧を印加する。そのワード線に接続されるセ
ル全てのしきい値が基準以下になった時点で、次のワー
ド線に移行する。この方式では、しきい値を下げる負電
圧が一律に印加されるのは、高々ワード線１本に接続さ
れたセル数である。統計的母数が少なくなる分、処理後
のしきい値分布がブロック消去に比して狭くできる。一
方、ブロック処理に比較すると処理時間が長くならざる
を得なかった。

【０００６】また、消去処理を行った後に下がり過ぎた
しきい値を戻す処理を行う。この処理を「書戻し」とい
う。上記のブロック処理あるいはセクター処理、どちら
を用いた場合でも、ある程度の数のセルは過消去レベル
になることは避けられない。そこで、それら過消去レベ
ルにあるセルを書き戻す処理が必要になる。これは、弱
い書込みを用いて行なう。消去特性にばらつきがあるの
と同様、書込み特性にもばらつきが存在するため、しき
い値を図２の消去レベルに収束させるには、しきい値の
制御を特に精密に行なわねばならない。

【０００７】精密な書込みを行なうための電圧印加方法
としてセルのドレインとゲートに印加する印加パルス電
圧を順次上げていく方法が知られている。この例は、ホ
ットエレクトロン注入を用いた書込みである。書込み速
度が速いセルは、初期の低い電圧印加にて制御性良く収
束させる。低い電圧では書込み速度が遅いセルは、後半
の高い電圧にて短時間に制御性良く収束させる。かかる
書込電圧の印加方法については、特開平８−９６５９
１、特開平１０−２２８７８４に開示されている。

【０００８】

【発明が解決しようとする課題】ブロック処理は対象セ
ル数が多いが故に、処理後のしきい値分布が広くなり過
消去レベルのセル数も増加する。したがって、書戻しの
処理時間が増えてしまうという欠点がある。セクター処
理は、しきい値を下げる電圧を印加する処理をワード線
の本数分だけ個別に行なわざるを得ず、その電圧印加の
処理時間が増大するという欠点がある。消去処理時間全
体の短縮を図るには、しきい値を下げる処理および書戻
し処理の双方の処理時間を同時に短縮する必要がある。
しかし、従来のブロック処理でもセクター処理でも、そ
のような同時時間短縮は原理的に困難である。

【０００９】また、書き戻しにおいても収束性よく書込
を行う必要がある。このため、本発明では書き戻し時に
書込電圧パルスの電圧を順次上げていく。そのために
は、印加電圧の最小値、最大値、電圧の増分およびパル
スの時間が適切に設定されることが望ましい。開始電圧
が高過ぎる等、ストレスが強すぎる場合は、書戻し速度
の速いセルが消去レベル上限値を超過する。開始電圧が
低過ぎるあるいは、最大印加電圧が低過ぎる等の場合
は、書戻し速度が遅くなり処理時間の増大を招いてしま
う。印加すべき電圧パルス条件の適切な設定方法もまた
重要な課題である。

【００１０】

【課題を解決するための手段】選択したブロック内で、
消去処理時において、しきい値が適正な範囲となったワ
ード線を追加消去処理の対象から外す。追加消去処理に
おけるワード線の選択・非選択は、レジスタに格納した
処理終了の情報に基づいて、ワード線に付設したラッチ
回路を制御して行なう。そのラッチ回路を、同時に処理
を行なわない他のワード線と共有することで、面積増加
をも防止する。

【００１１】また、書戻し時に漸次増加する電圧を印加
する。この印加電圧はその初期値、最終値、電圧増分お
よびパルス幅とも設定可能とし、完成した不揮発性メモ
リ個別の特性に合わせて選定する。選定した条件は、不
揮発性情報としてチップ内に格納し、電源投入時毎に読
出して使用する。

【００１２】

【発明の実施の形態】図３に不揮発性半導体記憶装置
（メモリモジュールＭＭ）の構成を示す。メモリアレイ
ＭＡＲＹは、メモリセルをマトリクス状に配列したもの
である。各メモリセルはそのしきい値を電気的に上げ／
下げできる。その他、メモリモジュールＭＭは、行アド
レスバッファＸＡＤＢ、行アドレスデコーダＸＤＣＲ、
データラッチ回路ＤＬ、センスアンプ回路ＳＡ、列ゲー
トアレイ回路ＹＧ−Ｇａｔｅ、ＹＷ−Ｇａｔｅ、ＹＴ−
Ｇａｔｅ、列アドレスバッファＹＡＤＢ、列アドレスデ
コーダＹＤＣＲ、ブロック選択制御回路ＢＳＬＣ、入力
バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチ
プレクサ回路ＭＰ、モードコントロール回路ＭＣ、コン
トロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳな
どから構成されている。

【００１３】コントロール信号バッファ回路ＣＳＢに
は、特に制限されるものではないが、チップイネーブル
信号ＣＥｂ、アウトプットイネーブル信号ＯＥｂ、ライ
トイネーブル信号ＷＥｂ、シリアルクロック信号ＳＣな
どが入力され、これらの信号に応じて内部制御信号のタ
イミング信号を発生する。また、モードコントロール回
路ＭＣから外部端子Ｒ／Ｂｂにレディ／ビジィ信号が出
力されている。

【００１４】内蔵電源回路ＶＳにおいては、特に制限さ
れるものではないが、外部から電源電圧Ｖｃｃが入力さ
れ、書込み、消去、読み出しに必要な電圧を生成して供
給する。

【００１５】外部端子から供給される行（列）アドレス
信号ＡＸ（ＡＹ）を受ける行（列）アドレスバッファＸ
ＡＤＢ（ＹＡＤＢ）を通して形成されたアドレス信号が
行（列）アドレスデコーダＸＤＣＲ（ＹＤＣＲ）に供給
される。

【００１６】図１は、本発明のワード線ラッチ方式を示
す構成図である。メモリアレイＭＡＲＹは互いに電気的
に分離されたウェルＷＥＬＬ０１〜ｎを有する。ウェル
は複数のワード線Ｗ０１〜ｍを含む領域として分割され
る。ワード線Ｗ０１〜ｍはそれぞれワードドライバＷＤ
０１〜ｍにより駆動される。各ウェルはブロック選択制
御回路ＢＳＬＣからのブロック選択信号ＢＳＬによって
選択される。

【００１７】行アドレスデコーダＸＤＣＲは、消去単位
選択デコーダＤＥＣＸ１とワード線選択デコーダＤＥＣ
Ｘ２とラッチＬＴＣ０１〜３２とを含む。本例では３２
本のワード線を１回の消去単位とするため、消去単位選
択デコーダＤＥＣＸ１の出力は３２本のワード線を一括
して選択し、さらにそのうちの個々のワード線をワード
線選択デコーダＤＥＣＸ２により選択できる構成となっ
ている。さらに、メモリアレイの消去を制御するコント
ローラあるいはＣＰＵ中に、ラッチＬＴＣ１〜３２に対
応してレジスタＲＥＳ０１〜３２が設けられている。

【００１８】ウェルＷＥＬＬ０１で規定される領域に存
在するセル群が１ブロックを形成する。本実施例では、
ワード線Ｗ０１〜３２がその最初の消去単位となる。ブ
ロック選択信号ＢＳＬが正電位／０Ｖでブロックの選択
／非選択とする。消去時の電圧印加の例を図４に示す。
セルから基板への電荷放出は、ワード線に印加した負電
圧(−１１Ｖ)と、ウェルに印加した正電圧（１０Ｖ）と
で形成される電界を用いて行なう。

【００１９】本発明の回路構成上の特徴として、ラッチ
回路ＬＴＣ０１〜３２を、複数の消去単位Ｗ０１乃至Ｗ
３２以外のワード線と共有する、つまり、異なる消去単
位に含まれる複数のワード線でラッチ回路を共有する。
図１では、ラッチＬＴＣ１が夫々異なる消去単位に含ま
れるワード線Ｗ１とワード線Ｗ３３とで共有されるのを
示している。ラッチ回路ＬＴＣに起因する面積増大は、
概ねラッチ回路１個あたりの面積とその個数の積にな
る。本実施例では、複数の消去単位でラッチ回路を共有
するので、ラッチ回路の設置による不揮発性メモリのチ
ップ面積の増大を抑える効果がある。

【００２０】なお、図１ではワード線３２本を消去単位
としているが、この数値には限定されない。また、１ブ
ロックには複数の消去単位が含まれるように構成してい
るが、１ブロックに１消去単位が含まれるようにするこ
とも可能である。このように構成する場合には、ウェル
に消去のための正電圧が印加されることによるディスタ
ーブの影響をなくすことができる。一方、本構成ではウ
ェル分割するために生じるメモリアレイの面積増大を抑
制することができる。

【００２１】図５のフローチャートにより、セルの消去
動作を説明する。まず、レジスタＲＥＳ０１〜３２を全
て“０”にする(S51)。消去対象とするワード線を含む
ブロックのウェルＷＥＬＬ０１に、ＢＳＬを通じてブロ
ック選択信号正電位、たとえば１０Ｖを供給する。続い
て、消去単位単位に含まれるワード線３２本全てに同一
の負電圧パルスを印加する(S52)。電圧パルスを印加し
た後、セルしきい値の検証をワード線Ｗ０１から順次行
なう(S53)。基準のしきい値に達しないセルを検知する
と、次のワード線に移って(S54)、検証を続ける。セル
のしきい値が基準のしきい値に達していれば、同一ワー
ド線内の次のメモリセルに移って(S55)、検証を続け
る。同一ワード線内の全てのセルのしきい値が基準のし
きい値に達していれば、処理完了情報“１”を対応する
レジスタに格納する(S56)。消去単位３２本全てのワー
ド線について検証が終了した後、対応するレジスタに
“０”が格納されたワード線に追加の消去処理を施す。
レジスタＲＥＳ０１〜３２に格納された値が全て“１”
になれば、次の消去単位に対して同様の消去処理を行う
(S57)。

【００２２】レジスタＲＥＳに格納された情報に基づい
て、ラッチＬＴＣ０１乃至ＬＴＣ３２を制御して、追加
消去処理が必要なワード線にはマイナス１０Ｖのパルス
を、不要なワード線には０Ｖを印加または浮遊電位状態
にする。追加処理処理を行なったワード線に対してセル
しきい値の検証を行ない、処理が未完了であれば、その
ワード線アドレスに対応したレジスタには“０”を再格
納し、処理が終了していれば“１”に入れ換える。これ
らの手順を繰り返すことで、追加消去処理の対象となる
ワード線本数を順次低減でき、従来のブロック処理に比
して検証に要する時間を短縮することが可能になる。ま
た、しきい値を下げる電圧が印加される最小単位はワー
ド線１本であるため、処理後のしきい値分布はセクター
処理の場合と同等になる。したがって、書戻し処理の対
象である過消去レベルになるセル数をセクター処理並み
に低減することができ、書戻し処理時間を短縮すること
が可能になる。

【００２３】図６は、本発明の書戻し電圧選定方法を示
す流れ図である。完成した不揮発性メモリの中から、電
圧設定の試験対象として使用するセルを複数個、あらか
じめ決めておく(S61)。製造上の特性ばらつきから予想
される最も低い書込み電圧を、試験書込みで用いる電圧
の初期値とする。まず、試験対象となるセルを、全て書
き込む(S62)。その後、試験対象セルのしきい値を全て
読み出す(S63)。読み出された値に従って電圧を選定す
る方法として、ＣａｓｅＡおよびＣａｓｅＢの２つを説
明する。

【００２４】ＣａｓｅＡでは、検出されたしきい値の中
央値が、基準となるしきい値（たとえば書き込み下限
値）に満たなければ、一旦、試験用セルのしきい値を下
げる(S64)。書込み電圧を初期印加電圧からΔＶだけ増
加させ(S65)、再び書込み試験を行ない、しきい値を検
証する。この処理を繰り返し、書込み後のセルしきい値
の中央値が基準に到達したら、最後に印加した電圧を書
込み電圧としてチップ個別に確定する(S66)。書戻し電
圧は、ここで選定した書込み電圧に対応付けておいた値
を選定し、チップ個別に確定する(S67)。

【００２５】ＣａｓｅＢでは、ＣａｓｅＡのような繰り
返し処理を行なわない。書込み実測データを元にして作
られた、書込み後のしきい値と、書込み電圧および書戻
し電圧の対応表を元に、チップ個別に印加電圧を確定す
る(S68)。ＣａｓｅＡおよびＣａｓｅＢ、どちらの場合
でも、完成した不揮発性メモリ個別の特性に基づいて、
適正な書込み電圧と、適正な書戻し電圧をチップ個別に
確定する。

【００２６】ここでは、試験用セルの書き込み特性か
ら、チップ毎に書戻し電圧を決定したが、直接書戻し特
性を評価することにより、書戻し電圧を決定してもよ
い。また、順次上げていくステップ電圧を可変にし、チ
ップ個別にその電圧を決定しても良い。また、当初定義
した「書込み」および「消去」を入れ替えても、即ち、
しきい値を下げる処理を「書込み」、上げる処理を「消
去」としても適用が可能である。

【００２７】図６で選定した適切な電圧パルスを再現す
る手法を、図７を用いて説明する。電圧増分ΔＶが異な
るパルス、パルス幅の異なるパルス等の電圧パルスのパ
ターンを複数個、予め準備しておく。適切な電圧パルス
が、図７（ｆ）であると想定する。この例では、６４種
類準備されたパターンの中からパターンを選び出し、パ
ルスの初期電圧値、増分ΔＶ、パルス幅、最終到達電圧
等を指定し、製品チップ個別の特性に合わせた電圧印加
条件を再現する。選択する４種のパターンを図７（ａ）
乃至図７（ｄ）に示す。図７（ａ）は、パルス幅Ｔ００
１のパルス電圧である。図７（ａ）を書戻し電圧の初期
パルスに選び、印加電圧初期値としてＶＧ０００１を指
定する。電圧増分はΔＶである。図７（ａ）に引き続い
て印加する電圧は、図７（ｂ）のパルス幅Ｔ０１１のパ
ルスを用い、印加電圧ＶＧ００１１０から適用する。電
圧増分はΔＶである。図７（ｂ）に引き続いて印加する
電圧は、図７（ｃ）の単位時間Ｔ１１０のパルスを用
い、印加電圧ＶＧ０１００１で適用する。このパルスの
電圧増分はゼロであり、規定回数だけ印加される。図７
（ｃ）に引き続いて印加する電圧は、図７（ｄ）の単位
時間Ｔ１１０のパルスを用い、印加電圧ＶＧ０１０１０
で適用する。以降、書き戻しが終了するまで、図７
（ｄ）のパルスを適用する。

【００２８】さて、予め準備された電圧パルスのパター
ンは、図７（ｅ）に示すように電圧パルス制御レジスタ
内に指定情報として格納されている。図７（ｅ）の例で
は電圧値に５ビット、パルス幅に３ビットを割り当てて
おり、全パターンを合わせて６４種としている。レジス
タＲ０１乃至レジスタＲ６４の内、上記図７（ａ）から
図７（ｄ）の４つのパターンを指定しているレジスタは
Ｒ０２、Ｒ０４、Ｒ２１およびＲ６３である。このパル
ス指定条件を示すレジスタのアドレスを、夫々が有する
不揮発メモリアレイＭＭの一部に格納しておく。情報格
納に用いる領域は、電源投入時に必ず読み出される領域
（ブート領域）を選定する。チップ個別に選定された動
作電圧は、電源投入の度にブート領域から読み出される
レジスタアドレスに従って、レジスタに格納された電圧
指定情報の中から選定する。

【００２９】書戻し時の印加電圧を、完成した不揮発性
メモリ夫々の特性に合わせて選定することで、適正な消
去処理を行なうことが出来るようになる。たとえば、セ
ルのゲート長を０．３μｍに設計したとしても、仕上が
り寸法の平均が０．２８μｍ乃至０．３２μｍの範囲の
いずれかの数値を取る不揮発性メモリが出来たとする。
これにより、同一の書戻し速度を与える印加電圧に１Ｖ
もの差が生じることも珍しくないが、そのような場合で
も、製品個別に印加電圧を選定することが出来るので、
適正な動作を行なう製品とすることが出来る。即ち、加
工ばらつきがあっても、正常に機能する製品として供す
ることが出来る。適切な電圧パルスの情報を不揮発メモ
リーに格納することで、電源投入時にその指定を再認識
することが可能になる。

【００３０】以上の方式は、書戻し処理だけでなく、書
込みにも適用できる。書込み印加電圧を順次増加させる
場合、印加する書込電圧の最小、最大値を可変とし、以
上のような試験用書込み特性から、チップ毎に最小、最
大値、ステップ電圧を決定するようにできる。また、消
去においても同様である。

【００３１】図８は、同一基板上に不揮発性メモリを搭
載した半導体集積回路システムの一例である。中央演算
装置ＣＰＵ、キャッシュＣＭ、デジタル・シグナル・プ
ロセッサＤＳＰおよび不揮発性メモリＮＶＭが、夫々バ
スで接続され、同一のチップＣＨＩＰ５１上の装置とし
て構成されている。ＣＨＩＰ５１は、１個のパッケージ
ＰＫＧ５に封入されている。このような半導体装置にお
けるＮＶＭは、たとえば、プログラムを格納する用途に
用いられる。このＮＶＭに対して本発明を用いれば、プ
ログラム更新の時間、即ち、情報書換え時間の短い半導
体装置を実現することができる。

【００３２】図９は、異なるチップＣＨＩＰ６１および
ＣＨＩＰ６２（ＮＶＭ）からなり、同一のパッケージＰ
ＫＧ６内に両チップを搭載した半導体集積回路システム
の一例である。構成は、図９のものと同一にしてある
が、チップの切り分けはこれ以外でも良い。ここでも、
ＮＶＭに対して本発明を用いれば、プログラム更新の時
間、即ち、情報書換え時間の短い半導体装置を実現する
ことができる。また、図は省略するが、ＣＨＩＰ６１と
ＣＨＩＰ６２を、夫々別のパッケージに封入する場合も
ある。この場合でも、本発明が適用できることは容易に
理解されよう。

【００３３】

【発明の効果】不揮発性メモリの消去において、ブロッ
ク処理の特徴である短い処理時間と、セクター処理の特
徴である小さなしきい値ばらつきを両立することができ
る。したがって、消去処理全体の速度を向上させること
が出来る。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリの構成図である。

【図２】不揮発性メモリの「書込み」レベルと「消去」
レベルにおけるしきい値分布を示す図である。

【図３】不揮発性半導体記憶装置のブロック図である。

【図４】不揮発性メモリの消去時に印加する電圧関係を
示す図である。

【図５】不揮発性メモリのしきい値を下げる処理の流れ
図である。

【図６】本発明の書き込みおよび書戻し電圧を決定する
処理の流れ図である。

【図７】図７（ａ）は書き戻し時に印加される電圧パル
スパターンの一例である。図７（ｂ）は書き戻し時に印
加される電圧パルスパターンの一例である、図７（ｃ）
は書き戻し時に印加される電圧パルスパターンの一例で
ある、図７（ｄ）は書き戻し時に印加される電圧パルス
パターンの一例である、図７（ｅ）は電圧パルスを制御
するレジスタの内容の一例である。図７（ｆ）は書き戻
し時に印加される電圧パルスパターンの一例である、

【図８】不揮発メモリーを同一基板上に搭載した半導体
集積化回路システムの図である。

【図９】不揮発メモリーを同一パッケージ内に搭載した
半導体集積化回路システムの図である。

【符号の説明】

Ａ…書込みレベルのしきい値分布、Ｂ…しきい値を下げ
る処理を行った直後のしきい値分布、Ｃ…適正な消去レ
ベルにおけるしきい値分布、ＤＥＣＸ１…不揮発性メモ
リアレイの消去単位を選択するデコーダ、ＤＥＣＸ２…
不揮発性メモリアレイのワード線を選択するデコーダ、
Ｗ０１乃至Ｅ３３…ワード線、ＷＤ０１乃至ＷＤ３３…
ワード線Ｗ０１乃至Ｗ３３を駆動するワードドライバー
回路、ＷＥＬＬ０１…複数のワード線に接続されるセル
を含むウエル、ＢＳＬ…ウェルへの給電信号入力端子、
ＬＴＣ０１乃至ＬＴＣ３２…ワードラッチ回路、ＲＥＳ
０１乃至ＲＥＳ３２…ワード線消去情報格納用のレジス
タ、ＣＰＵ…中央演算装置、ＣＭ…キャッシュ、ＤＳＰ
…デジタルシグナルプロセッサ、ＮＶＭ…不揮発メモ
リ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者志波和佳東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者谷口泰弘東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者田中利広東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者品川裕東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD08 AE05 AE08

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルがそれぞれ接続される複
数のワード線と、上記複数のワード線のうち、消去対象とするワード線群
を選択するデコーダと、上記デコーダによって選択さ
れた上記ワード線群のいずれか一本を選択するラッチ回
路とを有し、上記消去対象とするワード線群に対して所定の電圧を印
加して、メモリセルのしきい値電圧を第１のしきい値電
圧から第２のしきい値電圧に向けて変化させる第１の消
去動作を行い、上記第１の消去動作が行われたワード線群に対してベリ
ファイ動作を行い上記ラッチ回路により消去不十分なメ
モリセルを含むワード線を選択し、上記選択されたワード線に対して第２の消去動作を行う
不揮発性半導体記憶装置。
【請求項２】請求項２において、上記ラッチ回路を複数のワード線で共有する不揮発性半
導体記憶装置。
【請求項３】請求項１において、上記複数のメモリセルを含むメモリアレイは複数のウェ
ルに分割され、上記分割されたウェルには、複数の消去対象とされるワ
ード線群が含まれる不揮発性半導体記憶装置。
【請求項４】請求項３において、上記消去動作時には、上記ウェルに正電圧を印加し、上
記ワード線に負電圧を印加する不揮発性半導体記憶装
置。
【請求項５】複数のメモリセルと、上記複数のメモリセルがそれぞれ接続される複数のワー
ド線とを有し、メモリセルのしきい値電圧を第１のしきい値電圧から第
２のしきい値電圧に向けて変化させる消去動作を行い、過消去状態になったメモリセルに対して書き戻し動作を
行い、上記書き戻し時には順次増大するパルスを印加して行う
不揮発性半導体記憶装置。
【請求項６】請求項５において、上記書き戻し時に印加する印加電圧の最小値、最大値、
電圧パルス幅、電圧増分を設定可能である不揮発性半導
体記憶装置。
【請求項７】請求項６において、上記印加電圧の特性を製品個別に設定する不揮発性半導
体記憶装置。
【請求項８】請求項６において、上記印加電圧の特性の情報を不揮発性半導体記憶装置の
ブート領域に格納し、電源投入時に読み出して使用する
不揮発性半導体記憶装置。