JP2002051102A - Ｈｄｌｃフレーム変換回路 - Google Patents
Ｈｄｌｃフレーム変換回路Info
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- JP2002051102A JP2002051102A JP2000235967A JP2000235967A JP2002051102A JP 2002051102 A JP2002051102 A JP 2002051102A JP 2000235967 A JP2000235967 A JP 2000235967A JP 2000235967 A JP2000235967 A JP 2000235967A JP 2002051102 A JP2002051102 A JP 2002051102A
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Abstract
(57)【要約】
【課題】パケットデータを外部より入力してＨＤＬＣフ
レームにして回線に出力するまでの処理速度が遅くなら
ようにする。 【解決手段】入力インタフェースブロック１によりパケ
ットデータ１３を入力し、ＦＣＳ付加ブロック２により
ＦＣＳを付加し、インサーションブロック３により”
０”インサーションし、フラグ付加ブロック４によりス
タートフラグとエンドフラグとを付加してＨＤＬＣフレ
ーム１４にし、出力インタフェースブロック５によりＨ
ＤＬＣフレーム１４を出力する。そして、優先処理回路
６により、入力インタフェースブロック１，ＦＣＳ付加
ブロック２，インサーションブロック３，フラグ付加ブ
ロック４及び出力インタフェースブロック５のそれぞれ
のブロックの動作を、より後段にあるブロック程優先し
て行わせるようにする。
レームにして回線に出力するまでの処理速度が遅くなら
ようにする。 【解決手段】入力インタフェースブロック１によりパケ
ットデータ１３を入力し、ＦＣＳ付加ブロック２により
ＦＣＳを付加し、インサーションブロック３により”
０”インサーションし、フラグ付加ブロック４によりス
タートフラグとエンドフラグとを付加してＨＤＬＣフレ
ーム１４にし、出力インタフェースブロック５によりＨ
ＤＬＣフレーム１４を出力する。そして、優先処理回路
６により、入力インタフェースブロック１，ＦＣＳ付加
ブロック２，インサーションブロック３，フラグ付加ブ
ロック４及び出力インタフェースブロック５のそれぞれ
のブロックの動作を、より後段にあるブロック程優先し
て行わせるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はＨＤＬＣフレーム変
換回路に関し、特に複数のビットを有するパケットデー
タをハイレベルデータリンク制御手順（以後、ＨＤＬＣ
と記載する。）フレームに変換したり、ＨＤＬＣフレー
ムを複数のビットを有するパケットデータに変換したり
するＨＤＬＣフレーム変換回路に関する。
換回路に関し、特に複数のビットを有するパケットデー
タをハイレベルデータリンク制御手順（以後、ＨＤＬＣ
と記載する。）フレームに変換したり、ＨＤＬＣフレー
ムを複数のビットを有するパケットデータに変換したり
するＨＤＬＣフレーム変換回路に関する。
【０００２】
【従来の技術】従来、ＨＤＬＣフレーム変換は、送信デ
ータをＨＤＬＣフレームにして回線に送信したり回線か
らＨＤＬＣフレームを受けこのＨＤＬＣフレームから送
信されてきたデータを抽出したりするＨＤＬＣコントロ
ーラにより行われ、ＨＤＬＣコントローラである例えば
ＮＥＣ製μＰＤ７２１０３Ａでは、このＨＤＬＣコント
ローラ内でプロセッサとプログラムにより送信データで
あるパケットデータをＨＤＬＣフレームにして送信した
り、受信データである送られてきたＨＤＬＣフレームを
ディフレーム化してパケットデータに変換したりしてい
る。このとき、このＮＥＣ製μＰＤ７２１０３Ａは、外
部にある外部プロセッサや外部メモリとの間でコマンド
／ステータスのやり取りを行って、外部より送信データ
であるパケットデータを受けたり、受信したＨＤＬＣフ
レームをディフレーム化したパケットデータを外部に渡
したりしている。
ータをＨＤＬＣフレームにして回線に送信したり回線か
らＨＤＬＣフレームを受けこのＨＤＬＣフレームから送
信されてきたデータを抽出したりするＨＤＬＣコントロ
ーラにより行われ、ＨＤＬＣコントローラである例えば
ＮＥＣ製μＰＤ７２１０３Ａでは、このＨＤＬＣコント
ローラ内でプロセッサとプログラムにより送信データで
あるパケットデータをＨＤＬＣフレームにして送信した
り、受信データである送られてきたＨＤＬＣフレームを
ディフレーム化してパケットデータに変換したりしてい
る。このとき、このＮＥＣ製μＰＤ７２１０３Ａは、外
部にある外部プロセッサや外部メモリとの間でコマンド
／ステータスのやり取りを行って、外部より送信データ
であるパケットデータを受けたり、受信したＨＤＬＣフ
レームをディフレーム化したパケットデータを外部に渡
したりしている。
【０００３】
【発明が解決しようとする課題】上述した従来のＨＤＬ
ＣコントローラによるＨＤＬＣフレーム変換は、ＨＤＬ
Ｃコントローラ内でプロセッサとプログラムにより送信
データであるパケットデータをＨＤＬＣフレームにして
送信したり、受信データである送られてきたＨＤＬＣフ
レームをディフレーム化してパケットデータに変換した
りしており、このとき、外部にある外部プロセッサや外
部メモリとの間でコマンド／ステータスのやり取りを行
って、外部より送信データであるパケットデータを受け
たり、受信したＨＤＬＣフレームをディフレーム化した
パケットデータを外部に渡したりしているので、送信デ
ータを外部より入力して回線に出力したり回線からの受
信データをパケットデータにしたものを外部に渡すまで
の処理速度が遅くなるという問題がある。また、外部の
プロセッサがＨＤＬＣコントローラとコマンド／ステー
タスのやり取りを行ってＨＤＬＣコントローラを制御す
るので、外部プロセッサのパフォーマンスが低下すると
いう問題がある。
ＣコントローラによるＨＤＬＣフレーム変換は、ＨＤＬ
Ｃコントローラ内でプロセッサとプログラムにより送信
データであるパケットデータをＨＤＬＣフレームにして
送信したり、受信データである送られてきたＨＤＬＣフ
レームをディフレーム化してパケットデータに変換した
りしており、このとき、外部にある外部プロセッサや外
部メモリとの間でコマンド／ステータスのやり取りを行
って、外部より送信データであるパケットデータを受け
たり、受信したＨＤＬＣフレームをディフレーム化した
パケットデータを外部に渡したりしているので、送信デ
ータを外部より入力して回線に出力したり回線からの受
信データをパケットデータにしたものを外部に渡すまで
の処理速度が遅くなるという問題がある。また、外部の
プロセッサがＨＤＬＣコントローラとコマンド／ステー
タスのやり取りを行ってＨＤＬＣコントローラを制御す
るので、外部プロセッサのパフォーマンスが低下すると
いう問題がある。
【０００４】本発明の目的はこのような従来の欠点を除
去するため、外部プロセッサや外部メモリとの間でコマ
ンド／ステータスのやり取りを行わないようにすること
により、送信データを外部より入力して回線に出力した
り回線からの受信データをパケットデータにしたものを
外部に渡すまでの処理速度が遅くならず、外部プロセッ
サのパフォーマンスが低下しないＨＤＬＣフレーム変換
回路を提供することにある。
去するため、外部プロセッサや外部メモリとの間でコマ
ンド／ステータスのやり取りを行わないようにすること
により、送信データを外部より入力して回線に出力した
り回線からの受信データをパケットデータにしたものを
外部に渡すまでの処理速度が遅くならず、外部プロセッ
サのパフォーマンスが低下しないＨＤＬＣフレーム変換
回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の第１のＨＤＬＣ
フレーム変換回路は、複数のビットを有するパケットデ
ータを入力し予め定めた機能をそれぞれ有する複数のブ
ロックにより前記入力した前記パケットデータを加工し
てハイレベルデータリンク制御手順（以後、ＨＤＬＣと
記載する。）フレームに変換するＨＤＬＣフレーム変換
回路において、前記パケットデータをシリアルに入力し
このパケットデータをシリアルに出力する入力インタフ
ェースブロックと、前記入力インタフェースブロックよ
り前記パケットデータをシリアルに入力しこのパケット
データにフレームチェックシーケンス（以後、ＦＣＳと
記載する。）を付加することを示すＦＣＳ付加を行いこ
のＦＣＳ付きパケットデータをシリアルに出力するＦＣ
Ｓ付加ブロックと、前記ＦＣＳ付加ブロックより前記Ｆ
ＣＳ付きパケットデータをシリアルに入力しこのＦＣＳ
付きパケットデータに予め定めた数の”１”ビットが続
いたときにこの予め定めた数続いた”１”ビットの後
に”０”ビットを挿入することを示す”０”インサーシ
ョンを行いこの”０”インサーションした前記ＦＣＳ付
きパケットデータをシリアルに出力するインサーション
ブロックと、前記インサーションブロックより前記”
０”インサーションした前記ＦＣＳ付きパケットデータ
をシリアルに入力しこの入力したデータにこのデータの
開始を示すスタートフラグとこのデータの終了を示すエ
ンドフラグとを付加することを示すフラグ付加を行いこ
のフラグを付加し前記”０”インサーションした前記Ｆ
ＣＳ付きパケットデータをシリアルに出力するフラグ付
加ブロックと、前記フラグ付加ブロックより前記フラグ
を付加し前記”０”インサーションした前記ＦＣＳ付き
パケットデータをシリアルに入力しこの入力したデータ
をシリアルに出力する出力インタフェースブロックと、
前記入力インタフェースブロック，前記ＦＣＳ付加ブロ
ック，前記インサーションブロック，前記フラグ付加ブ
ロック及び前記出力インタフェースブロックのそれぞれ
のブロックの動作を、より後段にあるブロック程優先し
て行わせるように制御する優先処理回路と、を備えて構
成されている。
フレーム変換回路は、複数のビットを有するパケットデ
ータを入力し予め定めた機能をそれぞれ有する複数のブ
ロックにより前記入力した前記パケットデータを加工し
てハイレベルデータリンク制御手順（以後、ＨＤＬＣと
記載する。）フレームに変換するＨＤＬＣフレーム変換
回路において、前記パケットデータをシリアルに入力し
このパケットデータをシリアルに出力する入力インタフ
ェースブロックと、前記入力インタフェースブロックよ
り前記パケットデータをシリアルに入力しこのパケット
データにフレームチェックシーケンス（以後、ＦＣＳと
記載する。）を付加することを示すＦＣＳ付加を行いこ
のＦＣＳ付きパケットデータをシリアルに出力するＦＣ
Ｓ付加ブロックと、前記ＦＣＳ付加ブロックより前記Ｆ
ＣＳ付きパケットデータをシリアルに入力しこのＦＣＳ
付きパケットデータに予め定めた数の”１”ビットが続
いたときにこの予め定めた数続いた”１”ビットの後
に”０”ビットを挿入することを示す”０”インサーシ
ョンを行いこの”０”インサーションした前記ＦＣＳ付
きパケットデータをシリアルに出力するインサーション
ブロックと、前記インサーションブロックより前記”
０”インサーションした前記ＦＣＳ付きパケットデータ
をシリアルに入力しこの入力したデータにこのデータの
開始を示すスタートフラグとこのデータの終了を示すエ
ンドフラグとを付加することを示すフラグ付加を行いこ
のフラグを付加し前記”０”インサーションした前記Ｆ
ＣＳ付きパケットデータをシリアルに出力するフラグ付
加ブロックと、前記フラグ付加ブロックより前記フラグ
を付加し前記”０”インサーションした前記ＦＣＳ付き
パケットデータをシリアルに入力しこの入力したデータ
をシリアルに出力する出力インタフェースブロックと、
前記入力インタフェースブロック，前記ＦＣＳ付加ブロ
ック，前記インサーションブロック，前記フラグ付加ブ
ロック及び前記出力インタフェースブロックのそれぞれ
のブロックの動作を、より後段にあるブロック程優先し
て行わせるように制御する優先処理回路と、を備えて構
成されている。
【０００６】本発明の第１のＨＤＬＣフレーム変換回路
の前記優先処理回路は、前記出力インタフェースブロッ
クが前記データを前記シリアルに出力中に出力先がこの
データを受け取れないときに、前記出力インタフェース
ブロックより前段にある前記入力インタフェースブロッ
ク，前記ＦＣＳ付加ブロック，前記インサーションブロ
ック及び前記フラグ付加ブロックのそれぞれのブロック
の動作を停止させ、これらの前記ブロックを前記停止す
る直前の状態を保持する保持状態にそれぞれするように
している。
の前記優先処理回路は、前記出力インタフェースブロッ
クが前記データを前記シリアルに出力中に出力先がこの
データを受け取れないときに、前記出力インタフェース
ブロックより前段にある前記入力インタフェースブロッ
ク，前記ＦＣＳ付加ブロック，前記インサーションブロ
ック及び前記フラグ付加ブロックのそれぞれのブロック
の動作を停止させ、これらの前記ブロックを前記停止す
る直前の状態を保持する保持状態にそれぞれするように
している。
【０００７】また、本発明の第１のＨＤＬＣフレーム変
換回路の前記優先処理回路は、前記フラグ付加ブロック
が前記フラグ付加を行っているときに、前記フラグ付加
ブロックより前段にある前記入力インタフェースブロッ
ク，前記ＦＣＳ付加ブロック及び前記インサーションブ
ロックのそれぞれのブロックの動作を停止させ、これら
の前記ブロックを前記停止する直前の状態を保持する保
持状態にそれぞれするようにしている。
換回路の前記優先処理回路は、前記フラグ付加ブロック
が前記フラグ付加を行っているときに、前記フラグ付加
ブロックより前段にある前記入力インタフェースブロッ
ク，前記ＦＣＳ付加ブロック及び前記インサーションブ
ロックのそれぞれのブロックの動作を停止させ、これら
の前記ブロックを前記停止する直前の状態を保持する保
持状態にそれぞれするようにしている。
【０００８】さらに、本発明の第１のＨＤＬＣフレーム
変換回路の前記優先処理回路は、前記インサーションブ
ロックが前記”０”インサーションを行っているとき
に、前記インサーションブロックより前段にある前記入
力インタフェースブロックと前記ＦＣＳ付加ブロックと
の動作を停止させ、これらの前記ブロックを前記停止す
る直前の状態を保持する保持状態にそれぞれするように
している。
変換回路の前記優先処理回路は、前記インサーションブ
ロックが前記”０”インサーションを行っているとき
に、前記インサーションブロックより前段にある前記入
力インタフェースブロックと前記ＦＣＳ付加ブロックと
の動作を停止させ、これらの前記ブロックを前記停止す
る直前の状態を保持する保持状態にそれぞれするように
している。
【０００９】また、本発明の第１のＨＤＬＣフレーム変
換回路の前記優先処理回路は、前記ＦＣＳ付加ブロック
が前記ＦＣＳ付加を行っているときに、前記ＦＣＳ付加
ブロックの前段にある前記入力インタフェースブロック
の動作を停止させ、前記入力インタフェースブロックを
前記停止する直前の状態を保持する保持状態にするよう
にしている。
換回路の前記優先処理回路は、前記ＦＣＳ付加ブロック
が前記ＦＣＳ付加を行っているときに、前記ＦＣＳ付加
ブロックの前段にある前記入力インタフェースブロック
の動作を停止させ、前記入力インタフェースブロックを
前記停止する直前の状態を保持する保持状態にするよう
にしている。
【００１０】さらに、本発明の第１のＨＤＬＣフレーム
変換回路の前記優先処理回路は、前記出力インタフェー
スブロックが前記フラグを付加し前記”０”インサーシ
ョンした前記ＦＣＳ付きパケットデータの出力中でない
とき，前記出力インタフェースブロックが前記データの
出力中の場合には前記出力先がこのデータを受け取れる
とき，前記フラグ付加ブロックが前記フラグ付加を行っ
ていないとき，前記インサーションブロックが前記”
０”インサーションを行っていないとき及び前記ＦＣＳ
付加ブロックが前記ＦＣＳ付加を行っていないときに、
前記入力インタフェースブロックが前記パケットデータ
の入力中にこのパケットデータが途切れた場合、前記入
力インタフェースブロックの後段にある前記ＦＣＳ付加
ブロック，前記インサーションブロック，前記フラグ付
加ブロック及び前記出力インタフェースブロックのそれ
ぞれのブロックの動作を停止させ、これらの前記ブロッ
クを前記停止する直前の状態を保持する保持状態にそれ
ぞれするようにしている。
変換回路の前記優先処理回路は、前記出力インタフェー
スブロックが前記フラグを付加し前記”０”インサーシ
ョンした前記ＦＣＳ付きパケットデータの出力中でない
とき，前記出力インタフェースブロックが前記データの
出力中の場合には前記出力先がこのデータを受け取れる
とき，前記フラグ付加ブロックが前記フラグ付加を行っ
ていないとき，前記インサーションブロックが前記”
０”インサーションを行っていないとき及び前記ＦＣＳ
付加ブロックが前記ＦＣＳ付加を行っていないときに、
前記入力インタフェースブロックが前記パケットデータ
の入力中にこのパケットデータが途切れた場合、前記入
力インタフェースブロックの後段にある前記ＦＣＳ付加
ブロック，前記インサーションブロック，前記フラグ付
加ブロック及び前記出力インタフェースブロックのそれ
ぞれのブロックの動作を停止させ、これらの前記ブロッ
クを前記停止する直前の状態を保持する保持状態にそれ
ぞれするようにしている。
【００１１】本発明の第２のＨＤＬＣフレーム変換回路
は、複数のビットを有するハイレベルデータリンク制御
手順（以後、ＨＤＬＣと記載する。）フレームを入力し
予め定めた機能をそれぞれ有する複数のブロックにより
前記入力した前記ＨＤＬＣフレームを加工して複数のビ
ットを有するパケットデータに変換するＨＤＬＣフレー
ム変換回路において、前記ＨＤＬＣフレームをシリアル
に入力しこのＨＤＬＣフレームをシリアルに出力する入
力インタフェースブロックと、前記入力インタフェース
ブロックより前記ＨＤＬＣフレームをシリアルに入力し
この入力した前記ＨＤＬＣフレームに含まれるＨＤＬＣ
フレームの開始を示すスタートフラグとこのＨＤＬＣフ
レームの終了を示すエンドフラグとを削除することを示
すフラグ削除を行いこのフラグを削除した前記ＨＤＬＣ
フレームをシリアルに出力するフラグ削除ブロックと、
前記フラグ削除ブロックより前記フラグを削除した前記
ＨＤＬＣフレームをシリアルに入力しこのフラグを削除
した前記ＨＤＬＣフレームに予め定めた数の”１”ビッ
トが続いたときにこの予め定めた数続いた”１”ビット
の後にある”０”ビットを削除することを示す”０”デ
リーションを行いこの”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームをシリアルに出力する
デリーションブロックと、前記デリーションブロックよ
り前記”０”デリーションし前記フラグを削除した前記
ＨＤＬＣフレームをシリアルに入力しこの入力したデー
タに含まれるフレームチェックシーケンス（以後、ＦＣ
Ｓと記載する。）を削除することを示すＦＣＳ削除を行
いこのＦＣＳ削除し前記”０”デリーションし前記フラ
グを削除した前記ＨＤＬＣフレームをシリアルに出力す
るＦＣＳ削除ブロックと、前記ＦＣＳ削除ブロックより
前記ＦＣＳ削除し前記”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームをシリアルに入力しこ
の入力したデータをシリアルに出力する出力インタフェ
ースブロックと、前記デリーションブロックで、前記”
０”デリーションを行っているときに前記デリーション
ブロックより後段にある前記ＦＣＳ削除ブロックと前記
出力インタフェースブロックとの動作を停止させ、これ
らの前記ブロックを前記停止する直前の状態を保持する
保持状態にそれぞれするように制御し、前記デリーショ
ンブロックが前記”０”デリーションを行っていないと
きに前記出力インタフェースブロックが前記データを前
記シリアルに出力中に出力先がこのデータを受け取れな
いときに、前記出力インタフェースブロックより前段に
ある前記ＦＣＳ削除ブロック，前記デリーションブロッ
ク，前記フラグ削除ブロック及び前記入力インタフェー
スブロックのそれぞれのブロックの動作を停止させ、こ
れらの前記ブロックを前記停止する直前の状態を保持す
る保持状態にそれぞれするように制御する優先処理回路
と、を備えて構成されている。
は、複数のビットを有するハイレベルデータリンク制御
手順（以後、ＨＤＬＣと記載する。）フレームを入力し
予め定めた機能をそれぞれ有する複数のブロックにより
前記入力した前記ＨＤＬＣフレームを加工して複数のビ
ットを有するパケットデータに変換するＨＤＬＣフレー
ム変換回路において、前記ＨＤＬＣフレームをシリアル
に入力しこのＨＤＬＣフレームをシリアルに出力する入
力インタフェースブロックと、前記入力インタフェース
ブロックより前記ＨＤＬＣフレームをシリアルに入力し
この入力した前記ＨＤＬＣフレームに含まれるＨＤＬＣ
フレームの開始を示すスタートフラグとこのＨＤＬＣフ
レームの終了を示すエンドフラグとを削除することを示
すフラグ削除を行いこのフラグを削除した前記ＨＤＬＣ
フレームをシリアルに出力するフラグ削除ブロックと、
前記フラグ削除ブロックより前記フラグを削除した前記
ＨＤＬＣフレームをシリアルに入力しこのフラグを削除
した前記ＨＤＬＣフレームに予め定めた数の”１”ビッ
トが続いたときにこの予め定めた数続いた”１”ビット
の後にある”０”ビットを削除することを示す”０”デ
リーションを行いこの”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームをシリアルに出力する
デリーションブロックと、前記デリーションブロックよ
り前記”０”デリーションし前記フラグを削除した前記
ＨＤＬＣフレームをシリアルに入力しこの入力したデー
タに含まれるフレームチェックシーケンス（以後、ＦＣ
Ｓと記載する。）を削除することを示すＦＣＳ削除を行
いこのＦＣＳ削除し前記”０”デリーションし前記フラ
グを削除した前記ＨＤＬＣフレームをシリアルに出力す
るＦＣＳ削除ブロックと、前記ＦＣＳ削除ブロックより
前記ＦＣＳ削除し前記”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームをシリアルに入力しこ
の入力したデータをシリアルに出力する出力インタフェ
ースブロックと、前記デリーションブロックで、前記”
０”デリーションを行っているときに前記デリーション
ブロックより後段にある前記ＦＣＳ削除ブロックと前記
出力インタフェースブロックとの動作を停止させ、これ
らの前記ブロックを前記停止する直前の状態を保持する
保持状態にそれぞれするように制御し、前記デリーショ
ンブロックが前記”０”デリーションを行っていないと
きに前記出力インタフェースブロックが前記データを前
記シリアルに出力中に出力先がこのデータを受け取れな
いときに、前記出力インタフェースブロックより前段に
ある前記ＦＣＳ削除ブロック，前記デリーションブロッ
ク，前記フラグ削除ブロック及び前記入力インタフェー
スブロックのそれぞれのブロックの動作を停止させ、こ
れらの前記ブロックを前記停止する直前の状態を保持す
る保持状態にそれぞれするように制御する優先処理回路
と、を備えて構成されている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１は、本発明のＨＤＬＣフレーム変換回
路の第１の実施の形態を示すブロック図である。
路の第１の実施の形態を示すブロック図である。
【００１４】図１に示す本実施の形態は、複数のビット
を有するパケットデータ１３を入力し予め定めた機能を
それぞれ有する複数のブロックにより入力したパケット
データ１３を加工してハイレベルデータリンク制御手順
（以後、ＨＤＬＣと記載する。）フレームに変換するＨ
ＤＬＣフレーム変換回路において、パケットデータ１３
を例えばＦＩＦＯよりシリアルに入力しこのパケットデ
ータ１３をＤＯＵＴ１としてシリアルに出力する入力イ
ンタフェースブロック１と、入力インタフェースブロッ
ク１よりパケットデータ１３をシリアルに入力しこのパ
ケットデータ１３に（例えばサイクリックリダンダンシ
ーチェック（以後、ＣＲＣと記載する。）演算結果であ
る）フレームチェックシーケンス（以後、ＦＣＳと記載
する。）を付加することを示すＦＣＳ付加を行いこのＦ
ＣＳ付きパケットデータ１３（ＤＯＵＴ２）をシリアル
に出力するＦＣＳ付加ブロック２と、ＦＣＳ付加ブロッ
ク２よりＦＣＳ付きパケットデータ１３をシリアルに入
力しこのＦＣＳ付きパケットデータ１３に予め定めた数
の”１”ビットが続いたときにこの予め定めた数続い
た”１”ビットの後に”０”ビットを挿入することを示
す”０”インサーションを行いこの”０”インサーショ
ンしたＦＣＳ付きパケットデータ１３（ＤＯＵＴ３）を
シリアルに出力するインサーションブロック３と、イン
サーションブロック３より”０”インサーションしたＦ
ＣＳ付きパケットデータ１３をシリアルに入力しこの入
力したデータにこのデータの開始を示すスタートフラグ
とこのデータの終了を示すエンドフラグとを付加するこ
とを示すフラグ付加を行いこのフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３（ＤＯ
ＵＴ４）をシリアルに出力するフラグ付加ブロック４
と、フラグ付加ブロック４よりフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３をシリ
アルに入力しこの入力したデータをシリアルにＤＯＵＴ
５として例えばＦＩＦＯに出力する出力インタフェース
ブロック５と、入力インタフェースブロック１，ＦＣＳ
付加ブロック２，インサーションブロック３，フラグ付
加ブロック４及び出力インタフェースブロック５のそれ
ぞれのブロックの動作を、より後段にあるブロック程優
先して行わせるように制御する優先処理回路６とにより
構成されている。
を有するパケットデータ１３を入力し予め定めた機能を
それぞれ有する複数のブロックにより入力したパケット
データ１３を加工してハイレベルデータリンク制御手順
（以後、ＨＤＬＣと記載する。）フレームに変換するＨ
ＤＬＣフレーム変換回路において、パケットデータ１３
を例えばＦＩＦＯよりシリアルに入力しこのパケットデ
ータ１３をＤＯＵＴ１としてシリアルに出力する入力イ
ンタフェースブロック１と、入力インタフェースブロッ
ク１よりパケットデータ１３をシリアルに入力しこのパ
ケットデータ１３に（例えばサイクリックリダンダンシ
ーチェック（以後、ＣＲＣと記載する。）演算結果であ
る）フレームチェックシーケンス（以後、ＦＣＳと記載
する。）を付加することを示すＦＣＳ付加を行いこのＦ
ＣＳ付きパケットデータ１３（ＤＯＵＴ２）をシリアル
に出力するＦＣＳ付加ブロック２と、ＦＣＳ付加ブロッ
ク２よりＦＣＳ付きパケットデータ１３をシリアルに入
力しこのＦＣＳ付きパケットデータ１３に予め定めた数
の”１”ビットが続いたときにこの予め定めた数続い
た”１”ビットの後に”０”ビットを挿入することを示
す”０”インサーションを行いこの”０”インサーショ
ンしたＦＣＳ付きパケットデータ１３（ＤＯＵＴ３）を
シリアルに出力するインサーションブロック３と、イン
サーションブロック３より”０”インサーションしたＦ
ＣＳ付きパケットデータ１３をシリアルに入力しこの入
力したデータにこのデータの開始を示すスタートフラグ
とこのデータの終了を示すエンドフラグとを付加するこ
とを示すフラグ付加を行いこのフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３（ＤＯ
ＵＴ４）をシリアルに出力するフラグ付加ブロック４
と、フラグ付加ブロック４よりフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３をシリ
アルに入力しこの入力したデータをシリアルにＤＯＵＴ
５として例えばＦＩＦＯに出力する出力インタフェース
ブロック５と、入力インタフェースブロック１，ＦＣＳ
付加ブロック２，インサーションブロック３，フラグ付
加ブロック４及び出力インタフェースブロック５のそれ
ぞれのブロックの動作を、より後段にあるブロック程優
先して行わせるように制御する優先処理回路６とにより
構成されている。
【００１５】入力インタフェースブロック１は、パケッ
トデータ１３を出力するときにこの出力するデータの有
効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ１）を出力する
ようにし、ＦＣＳ付加ブロック２は、ＦＣＳ付きパケッ
トデータ１３を出力するときにこの出力するデータの有
効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出力する
ようにし、インサーションブロック３は、”０”インサ
ーションしたＦＣＳ付きパケットデータ１３を出力する
ときにこの出力するデータの有効範囲を示す信号（ＶＡ
ＬＩＤ−ＯＵＴ３）を出力するようにし、フラグ付加ブ
ロック４は、フラグを付加し”０”インサーションした
ＦＣＳ付きパケットデータ１３を出力するときにこの出
力するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵ
Ｔ４）を出力するようにしている。
トデータ１３を出力するときにこの出力するデータの有
効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ１）を出力する
ようにし、ＦＣＳ付加ブロック２は、ＦＣＳ付きパケッ
トデータ１３を出力するときにこの出力するデータの有
効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出力する
ようにし、インサーションブロック３は、”０”インサ
ーションしたＦＣＳ付きパケットデータ１３を出力する
ときにこの出力するデータの有効範囲を示す信号（ＶＡ
ＬＩＤ−ＯＵＴ３）を出力するようにし、フラグ付加ブ
ロック４は、フラグを付加し”０”インサーションした
ＦＣＳ付きパケットデータ１３を出力するときにこの出
力するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵ
Ｔ４）を出力するようにしている。
【００１６】優先処理回路６は、出力インタフェースブ
ロック５がデータをシリアルに出力中に出力先の例えば
ＦＩＦＯがフルフラグ状態（これ以上書き込むとオーバ
ーフローする状態）でこのデータを受け取れないとき
に、出力インタフェースブロック５がこのフルフラグ状
態をＦＩＦＯより受けて”０”として出力したＥＮ５を
受けて、出力インタフェースブロック５より前段にある
入力インタフェースブロック１，ＦＣＳ付加ブロック
２，インサーションブロック３及びフラグ付加ブロック
４のそれぞれのブロックの動作を停止させ、これらのブ
ロックを停止する直前の状態を保持する保持状態にそれ
ぞれするようにしている。
ロック５がデータをシリアルに出力中に出力先の例えば
ＦＩＦＯがフルフラグ状態（これ以上書き込むとオーバ
ーフローする状態）でこのデータを受け取れないとき
に、出力インタフェースブロック５がこのフルフラグ状
態をＦＩＦＯより受けて”０”として出力したＥＮ５を
受けて、出力インタフェースブロック５より前段にある
入力インタフェースブロック１，ＦＣＳ付加ブロック
２，インサーションブロック３及びフラグ付加ブロック
４のそれぞれのブロックの動作を停止させ、これらのブ
ロックを停止する直前の状態を保持する保持状態にそれ
ぞれするようにしている。
【００１７】また、優先処理回路６は、フラグ付加ブロ
ック４がフラグ付加を行っているときにフラグ付加ブロ
ック４より”０”として出力したＥＮ４を受けて、フラ
グ付加ブロック４より前段にある入力インタフェースブ
ロック１，ＦＣＳ付加ブロック２及びインサーションブ
ロック３のそれぞれのブロックの動作を停止させ、これ
らのブロックを停止する直前の状態を保持する保持状態
にそれぞれするようにしている。
ック４がフラグ付加を行っているときにフラグ付加ブロ
ック４より”０”として出力したＥＮ４を受けて、フラ
グ付加ブロック４より前段にある入力インタフェースブ
ロック１，ＦＣＳ付加ブロック２及びインサーションブ
ロック３のそれぞれのブロックの動作を停止させ、これ
らのブロックを停止する直前の状態を保持する保持状態
にそれぞれするようにしている。
【００１８】さらに、優先処理回路６は、インサーショ
ンブロック３が”０”インサーションを行っているとき
にインサーションブロック３より”０”として出力した
ＥＮ３を受けて、インサーションブロック３より前段に
ある入力インタフェースブロック１とＦＣＳ付加ブロッ
ク２との動作を停止させ、これらのブロックを停止する
直前の状態を保持する保持状態にそれぞれするようにし
ている。
ンブロック３が”０”インサーションを行っているとき
にインサーションブロック３より”０”として出力した
ＥＮ３を受けて、インサーションブロック３より前段に
ある入力インタフェースブロック１とＦＣＳ付加ブロッ
ク２との動作を停止させ、これらのブロックを停止する
直前の状態を保持する保持状態にそれぞれするようにし
ている。
【００１９】また、優先処理回路６は、ＦＣＳ付加ブロ
ック２がＦＣＳ付加を行っているときにＦＣＳ付加ブロ
ック２より”０”として出力したＥＮ２を受けて、ＦＣ
Ｓ付加ブロック２の前段にある入力インタフェースブロ
ック１の動作を停止させ、入力インタフェースブロック
１を停止する直前の状態を保持する保持状態にするよう
にしている。
ック２がＦＣＳ付加を行っているときにＦＣＳ付加ブロ
ック２より”０”として出力したＥＮ２を受けて、ＦＣ
Ｓ付加ブロック２の前段にある入力インタフェースブロ
ック１の動作を停止させ、入力インタフェースブロック
１を停止する直前の状態を保持する保持状態にするよう
にしている。
【００２０】また、優先処理回路６は、出力インタフェ
ースブロック５がフラグを付加し”０”インサーション
したＦＣＳ付きパケットデータ１３（すなわちＨＤＬＣ
フレーム１４）の出力中でないとき，出力インタフェー
スブロック５がデータ（すなわちＨＤＬＣフレーム１
４）の出力中の場合には出力先がこのデータを受け取れ
るとき，フラグ付加ブロック４がフラグ付加を行ってい
ないとき，インサーションブロック３が”０”インサー
ションを行っていないとき及びＦＣＳ付加ブロック２が
ＦＣＳ付加を行っていないときに、すなわち、ＥＮ２，
ＥＮ３，ＥＮ４及びＥＮ５がすべて”１”のときに、入
力インタフェースブロック１がパケットデータ１３を例
えばＦＩＦＯより入力中にこのＦＩＦＯがエンプティ状
態（ＦＩＦＯよりデータの読み出しができない状態）で
このパケットデータ１３が途切れ、入力インタフェース
ブロック１がこのエンプティ状態をＦＩＦＯより検知し
てＥＮ１を”０”として出力した場合、この出力したＥ
Ｎ１を受けて、入力インタフェースブロック１の後段に
あるＦＣＳ付加ブロック２，インサーションブロック
３，フラグ付加ブロック４及び出力インタフェースブロ
ック５のそれぞれのブロックの動作を停止させ、これら
のブロックを停止する直前の状態を保持する保持状態に
それぞれするようにしている。
ースブロック５がフラグを付加し”０”インサーション
したＦＣＳ付きパケットデータ１３（すなわちＨＤＬＣ
フレーム１４）の出力中でないとき，出力インタフェー
スブロック５がデータ（すなわちＨＤＬＣフレーム１
４）の出力中の場合には出力先がこのデータを受け取れ
るとき，フラグ付加ブロック４がフラグ付加を行ってい
ないとき，インサーションブロック３が”０”インサー
ションを行っていないとき及びＦＣＳ付加ブロック２が
ＦＣＳ付加を行っていないときに、すなわち、ＥＮ２，
ＥＮ３，ＥＮ４及びＥＮ５がすべて”１”のときに、入
力インタフェースブロック１がパケットデータ１３を例
えばＦＩＦＯより入力中にこのＦＩＦＯがエンプティ状
態（ＦＩＦＯよりデータの読み出しができない状態）で
このパケットデータ１３が途切れ、入力インタフェース
ブロック１がこのエンプティ状態をＦＩＦＯより検知し
てＥＮ１を”０”として出力した場合、この出力したＥ
Ｎ１を受けて、入力インタフェースブロック１の後段に
あるＦＣＳ付加ブロック２，インサーションブロック
３，フラグ付加ブロック４及び出力インタフェースブロ
ック５のそれぞれのブロックの動作を停止させ、これら
のブロックを停止する直前の状態を保持する保持状態に
それぞれするようにしている。
【００２１】なお、図１には、送信すべきパケットデー
タ１３を受け入力インタフェースブロック１にこのパケ
ットデータ１３をシリアルに受け渡すＦＩＦＯと、出力
インタフェースブロック５からＨＤＬＣフレーム１４を
シリアルに受け回線に出力するＦＩＦＯと、優先処理回
路６の例としてのゲート回路（ＡＮＤ回路，ＯＲ回路の
組み合わせ）とを併せて示している。
タ１３を受け入力インタフェースブロック１にこのパケ
ットデータ１３をシリアルに受け渡すＦＩＦＯと、出力
インタフェースブロック５からＨＤＬＣフレーム１４を
シリアルに受け回線に出力するＦＩＦＯと、優先処理回
路６の例としてのゲート回路（ＡＮＤ回路，ＯＲ回路の
組み合わせ）とを併せて示している。
【００２２】次に、本実施の形態のＨＤＬＣフレーム変
換回路の動作を図２を参照して詳細に説明する。
換回路の動作を図２を参照して詳細に説明する。
【００２３】図２は、図１における各ブロックの出力信
号の関係を示す図である。
号の関係を示す図である。
【００２４】図１において、入力インタフェースブロッ
ク１は、パケットデータ１３（例えば、送信を希望する
情報部分のデータであり、このデータにアドレス部と制
御部とを付加しても良い。）を例えばＦＩＦＯよりシリ
アルに入力しこのパケットデータ１３をＤＯＵＴ１とし
てシリアルに出力し、パケットデータ１３を出力すると
きにこの出力するデータの有効範囲を示す信号（ＶＡＬ
ＩＤ−ＯＵＴ１）を出力する。そして、入力インタフェ
ースブロック１がパケットデータ１３を例えばＦＩＦＯ
より入力中にこのＦＩＦＯがエンプティ状態（ＦＩＦＯ
よりデータの読み出しができない状態）でこのパケット
データ１３が途切れたときに、エンプティ状態をＦＩＦ
Ｏより受けＥＮ１を”０”として出力する。エンプティ
状態でないときにはＥＮ１を”１”として出力する。Ｆ
ＣＳ付加ブロック２は、入力インタフェースブロック１
よりパケットデータ１３をシリアルに入力しこのパケッ
トデータ１３に例えばサイクリックリダンダンシーチェ
ック（以後、ＣＲＣと記載する。）演算結果であるＦＣ
Ｓ（例えば２バイト）を入力したパケットデータ１３の
末尾に付加することを示すＦＣＳ付加を行いこのＦＣＳ
付きパケットデータ１３（ＤＯＵＴ２）をシリアルに出
力し、出力するときにこの出力するデータの有効範囲を
示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出力する。そし
て、ＦＣＳ付加ブロック２がＦＣＳ付加を行っていると
きにＥＮ２を”０”として出力する。ＦＣＳ付加を行っ
ていないときにはＥＮ２を”１”として出力する。イン
サーションブロック３は、ＦＣＳ付加ブロック２よりＦ
ＣＳ付きパケットデータ１３をシリアルに入力しこのＦ
ＣＳ付きパケットデータ１３に予め定めた数（例えば５
つ）の”１”ビットが続いたときにこの予め定めた数続
いた”１”ビットの後に”０”ビットを挿入することを
示す”０”インサーションを行いこの”０”インサーシ
ョンしたＦＣＳ付きパケットデータ１３（ＤＯＵＴ３）
をシリアルに出力し、出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出
力する。”０”インサーションが多数発生すればその分
だけＶＡＬＩＤ−ＯＵＴ３が引き延ばされる。そして、
インサーションブロック３が”０”インサーションを行
っているときにＥＮ３を”０”として出力する。”０”
インサーションを行っていないときにはＥＮ３を”１”
として出力する。フラグ付加ブロック４は、インサーシ
ョンブロック３より”０”インサーションしたＦＣＳ付
きパケットデータ１３をシリアルに入力しこの入力した
データにスタートフラグとエンドフラグとを付加するこ
とを示すフラグ付加を行いこのフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３（ＤＯ
ＵＴ４）をシリアルに出力し、出力するときにこの出力
するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ
４）を出力する。そして、フラグ付加ブロック４がフラ
グ付加を行っているときにＥＮ４を”０”として出力す
る。フラグ付加を行っていないときにはＥＮ４を”１”
として出力する。出力インタフェースブロック５は、フ
ラグ付加ブロック４よりフラグを付加し”０”インサー
ションしたＦＣＳ付きパケットデータ１３（すなわち、
ＨＤＬＣフレーム１４）をシリアルに入力しこの入力し
たデータをシリアルにＤＯＵＴ５として例えばＦＩＦＯ
に出力する。そして、このＤＯＵＴ５を出力中に出力先
の例えばＦＩＦＯよりフルフラグ状態を受けるとＥＮ５
を”０”として出力する。ＦＩＦＯよりフルフラグ状態
を受けていないときにはＥＮ５を”１”として出力す
る。優先処理回路６は、各機能ブロックのＥＮ１、ＥＮ
２、ＥＮ３、ＥＮ４、ＥＮ５が同時に’０’となったと
きに、優先順位を、ＥＮ１＜ＥＮ２＜ＥＮ３＜ＥＮ４＜
ＥＮ５とするようにしており、ＥＮ１が優先度が一番低
くＥＮ５が優先度が一番高くなっている。例えば’０’
インサーションの発生とフラグ付加とが同時に動作した
とすると、優先順位はＥＮ３＜ＥＮ４であり、フラグ付
加ＥＮ４の方が優先度が高いため、フラグ付加処理を行
った直後に’０’インサーション処理が行われる。その
他の各機能ブロックにおける同時処理も同様に優先順位
に従って行われる。そして、優先処理回路６は、出力イ
ンタフェースブロック５がデータをシリアルに出力中に
出力先の例えばＦＩＦＯがフルフラグ状態のときに、出
力インタフェースブロック５が”０”として出力したＥ
Ｎ５を受けて、出力インタフェースブロック５より前段
にある入力インタフェースブロック１，ＦＣＳ付加ブロ
ック２，インサーションブロック３及びフラグ付加ブロ
ック４のそれぞれのブロックに”０”を出力してそれぞ
れのブロックの動作を停止させ、これらのブロックを停
止する直前の状態を保持する保持状態にそれぞれするよ
うにしている。そして、ＦＩＦＯのフルフラグ状態が解
除すると出力インタフェースブロック５が”１”として
出力したＥＮ５を受け、出力インタフェースブロック５
より前段にある入力インタフェースブロック１，ＦＣＳ
付加ブロック２，インサーションブロック３及びフラグ
付加ブロック４のそれぞれのブロックに”１”を出力
し、それぞれのブロックは保持状態が解除され停止する
直前の状態より動作する。また、優先処理回路６は、フ
ラグ付加ブロック４がフラグ付加を行っているときにフ
ラグ付加ブロック４より”０”として出力したＥＮ４を
受けて、フラグ付加ブロック４より前段にある入力イン
タフェースブロック１，ＦＣＳ付加ブロック２及びイン
サーションブロック３のそれぞれのブロックに”０”を
出力してそれぞれのブロックの動作を停止させ、これら
のブロックを停止する直前の状態を保持する保持状態に
それぞれするようにしている。そして、フラグ付加が完
了するとフラグ付加ブロック４より”１”として出力し
たＥＮ４を受けて、フラグ付加ブロック４より前段にあ
る入力インタフェースブロック１，ＦＣＳ付加ブロック
２及びインサーションブロック３のそれぞれのブロック
に”１”を出力し、それぞれのブロックは保持状態が解
除され停止する直前の状態より動作する。さらに、優先
処理回路６は、インサーションブロック３が”０”イン
サーションを行っているときにインサーションブロック
３より”０”として出力したＥＮ３を受けて、インサー
ションブロック３より前段にある入力インタフェースブ
ロック１とＦＣＳ付加ブロック２との動作を停止させ、
これらのブロックを停止する直前の状態を保持する保持
状態にそれぞれするようにしている。そして、”０”イ
ンサーションが完了するとインサーションブロック３よ
り”１”として出力したＥＮ３を受けて、インサーショ
ンブロック３より前段にある入力インタフェースブロッ
ク１とＦＣＳ付加ブロック２とのブロックに”１”を出
力し、これらのブロックは保持状態が解除され停止する
直前の状態より動作する。また、優先処理回路６は、Ｆ
ＣＳ付加ブロック２がＦＣＳ付加を行っているときにＦ
ＣＳ付加ブロック２より”０”として出力したＥＮ２を
受けて、ＦＣＳ付加ブロック２の前段にある入力インタ
フェースブロック１の動作を停止させ、入力インタフェ
ースブロック１を停止する直前の状態を保持する保持状
態にするようにしている。そして、ＦＣＳ付加が完了す
るとＦＣＳ付加ブロック２より”１”として出力したＥ
Ｎ３を受けて、ＦＣＳ付加ブロック２の前段にある入力
インタフェースブロック１に”１”を出力し、この入力
インタフェースブロック１は保持状態が解除され停止す
る直前の状態より動作する。また、優先処理回路６は、
出力インタフェースブロック５がフラグを付加し”０”
インサーションしたＦＣＳ付きパケットデータ１３（す
なわちＨＤＬＣフレーム１４）の出力中でないとき，出
力インタフェースブロック５がデータ（すなわちＨＤＬ
Ｃフレーム１４）の出力中の場合には出力先がこのデー
タを受け取れるとき，フラグ付加ブロック４がフラグ付
加を行っていないとき，インサーションブロック３が”
０”インサーションを行っていないとき及びＦＣＳ付加
ブロック２がＦＣＳ付加を行っていないときに、すなわ
ち、ＥＮ２，ＥＮ３，ＥＮ４及びＥＮ５がすべて”１”
のときに、入力インタフェースブロック１がパケットデ
ータ１３を例えばＦＩＦＯより入力中にこのＦＩＦＯが
エンプティ状態（ＦＩＦＯよりデータの読み出しができ
ない状態）でこのパケットデータ１３が途切れ、入力イ
ンタフェースブロック１がこのエンプティ状態をＦＩＦ
Ｏより検知してＥＮ１を”０”として出力した場合、こ
の出力したＥＮ１を受けて、入力インタフェースブロッ
ク１の後段にあるＦＣＳ付加ブロック２，インサーショ
ンブロック３，フラグ付加ブロック４及び出力インタフ
ェースブロック５のそれぞれのブロックの動作を停止さ
せ、これらのブロックを停止する直前の状態を保持する
保持状態にそれぞれするようにしている。そして、ＦＩ
ＦＯのエンプティ状態が解除すると入力インタフェース
ブロック１より”１”として出力したＥＮ１を受けて、
入力インタフェースブロック１の後段にあるＦＣＳ付加
ブロック２，インサーションブロック３，フラグ付加ブ
ロック４及び出力インタフェースブロック５のそれぞれ
のブロックに”１”を出力し、それぞれのブロックは保
持状態が解除され停止する直前の状態より動作する。
ク１は、パケットデータ１３（例えば、送信を希望する
情報部分のデータであり、このデータにアドレス部と制
御部とを付加しても良い。）を例えばＦＩＦＯよりシリ
アルに入力しこのパケットデータ１３をＤＯＵＴ１とし
てシリアルに出力し、パケットデータ１３を出力すると
きにこの出力するデータの有効範囲を示す信号（ＶＡＬ
ＩＤ−ＯＵＴ１）を出力する。そして、入力インタフェ
ースブロック１がパケットデータ１３を例えばＦＩＦＯ
より入力中にこのＦＩＦＯがエンプティ状態（ＦＩＦＯ
よりデータの読み出しができない状態）でこのパケット
データ１３が途切れたときに、エンプティ状態をＦＩＦ
Ｏより受けＥＮ１を”０”として出力する。エンプティ
状態でないときにはＥＮ１を”１”として出力する。Ｆ
ＣＳ付加ブロック２は、入力インタフェースブロック１
よりパケットデータ１３をシリアルに入力しこのパケッ
トデータ１３に例えばサイクリックリダンダンシーチェ
ック（以後、ＣＲＣと記載する。）演算結果であるＦＣ
Ｓ（例えば２バイト）を入力したパケットデータ１３の
末尾に付加することを示すＦＣＳ付加を行いこのＦＣＳ
付きパケットデータ１３（ＤＯＵＴ２）をシリアルに出
力し、出力するときにこの出力するデータの有効範囲を
示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出力する。そし
て、ＦＣＳ付加ブロック２がＦＣＳ付加を行っていると
きにＥＮ２を”０”として出力する。ＦＣＳ付加を行っ
ていないときにはＥＮ２を”１”として出力する。イン
サーションブロック３は、ＦＣＳ付加ブロック２よりＦ
ＣＳ付きパケットデータ１３をシリアルに入力しこのＦ
ＣＳ付きパケットデータ１３に予め定めた数（例えば５
つ）の”１”ビットが続いたときにこの予め定めた数続
いた”１”ビットの後に”０”ビットを挿入することを
示す”０”インサーションを行いこの”０”インサーシ
ョンしたＦＣＳ付きパケットデータ１３（ＤＯＵＴ３）
をシリアルに出力し、出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出
力する。”０”インサーションが多数発生すればその分
だけＶＡＬＩＤ−ＯＵＴ３が引き延ばされる。そして、
インサーションブロック３が”０”インサーションを行
っているときにＥＮ３を”０”として出力する。”０”
インサーションを行っていないときにはＥＮ３を”１”
として出力する。フラグ付加ブロック４は、インサーシ
ョンブロック３より”０”インサーションしたＦＣＳ付
きパケットデータ１３をシリアルに入力しこの入力した
データにスタートフラグとエンドフラグとを付加するこ
とを示すフラグ付加を行いこのフラグを付加し”０”イ
ンサーションしたＦＣＳ付きパケットデータ１３（ＤＯ
ＵＴ４）をシリアルに出力し、出力するときにこの出力
するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ
４）を出力する。そして、フラグ付加ブロック４がフラ
グ付加を行っているときにＥＮ４を”０”として出力す
る。フラグ付加を行っていないときにはＥＮ４を”１”
として出力する。出力インタフェースブロック５は、フ
ラグ付加ブロック４よりフラグを付加し”０”インサー
ションしたＦＣＳ付きパケットデータ１３（すなわち、
ＨＤＬＣフレーム１４）をシリアルに入力しこの入力し
たデータをシリアルにＤＯＵＴ５として例えばＦＩＦＯ
に出力する。そして、このＤＯＵＴ５を出力中に出力先
の例えばＦＩＦＯよりフルフラグ状態を受けるとＥＮ５
を”０”として出力する。ＦＩＦＯよりフルフラグ状態
を受けていないときにはＥＮ５を”１”として出力す
る。優先処理回路６は、各機能ブロックのＥＮ１、ＥＮ
２、ＥＮ３、ＥＮ４、ＥＮ５が同時に’０’となったと
きに、優先順位を、ＥＮ１＜ＥＮ２＜ＥＮ３＜ＥＮ４＜
ＥＮ５とするようにしており、ＥＮ１が優先度が一番低
くＥＮ５が優先度が一番高くなっている。例えば’０’
インサーションの発生とフラグ付加とが同時に動作した
とすると、優先順位はＥＮ３＜ＥＮ４であり、フラグ付
加ＥＮ４の方が優先度が高いため、フラグ付加処理を行
った直後に’０’インサーション処理が行われる。その
他の各機能ブロックにおける同時処理も同様に優先順位
に従って行われる。そして、優先処理回路６は、出力イ
ンタフェースブロック５がデータをシリアルに出力中に
出力先の例えばＦＩＦＯがフルフラグ状態のときに、出
力インタフェースブロック５が”０”として出力したＥ
Ｎ５を受けて、出力インタフェースブロック５より前段
にある入力インタフェースブロック１，ＦＣＳ付加ブロ
ック２，インサーションブロック３及びフラグ付加ブロ
ック４のそれぞれのブロックに”０”を出力してそれぞ
れのブロックの動作を停止させ、これらのブロックを停
止する直前の状態を保持する保持状態にそれぞれするよ
うにしている。そして、ＦＩＦＯのフルフラグ状態が解
除すると出力インタフェースブロック５が”１”として
出力したＥＮ５を受け、出力インタフェースブロック５
より前段にある入力インタフェースブロック１，ＦＣＳ
付加ブロック２，インサーションブロック３及びフラグ
付加ブロック４のそれぞれのブロックに”１”を出力
し、それぞれのブロックは保持状態が解除され停止する
直前の状態より動作する。また、優先処理回路６は、フ
ラグ付加ブロック４がフラグ付加を行っているときにフ
ラグ付加ブロック４より”０”として出力したＥＮ４を
受けて、フラグ付加ブロック４より前段にある入力イン
タフェースブロック１，ＦＣＳ付加ブロック２及びイン
サーションブロック３のそれぞれのブロックに”０”を
出力してそれぞれのブロックの動作を停止させ、これら
のブロックを停止する直前の状態を保持する保持状態に
それぞれするようにしている。そして、フラグ付加が完
了するとフラグ付加ブロック４より”１”として出力し
たＥＮ４を受けて、フラグ付加ブロック４より前段にあ
る入力インタフェースブロック１，ＦＣＳ付加ブロック
２及びインサーションブロック３のそれぞれのブロック
に”１”を出力し、それぞれのブロックは保持状態が解
除され停止する直前の状態より動作する。さらに、優先
処理回路６は、インサーションブロック３が”０”イン
サーションを行っているときにインサーションブロック
３より”０”として出力したＥＮ３を受けて、インサー
ションブロック３より前段にある入力インタフェースブ
ロック１とＦＣＳ付加ブロック２との動作を停止させ、
これらのブロックを停止する直前の状態を保持する保持
状態にそれぞれするようにしている。そして、”０”イ
ンサーションが完了するとインサーションブロック３よ
り”１”として出力したＥＮ３を受けて、インサーショ
ンブロック３より前段にある入力インタフェースブロッ
ク１とＦＣＳ付加ブロック２とのブロックに”１”を出
力し、これらのブロックは保持状態が解除され停止する
直前の状態より動作する。また、優先処理回路６は、Ｆ
ＣＳ付加ブロック２がＦＣＳ付加を行っているときにＦ
ＣＳ付加ブロック２より”０”として出力したＥＮ２を
受けて、ＦＣＳ付加ブロック２の前段にある入力インタ
フェースブロック１の動作を停止させ、入力インタフェ
ースブロック１を停止する直前の状態を保持する保持状
態にするようにしている。そして、ＦＣＳ付加が完了す
るとＦＣＳ付加ブロック２より”１”として出力したＥ
Ｎ３を受けて、ＦＣＳ付加ブロック２の前段にある入力
インタフェースブロック１に”１”を出力し、この入力
インタフェースブロック１は保持状態が解除され停止す
る直前の状態より動作する。また、優先処理回路６は、
出力インタフェースブロック５がフラグを付加し”０”
インサーションしたＦＣＳ付きパケットデータ１３（す
なわちＨＤＬＣフレーム１４）の出力中でないとき，出
力インタフェースブロック５がデータ（すなわちＨＤＬ
Ｃフレーム１４）の出力中の場合には出力先がこのデー
タを受け取れるとき，フラグ付加ブロック４がフラグ付
加を行っていないとき，インサーションブロック３が”
０”インサーションを行っていないとき及びＦＣＳ付加
ブロック２がＦＣＳ付加を行っていないときに、すなわ
ち、ＥＮ２，ＥＮ３，ＥＮ４及びＥＮ５がすべて”１”
のときに、入力インタフェースブロック１がパケットデ
ータ１３を例えばＦＩＦＯより入力中にこのＦＩＦＯが
エンプティ状態（ＦＩＦＯよりデータの読み出しができ
ない状態）でこのパケットデータ１３が途切れ、入力イ
ンタフェースブロック１がこのエンプティ状態をＦＩＦ
Ｏより検知してＥＮ１を”０”として出力した場合、こ
の出力したＥＮ１を受けて、入力インタフェースブロッ
ク１の後段にあるＦＣＳ付加ブロック２，インサーショ
ンブロック３，フラグ付加ブロック４及び出力インタフ
ェースブロック５のそれぞれのブロックの動作を停止さ
せ、これらのブロックを停止する直前の状態を保持する
保持状態にそれぞれするようにしている。そして、ＦＩ
ＦＯのエンプティ状態が解除すると入力インタフェース
ブロック１より”１”として出力したＥＮ１を受けて、
入力インタフェースブロック１の後段にあるＦＣＳ付加
ブロック２，インサーションブロック３，フラグ付加ブ
ロック４及び出力インタフェースブロック５のそれぞれ
のブロックに”１”を出力し、それぞれのブロックは保
持状態が解除され停止する直前の状態より動作する。
【００２５】図３は、本発明のＨＤＬＣフレーム変換回
路の第２の実施の形態を示すブロック図である。
路の第２の実施の形態を示すブロック図である。
【００２６】図３に示す本実施の形態は、複数のビット
を有するハイレベルデータリンク制御手順（以後、ＨＤ
ＬＣと記載する。）フレームを入力し予め定めた機能を
それぞれ有する複数のブロックにより入力したＨＤＬＣ
フレーム１４を加工して複数のビットを有するパケット
データ１３（受信したい情報部分のデータであり、この
データにアドレス部と制御部とを付加しても良い。）に
変換するＨＤＬＣフレーム変換回路において、ＨＤＬＣ
フレーム１４をシリアルに入力しこのＨＤＬＣフレーム
１４をＤＯＵＴ１としてシリアルに出力する入力インタ
フェースブロック７と、入力インタフェースブロック７
よりＨＤＬＣフレーム１４をシリアルに入力しこの入力
したＨＤＬＣフレーム１４に含まれるＨＤＬＣフレーム
１４の開始を示すスタートフラグとこのＨＤＬＣフレー
ム１４の終了を示すエンドフラグとを削除することを示
すフラグ削除を行いこのフラグを削除したＨＤＬＣフレ
ーム１４をＤＯＵＴ２としてシリアルに出力するフラグ
削除ブロック８と、フラグ削除ブロック８よりフラグを
削除したＨＤＬＣフレーム１４をシリアルに入力しこの
フラグを削除したＨＤＬＣフレーム１４に予め定めた数
の”１”ビットが続いたときにこの予め定めた数続い
た”１”ビットの後にある”０”ビットを削除すること
を示す”０”デリーションを行いこの”０”デリーショ
ンしフラグを削除したＨＤＬＣフレーム１４をＤＯＵＴ
３としてシリアルに出力するデリーションブロック９
と、デリーションブロック９より”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をシリアルに入
力しこの入力したデータに含まれる（例えばサイクリッ
クリダンダンシーチェック（以後、ＣＲＣと記載す
る。）演算結果である）フレームチェックシーケンス
（以後、ＦＣＳと記載する。）を削除することを示すＦ
ＣＳ削除を行いこのＦＣＳ削除し”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をＤＯＵＴ４と
してシリアルに出力するＦＣＳ削除ブロック１０と、Ｆ
ＣＳ削除ブロック１０よりＦＣＳ削除し”０”デリーシ
ョンしフラグを削除したＨＤＬＣフレーム１４をシリア
ルに入力しこの入力したデータをＤＯＵＴ５としてシリ
アルに出力する出力インタフェースブロック１１と、デ
リーションブロック９で、”０”デリーションを行って
いるときにデリーションブロック９より後段にあるＦＣ
Ｓ削除ブロック１０と出力インタフェースブロック１１
との動作を停止させ、これらのブロックを停止する直前
の状態を保持する保持状態にそれぞれするように制御
し、デリーションブロック９が”０”デリーションを行
っていないときに出力インタフェースブロック１１がデ
ータをシリアルに出力中に出力先がこのデータを受け取
れないときに、出力インタフェースブロック１１より前
段にあるＦＣＳ削除ブロック１０，デリーションブロッ
ク９，フラグ削除ブロック８及び入力インタフェースブ
ロック７のそれぞれのブロックの動作を停止させ、これ
らのブロックを停止する直前の状態を保持する保持状態
にそれぞれするように制御する優先処理回路とにより構
成されている。
を有するハイレベルデータリンク制御手順（以後、ＨＤ
ＬＣと記載する。）フレームを入力し予め定めた機能を
それぞれ有する複数のブロックにより入力したＨＤＬＣ
フレーム１４を加工して複数のビットを有するパケット
データ１３（受信したい情報部分のデータであり、この
データにアドレス部と制御部とを付加しても良い。）に
変換するＨＤＬＣフレーム変換回路において、ＨＤＬＣ
フレーム１４をシリアルに入力しこのＨＤＬＣフレーム
１４をＤＯＵＴ１としてシリアルに出力する入力インタ
フェースブロック７と、入力インタフェースブロック７
よりＨＤＬＣフレーム１４をシリアルに入力しこの入力
したＨＤＬＣフレーム１４に含まれるＨＤＬＣフレーム
１４の開始を示すスタートフラグとこのＨＤＬＣフレー
ム１４の終了を示すエンドフラグとを削除することを示
すフラグ削除を行いこのフラグを削除したＨＤＬＣフレ
ーム１４をＤＯＵＴ２としてシリアルに出力するフラグ
削除ブロック８と、フラグ削除ブロック８よりフラグを
削除したＨＤＬＣフレーム１４をシリアルに入力しこの
フラグを削除したＨＤＬＣフレーム１４に予め定めた数
の”１”ビットが続いたときにこの予め定めた数続い
た”１”ビットの後にある”０”ビットを削除すること
を示す”０”デリーションを行いこの”０”デリーショ
ンしフラグを削除したＨＤＬＣフレーム１４をＤＯＵＴ
３としてシリアルに出力するデリーションブロック９
と、デリーションブロック９より”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をシリアルに入
力しこの入力したデータに含まれる（例えばサイクリッ
クリダンダンシーチェック（以後、ＣＲＣと記載す
る。）演算結果である）フレームチェックシーケンス
（以後、ＦＣＳと記載する。）を削除することを示すＦ
ＣＳ削除を行いこのＦＣＳ削除し”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をＤＯＵＴ４と
してシリアルに出力するＦＣＳ削除ブロック１０と、Ｆ
ＣＳ削除ブロック１０よりＦＣＳ削除し”０”デリーシ
ョンしフラグを削除したＨＤＬＣフレーム１４をシリア
ルに入力しこの入力したデータをＤＯＵＴ５としてシリ
アルに出力する出力インタフェースブロック１１と、デ
リーションブロック９で、”０”デリーションを行って
いるときにデリーションブロック９より後段にあるＦＣ
Ｓ削除ブロック１０と出力インタフェースブロック１１
との動作を停止させ、これらのブロックを停止する直前
の状態を保持する保持状態にそれぞれするように制御
し、デリーションブロック９が”０”デリーションを行
っていないときに出力インタフェースブロック１１がデ
ータをシリアルに出力中に出力先がこのデータを受け取
れないときに、出力インタフェースブロック１１より前
段にあるＦＣＳ削除ブロック１０，デリーションブロッ
ク９，フラグ削除ブロック８及び入力インタフェースブ
ロック７のそれぞれのブロックの動作を停止させ、これ
らのブロックを停止する直前の状態を保持する保持状態
にそれぞれするように制御する優先処理回路とにより構
成されている。
【００２７】フラグ削除ブロック８は、フラグを削除し
たＨＤＬＣフレーム１４を出力するときにこの出力する
データの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）
を出力するようにし、デリーションブロック９は、”
０”デリーションしフラグを削除したＨＤＬＣフレーム
１４を出力するときにこの出力するデータの有効範囲を
示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出力するように
し、ＦＣＳ削除ブロック１０は、ＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
出力するときにこの出力するデータの有効範囲を示す信
号（ＶＡＬＩＤ−ＯＵＴ４）を出力するようにし、出力
インタフェースブロック１１は、ＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
出力するときにこの出力するデータの有効範囲を示す信
号（ＶＡＬＩＤ−ＯＵＴ５）を出力するようにしてい
る。
たＨＤＬＣフレーム１４を出力するときにこの出力する
データの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）
を出力するようにし、デリーションブロック９は、”
０”デリーションしフラグを削除したＨＤＬＣフレーム
１４を出力するときにこの出力するデータの有効範囲を
示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出力するように
し、ＦＣＳ削除ブロック１０は、ＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
出力するときにこの出力するデータの有効範囲を示す信
号（ＶＡＬＩＤ−ＯＵＴ４）を出力するようにし、出力
インタフェースブロック１１は、ＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
出力するときにこの出力するデータの有効範囲を示す信
号（ＶＡＬＩＤ−ＯＵＴ５）を出力するようにしてい
る。
【００２８】なお、図３には、例えば回線より受信すべ
きＨＤＬＣフレーム１４を受け入力インタフェースブロ
ック７にこのＨＤＬＣフレーム１４をシリアルに受け渡
すＦＩＦＯと、出力インタフェースブロック１１からパ
ケットデータ１３をシリアルに受けて出力するＦＩＦＯ
と、優先処理回路１２の例としてのゲート回路（ＡＮＤ
回路，ＯＲ回路の組み合わせ）とを併せて示している。
きＨＤＬＣフレーム１４を受け入力インタフェースブロ
ック７にこのＨＤＬＣフレーム１４をシリアルに受け渡
すＦＩＦＯと、出力インタフェースブロック１１からパ
ケットデータ１３をシリアルに受けて出力するＦＩＦＯ
と、優先処理回路１２の例としてのゲート回路（ＡＮＤ
回路，ＯＲ回路の組み合わせ）とを併せて示している。
【００２９】次に、本実施の形態のＨＤＬＣフレーム変
換回路の動作を図４を参照して詳細に説明する。
換回路の動作を図４を参照して詳細に説明する。
【００３０】図４は、図３における各ブロックの出力信
号の関係を示す図である。
号の関係を示す図である。
【００３１】図３において、入力インタフェースブロッ
ク７は、ＨＤＬＣフレーム１４を例えばＦＩＦＯよりシ
リアルに入力しこのＨＤＬＣフレーム１４をＤＯＵＴ１
としてシリアルに出力する。フラグ削除ブロック８は、
入力インタフェースブロック７よりＨＤＬＣフレーム１
４をシリアルに入力しこの入力したＨＤＬＣフレーム１
４に含まれるスタートフラグとエンドフラグとを削除す
ることを示すフラグ削除を行いこのフラグを削除したＨ
ＤＬＣフレーム１４をＤＯＵＴ２としてシリアルに出力
し、このＤＯＵＴ２を出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出
力する。デリーションブロック９は、フラグ削除ブロッ
ク８よりフラグを削除したＨＤＬＣフレーム１４をシリ
アルに入力しこのフラグを削除したＨＤＬＣフレーム１
４に予め定めた数（例えば５つ）の”１”ビットが続い
たときにこの予め定めた数続いた”１”ビットの後にあ
る”０”ビットを削除することを示す”０”デリーショ
ンを行いこの”０”デリーションしフラグを削除したＨ
ＤＬＣフレーム１４をＤＯＵＴ３としてシリアルに出力
し、このＤＯＵＴ３を出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出
力する。そして、デリーションブロック９が”０”デリ
ーションを行っているときにＥＮ３を”０”として出力
する。”０”デリーションを行っていないときにはＥＮ
３を”１”として出力する。ＦＣＳ削除ブロック１０
は、デリーションブロック９より”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をシリアルに入
力しこの入力したデータに含まれるＦＣＳを削除するこ
とを示すＦＣＳ削除を行いこのＦＣＳ削除し”０”デリ
ーションしフラグを削除したＨＤＬＣフレーム１４（す
なわち、パケットデータ１３）をＤＯＵＴ４としてシリ
アルに出力し、このＤＯＵＴ４を出力するときにこの出
力するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵ
Ｔ４）を出力する。出力インタフェースブロック１１
は、ＦＣＳ削除ブロック１０よりＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
シリアルに入力しこの入力したデータをＤＯＵＴ５（す
なわち、パケットデータ）として例えばＦＩＦＯにシリ
アルに出力し、ＤＯＵＴ５を出力するときにこの出力す
るデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ
５）を出力する。そして、このＤＯＵＴ５を出力中に出
力先の例えばＦＩＦＯよりフルフラグ状態（これ以上書
き込むとオーバーフローする状態）を受けるとＥＮ５
を”０”として出力する。ＦＩＦＯよりフルフラグ状態
を受けていないときにはＥＮ５を”１”として出力す
る。優先処理回路１２は、ＥＮ３とＥＮ５とが同時に’
０’となったときに、優先順位を、ＥＮ３＞ＥＮ５とす
るようにしており、ＥＮ３の方が優先度が高くなってい
る。例えば、’０’デリーションの発生とＦＩＦＯより
のフルフラグ状態の検出とが同時に動作したとすると、
優先順位はＥＮ３＞ＥＮ５であり、’０’デリーション
の方が優先度が高いため、’０’デリーション処理を即
座に行う。優先処理回路１２は、デリーションブロック
９が”０”デリーションを行っているときにデリーショ
ンブロック９より”０”として出力したＥＮ３を受け
て、デリーションブロック９より後段にあるＦＣＳ削除
ブロック１０と出力インタフェースブロック１１とに”
０”を出力してこれらのブロックの動作を停止させ、こ
れらのブロックを停止する直前の状態を保持する保持状
態にそれぞれするようにしている。そして、”０”デリ
ーションが完了するとデリーションブロック９より”
１”として出力したＥＮ３を受けて、デリーションブロ
ック９より後段にあるＦＣＳ削除ブロック１０と出力イ
ンタフェースブロック１１との各ブロックに”１”を出
力し、それぞれのブロックは保持状態が解除され停止す
る直前の状態より動作する。そして、優先処理回路１２
は、デリーションブロック９が”０”デリーションを行
っていないとき（ＥＮ３が”１”のとき）に、出力イン
タフェースブロック１１がデータをシリアルに出力中に
出力先のＦＩＦＯがこのデータを受け取れないとき（Ｆ
ＩＦＯがフルフラグ状態のとき）に、出力インタフェー
スブロック１１が”０”として出力したＥＮ５を受け、
出力インタフェースブロック１１より前段にあるＦＣＳ
削除ブロック１０，デリーションブロック９，フラグ削
除ブロック８及び入力インタフェースブロック７のそれ
ぞれのブロックに”０”を出力してそれぞれのブロック
の動作を停止させ、これらのブロックを停止する直前の
状態を保持する保持状態にそれぞれするようにしてい
る。そして、ＦＩＦＯのフルフラグ状態が解除すると出
力インタフェースブロック１１が”１”としてＥＮ５を
出力しこの出力したＥＮ５を受け、出力インタフェース
ブロック１１より前段にあるＦＣＳ削除ブロック１０，
デリーションブロック９，フラグ削除ブロック８及び入
力インタフェースブロック７のそれぞれのブロックに”
１”を出力し、それぞれのブロックは保持状態が解除さ
れ停止する直前の状態より動作する。
ク７は、ＨＤＬＣフレーム１４を例えばＦＩＦＯよりシ
リアルに入力しこのＨＤＬＣフレーム１４をＤＯＵＴ１
としてシリアルに出力する。フラグ削除ブロック８は、
入力インタフェースブロック７よりＨＤＬＣフレーム１
４をシリアルに入力しこの入力したＨＤＬＣフレーム１
４に含まれるスタートフラグとエンドフラグとを削除す
ることを示すフラグ削除を行いこのフラグを削除したＨ
ＤＬＣフレーム１４をＤＯＵＴ２としてシリアルに出力
し、このＤＯＵＴ２を出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ２）を出
力する。デリーションブロック９は、フラグ削除ブロッ
ク８よりフラグを削除したＨＤＬＣフレーム１４をシリ
アルに入力しこのフラグを削除したＨＤＬＣフレーム１
４に予め定めた数（例えば５つ）の”１”ビットが続い
たときにこの予め定めた数続いた”１”ビットの後にあ
る”０”ビットを削除することを示す”０”デリーショ
ンを行いこの”０”デリーションしフラグを削除したＨ
ＤＬＣフレーム１４をＤＯＵＴ３としてシリアルに出力
し、このＤＯＵＴ３を出力するときにこの出力するデー
タの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ３）を出
力する。そして、デリーションブロック９が”０”デリ
ーションを行っているときにＥＮ３を”０”として出力
する。”０”デリーションを行っていないときにはＥＮ
３を”１”として出力する。ＦＣＳ削除ブロック１０
は、デリーションブロック９より”０”デリーションし
フラグを削除したＨＤＬＣフレーム１４をシリアルに入
力しこの入力したデータに含まれるＦＣＳを削除するこ
とを示すＦＣＳ削除を行いこのＦＣＳ削除し”０”デリ
ーションしフラグを削除したＨＤＬＣフレーム１４（す
なわち、パケットデータ１３）をＤＯＵＴ４としてシリ
アルに出力し、このＤＯＵＴ４を出力するときにこの出
力するデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵ
Ｔ４）を出力する。出力インタフェースブロック１１
は、ＦＣＳ削除ブロック１０よりＦＣＳ削除し”０”デ
リーションしフラグを削除したＨＤＬＣフレーム１４を
シリアルに入力しこの入力したデータをＤＯＵＴ５（す
なわち、パケットデータ）として例えばＦＩＦＯにシリ
アルに出力し、ＤＯＵＴ５を出力するときにこの出力す
るデータの有効範囲を示す信号（ＶＡＬＩＤ−ＯＵＴ
５）を出力する。そして、このＤＯＵＴ５を出力中に出
力先の例えばＦＩＦＯよりフルフラグ状態（これ以上書
き込むとオーバーフローする状態）を受けるとＥＮ５
を”０”として出力する。ＦＩＦＯよりフルフラグ状態
を受けていないときにはＥＮ５を”１”として出力す
る。優先処理回路１２は、ＥＮ３とＥＮ５とが同時に’
０’となったときに、優先順位を、ＥＮ３＞ＥＮ５とす
るようにしており、ＥＮ３の方が優先度が高くなってい
る。例えば、’０’デリーションの発生とＦＩＦＯより
のフルフラグ状態の検出とが同時に動作したとすると、
優先順位はＥＮ３＞ＥＮ５であり、’０’デリーション
の方が優先度が高いため、’０’デリーション処理を即
座に行う。優先処理回路１２は、デリーションブロック
９が”０”デリーションを行っているときにデリーショ
ンブロック９より”０”として出力したＥＮ３を受け
て、デリーションブロック９より後段にあるＦＣＳ削除
ブロック１０と出力インタフェースブロック１１とに”
０”を出力してこれらのブロックの動作を停止させ、こ
れらのブロックを停止する直前の状態を保持する保持状
態にそれぞれするようにしている。そして、”０”デリ
ーションが完了するとデリーションブロック９より”
１”として出力したＥＮ３を受けて、デリーションブロ
ック９より後段にあるＦＣＳ削除ブロック１０と出力イ
ンタフェースブロック１１との各ブロックに”１”を出
力し、それぞれのブロックは保持状態が解除され停止す
る直前の状態より動作する。そして、優先処理回路１２
は、デリーションブロック９が”０”デリーションを行
っていないとき（ＥＮ３が”１”のとき）に、出力イン
タフェースブロック１１がデータをシリアルに出力中に
出力先のＦＩＦＯがこのデータを受け取れないとき（Ｆ
ＩＦＯがフルフラグ状態のとき）に、出力インタフェー
スブロック１１が”０”として出力したＥＮ５を受け、
出力インタフェースブロック１１より前段にあるＦＣＳ
削除ブロック１０，デリーションブロック９，フラグ削
除ブロック８及び入力インタフェースブロック７のそれ
ぞれのブロックに”０”を出力してそれぞれのブロック
の動作を停止させ、これらのブロックを停止する直前の
状態を保持する保持状態にそれぞれするようにしてい
る。そして、ＦＩＦＯのフルフラグ状態が解除すると出
力インタフェースブロック１１が”１”としてＥＮ５を
出力しこの出力したＥＮ５を受け、出力インタフェース
ブロック１１より前段にあるＦＣＳ削除ブロック１０，
デリーションブロック９，フラグ削除ブロック８及び入
力インタフェースブロック７のそれぞれのブロックに”
１”を出力し、それぞれのブロックは保持状態が解除さ
れ停止する直前の状態より動作する。
【００３２】
【発明の効果】以上説明したように、本発明のＨＤＬＣ
フレーム変換回路によれば、パケットデータをＨＤＬＣ
フレームに変換する場合、入力インタフェースブロック
によりパケットデータを入力し、ＦＣＳ付加ブロックに
より、入力インタフェースブロックよりパケットデータ
を受けＦＣＳを付加し、インサーションブロックによ
り、ＦＣＳ付加ブロックよりＦＣＳ付きパケットデータ
を入力し”０”インサーションをし、フラグ付加ブロッ
クにより、インサーションブロックより”０”インサー
ションしたＦＣＳ付きパケットデータを入力しスタート
フラグとエンドフラグとを付加してＨＤＬＣフレームに
し、出力インタフェースブロックによりＨＤＬＣフレー
ムを出力する。そして、優先処理回路により、入力イン
タフェースブロック，ＦＣＳ付加ブロック，インサーシ
ョンブロック，フラグ付加ブロック及び出力インタフェ
ースブロックのそれぞれのブロックの動作を、より後段
にあるブロック程優先して行わせるように制御する。ま
た、ＨＤＬＣフレームをパケットデータに変換する場
合、入力インタフェースブロックにより、ＨＤＬＣフレ
ームを入力し、フラグ削除ブロックにより、入力インタ
フェースブロックよりＨＤＬＣフレームを入力しスター
トフラグとエンドフラグとを削除し、デリーションブロ
ックにより、フラグ削除ブロックよりフラグを削除した
ＨＤＬＣフレームを入力し”０”デリーションを行い、
ＦＣＳ削除ブロックにより、デリーションブロックよ
り”０”デリーションしフラグを削除したＨＤＬＣフレ
ームを入力しＦＣＳを削除し、出力インタフェースブロ
ックによりパケットデータを出力し、優先処理回路によ
り、デリーションブロックで、”０”デリーションを行
っているときにデリーションブロックより後段にあるＦ
ＣＳ削除ブロックと出力インタフェースブロックとの動
作を停止させ、これらのブロックを停止する直前の状態
を保持する保持状態にそれぞれするように制御し、デリ
ーションブロックが”０”デリーションを行っていない
ときに出力インタフェースブロックがデータをシリアル
に出力中に出力先がこのデータを受け取れないときに、
出力インタフェースブロックより前段にあるＦＣＳ削除
ブロック，デリーションブロック，フラグ削除ブロック
及び入力インタフェースブロックのそれぞれのブロック
の動作を停止させ、これらのブロックを停止する直前の
状態を保持する保持状態にそれぞれするように制御す
る。このため、変換するデータをこの変換回路に入力す
れば、この変換回路とこの変換回路の外部とのやりとり
なしで変換結果が得られるので、ＨＤＬＣフレームにし
て送信すべきパケットデータを外部より入力して回線に
出力したり回線からの受信データ（ＨＤＬＣフレーム）
をパケットデータにしたものを外部に渡すまでの処理速
度が遅くならず、この変換回路の外部にあるプロセッサ
のパフォーマンスが低下しない。
フレーム変換回路によれば、パケットデータをＨＤＬＣ
フレームに変換する場合、入力インタフェースブロック
によりパケットデータを入力し、ＦＣＳ付加ブロックに
より、入力インタフェースブロックよりパケットデータ
を受けＦＣＳを付加し、インサーションブロックによ
り、ＦＣＳ付加ブロックよりＦＣＳ付きパケットデータ
を入力し”０”インサーションをし、フラグ付加ブロッ
クにより、インサーションブロックより”０”インサー
ションしたＦＣＳ付きパケットデータを入力しスタート
フラグとエンドフラグとを付加してＨＤＬＣフレームに
し、出力インタフェースブロックによりＨＤＬＣフレー
ムを出力する。そして、優先処理回路により、入力イン
タフェースブロック，ＦＣＳ付加ブロック，インサーシ
ョンブロック，フラグ付加ブロック及び出力インタフェ
ースブロックのそれぞれのブロックの動作を、より後段
にあるブロック程優先して行わせるように制御する。ま
た、ＨＤＬＣフレームをパケットデータに変換する場
合、入力インタフェースブロックにより、ＨＤＬＣフレ
ームを入力し、フラグ削除ブロックにより、入力インタ
フェースブロックよりＨＤＬＣフレームを入力しスター
トフラグとエンドフラグとを削除し、デリーションブロ
ックにより、フラグ削除ブロックよりフラグを削除した
ＨＤＬＣフレームを入力し”０”デリーションを行い、
ＦＣＳ削除ブロックにより、デリーションブロックよ
り”０”デリーションしフラグを削除したＨＤＬＣフレ
ームを入力しＦＣＳを削除し、出力インタフェースブロ
ックによりパケットデータを出力し、優先処理回路によ
り、デリーションブロックで、”０”デリーションを行
っているときにデリーションブロックより後段にあるＦ
ＣＳ削除ブロックと出力インタフェースブロックとの動
作を停止させ、これらのブロックを停止する直前の状態
を保持する保持状態にそれぞれするように制御し、デリ
ーションブロックが”０”デリーションを行っていない
ときに出力インタフェースブロックがデータをシリアル
に出力中に出力先がこのデータを受け取れないときに、
出力インタフェースブロックより前段にあるＦＣＳ削除
ブロック，デリーションブロック，フラグ削除ブロック
及び入力インタフェースブロックのそれぞれのブロック
の動作を停止させ、これらのブロックを停止する直前の
状態を保持する保持状態にそれぞれするように制御す
る。このため、変換するデータをこの変換回路に入力す
れば、この変換回路とこの変換回路の外部とのやりとり
なしで変換結果が得られるので、ＨＤＬＣフレームにし
て送信すべきパケットデータを外部より入力して回線に
出力したり回線からの受信データ（ＨＤＬＣフレーム）
をパケットデータにしたものを外部に渡すまでの処理速
度が遅くならず、この変換回路の外部にあるプロセッサ
のパフォーマンスが低下しない。
【図１】本発明のＨＤＬＣフレーム変換回路の第１の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図２】図１における各ブロックの出力信号の関係を示
す図である。
す図である。
【図３】本発明のＨＤＬＣフレーム変換回路の第２の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図４】図３における各ブロックの出力信号の関係を示
す図である。
す図である。
１ 入力インタフェースブロック ２ ＦＣＳ付加ブロック ３ インサーションブロック ４ フラグ付加ブロック ５ 出力インタフェースブロック ６ 優先処理回路 ７ 入力インタフェースブロック ８ フラグ削除ブロック ９ デリーションブロック １０ ＦＣＳ削除ブロック １１ 出力インタフェースブロック １２ 優先処理回路 １３ パケットデータ １４ ＨＤＬＣフレーム
Claims (9)
- 【請求項１】 複数のビットを有するパケットデータを
入力し予め定めた機能をそれぞれ有する複数のブロック
により前記入力した前記パケットデータを加工してハイ
レベルデータリンク制御手順（以後、ＨＤＬＣと記載す
る。）フレームに変換するＨＤＬＣフレーム変換回路に
おいて、 前記パケットデータをシリアルに入力しこのパケットデ
ータをシリアルに出力する入力インタフェースブロック
と、 前記入力インタフェースブロックより前記パケットデー
タをシリアルに入力しこのパケットデータにフレームチ
ェックシーケンス（以後、ＦＣＳと記載する。）を付加
することを示すＦＣＳ付加を行いこのＦＣＳ付きパケッ
トデータをシリアルに出力するＦＣＳ付加ブロックと、 前記ＦＣＳ付加ブロックより前記ＦＣＳ付きパケットデ
ータをシリアルに入力しこのＦＣＳ付きパケットデータ
に予め定めた数の”１”ビットが続いたときにこの予め
定めた数続いた”１”ビットの後に”０”ビットを挿入
することを示す”０”インサーションを行いこの”０”
インサーションした前記ＦＣＳ付きパケットデータをシ
リアルに出力するインサーションブロックと、 前記インサーションブロックより前記”０”インサーシ
ョンした前記ＦＣＳ付きパケットデータをシリアルに入
力しこの入力したデータにこのデータの開始を示すスタ
ートフラグとこのデータの終了を示すエンドフラグとを
付加することを示すフラグ付加を行いこのフラグを付加
し前記”０”インサーションした前記ＦＣＳ付きパケッ
トデータをシリアルに出力するフラグ付加ブロックと、 前記フラグ付加ブロックより前記フラグを付加し前記”
０”インサーションした前記ＦＣＳ付きパケットデータ
をシリアルに入力しこの入力したデータをシリアルに出
力する出力インタフェースブロックと、 前記入力インタフェースブロック，前記ＦＣＳ付加ブロ
ック，前記インサーションブロック，前記フラグ付加ブ
ロック及び前記出力インタフェースブロックのそれぞれ
のブロックの動作を、より後段にあるブロック程優先し
て行わせるように制御する優先処理回路と、 を備えたことを特徴とするＨＤＬＣフレーム変換回路。 - 【請求項２】 前記パケットデータを出力するときにこ
の出力するデータの有効範囲を示す信号を出力する前記
入力インタフェースブロックと、 前記ＦＣＳ付きパケットデータを出力するときにこの出
力するデータの有効範囲を示す信号を出力する前記ＦＣ
Ｓ付加ブロックと、 前記”０”インサーションした前記ＦＣＳ付きパケット
データを出力するときにこの出力するデータの有効範囲
を示す信号を出力する前記インサーションブロックと、 前記フラグを付加し前記”０”インサーションした前記
ＦＣＳ付きパケットデータを出力するときにこの出力す
るデータの有効範囲を示す信号を出力する前記フラグ付
加ブロックと、 を備えたことを特徴とする請求項１記載のＨＤＬＣフレ
ーム変換回路。 - 【請求項３】 前記優先処理回路は、前記出力インタフ
ェースブロックが前記データを前記シリアルに出力中に
出力先がこのデータを受け取れないときに、前記出力イ
ンタフェースブロックより前段にある前記入力インタフ
ェースブロック，前記ＦＣＳ付加ブロック，前記インサ
ーションブロック及び前記フラグ付加ブロックのそれぞ
れのブロックの動作を停止させ、これらの前記ブロック
を前記停止する直前の状態を保持する保持状態にそれぞ
れするようにしたことを特徴とする請求項１又は２記載
のＨＤＬＣフレーム変換回路。 - 【請求項４】 前記優先処理回路は、前記フラグ付加ブ
ロックが前記フラグ付加を行っているときに、前記フラ
グ付加ブロックより前段にある前記入力インタフェース
ブロック，前記ＦＣＳ付加ブロック及び前記インサーシ
ョンブロックのそれぞれのブロックの動作を停止させ、
これらの前記ブロックを前記停止する直前の状態を保持
する保持状態にそれぞれするようにしたことを特徴とす
る請求項１、２又は３記載のＨＤＬＣフレーム変換回
路。 - 【請求項５】 前記優先処理回路は、前記インサーショ
ンブロックが前記”０”インサーションを行っていると
きに、前記インサーションブロックより前段にある前記
入力インタフェースブロックと前記ＦＣＳ付加ブロック
との動作を停止させ、これらの前記ブロックを前記停止
する直前の状態を保持する保持状態にそれぞれするよう
にしたことを特徴とする請求項１、２、３又は４記載の
ＨＤＬＣフレーム変換回路。 - 【請求項６】 前記優先処理回路は、前記ＦＣＳ付加ブ
ロックが前記ＦＣＳ付加を行っているときに、前記ＦＣ
Ｓ付加ブロックの前段にある前記入力インタフェースブ
ロックの動作を停止させ、前記入力インタフェースブロ
ックを前記停止する直前の状態を保持する保持状態にす
るようにしたことを特徴とする請求項１、２、３、４又
は５記載のＨＤＬＣフレーム変換回路。 - 【請求項７】 前記優先処理回路は、前記出力インタフ
ェースブロックが前記フラグを付加し前記”０”インサ
ーションした前記ＦＣＳ付きパケットデータの出力中で
ないとき，前記出力インタフェースブロックが前記デー
タの出力中の場合には前記出力先がこのデータを受け取
れるとき，前記フラグ付加ブロックが前記フラグ付加を
行っていないとき，前記インサーションブロックが前
記”０”インサーションを行っていないとき及び前記Ｆ
ＣＳ付加ブロックが前記ＦＣＳ付加を行っていないとき
に、前記入力インタフェースブロックが前記パケットデ
ータの入力中にこのパケットデータが途切れた場合、前
記入力インタフェースブロックの後段にある前記ＦＣＳ
付加ブロック，前記インサーションブロック，前記フラ
グ付加ブロック及び前記出力インタフェースブロックの
それぞれのブロックの動作を停止させ、これらの前記ブ
ロックを前記停止する直前の状態を保持する保持状態に
それぞれするようにしたことを特徴とする請求項６記載
のＨＤＬＣフレーム変換回路。 - 【請求項８】 複数のビットを有するハイレベルデータ
リンク制御手順（以後、ＨＤＬＣと記載する。）フレー
ムを入力し予め定めた機能をそれぞれ有する複数のブロ
ックにより前記入力した前記ＨＤＬＣフレームを加工し
て複数のビットを有するパケットデータに変換するＨＤ
ＬＣフレーム変換回路において、 前記ＨＤＬＣフレームをシリアルに入力しこのＨＤＬＣ
フレームをシリアルに出力する入力インタフェースブロ
ックと、 前記入力インタフェースブロックより前記ＨＤＬＣフレ
ームをシリアルに入力しこの入力した前記ＨＤＬＣフレ
ームに含まれるＨＤＬＣフレームの開始を示すスタート
フラグとこのＨＤＬＣフレームの終了を示すエンドフラ
グとを削除することを示すフラグ削除を行いこのフラグ
を削除した前記ＨＤＬＣフレームをシリアルに出力する
フラグ削除ブロックと、 前記フラグ削除ブロックより前記フラグを削除した前記
ＨＤＬＣフレームをシリアルに入力しこのフラグを削除
した前記ＨＤＬＣフレームに予め定めた数の”１”ビッ
トが続いたときにこの予め定めた数続いた”１”ビット
の後にある”０”ビットを削除することを示す”０”デ
リーションを行いこの”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームをシリアルに出力する
デリーションブロックと、 前記デリーションブロックより前記”０”デリーション
し前記フラグを削除した前記ＨＤＬＣフレームをシリア
ルに入力しこの入力したデータに含まれるフレームチェ
ックシーケンス（以後、ＦＣＳと記載する。）を削除す
ることを示すＦＣＳ削除を行いこのＦＣＳ削除し前記”
０”デリーションし前記フラグを削除した前記ＨＤＬＣ
フレームをシリアルに出力するＦＣＳ削除ブロックと、 前記ＦＣＳ削除ブロックより前記ＦＣＳ削除し前記”
０”デリーションし前記フラグを削除した前記ＨＤＬＣ
フレームをシリアルに入力しこの入力したデータをシリ
アルに出力する出力インタフェースブロックと、 前記デリーションブロックで、前記”０”デリーション
を行っているときに前記デリーションブロックより後段
にある前記ＦＣＳ削除ブロックと前記出力インタフェー
スブロックとの動作を停止させ、これらの前記ブロック
を前記停止する直前の状態を保持する保持状態にそれぞ
れするように制御し、前記デリーションブロックが前
記”０”デリーションを行っていないときに前記出力イ
ンタフェースブロックが前記データを前記シリアルに出
力中に出力先がこのデータを受け取れないときに、前記
出力インタフェースブロックより前段にある前記ＦＣＳ
削除ブロック，前記デリーションブロック，前記フラグ
削除ブロック及び前記入力インタフェースブロックのそ
れぞれのブロックの動作を停止させ、これらの前記ブロ
ックを前記停止する直前の状態を保持する保持状態にそ
れぞれするように制御する優先処理回路と、 を備えたことを特徴とするＨＤＬＣフレーム変換回路。 - 【請求項９】 前記フラグを削除した前記ＨＤＬＣフレ
ームを出力するときにこの出力するデータの有効範囲を
示す信号を出力する前記フラグ削除ブロックと、 前記”０”デリーションし前記フラグを削除した前記Ｈ
ＤＬＣフレームを出力するときにこの出力するデータの
有効範囲を示す信号を出力する前記デリーションブロッ
クと、 前記ＦＣＳ削除し前記”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームを出力するときにこの
出力するデータの有効範囲を示す信号を出力する前記Ｆ
ＣＳ削除ブロックと、 前記ＦＣＳ削除し前記”０”デリーションし前記フラグ
を削除した前記ＨＤＬＣフレームを出力するときにこの
出力するデータの有効範囲を示す信号を出力する前記出
力インタフェースブロックと、 を備えたことを特徴とする請求項８記載のＨＤＬＣフレ
ーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235967A JP3434787B2 (ja) | 2000-08-03 | 2000-08-03 | Ｈｄｌｃフレーム変換回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235967A JP3434787B2 (ja) | 2000-08-03 | 2000-08-03 | Ｈｄｌｃフレーム変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002051102A true JP2002051102A (ja) | 2002-02-15 |
| JP3434787B2 JP3434787B2 (ja) | 2003-08-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP3434787B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101635661B (zh) * | 2009-08-14 | 2011-09-14 | 烽火通信科技股份有限公司 | 一种交换式的hdlc总线 |
-
2000
- 2000-08-03 JP JP2000235967A patent/JP3434787B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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