JP2002014657A - シフトレジスタ回路及び液晶駆動回路 - Google Patents
シフトレジスタ回路及び液晶駆動回路Info
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Abstract
(57)【要約】
【課題】 消費電力を低減すると共に、動作の安定化及
び周波数の高速化を達成することが可能なシフトレジス
タ回路及び液晶駆動回路を提供する。 【解決手段】 サンプリングレジスタＳＭＲへクロック
を供給するクロックラインＣＬを２分割して経路にスイ
ッチＳＷ１、ＳＷ２を設け、同様にデータを供給するデ
ータバスラインＤＬの経路にスイッチＳＷ１１、ＳＷ１
２を設け、サンプリングレジスタＳＭＲへの接続を前半
と後半とで分割して制御する。これにより、クロックラ
インＣＬとデータバスラインＤＬの負荷容量が低減さ
れ、消費電力が低減される。
び周波数の高速化を達成することが可能なシフトレジス
タ回路及び液晶駆動回路を提供する。 【解決手段】 サンプリングレジスタＳＭＲへクロック
を供給するクロックラインＣＬを２分割して経路にスイ
ッチＳＷ１、ＳＷ２を設け、同様にデータを供給するデ
ータバスラインＤＬの経路にスイッチＳＷ１１、ＳＷ１
２を設け、サンプリングレジスタＳＭＲへの接続を前半
と後半とで分割して制御する。これにより、クロックラ
インＣＬとデータバスラインＤＬの負荷容量が低減さ
れ、消費電力が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、シフトレジスタ回
路、及びこのシフトレジスタ回路を用いた液晶駆動回路
に関する。
路、及びこのシフトレジスタ回路を用いた液晶駆動回路
に関する。
【０００２】
【従来の技術】信号線と走査線とが交差するように配線
された液晶パネルを駆動する回路として、信号線駆動回
路と走査線駆動回路とがある。信号線駆動回路は、通常
シフトレジスタ、サンプリングレジスタ、ロードレジス
タ、Ｄ／Ａコンバータ、出力回路を備えている。
された液晶パネルを駆動する回路として、信号線駆動回
路と走査線駆動回路とがある。信号線駆動回路は、通常
シフトレジスタ、サンプリングレジスタ、ロードレジス
タ、Ｄ／Ａコンバータ、出力回路を備えている。
【０００３】そして、図５に示されたように、シフトレ
ジスタＳＨＲ１及びサンプリングレジスタＳＭＲ１でシ
フトレジスタ回路を構成し、これらはそれぞれ第１〜第
２ｎ（ｎは１以上の整数）のブロックを有している。
ジスタＳＨＲ１及びサンプリングレジスタＳＭＲ１でシ
フトレジスタ回路を構成し、これらはそれぞれ第１〜第
２ｎ（ｎは１以上の整数）のブロックを有している。
【０００４】シフトレジスタＳＨＲ１の１番目のブロッ
クに、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１１が入力
される。入力信号ＤＩ／Ｏ１１がクロックＣＰＨ１のタ
イミングに従って図中右方向のブロックへシフトされて
いき、順次信号ＤＩ／Ｏ1、ＤＩ／Ｏ2、ＤＩ／Ｏ3、
…、ＤＩ／Ｏ2n-1、ＤＩ／Ｏ2nが出力され、サンプリン
グレジスタＳＭＲ１の対応するブロックに与えられる。
シフトレジスタＳＨＲ１の２ｎ番目の最終ブロックから
出力された信号ＤＩ／Ｏ2nは、出力信号ＤＯ／Ｉ１１と
して出力される。この信号ＤＯ／Ｉ１１は、図示されて
いない次段のシフトレジスタに対して、入力信号ＤＩ／
Ｏ１２として与えられ、カスケード入出力を構成する。
クに、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１１が入力
される。入力信号ＤＩ／Ｏ１１がクロックＣＰＨ１のタ
イミングに従って図中右方向のブロックへシフトされて
いき、順次信号ＤＩ／Ｏ1、ＤＩ／Ｏ2、ＤＩ／Ｏ3、
…、ＤＩ／Ｏ2n-1、ＤＩ／Ｏ2nが出力され、サンプリン
グレジスタＳＭＲ１の対応するブロックに与えられる。
シフトレジスタＳＨＲ１の２ｎ番目の最終ブロックから
出力された信号ＤＩ／Ｏ2nは、出力信号ＤＯ／Ｉ１１と
して出力される。この信号ＤＯ／Ｉ１１は、図示されて
いない次段のシフトレジスタに対して、入力信号ＤＩ／
Ｏ１２として与えられ、カスケード入出力を構成する。
【０００５】サンプリングレジスタＳＭＲ１の各ブロッ
クには、クロックＣＰＨ１と、対応する信号ＤＩ／Ｏ
1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられる。１番目か
ら２ｎ番目の各ブロックは、クロックＣＰＨ１のハイ、
ローに応じて全て同時に開閉する。そして、対応する信
号ＤＩ／Ｏ1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられた
ブロックに、データバスから転送されてきたデータＤＡ
ＴＡが図中左から順に与えられて格納される。このデー
タＤＡＴＡは、ディジタル入力電圧を選択するため通常
複数ビットで構成される。
クには、クロックＣＰＨ１と、対応する信号ＤＩ／Ｏ
1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられる。１番目か
ら２ｎ番目の各ブロックは、クロックＣＰＨ１のハイ、
ローに応じて全て同時に開閉する。そして、対応する信
号ＤＩ／Ｏ1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられた
ブロックに、データバスから転送されてきたデータＤＡ
ＴＡが図中左から順に与えられて格納される。このデー
タＤＡＴＡは、ディジタル入力電圧を選択するため通常
複数ビットで構成される。
【０００６】さらに、サンプリングレジスタＳＭＲ１の
各ブロックに格納されたデータＤＡＴＡは、図示されて
いないロードレジスタにロードされる。
各ブロックに格納されたデータＤＡＴＡは、図示されて
いないロードレジスタにロードされる。
【０００７】
【発明が解決しようとする課題】しかし、従来のシフト
レジスタ回路には、次のような問題があった。図５に示
されたように、従来のシフトレジスタ回路では、シフト
レジスタＳＨＲ１及びサンプリングレジスタＳＭＲ１の
２ｎ個のブロックに、クロックラインＣＬからクロック
ＣＰＨ１が供給され、またサンプリングレジスタＳＭＲ
の各ブロックにデータバスラインＤＬからデータＤＡＴ
Ａが入力される。
レジスタ回路には、次のような問題があった。図５に示
されたように、従来のシフトレジスタ回路では、シフト
レジスタＳＨＲ１及びサンプリングレジスタＳＭＲ１の
２ｎ個のブロックに、クロックラインＣＬからクロック
ＣＰＨ１が供給され、またサンプリングレジスタＳＭＲ
の各ブロックにデータバスラインＤＬからデータＤＡＴ
Ａが入力される。
【０００８】すなわちサンプリングレジスタＳＭＲ１の
各ブロックには、１番目から順次データＤＡＴＡが入力
されていき、最後の２ｎ番目のブロックにデータＤＡＴ
Ａが入力されるまでに時間を要するが、この間、全ての
ブロックが動作し続けていた。
各ブロックには、１番目から順次データＤＡＴＡが入力
されていき、最後の２ｎ番目のブロックにデータＤＡＴ
Ａが入力されるまでに時間を要するが、この間、全ての
ブロックが動作し続けていた。
【０００９】このため、データバスラインＤＬ及びクロ
ックラインＣＬに常時負荷容量がかかることとなり、こ
の負荷容量を駆動するため消費電力が大きかった。この
結果、消費電力の増加と共に、周波数が低く抑えられた
り、動作の安定性に欠ける等の問題があった。
ックラインＣＬに常時負荷容量がかかることとなり、こ
の負荷容量を駆動するため消費電力が大きかった。この
結果、消費電力の増加と共に、周波数が低く抑えられた
り、動作の安定性に欠ける等の問題があった。
【００１０】本発明は上記事情に鑑み、消費電力を低減
すると共に、動作の安定化及び周波数の高速化を達成す
ることが可能なシフトレジスタ回路及びこのシフトレジ
スタ回路を有する液晶駆動回路を提供することを目的と
する。
すると共に、動作の安定化及び周波数の高速化を達成す
ることが可能なシフトレジスタ回路及びこのシフトレジ
スタ回路を有する液晶駆動回路を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、入力信号とクロックを与えられ、前記クロック
に従って前記入力信号をシフトしていき、第１、第２、
…、第ｎ、第ｎ＋１、…、第２ｎの信号を順に出力して
いくシフトレジスタと、第１、第２、…、第ｎ、第ｎ＋
１、…、第２ｎの格納領域を有し、前記クロックと入力
データとを与えられ、前記第１、第２、…、第ｎ、第ｎ
＋１、…、第２ｎの信号を与えられる順に、前記第１、
第２、…、第ｎ、第ｎ＋１、…、第２ｎの格納領域に前
記入力データを格納していくサンプリングレジスタと、
前記入力データを前記サンプリングレジスタに転送する
データバスラインと、前記クロックを前記シフトレジス
タと前記サンプリングレジスタとに転送するクロックラ
インとを備え、さらに、前記第１〜第２ｎの格納領域を
第１、第２、…、第ｍのグループに分割したとき、前記
クロックラインのうち、第ｊのグループに前記クロック
を与える期間中の少なくとも一部の間、他のグループに
前記クロックを与える経路を遮断する第１の制御回路
と、前記データバスラインのうち、前記第ｊのグループ
に前記入力データを与える期間中の少なくとも一部の
間、他のグループに前記入力データを与える経路を遮断
する第２の制御回路の少なくとも一方を備えることを特
徴とする。
回路は、入力信号とクロックを与えられ、前記クロック
に従って前記入力信号をシフトしていき、第１、第２、
…、第ｎ、第ｎ＋１、…、第２ｎの信号を順に出力して
いくシフトレジスタと、第１、第２、…、第ｎ、第ｎ＋
１、…、第２ｎの格納領域を有し、前記クロックと入力
データとを与えられ、前記第１、第２、…、第ｎ、第ｎ
＋１、…、第２ｎの信号を与えられる順に、前記第１、
第２、…、第ｎ、第ｎ＋１、…、第２ｎの格納領域に前
記入力データを格納していくサンプリングレジスタと、
前記入力データを前記サンプリングレジスタに転送する
データバスラインと、前記クロックを前記シフトレジス
タと前記サンプリングレジスタとに転送するクロックラ
インとを備え、さらに、前記第１〜第２ｎの格納領域を
第１、第２、…、第ｍのグループに分割したとき、前記
クロックラインのうち、第ｊのグループに前記クロック
を与える期間中の少なくとも一部の間、他のグループに
前記クロックを与える経路を遮断する第１の制御回路
と、前記データバスラインのうち、前記第ｊのグループ
に前記入力データを与える期間中の少なくとも一部の
間、他のグループに前記入力データを与える経路を遮断
する第２の制御回路の少なくとも一方を備えることを特
徴とする。
【００１２】前記第１の制御回路は、前記第１の制御回
路は、前記第１のグループに属する前記格納領域に接続
する前記クロックラインに直列に接続された第１のスイ
ッチと、前記第２のグループに属する前記格納領域に接
続する前記クロックラインに直列に接続された第２のス
イッチと、… …、前記第ｍのグループに属する
前記格納領域に接続する前記クロックラインに直列に接
続された第ｍのスイッチと、を有し、前記第２の制御回
路は、前記第１のグループに属する前記格納領域に接続
する前記データバスラインに直列に接続された第１１の
スイッチと、前記第２のグループに属する前記格納領域
に接続する前記データバスラインに直列に接続された第
１２のスイッチと、… …、前記第ｍのグループ
に属する前記格納領域に接続する前記データバスライン
に直列に接続された第１ｍのスイッチとを有し、前記第
１、第２、…、第ｍ及び第１１、第１２、…、第１ｍの
スイッチの開閉を制御するスイッチング制御回路が設け
られてなることを特徴とする請求項１記載のシフトレジ
スタ回路とを有してよい。
路は、前記第１のグループに属する前記格納領域に接続
する前記クロックラインに直列に接続された第１のスイ
ッチと、前記第２のグループに属する前記格納領域に接
続する前記クロックラインに直列に接続された第２のス
イッチと、… …、前記第ｍのグループに属する
前記格納領域に接続する前記クロックラインに直列に接
続された第ｍのスイッチと、を有し、前記第２の制御回
路は、前記第１のグループに属する前記格納領域に接続
する前記データバスラインに直列に接続された第１１の
スイッチと、前記第２のグループに属する前記格納領域
に接続する前記データバスラインに直列に接続された第
１２のスイッチと、… …、前記第ｍのグループ
に属する前記格納領域に接続する前記データバスライン
に直列に接続された第１ｍのスイッチとを有し、前記第
１、第２、…、第ｍ及び第１１、第１２、…、第１ｍの
スイッチの開閉を制御するスイッチング制御回路が設け
られてなることを特徴とする請求項１記載のシフトレジ
スタ回路とを有してよい。
【００１３】前記スイッチング制御回路は、前記第ｊ−
１のグループに属する最後段の格納領域に前記クロック
を与える間と、前記第ｊのグループに属する最前段の格
納領域に前記クロックを与える間とに亘って、前記第ｊ
−１のグループと前記データバスライン、及び第ｊのグ
ループと前記クロックラインとを接続するように、第ｊ
−１及び第ｊのスイッチの開閉を制御し、前記第ｊ−１
のグループに属する最後段の格納領域に前記入力データ
を与える間と、前記第ｊのグループに属する最前段の格
納領域に前記入力データを与える間とに亘って、前記第
ｊ−１のグループと前記クロックライン、及び第ｊのグ
ループと前記データバスラインとを接続するように、第
１ｊ−１及び第１ｊのスイッチの開閉を制御することも
できる。
１のグループに属する最後段の格納領域に前記クロック
を与える間と、前記第ｊのグループに属する最前段の格
納領域に前記クロックを与える間とに亘って、前記第ｊ
−１のグループと前記データバスライン、及び第ｊのグ
ループと前記クロックラインとを接続するように、第ｊ
−１及び第ｊのスイッチの開閉を制御し、前記第ｊ−１
のグループに属する最後段の格納領域に前記入力データ
を与える間と、前記第ｊのグループに属する最前段の格
納領域に前記入力データを与える間とに亘って、前記第
ｊ−１のグループと前記クロックライン、及び第ｊのグ
ループと前記データバスラインとを接続するように、第
１ｊ−１及び第１ｊのスイッチの開閉を制御することも
できる。
【００１４】本発明の液晶駆動回路は、いずれかの上記
シフトレジスタ回路と、前記サンプリングレジスタに格
納された前記入力データを与えられ、ロード信号のタイ
ミングに従って選択信号を出力するロードレジスタと、
前記選択信号に従い、与えられた入力電圧を電圧信号に
変換して出力するデジタル／アナログ・コンバータとを
備えることを特徴とする。
シフトレジスタ回路と、前記サンプリングレジスタに格
納された前記入力データを与えられ、ロード信号のタイ
ミングに従って選択信号を出力するロードレジスタと、
前記選択信号に従い、与えられた入力電圧を電圧信号に
変換して出力するデジタル／アナログ・コンバータとを
備えることを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１に、本発明の第１の実施の形態による
シフトレジスタ回路の回路構成を示す。
シフトレジスタ回路の回路構成を示す。
【００１７】このシフトレジスタ回路は、シフトレジス
タＳＨＲ、サンプリングレジスタＳＭＲ及びスイッチン
グ制御回路ＳＣを備え、シフトレジスタＳＨＲとサンプ
リングレジスタＳＭＲは、１〜２ｎ個のブロックを有し
ている。シフトレジスタＳＨＲ及びサンプリングレジス
タＳＭＲには、クロックラインＣＬを介して回路外部か
らクロックＣＰＨ１が供給される。さらに、サンプリン
グレジスタＳＭＲには、データバスラインＣＬを介して
回路外部からデータＤＡＴＡが入力される。
タＳＨＲ、サンプリングレジスタＳＭＲ及びスイッチン
グ制御回路ＳＣを備え、シフトレジスタＳＨＲとサンプ
リングレジスタＳＭＲは、１〜２ｎ個のブロックを有し
ている。シフトレジスタＳＨＲ及びサンプリングレジス
タＳＭＲには、クロックラインＣＬを介して回路外部か
らクロックＣＰＨ１が供給される。さらに、サンプリン
グレジスタＳＭＲには、データバスラインＣＬを介して
回路外部からデータＤＡＴＡが入力される。
【００１８】シフトレジスタＳＨＲの１番目のブロック
に、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１１が入力さ
れる。入力信号ＤＩ／Ｏ１１がクロックＣＰＨ１のタイ
ミングに従って図中右方向のブロックへシフトされてい
き、信号ＤＩ／Ｏ1、ＤＩ／Ｏ2、ＤＩ／Ｏ3、…、ＤＩ
／Ｏ2n-1、ＤＩ／Ｏ2nが出力され、サンプリングレジス
タＳＭＲの対応するブロックに与えられる。
に、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１１が入力さ
れる。入力信号ＤＩ／Ｏ１１がクロックＣＰＨ１のタイ
ミングに従って図中右方向のブロックへシフトされてい
き、信号ＤＩ／Ｏ1、ＤＩ／Ｏ2、ＤＩ／Ｏ3、…、ＤＩ
／Ｏ2n-1、ＤＩ／Ｏ2nが出力され、サンプリングレジス
タＳＭＲの対応するブロックに与えられる。
【００１９】サンプリングレジスタＳＭＲの各ブロック
には、クロックＣＰＨ１と、対応する信号ＤＩ／Ｏ1、
ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられる。１番目から
２ｎ番目の各ブロックは、クロックＣＰＨ１のハイ、ロ
ーに応じて同時に開閉する。そして、対応する信号ＤＩ
／Ｏ1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられたブロッ
クに、データバスから転送されてきたデータＤＡＴＡが
図中左から順に与えられて格納される。
には、クロックＣＰＨ１と、対応する信号ＤＩ／Ｏ1、
ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられる。１番目から
２ｎ番目の各ブロックは、クロックＣＰＨ１のハイ、ロ
ーに応じて同時に開閉する。そして、対応する信号ＤＩ
／Ｏ1、ＤＩ／Ｏ2、…、ＤＩ／Ｏ2nが与えられたブロッ
クに、データバスから転送されてきたデータＤＡＴＡが
図中左から順に与えられて格納される。
【００２０】ここで、シフトレジスタＳＨＲには１番目
のブロックから２ｎ番目のブロックまで常時クロックＣ
ＰＨ１を供給することで、信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2n
を支障なく発生できるようにしている。
のブロックから２ｎ番目のブロックまで常時クロックＣ
ＰＨ１を供給することで、信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2n
を支障なく発生できるようにしている。
【００２１】ところが、サンプリングレジスタＳＭＲに
対しては、１番目のブロックから２ｎ番目のブロックに
クロックＣＰＨ１とデータＤＡＴＡとを与える間、常時
クロックラインＣＬとデータバスラインＤＬとを駆動さ
せていると、上述したように配線の負荷容量が大きくな
る。
対しては、１番目のブロックから２ｎ番目のブロックに
クロックＣＰＨ１とデータＤＡＴＡとを与える間、常時
クロックラインＣＬとデータバスラインＤＬとを駆動さ
せていると、上述したように配線の負荷容量が大きくな
る。
【００２２】そこで本実施の形態では、サンプリングレ
ジスタＳＭＲに接続されるクロックラインＣＬと、デー
タバスラインＤＬとをそれぞれ２つのグループに分割
し、前半のグループに属する１番目〜ｎ番目のブロック
にデータＤＡＴＡを格納する期間中の少なくとも一部の
間は、後半のグループに属するｎ＋１番目〜２ｎ番目の
ブロックとデータラインＤＬ、及びｎ＋１番目〜２ｎ番
目のブロックとクロックラインＣＬとの間を分離する。
ジスタＳＭＲに接続されるクロックラインＣＬと、デー
タバスラインＤＬとをそれぞれ２つのグループに分割
し、前半のグループに属する１番目〜ｎ番目のブロック
にデータＤＡＴＡを格納する期間中の少なくとも一部の
間は、後半のグループに属するｎ＋１番目〜２ｎ番目の
ブロックとデータラインＤＬ、及びｎ＋１番目〜２ｎ番
目のブロックとクロックラインＣＬとの間を分離する。
【００２３】逆に、後半のｎ＋１番目〜２ｎ番目のブロ
ックにデータＤＡＴＡを格納する期間中の少なくとも一
部の間は、前半の１番目〜ｎ番目のブロックとデータラ
インＤＬ、及び１番目〜ｎ番目のブロックとクロックラ
インＣＬとの間を分離する。
ックにデータＤＡＴＡを格納する期間中の少なくとも一
部の間は、前半の１番目〜ｎ番目のブロックとデータラ
インＤＬ、及び１番目〜ｎ番目のブロックとクロックラ
インＣＬとの間を分離する。
【００２４】具体的には、クロックラインＣＬと前半の
１番目〜ｎ番目のブロックとを接続する経路にスイッチ
ＳＷ１を直列に接続し、クロックラインＣＬと後半のｎ
＋１番目〜２ｎ番目のブロックとを接続する経路にスイ
ッチＳＷ２を直列に接続する。さらに、データバスライ
ンＢＬと前半の１番目〜ｎ番目のブロックとを接続する
経路にスイッチＳＷ１１を直列に接続し、データバスラ
インＢＬと後半のｎ＋１番目〜２ｎ番目のブロックとを
接続する経路にスイッチＳＷ１２を直列に接続する。
１番目〜ｎ番目のブロックとを接続する経路にスイッチ
ＳＷ１を直列に接続し、クロックラインＣＬと後半のｎ
＋１番目〜２ｎ番目のブロックとを接続する経路にスイ
ッチＳＷ２を直列に接続する。さらに、データバスライ
ンＢＬと前半の１番目〜ｎ番目のブロックとを接続する
経路にスイッチＳＷ１１を直列に接続し、データバスラ
インＢＬと後半のｎ＋１番目〜２ｎ番目のブロックとを
接続する経路にスイッチＳＷ１２を直列に接続する。
【００２５】そして、スイッチＳＷ１、ＳＷ２、ＳＷ１
１及びＳＷ１２の開閉をスイッチング制御回路ＳＣが制
御する。前半の１番目〜ｎ番目のブロックにクロックＣ
ＰＨ１及びデータＤＡＴＡを供給する間は、スイッチＳ
Ｗ１及びＳＷ１１をオンし、スイッチＳＷ２及びＳＷ１
２をオフする。後半のｎ＋１番目〜２ｎ番目のブロック
にクロックＣＰＨ１及びデータＤＡＴＡを供給する間
は、スイッチＳＷ１及びＳＷ１１をオフし、スイッチＳ
Ｗ２及びＳＷ１２をオンする。
１及びＳＷ１２の開閉をスイッチング制御回路ＳＣが制
御する。前半の１番目〜ｎ番目のブロックにクロックＣ
ＰＨ１及びデータＤＡＴＡを供給する間は、スイッチＳ
Ｗ１及びＳＷ１１をオンし、スイッチＳＷ２及びＳＷ１
２をオフする。後半のｎ＋１番目〜２ｎ番目のブロック
にクロックＣＰＨ１及びデータＤＡＴＡを供給する間
は、スイッチＳＷ１及びＳＷ１１をオフし、スイッチＳ
Ｗ２及びＳＷ１２をオンする。
【００２６】ここで、スイッチＳＷ１及びＳＷ１１と、
スイッチＳＷ２及びＳＷ１２の開閉をスイッチング制御
回路ＳＣが制御するタイミングであるが、例えばクロッ
クＣＰＨ１を与えられ、クロック数をカウントすること
で開閉の切り替えを行えばよい。
スイッチＳＷ２及びＳＷ１２の開閉をスイッチング制御
回路ＳＣが制御するタイミングであるが、例えばクロッ
クＣＰＨ１を与えられ、クロック数をカウントすること
で開閉の切り替えを行えばよい。
【００２７】このようにクロックラインＣＬ及びデータ
バスラインＢＬとサンプリングレジスタＳＭＲとの接続
を切り換えることで、駆動を要する負荷容量が軽減さ
れ、消費電力が減少する。さらに、周波数を向上させて
も安定して動作することが可能となる。
バスラインＢＬとサンプリングレジスタＳＭＲとの接続
を切り換えることで、駆動を要する負荷容量が軽減さ
れ、消費電力が減少する。さらに、周波数を向上させて
も安定して動作することが可能となる。
【００２８】ここで、スイッチＳＷ１、ＳＷ２、ＳＷ１
１、ＳＷ１２の開閉動作にも一定の遅延が存在する。そ
こで、例えば前半のグループにおける最終段のｎ番目の
ブロックへのクロックＣＰＨ１及びデータＤＡＴＡの供
給を行う間は、スイッチＳＷ１及びＳＷ１１をオンさせ
るだけでなく、後半のグループにおける最前段であるｎ
＋１番目のブロックへのクロックＣＰＨ１及びデータＤ
ＡＴＡの供給を支障なく行うために、スイッチＳＷ２及
びＳＷ１２をオンさせてもよい。
１、ＳＷ１２の開閉動作にも一定の遅延が存在する。そ
こで、例えば前半のグループにおける最終段のｎ番目の
ブロックへのクロックＣＰＨ１及びデータＤＡＴＡの供
給を行う間は、スイッチＳＷ１及びＳＷ１１をオンさせ
るだけでなく、後半のグループにおける最前段であるｎ
＋１番目のブロックへのクロックＣＰＨ１及びデータＤ
ＡＴＡの供給を支障なく行うために、スイッチＳＷ２及
びＳＷ１２をオンさせてもよい。
【００２９】本発明の第２の実施の形態による液晶駆動
回路は、上記第１の実施の形態によるシフトレジスタ回
路を用いて液晶パネルの信号線を駆動するものである。
図２に、液晶パネルＬＣＤＰ、ソースドライバＳＤ１〜
ＳＤｑ（ｑは１以上の整数）、ゲートドライバＧＤ１〜
ＧＤｐ（ｐは１以上の整数）、コントローラＣＴＲＬの
配置を示す。
回路は、上記第１の実施の形態によるシフトレジスタ回
路を用いて液晶パネルの信号線を駆動するものである。
図２に、液晶パネルＬＣＤＰ、ソースドライバＳＤ１〜
ＳＤｑ（ｑは１以上の整数）、ゲートドライバＧＤ１〜
ＧＤｐ（ｐは１以上の整数）、コントローラＣＴＲＬの
配置を示す。
【００３０】液晶パネルＬＣＤＰは、図示されていない
信号線とゲート線とがそれぞれ複数本ずつ直交するよう
に配線され、交点近傍に画素電極及びＴＦＴ（Thin Fil
m Transistor）が配置されたマトリクスアレイ基板と、
共通電極が配置された対向基板とが対向配置され、その
間隙に液晶組成物が封入されている。
信号線とゲート線とがそれぞれ複数本ずつ直交するよう
に配線され、交点近傍に画素電極及びＴＦＴ（Thin Fil
m Transistor）が配置されたマトリクスアレイ基板と、
共通電極が配置された対向基板とが対向配置され、その
間隙に液晶組成物が封入されている。
【００３１】ソースドライバＳＤ１〜ＳＤｑは、コント
ローラＣＴＲＬから出力されたクロックＣＰＨ１と入力
信号ＤＩ／Ｏ１１とを与えられ、液晶パネルＬＣＤＰの
信号線を駆動するために必要な電圧信号を出力する。
ローラＣＴＲＬから出力されたクロックＣＰＨ１と入力
信号ＤＩ／Ｏ１１とを与えられ、液晶パネルＬＣＤＰの
信号線を駆動するために必要な電圧信号を出力する。
【００３２】ゲートドライバＧＤ１〜ＧＤｐは、コント
ローラＣＴＲＬから出力されたクロックＣＰＨ２と入力
信号ＤＩ／Ｏ２１とを与えられ、液晶パネルＬＣＤＰの
ゲート線を駆動するために必要な電圧信号を出力する。
ローラＣＴＲＬから出力されたクロックＣＰＨ２と入力
信号ＤＩ／Ｏ２１とを与えられ、液晶パネルＬＣＤＰの
ゲート線を駆動するために必要な電圧信号を出力する。
【００３３】本実施の形態による液晶駆動回路は、ソー
スドライバＳＤ１〜ＳＤｑに対応する。ソースドライバ
ＳＤ１にはクロックＣＰＨ１と入力信号ＤＩ／Ｏ１１と
が入力され、出力信号ＤＯ／Ｉ１１を出力する。この出
力信号ＤＯ／Ｉ１１は、次段のソースドライバＳＤ２に
入力信号ＤＩ／Ｏ１２として与えられる。ソースドライ
バＳＤ２は、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１２
とを与えられ、出力信号ＤＯ／Ｉ１２を出力する。そし
て、ソースドライバＳＤｑは、クロックＣＰＨ１に加え
て、前段のソースドライバＳＤｑ−１から出力された信
号ＤＯ／Ｉ１ｑ−１を入力信号ＤＩ／Ｏ１ｑとして与え
られる。
スドライバＳＤ１〜ＳＤｑに対応する。ソースドライバ
ＳＤ１にはクロックＣＰＨ１と入力信号ＤＩ／Ｏ１１と
が入力され、出力信号ＤＯ／Ｉ１１を出力する。この出
力信号ＤＯ／Ｉ１１は、次段のソースドライバＳＤ２に
入力信号ＤＩ／Ｏ１２として与えられる。ソースドライ
バＳＤ２は、クロックＣＰＨ１と入力信号ＤＩ／Ｏ１２
とを与えられ、出力信号ＤＯ／Ｉ１２を出力する。そし
て、ソースドライバＳＤｑは、クロックＣＰＨ１に加え
て、前段のソースドライバＳＤｑ−１から出力された信
号ＤＯ／Ｉ１ｑ−１を入力信号ＤＩ／Ｏ１ｑとして与え
られる。
【００３４】各々のソースドライバＳＤ１〜ＳＤｑは同
等な構成を備え、ソースドライバＳＤ１を例にとり図３
を用いて説明する。
等な構成を備え、ソースドライバＳＤ１を例にとり図３
を用いて説明する。
【００３５】ソースドライバＳＤ１は、シフトレジスタ
ＳＨＲ、サンプリングレジスタＳＭＲ、ロードレジスタ
ＬＲ、Ｄ／ＡコンバータＤ／Ａ・Ｃ、出力回路ＯＣを有
している。シフトレジスタＳＨＲ及びサンプリングレジ
スタＳＭＲの構成及び動作は、上記第１の実施の形態に
おいて説明した通りである。
ＳＨＲ、サンプリングレジスタＳＭＲ、ロードレジスタ
ＬＲ、Ｄ／ＡコンバータＤ／Ａ・Ｃ、出力回路ＯＣを有
している。シフトレジスタＳＨＲ及びサンプリングレジ
スタＳＭＲの構成及び動作は、上記第１の実施の形態に
おいて説明した通りである。
【００３６】そして、サンプリングレジスタＳＭＲから
出力されたデータＤＡＴＡは、ロードレジスタＬＲに入
力される。ロードレジスタＬＲは、ロード信号ＬＯＡＤ
を入力され、そのタイミングに従って選択信号として出
力する。
出力されたデータＤＡＴＡは、ロードレジスタＬＲに入
力される。ロードレジスタＬＲは、ロード信号ＬＯＡＤ
を入力され、そのタイミングに従って選択信号として出
力する。
【００３７】Ｄ／ＡコンバータＤ／Ａ・Ｃは、入力電圧
を与えられ選択信号に従っていずれかを選択して出力す
る。
を与えられ選択信号に従っていずれかを選択して出力す
る。
【００３８】出力回路ＯＣは、Ｄ／ＡコンバータＤ／Ａ
・Ｃからの出力を増幅して出力する。
・Ｃからの出力を増幅して出力する。
【００３９】この信号線駆動回路で用いられるクロック
ＣＰＨ１、入力信号ＤＩ／Ｏ１１、出力信号ＤＯ／Ｉ１
１、データＤＡＴＡ、ロード信号ＬＯＡＤ、出力回路Ｏ
Ｃからの出力信号は、図４のタイムチャートに示される
ような駆動波形を有する。
ＣＰＨ１、入力信号ＤＩ／Ｏ１１、出力信号ＤＯ／Ｉ１
１、データＤＡＴＡ、ロード信号ＬＯＡＤ、出力回路Ｏ
Ｃからの出力信号は、図４のタイムチャートに示される
ような駆動波形を有する。
【００４０】クロックＣＰＨ１の０番目の立ち上がりに
同期して、シフトレジスタＳＨＲが入力信号ＤＩ／Ｏ１
１を取り込み、クロックＣＰＨ１の１番目〜２ｎ番目に
同期して信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2nを生成してサンプ
リングレジスタＳＭＲに出力する。さらに、例えば信号
ＤＩ／Ｏ2n-1に同期して出力信号ＤＯ／Ｉ１１を次段の
ソースドライバＳＤ２に出力する。この信号は、ソース
ドライバＳＤ２への入力信号ＤＩ／Ｏ１２となる。
同期して、シフトレジスタＳＨＲが入力信号ＤＩ／Ｏ１
１を取り込み、クロックＣＰＨ１の１番目〜２ｎ番目に
同期して信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2nを生成してサンプ
リングレジスタＳＭＲに出力する。さらに、例えば信号
ＤＩ／Ｏ2n-1に同期して出力信号ＤＯ／Ｉ１１を次段の
ソースドライバＳＤ２に出力する。この信号は、ソース
ドライバＳＤ２への入力信号ＤＩ／Ｏ１２となる。
【００４１】サンプリングレジスタＳＭＲは、与えられ
た信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2nに同期してデータＤＡＴ
Ａを取り込んで保持し、ロードレジスタＬＲに出力す
る。
た信号ＤＩ／Ｏ1〜ＤＩ／Ｏ2nに同期してデータＤＡＴ
Ａを取り込んで保持し、ロードレジスタＬＲに出力す
る。
【００４２】ロードレジスタＬＲは、２ｎ＋１番目のク
ロックＣＰＨ１に同期したロード信号ＬＯＡＤのタイミ
ングに従って選択信号を出力し、Ｄ／ＡコンバータＤ／
Ａ・Ｃは、この選択信号に従って電圧信号を選択し出力
する。この信号が出力回路ＯＣにより増幅されて外部に
出力される。
ロックＣＰＨ１に同期したロード信号ＬＯＡＤのタイミ
ングに従って選択信号を出力し、Ｄ／ＡコンバータＤ／
Ａ・Ｃは、この選択信号に従って電圧信号を選択し出力
する。この信号が出力回路ＯＣにより増幅されて外部に
出力される。
【００４３】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、上記実施の形態で
は、サンプリングレジスタＳＭＲへのクロックＣＰＨ１
及びデータＤＡＴＡの供給を、前半と後半の２つのグル
ープに分割して制御している。しかし、３以上のグルー
プに分割して制御してもよい。
明を限定するものではない。例えば、上記実施の形態で
は、サンプリングレジスタＳＭＲへのクロックＣＰＨ１
及びデータＤＡＴＡの供給を、前半と後半の２つのグル
ープに分割して制御している。しかし、３以上のグルー
プに分割して制御してもよい。
【００４４】また、上記実施の形態では、サンプリング
レジスタＳＭＲに対するクロックＣＰＨ１とデータＤＡ
ＴＡとの供給を複数のグループで切り替えて、クロック
ラインＣＬとデータバスラインＤＬの負荷容量を軽減し
ている。しかし、必ずしも両者の供給を切り替える必要
はない。クロックＣＰＨ１の供給のみを複数のグループ
で切り替えてクロックラインＣＬの負荷容量を軽減し、
データバスラインＤＬとサンプリングレジスタＳＭＲと
は常時接続しておくこともできる。
レジスタＳＭＲに対するクロックＣＰＨ１とデータＤＡ
ＴＡとの供給を複数のグループで切り替えて、クロック
ラインＣＬとデータバスラインＤＬの負荷容量を軽減し
ている。しかし、必ずしも両者の供給を切り替える必要
はない。クロックＣＰＨ１の供給のみを複数のグループ
で切り替えてクロックラインＣＬの負荷容量を軽減し、
データバスラインＤＬとサンプリングレジスタＳＭＲと
は常時接続しておくこともできる。
【００４５】あるいは、データＤＡＴＡの供給のみを複
数のグループで切り替えてデータバスラインＤＬの負荷
容量を軽減し、クロックラインＣＬとサンプリングレジ
スタＳＭＲとは常時接続しておくこともできる。しか
し、負荷容量としてはデータバスラインＤＬの方がクロ
ックラインＣＬよりも大きいので、少なくともデータＤ
ＡＴＡの供給をグループ毎に切り替えてデータバスライ
ンＤＬの負荷容量を軽減することが望ましい。
数のグループで切り替えてデータバスラインＤＬの負荷
容量を軽減し、クロックラインＣＬとサンプリングレジ
スタＳＭＲとは常時接続しておくこともできる。しか
し、負荷容量としてはデータバスラインＤＬの方がクロ
ックラインＣＬよりも大きいので、少なくともデータＤ
ＡＴＡの供給をグループ毎に切り替えてデータバスライ
ンＤＬの負荷容量を軽減することが望ましい。
【００４６】
【発明の効果】以上説明したように、本発明のシフトレ
ジスタ回路は、サンプリングレジスタを複数のグループ
に分割し、データ又は／及びクロックの供給経路を分割
して制御することで配線の負荷容量を軽減するので、消
費電力を低減すると共に、安定した動作を確保しつつ高
速化を実現することができる。
ジスタ回路は、サンプリングレジスタを複数のグループ
に分割し、データ又は／及びクロックの供給経路を分割
して制御することで配線の負荷容量を軽減するので、消
費電力を低減すると共に、安定した動作を確保しつつ高
速化を実現することができる。
【００４７】また本発明の液晶駆動回路は、このような
シフトレジスタ回路を用いたことにより、消費電力の低
減及び高速化が可能となる。
シフトレジスタ回路を用いたことにより、消費電力の低
減及び高速化が可能となる。
【図１】本発明の第１の実施の形態によるシフトレジス
タ回路の構成を示したブロック図。
タ回路の構成を示したブロック図。
【図２】本発明を適用することが可能な液晶駆動回路、
液晶パネル及びコントローラの配置を示したブロック
図。
液晶パネル及びコントローラの配置を示したブロック
図。
【図３】本発明の第２の実施の形態による液晶駆動回路
の構成を示したブロック図。
の構成を示したブロック図。
【図４】同第２の実施の形態による液晶駆動回路におけ
る各信号の波形を示したタイムチャート。
る各信号の波形を示したタイムチャート。
【図５】従来のシフトレジスタ回路の構成を示したブロ
ック図。
ック図。
【符号の説明】 ＳＨＲ シフトレジスタ ＳＭＲ サンプリングレジスタ ＳＷ１〜ＳＷ２、ＳＷ１１〜ＳＷ１２ スイッチ ＳＣ スイッチング制御回路 ＣＬ クロックライン ＤＬ データバスライン ＳＤ１〜ＳＤｑ ソースドライバ ＧＤ１〜ＧＤｐ ゲートドライバ ＬＣＤＰ 液晶パネル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｋ (72)発明者 田 口 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5C006 AA16 AF83 BB16 BF03 BF11 FA11 FA47 5C080 AA10 BB05 DD24 DD26 EE29 FF11 JJ02 JJ04
Claims (4)
- 【請求項１】入力信号とクロックを与えられ、前記クロ
ックに従って前記入力信号をシフトしていき、第１、第
２、…、第ｎ、第ｎ＋１、…、第２ｎ（ｎは１以上の整
数）の信号を順に出力していくシフトレジスタと、 第１、第２、…、第ｎ、第ｎ＋１、…、第２ｎの格納領
域を有し、前記クロックと入力データとを与えられ、前
記第１、第２、…、第ｎ、第ｎ＋１、…、第２ｎの信号
を与えられる順に、前記第１、第２、…、第ｎ、第ｎ＋
１、…、第２ｎの格納領域に前記入力データを格納して
いくサンプリングレジスタと、 前記入力データを前記サンプリングレジスタに転送する
データバスラインと、 前記クロックを前記シフトレジスタと前記サンプリング
レジスタとに転送するクロックラインとを備え、さら
に、前記第１〜第２ｎの格納領域を第１、第２、…、第
ｍ（ｍは２以上、２ｎ以下の整数）のグループに分割し
たとき、 前記クロックラインのうち、第ｊ（ｊは１以上、ｍ以下
の整数）のグループに前記クロックを与える期間中の少
なくとも一部の間、他のグループに前記クロックを与え
る経路を遮断する第１の制御回路と、 前記データバスラインのうち、前記第ｊのグループに前
記入力データを与える期間中の少なくとも一部の間、他
のグループに前記入力データを与える経路を遮断する第
２の制御回路の少なくとも一方を備えることを特徴とす
るシフトレジスタ回路。 - 【請求項２】前記第１の制御回路は、前記第１のグルー
プに属する前記格納領域に接続する前記クロックライン
に直列に接続された第１のスイッチと、 前記第２のグループに属する前記格納領域に接続する前
記クロックラインに直列に接続された第２のスイッチ
と、 … …前記第ｍのグループに属する前記格納領域
に接続する前記クロックラインに直列に接続された第ｍ
のスイッチと、を有し、 前記第２の制御回路は、前記第１のグループに属する前
記格納領域に接続する前記データバスラインに直列に接
続された第１１のスイッチと、 前記第２のグループに属する前記格納領域に接続する前
記データバスラインに直列に接続された第１２のスイッ
チと、 … …前記第ｍのグループに属する前記格納領域
に接続する前記データバスラインに直列に接続された第
１ｍのスイッチとを有し、 前記第１、第２、…、第ｍ及び第１１、第１２、…、第
１ｍのスイッチの開閉を制御するスイッチング制御回路
が設けられてなることを特徴とする請求項１記載のシフ
トレジスタ回路。 - 【請求項３】前記スイッチング制御回路は、前記第ｊ−
１のグループに属する最後段の格納領域に前記クロック
を与える間と、前記第ｊのグループに属する最前段の格
納領域に前記クロックを与える間とに亘って、前記第ｊ
−１のグループと前記データバスライン、及び第ｊのグ
ループと前記クロックラインとを接続するように、第ｊ
−１及び第ｊのスイッチの開閉を制御し、 前記第ｊ−１のグループに属する最後段の格納領域に前
記入力データを与える間と、前記第ｊのグループに属す
る最前段の格納領域に前記入力データを与える間とに亘
って、前記第ｊ−１のグループと前記クロックライン、
及び第ｊのグループと前記データバスラインとを接続す
るように、第１ｊ−１及び第１ｊのスイッチの開閉を制
御することを特徴とする請求項２記載のシフトレジスタ
回路。 - 【請求項４】請求項１乃至３のいずれかに記載のシフト
レジスタ回路と、 前記サンプリングレジスタに格納された前記入力データ
を与えられ、ロード信号のタイミングに従って選択信号
を出力するロードレジスタと、 前記選択信号に従い、与えられた入力電圧を電圧信号に
変換して出力するデジタル／アナログ・コンバータと、 を備えることを特徴とする液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194615A JP2002014657A (ja) | 2000-06-28 | 2000-06-28 | シフトレジスタ回路及び液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194615A JP2002014657A (ja) | 2000-06-28 | 2000-06-28 | シフトレジスタ回路及び液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002014657A true JP2002014657A (ja) | 2002-01-18 |
Family
ID=18693411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000194615A Pending JP2002014657A (ja) | 2000-06-28 | 2000-06-28 | シフトレジスタ回路及び液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002014657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980187B2 (en) | 2002-03-05 | 2005-12-27 | Seiko Epson Corporation | Display driver circuit and display panel including the same |
| US7259741B2 (en) | 2003-05-12 | 2007-08-21 | Seiko Epson Corporation | Data driver and electro-optical device |
| JP2007272127A (ja) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | 半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 |
| CN100390849C (zh) * | 2004-04-22 | 2008-05-28 | Lg.菲利浦Lcd株式会社 | 电致发光显示器件 |
-
2000
- 2000-06-28 JP JP2000194615A patent/JP2002014657A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980187B2 (en) | 2002-03-05 | 2005-12-27 | Seiko Epson Corporation | Display driver circuit and display panel including the same |
| US7259741B2 (en) | 2003-05-12 | 2007-08-21 | Seiko Epson Corporation | Data driver and electro-optical device |
| US7973755B2 (en) | 2003-05-12 | 2011-07-05 | Seiko Epson Corporation | Data driver and electro-optical device |
| CN100390849C (zh) * | 2004-04-22 | 2008-05-28 | Lg.菲利浦Lcd株式会社 | 电致发光显示器件 |
| JP2007272127A (ja) * | 2006-03-31 | 2007-10-18 | Nec Electronics Corp | 半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 |
| US7859509B2 (en) | 2006-03-31 | 2010-12-28 | Nec Electronics Corporation | Semiconductor integrated circuit device used in data line driver of plane type display apparatus |
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