JP2001516460A - Multi-frequency voltage regulation circuit with magnetic field power sensor and programmable magnetic field detection - Google Patents

Multi-frequency voltage regulation circuit with magnetic field power sensor and programmable magnetic field detection

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JP2001516460A JP53751999A JP53751999A JP2001516460A JP 2001516460 A JP2001516460 A JP 2001516460A JP 53751999 A JP53751999 A JP 53751999A JP 53751999 A JP53751999 A JP 53751999A JP 2001516460 A JP2001516460 A JP 2001516460A
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Abstract

(57)【要約】 非常に効率的な多重周波数電圧調整回路は、バッテリ、または、キャパシタなどのエネルギー蓄積装置のいずれかを充電するために、磁界エネルギーを電気エネルギーに変換することができる。本発明は、入ってくる磁界エネルギーの強度を基準電圧に関して測定する磁界センサ回路を提供する。本発明はまた、インダクタ−キャパシタ磁界変換器回路の検出レベルを調整するために使用されるプログラマブル磁界検出回路を提供する。余分なエネルギーを放電することにより磁界変換器回路の効率を向上するために、放電促進器回路が提供される。 (57) Abstract A highly efficient multi-frequency voltage regulation circuit can convert magnetic field energy into electrical energy to charge either a battery or an energy storage device such as a capacitor. The present invention provides a magnetic field sensor circuit that measures the strength of incoming magnetic field energy with respect to a reference voltage. The present invention also provides a programmable magnetic field detection circuit used to adjust the detection level of the inductor-capacitor magnetic field converter circuit. A discharge enhancer circuit is provided to improve the efficiency of the magnetic field transducer circuit by discharging excess energy.

Description

【発明の詳細な説明】 磁界電力センサおよびプログラム可能な磁界検出を有する 多重周波数電圧調整回路 関連出願 本米国特許出願は、Ｐｉｅｔｅｒ Ｓｃｈｉｅｋｅの名前で１９９８年１月１ ５日付けで提出され、本米国特許出願と同一譲受人に譲渡された、出願番号第０ ９／００７，４８５号の「Ａ ＲＯＢＵＳＴ ＬＣ ＦＵＬＬ−ＷＡＶＥ ＢＲ ＩＤＧＥ ＲＥＣＴＩＦＩＥＲ ＩＮＰＵＴ ＳＴＲＵＣＴＵＲＥ」という名称 の米国特許出願に関連し、本願ではこの出願を参考のために援用する。 発明の背景 １．発明の分野： 本発明は、一般に、磁界エネルギーを調整された電気エネルギーに変換するデ バイスに関する。特に、本発明は、磁界エネルギーから変換された直流電気エネ ルギーを調整し、入来磁界エネルギーの強度を測定し、入来磁界の検出レベルを 調整し、過剰なエネルギーを磁界変換器回路から放電する。 ２．従来技術の説明： 電流整流回路および電圧調整回路は、電子設計の当業者に周知である。これら の回路ほどではないが、磁界エネルギーを電気エネルギーに変換し、次いで整流 し、得られる直流電圧を調整する電子回路もまた公知である。従来技術ではまだ 克服されていない課題は、電子回路が、デバイス間の電磁通信を向上させる目的 で、電力によって測定される入来磁界の強度を決定する能力である。 本発明は、電力として測定される入来磁界の強度を決定し、入来変換器回路の 検出レベルを調整し、測定された磁界強度に基づいて過剰なエネルギーを放電し 、 ディジタルデータを通信する方法として、測定された磁界の強度の変化を解釈す る能力を有する。 発明の要旨 本発明の目的は、入来磁界エネルギーの強度を強度の測定することが可能な電 気回路を提供することである。 本発明の他の目的は、入来磁界エネルギー測定を用いて、プログラマブル磁界 検出回路の検出レベルをプログラムすることである。 本発明のさらに他の目的は、磁界送信器からディジタルデータを受信する目的 で、入来磁界エネルギー変化を測定することである。 本発明の１つの実施態様によると、磁界電力センサ回路と、磁界電力センサ回 路に接続されたプログラマブル磁界検出回路と、プログラマブル磁界検出回路に 接続された放電促進器回路と、放電促進器回路に接続された磁界変換器回路と、 磁界変換器回路に接続された整流回路と、磁界電力センサ回路に接続された電圧 クランプ回路と、電圧クランプ回路に接続された充電回路とを有する、高効率な 多重周波数電圧調整回路が開示される。 本発明の他の実施態様によると、プログラマブル磁界検出回路が、アナログ基 準電流によって制御され得る高効率な多重周波数電圧調整回路が開示される。 本発明の他の実施態様によると、プログラマブル磁界検出回路が、離散基準電 流の選択によって制御され得る高効率な多重周波数電圧調整回路が開示される。 本発明の他の実施態様によると、放電促進器回路内の特定の放電路の選択がプ ログラマブルで高効率な多重周波数調整回路が開示される。 本発明の他の実施態様によると、磁界にわたるディジタルデータを通信する目 的で、入来磁界エネルギー変化を測定する磁界電力センサ回路を有する高効率な 多重周波数電圧調整回路が開示される。 本発明の前記および他の目的、特徴、ならびに利点は、添付の図面に例示され る以下のより特定的な本発明の好ましい実施態様の説明から明白となる。 図面の簡単な説明 図１は、磁界変換器回路、放電促進器回路、整流回路、磁界電力センサ回路、 プログラマブル磁界検出回路、電圧クランプ回路、および放電回路の電気回路図 である。 図２Ａは、ＬＣ磁界変換器回路で見た、典型的な正弦波形の波形図である。 図２Ｂは、図２Ａの正弦波形についての、磁界電力センサ回路のディジタル出 力の波形図である。 図２Ｃは、ＬＣ磁界変換器回路で見た、振幅の変化するパルス波形の波形図で ある。 図２Ｄは、図２Ｃのパルス波形についての、磁界電力センサ回路のディジタル 出力の波形図である。 図３は、集積回路において実現される従来の理想的なＦＷＢＲ入力構造の簡略 化された電気回路図である。 図４は、集積回路において実現される寄生ＢＪＴを有する従来のＦＷＢＲ入力 構造の簡略化された電気回路図である。 図５は、集積回路における最小利得の寄生ＢＪＴを有する新しいＦＷＢＲ入力 構造の簡略化された電気回路図である。 図６は、集積回路における最小利得の寄生ＢＪＴを有する新しいＦＷＢＲ入力 構造の他のバージョンの簡略化された電気回路図である。 図７は、図６のＦＷＢＲ入力構造の一部を物理的に実現する１つの可能な方法 を示す簡略図である。ここで図示される部分が、図７に示す参照符号と同一の参 照符号をもつ図６の部分と同等であることに留意されたい。 図８は、図７の６−６線に沿ってとった物理的実装の断面図である。 好ましい実施形態の詳細な説明 図１を参照すると、高効率な多重周波数電圧調整回路２００を開示しており、 これは磁界電力センサ回路２２０、磁界電力センサ回路２２０に接続されるプロ グラム可能磁界検出回路２５０、プログラム可能磁界検出回路２５０に接続され る放電促進器回路(discharge expediter circuit)２１０、放電促進器回路２１ ０に接続される磁界変換器回路２８０、磁界変換器回路２８０に接続される整流 回路２９０、磁界電力センサ回路２２０に接続される電圧クランプ回路２６０、 バッテリおよびエネルギー蓄積デバイスを充電するための充電回路２７０を備え る。ＬＣ磁界変換器回路２８０および整流回路２９０は、同時係属出願の「A RO BUST LC FULL-WAVE BRIDGE RECTIFIER INPUT STRUCTURE」と題する米国特許第０ ９／００７，４８５号（１９９８年１月１５日出願）の中に記載されており、上 記の「関連出願」に挙げられるように、本発明中において参考として援用する。 クランプ回路２６０は、ツェナーダイオード２６４に並列に連結された単一の キャパシタ２６２であり、当業者には周知である。充電回路２７０はＮＭＯＳＦ ＥＴスイッチ２７４のゲートコネクタに接続されたバイアス抵抗器２７２、ＮＭ ＯＳ ＦＥＴトランジスタスイッチ２７４のソースコネクタに並列に連結された ダイオード２７６および抵抗器２７５、ダイオード２７６および抵抗器２７５に 連結されたバッテリ２７８、ならびにダイオード２７６および抵抗器２７５に連 結されたエネルギー蓄積デバイス２７９からなる。充電回路２７０は、エネルギ ー蓄積デバイス２７９の充電およびバッテリ２７８の再充電を可能にする。充電 回路２７０もまた、先行技術により開示されている。 磁界電力センサ回路２２０は、入来電磁界の強度を決定する能力を提供する。 磁界電力センサ回路は、入力電流（ＩZ）２２２、ＩZ２２２に連結された入力電 流分割器回路２３０、入力電流分割器回路２３０に連結される入力電流乗算回路 ２４０、入力電流乗算回路２４０に連結される基準電流（ＩREF）２２４、なら びに入力電流乗算回路２４０に連結される比較器２４８からなる。ＩZ２２２は クランプ回路２６０の出力電流と同じである。ＩREF224は本発明の範囲外で発生 される。 ＩREF２２４の目的は、平衡点を比較器２４８の負のノードにおいて確立する ことである。比較器の正のノードは、バイアス電圧に連結される。入力電流分割 器回路２３０および入力電流乗算回路２４０を少しの間無視すると、ＩZ２２２ がＩREF２２４よりも小さい場合において、比較器の出力は０となる。しかし、 ＩZ ２２２がＩREF２２４よりも大きい場合には、比較器２４８は、２つの結果をも たらす正の出力を与える。まず、比較器２４８の正の出力は、整流電圧がツェナ ーダイオード２６４の破壊電圧よりも上にあることを指し示す。次に、入力磁性 信号は、ツェナーダイオード２６４を介して、引き続き入力電流を維持するため に十分な電力を有する。よって、比較器２４８の正の出力（これはＩZがＩREFよ りも大きくなる場合にのみ届く）は、ある誘導電圧レベルが超過していないかど うか、およびどのような公称電力レベルが電磁界内に存在しているか、を電圧調 整回路２００により決定することを可能にする。 入力電流分割器回路２３０、および入力電流乗算回路２４０の動作が記載され る。電流分割器および乗算回路（２３０＆２４０）の目的は、ＩZにＩREFを分割 器回路２３０（効果的にＩZを減少する）および乗算回路２４０（効果的にＩZを 増加する）の組合せによりミラー（mirror）させることである。よって、組み合 わせるとＩZが、ＩREFをミラーすることを可能にする２つの回路を有することに より、比較器２４８の負のノード平衡点がＩZにおける多様性、ひいては入来磁 界強度に関して評価される。 第１に、入力電流分割器回路２３０の効果は、電流平衡点上で、比較器２４８ の負のノードにおいて考慮される。入力電流分割器回路２３０は、少なくとも１ つのＮＭＯＳトランジスタ２３２からなる。少なくとも１つのＮＭＯＳトランジ スタ２３２は、少なくとも１つのＮＭＯＳトランジスタ２３２のそれぞれのゲー トおよびドレインコネクタが入力電流２２２に連結されるように構成される。さ らに、少なくとも１つのＮＭＯＳトランジスタ２３２のそれぞれのソースコネク タは、接地基準(ground reference)に連結される。この入力電流分割器回路２３ ０の効果は、回路内においてＮＭＯＳトランジスタ２３２の数により除算される ＩZをミラーすることである。 例えば、入力電流分割器回路２３０の一部として２つのトランジスタがあり、 ＩREF２２４が１０ｕＡに設定されており、ツェナーダイオードの破壊電圧は５ ボルトであり、入力電流分割器回路２３０のしきい値電圧は０．７ボルト、そし て比較器２４８の出力が正になるまで電磁界電力が増加したと仮定する。電磁界 信号の電力＝（１０ｕＡ*５．７ボルト）／２＝２８．５ｕＷおよびＩZ＝５ｕＡ （＝１０ｕＡ／２）である。 次に入力電流乗算回路２４０の効果は、電流平衡点上で、比較器２４８の負の ノードにおいて考慮される。入力電流乗算回路２４０は、第２の少なくとも１つ のＮＭＯＳトランジスタ２４２からなる。第２の少なくとも１つのＮＭＯＳトラ ンジスタ２４２は、第２の少なくとも１つのＮＭＯＳトランジスタ２４２のそれ ぞれのゲートコネクタが、ＩZ２２２および入力電流分割器回路２３０に連結さ れるように構成される。さらに第２の少なくとも１つのＮＭＯＳトランジスタ２ ４２は、第２の少なくとも１つのＮＭＯＳトランジスタ２４２のそれぞれのドレ インコネクタが、基準電流２２４および比較器２４８の負のノードにもに連結さ れるように構成される。最後に、第２の少なくとも１つのＮＭＯＳトランジスタ ２４２は、第２の少なくとも１つのＮＭＯＳトランジスタ２４２のそれぞれのソ ースコネクタが、接地基準に連結されるように構成される。入力電流乗算回路２ ４０の効果は、回路内においてＩZをＮＭＯＳトランジスタ２４２の数で乗算す ることである。 例えば、入力電流乗算回路２４０の一部として３つのトランジスタがあり、ＩREF ２２４が１０ｕＡに設定されており、ツェナーダイオードの破壊電圧は５ボ ルトであり、入力電流乗算回路２４０のしきい値電圧は０．７ボルト、そして比 較器２４８の出力が正になるまで電磁界電力が増加したと仮定する。そうすると 、電磁界信号の電力＝（１０ｕＡ*５．７ボルト）*３＝１７１ｕＷおよびＩZ＝ ３０ｕＡ（＝１０ｕＡ*３）である。 要するに、入力電流２２２は、入力電流分割器回路２３０については１／ｍ倍 でミラーされ、入力電流乗算回路２４０についてはｎ倍でミラーされる。ｍは入 力電流分割器回路２３０中のＮＭＯＳトランジスタの数と等しく、ｎは入力電流 乗算回路２４０中のＮＭＯＳトランジスタの数と等しい。ｍ：ｎの比が電流ミラ ー比として定義される。このように、入来する磁界の電力は、ＩREF２２４、電 流ミラー比および／またはツェナーダイオード２６４の破壊電圧を変化させるこ とにより比較器の出力がローからハイへ遷移する点において、決定され得る。 本明細書中において、好適な実施形態を反映するＮＭＯＳＦＥＴからなる磁界 センサ回路２２０に言及している。しかし、回路に小さな改変を加えることによ ってＰＭＯＳまたはＣＭＯＳＦＥＴを実現し得、全く同じではなくとも実質的な 結果を達成し得ることが、当業者には認識されるであろう。 プログラマブル磁界検出回路２５０は、比較器バイアス電圧の調整によって入 来する磁界エネルギーのスクリーニングを可能にする。従って、バイアス電圧を 満たすあるいはこれを越える磁界誘導電圧信号のみが、処理される。 プログラマブル磁界検出回路２５０は、少なくとも２つの比較器２５２および ２５４ならびにマルチプレクサ２５６からなる。一実施形態において、ＬＣ磁界 変換器回路２８０の出力は、比較器２５２および２５４の正ノードの各々に接続 される。一方の比較器２５２の負のノードはバイアス電圧に接続される。第２の 比較器２５４の負のノードは、ＩREF２２４によって誘導される電圧に接続され る。比較器２５２および２５４の出力は、マルチプレクサ２５６の入力に接続さ れる。磁界センサ回路２２０の比較器２４８の出力は、マルチプレクサ２５６の 入力選択に接続される。マルチプレクサ２５６の出力は、信号処理などの、発明 の範囲外であるロジックに接続される。 プログラマブル磁界検出回路２５０は、以下のように動作する。第１の比較器 ２５２のバイアス電圧は、典型的にはしきい値レベルに設定されることにより、 ＬＣ磁界変換器回路２８０の出力が第１の比較器２５２を通過してマルチプレク サ２５６の入力に達することを可能にする。第２の比較器２５４のバイアス電圧 は、基準電流２２４の対応電圧に設定される。入来する磁界信号のうちＩREF２ ２４によって誘導される電圧の振幅を越える振幅を有するもののみが、第２の比 較器２５４を通過する。 磁界センサ回路２２０の比較器２４８の出力は、マルチプレクサ２５６の入力 選択に接続されている。典型的な応用例において比較器２４８の出力は、マルチ プレクサ２５６により、第１の比較器２５２または第２の比較器２５４のいずれ かの出力を選択していると解釈される。このように、基準電流２２４の振幅を変 化させることおよび、磁界センサ回路２２０出力による第２の比較器２５４の選 択により、回路２５０の感度は調整可能である。 ２つの比較器２５２および２５４からなるプログラマブル磁界検出回路２５０ を上記に説明した。当業者には、本発明は２つの比較器に限定されないことが認 識されるであろう。より大きなフレキシビリティを可能にするために、さらなる 比較器をプログラマブル磁界検出回路２５０に導入し得る。同様に、２つの入力 を有するものとして開示したマルチプレクサ２５６も、さらなる入力を有するよ うに拡張され得る。 基準電流の振幅は、正弦波、三角波、鋸歯状波その他の公知の波形発生器など のアナログ手段によって変化され得る。さらに、基準電流の振幅は当業者に周知 の離散手段によって変化され得る。例えば、本発明に選択ロジックを導入するこ とによって、複数の利用可能な離散基準電流の中から選択し得る。この選択は動 的に達成されてもよく、あるいはプリセットされていてもよい。 放電促進器回路２１０は、磁界変換器回路２８０に蓄積された余分なエネルギ ーのためのプログラマブルな放電路を提供する。好適な実施形態において、放電 促進器回路２１０は、デコーダ２１９および４つの放電路（すなわち磁界変換器 回路２８０の各ノードにつき２つの放電路）からなる。しかし当業者には、本発 明は４つの放電路に限定されないことが認識されるであろう。 第１の放電路の対が、磁界変換器回路２８０の第１のコモンノードに接続され る。抵抗器２１１およびトランジスタ２１５の組み合わせによって、第１の放電 路が形成される。抵抗器２１２およびトランジスタ２１６の組み合わせによって 、第２の放電路が形成される。好適な実施形態において、抵抗器２１１のインピ ーダンス値は、抵抗器２１２のインピーダンス値と異なっている。当業者に認識 されるように、放電速度を制御するようなユニークなインピーダンス値を有する 抵抗器を備えることにより、放電路は、異なる強さの磁界について効率的に動作 するように設計され得る。 第２の放電路の対が、磁界変換器回路２８０の第２のコモンノードに接続され る。抵抗器２１３およびトランジスタ２１７の組み合わせによって、第３の放電 路が形成される。抵抗器２１４およびトランジスタ２１８の組み合わせによって 、第４の放電路が形成される。好適な実施形態において、抵抗器２１３のインピ ーダンス値は、抵抗器２１１のインピーダンス値に近似しており、抵抗器２１４ のインピーダンス値は、抵抗器２１２のインピーダンス値に近似している。磁界 変換器回路２８０の各ノードに対する同様な放電路のインピーダンス値を整合さ せ ることにより、効率が向上される。 デコーダ２１９は、選択された放電路（単数または複数）を作動させる。デコ ーダ２１９に対するＣ（制御）入力は、発明の範囲外であるプログラミングソー スに結合されている。デコーダ２１９へのＤ（デコード）入力は、デコードされ るデータソースに結合されている。好適な実施形態において、Ｄ入力は比較器２ ４８の出力に結合されている。デコーダ２１９のＯ1出力は、トランジスタ２１ ５および２１７の制御電極に結合されている。デコーダ２１９のＯ2出力は、ト ランジスタ２１６および２１８の制御電極に結合されている。このように、デコ ーダ２１９の特定の出力をプログラマブルにアサートすることにより、磁界変換 器回路２８０の２つのノードの各々に対して、共通の特性を有する放電路が選択 される。 選択された放電路により、磁場変換器回路280内に閉じ込められたエネルギー の放電が可能になる。抵抗器211、212、213および214の所定のインピーダンス値 が、特定の磁場強度について、放電路の効率を最適化することを当業者は理解す る。 図２Ａ〜図２Ｄに、磁場上でのデジタル通信を説明するために入来磁場のデジ タルデータへの変換の波形図を開示する。全ての図について、横座標は時間であ り、縦座標は電力である。入来磁場波形の２つの変形例を示す。図２Ａは、ＬＣ 磁場変換器回路280（図１）近傍に見られる通常の正弦波形を表す。図２Ｂは、 図２Ａの正弦波形についての比較器248（図１）のデジタル出力を表す。図２Ｃ は、ＬＣ磁場変換器回路280（図１）における変動振幅を伴うパルス波形を表す 。図２Ｄは、図２Ｃのパルス波形についての比較器248（図１）のデジタル出力 を表す。比較器248のデジタル出力についてのトリガ点は、入来磁界信号の電力 および電圧調整回路200（図１）について記述されたパラメータによって決定さ れることに当業者は気付く。当業者はさらに、比較器248のデジタル出力が、磁 界送信器からのデジタル通信を受け取るのに使用され得ることに気付く。 図３に、集積回路に設けられた従来技術の理想化されたＦＷＢＲ入力構造の簡 略化した電気回路図を示す。ＦＷＢＲ入力構造を、一般に参照番号10によって示 す。ＦＷＢＲ入力構造は、入力ノード16および18近傍のキャパシタ14に並列に結 合されたインダクタ12を含む。入力ノードおよび18から、１対のダイオード24お よび26のカソード接合部に達する手前に、それぞれ抵抗器20および22が設けられ る。ダイオード24および26のアノード接合部はグランドに結合される。ダイオー ド24のカソード接合部におけるノードは、ＰＭＯＳトランジスタ28のソース、お よびＰＭＯＳトランジスタ30のゲートに接続される。同様に、ダイオード26のカ ソード接合部におけるノードは、ＰＭＯＳトランジスタ30のソースおよびＰＭＯ Ｓトランジスタ28のゲートに接続される。最後に、ＦＷＢＲ入力構造10の出力ノ ード32において、ＰＭＯＳトランジスタ28のドレインはＰＭＯＳトランジスタ30 のドレインに結合される。 ＦＷＢＲ入力構造10は周知であるので、本明細書で「理想化された」ＦＷＢＲ 入力構造10と呼ぶ理由以外には、ＦＷＢＲ入力構造10についてこれ以上開示する 必要のあるものはない。これは、ダイオード24および26がＦＷＢＲ入力構造10に とって理想的な、または所望の構成要素であるためである。しかし、「関連技術 の説明」と題されたセクションで論じたように、理想的なＦＷＢＲ入力構造10は 、集積回路内に設ける場合には異なった形態をとる。具体的には、「関連技術の 説明」に開示されたように、１対の寄生ＢＪＴ48および50（図４参照）が形成さ れ、これらはＦＷＢＲ入力構造10の動作に対して悪影響を及ぼす。従って、これ らのＢＪＴ48および50を寄生（つまり、望ましくないが避けられない）BJTと呼 ぶ。 図４に、集積回路に設けられた寄生ＢＪＴを有する従来技術のＦＷＢＲ入力構 造の簡略化した電気回路図を示す。既に述べたように、図３の理想的な従来技術 のＦＷＢＲ入力構造10を集積回路内に設けることにより、理想的なダイオード24 および26（図３参照）がそれ自体で形成するよりも、寄生ＢＪＴ48および50を効 率的に形成することができる。その他の点については、図３および図４は同じで ある。図４のＦＷＢＲ入力構造を、一般に参照番号34で示す。ＦＷＢＲ入力構造 34は、入力ノード40および42近傍のキャパシタ38に並列に結合されたインダクタ 36を含む。入力ノード40および42から、１対の寄生ＢＪＴ48および50のエミッタ 接合部に達する手前に、それぞれ抵抗器44および46が設けられる。寄生ＢＪＴ48 および50のベース接合部はグランドに結合され、それらのコレクタ接合部は、抵 抗器52を介して供給電圧VDDに結合される。寄生ＢＪＴ48のエミッタ接合部にお けるノードは、ＰＭＯＳトランジスタ54のソースおよびＰＭＯＳトランジスタ56 のゲートに接続される。同様に、寄生ＢＪＴ50のエミッタ接合部におけるノード は、ＰＭＯＳトランジスタ56のソースおよびＰＭＯＳトランジスタ54のゲートに 接続される。最後に、ＰＭＯＳトランジスタ54のドレインは、ＦＷＢＲ入力構造 34の出力ノード58において、ＰＭＯＳトランジスタ56のドレインに結合される。 ＦＷＢＲ入力構造34は周知であるので、寄生ＢＪＴ48および50の形成により引 き起こされる問題について繰り返して述べる以外には、ＦＷＢＲ入力構造34につ いてこれ以上開示する必要のあるものはない。図３のＦＷＢＲ入力構造10につい ての流路と類似の、ＦＷＢＲ入力構造34についての流路は、以下のようなもので ある。１）調整されたＬＣ入力（つまりインダクタ36およびキャパシタ38）を渡 って電磁場が印加されて、入力ノード40および42において交流相補電流(alterna tingly complementary current)を生成する。２）ノード40が正の電位であると 仮定すると、電流は抵抗器44を流れる。３）ＰＭＯＳトランジスタ54のゲートに は負の電位が印加されるので、ＰＭＯＳトランジスタ54はオンとなって、ノード 58を介して出力負荷に電流を導通する。４）帰還路は、寄生ＢＪＴ50のベース− エミッタ接合部および抵抗器46によって、グランドを介する電流の流れを取り囲 む。入力ノード40および42の極性がシフトする場合、ＦＷＢＲ入力構造34の対応 する部分についての類似の流路が使用される。しかしいずれにせよ、寄生ＢＪＴ 48または50のいずれかについてのベース−エミッタ接合部（つまり、図３の「理 想的な」ダイオード24および26）の順方向バイアスにより、得られた電流が、VD Dを介して対象寄生ＢＪＴ(subject parasitic BJT)のコレクタに、最終的には、 バッテリまたはキャパシタ等の電力蓄積装置に引き出される。寄生ＢＪＴ48およ び50等の寄生ＢＪＴは避けることができないので、それらの利得、および電力蓄 積装置上に得られたドレインを最小化することが望ましかった。このことが、図 ５および図６に示す本発明の主要な目的の１つであった。 ここで図５を参照すると、参照番号60で一般的に示され、そして集積回路中に 最小化されたゲインの寄生BJTを有する新規のFWBR入力構造の簡略化された電気 回路図が示される。用語「FWBR入力構造」は、図５に示されるすべてを一般的に 参照するが、主に関心のある部分は、参照番号62によってラベルされた破線ボッ クス中に示されることが明らかであることに留意されたい。しかし、FWBR入力構 造60は、１対の入力ノード68および70、この１対の入力ノード68および70に並列 に結合された１対の寄生BJT76および88を組み合わせて含み、ここで各寄生BJT76 および88は１つより多いコレクタを有する。FWBR入力構造60は、１対の入力ノー ド68と70との間に並列に結合されたインダクタ64およびキャパシタ66を含む。イ ンダクタ64およびキャパシタ66は、電磁送信の共振周波数に同調され、この電磁 送信は、LC対（すなわち、64および66）の回路下流へ電力および／またはデータ を提供する。したがって、LC対は、本質的に、FWBR入力構造60、および出力ノー ド116の下流に位置する回路のための「アンテナ」として作用する。LC対64およ び66は、単一のコンポーネントを含んで示されるが、当業者に周知の他の同調さ れた周波数「アンテナ」が、所望ならば、実施され得ることを当業者が認識する ことに留意されたい。例えば、「アンテナ」は、LC対、１つ以上のインダクタ、 １つ以上のキャパシタ、変圧器などを使用することによって実施され得る。また 、各寄生BJT76および88は、NPN型寄生BJTを含み、しかし、PNP型寄生BJTなどの 他のBJTが、所望ならば、若干異なった状況において、実施され得ることを当業 者が認識することに留意されたい。 第１寄生BJT76は、接地された第１コレクタ80およびレジスタ84を介してVDDに 結合された第２コレクタ82を有する。同様に、第２寄生BJT88は、接地された第 １コレクタ92およびレジスタ96を介してVDDに結合された第２コレクタ94を有す る。第１寄生BJT76は、入力ノード68および70の対の第１ノード68に接続された エミッタ78を有する。第２寄生BJT88は、入力ノード68および70の対の第２ノー ド70に接続されたエミッタ90を有する。各エミッタ78および90は、それぞれに対 応するVDDに結合されたコレクタ82および94より小さい面積を有する。加えて、 第１寄生BJT76は、レジスタ86を介して接地されたベース85を有し、そして第２ 寄生BJT88は、レジスタ98を介して接地されたベース97を有する。 FWBR入力構造60は、直列に接続された第１の複数のツェナーダイオード100〜1 04をさらに含み、この第１の複数のツェナーダイオード100〜104は、接地された 第１の端部を有し、かつレジスタ72を介して第１ノード68に接続された第２の端 部を有する。加えて、第２の複数のツェナーダイオード106〜110は、直列に接続 される。第２の複数のツェナーダイオード106〜110は、第１の複数のツェナーダ イオード100〜104の第１の端部に接続された１つの端部を有し、かつレジスタ74 を介して第２ノード70に接続された別の端部を有する。ラベルされた破線ボック ス62の出力ノード側には、FWBR入力構造60を完成するために、当業者に周知の多 くの異なる組み合わせの回路要素がある。しかし、図面を簡潔にするために、こ こでは、ただ１つだけそのような組み合わせが示される。図５において（および 図６において）示されるこのような回路要素の組み合わせは、第１および第２M0 Sトランジスタ112および114を含み、ここで第１の複数のツェナーダイオード100 〜104の第２の端部は、第１MOSトランジスタ112のソースおよび第２MOSトランジ スタ114のゲートに接続される。第２の複数のツェナーダイオード106〜110の他 の端部は、第２MOSトランジスタ114のソースおよび第１MOSトランジスタ112のゲ ートに接続される。第１MOSトランジスタ112のドレインは、出力ノード116を形 成するように第２MOSトランジスタ114のドレインに接続される。また、好ましく は、第１および第２M0Sトランジスタ112および114は、PMOS型トランジスタであ るが、しかし、当業者に周知の状況において、NMOS型トランジスタが実施され得 ることに留意されたい。 図５および６において示されるような要素112および114の代わりに、ラベルさ れた破線ボックス62における回路と共に実施され得るような他の周知の組み合わ せの回路要素がここで述べられる。また、これら他の周知の組み合わせは、図６ のFWBR入力構造118と共に使用され得る。まず、１つの組み合わせは、２つより 多くのMOSトランジスタを有する。例えば、１つの組み合わせは、単独のPMOSト ランジスタ112の代わりに、２つ以上の直列に接続されたPMOS型トランジスタを 含み得、そしてこれら２つ（または２つより多く）の直列に接続されたPMOS型ト ランジスタが、PMOSトランジスタ112のように接続される。この場合、単独のPMO Sトランジスタ114の代わりに、PMOSトランジスタ114のように接続された２つ以 上の直列に接続されたPMOS型トランジスタが存在する。第２の別の例は、PMOSト ランジスタ112および114の代わりに２つのNMOSトランジスタを使用する。ここで 、１つのNMOSトランジスタは、62（または図６における120）の上部出力ノード に結合されたドレインおよびゲート、ならびにFWBR入力構造60または118のため の 出力ノード116を形成するために他方のNMOSトランジスタのソースに結合された ソースを有する。第２NMOSトランジスタは、62（または図６における120）の他 方の出力ノードに結合されたゲートおよびドレインを有する。 要約すると、図５および６におけるMOSトランジスタ112および114の構成は、F WBR入力構造60および118を完成する１つの可能な方法としてだけ示される。当業 者は、破線ボックス62（または図６における120）からの出力ノードにおいて信 号を受け取り、そして全波形の整流を完全にするために信号を処理する多くの方 法が存在することを十分に認識する。当業者に周知の、要素の多くの異なる組み 合わせのいずれか一つを採用し、そしてトランジスタ112および114の代わりにそ れらを組込むことは、本発明の範囲内であると考えられる。したがって、PMOSト ランジスタのみの使用、NMOSトランジスタのみの使用、PMOSおよびNMOSトランジ スタの直列、並列、またはある組み合わせにおける同時使用を想定し得る。短く 言えば、PMOSトランジスタ112および114の代わりに実施され得る任意の周知の回 路が、本発明の範囲内において十分に考えられる。 図６は、概ね参照番号１１８で示され、ゲインが最小化された寄生ＢＪＴを集 積回路内に有する、新規なＦＷＢＲ入力構造の別のバージョンの簡略電気回路図 を示す。図６のＦＷＢＲ入力構造１１８は、１つの改変点を除いては、図５のも のと同一である。従って、ＦＷＢＲ入力構造１１８は、詳細には説明しない。破 線ボックス１２０中において、寄生ＢＪＴ７６および８８のそれぞれは、それら に接続されたＭＯＳデバイス（これが上記改変点である）を有する。具体的には 、ＦＷＢＲ入力構造１１８は、第１のＭＯＳトランジスタ１２２を含み、そのソ ース１２８は、第１の寄生ＢＪＴ７６の第１のコレクタ８０に接続され、そのド レイン１２６およびゲート１２４は、第１の寄生ＢＪＴ７６のエミッタ７８に接 続されている。１９。第２のＭＯＳトランジスタ１３０も含まれており、そのソ ース１３６は、第２の寄生ＢＪＴ８８の第１のコレクタ９２に接続され、そのド レイン１３４およびゲート１３２は、第２の寄生ＢＪＴ８８のエミッタ９０に接 続されている。好適な実施形態において、第１のＭＯＳトランジスタ１２２およ び第２のＭＯＳトランジスタ１３０は、ＮＭＯＳ型トランジスタである。但し、 当業者であれば、異なる状況においてはＰＭＯＳ型トランジスタも実施され得る こ とを認識する。 図７および図８を参照して、本発明をシリコン内に物理的に実施する１つの可 能な方法を示す。但し、図７および図８には本発明の一部（即ち、図５および図 ６の同一の番号に対応する部分）しか示していないことに留意されたい。但し、 シリコン内に電気的なデバイス、システム等を実施する分野の当業者であれば、 本発明の残りの部分が図７および図８においてどのようになるのかは理解できる 。さらに、当業者であれば、図７および図８に示したシリコン内に本発明を物理 的に実施する方法は、多数の可能な実施方法のうちの１つに過ぎないことも理解 できる。 より具体的には、図６のＮＦＥＴデバイス１２２および寄生ｎｐｎＢＪＴ７６ は、図７および図８においてｐ型シリコン基板上に示されている。図７は、メタ ライゼーションを除く上面図であり、図８は、図７の線６−６に沿った側面断面 図である。ＮＦＥＴデバイス１２２は、ノード１２８、１２６および１２４間に 配置されており、ノード１２６はデバイス１２２のドレインを、そしてノード１ ２８はデバイス１２２のソースを形成している。寄生ｎｐｎＢＪＴ７６は、ノー ドＧＢ、８２、８０および７８間に配置されている。寄生ｎｐｎＢＪＴ７６のエ ミッタはノード７８によって形成されており、そのベースはノード８５を含み、 接地されたベースコンタクトはノードＧＢによって形成されている。略記「ＧＢ 」は、（図６に示すように）抵抗器８６および９８間に配置された接地されたベ ース(grounded base)を指すことに留意されたい。ベース抵抗８６は、寄生ｎｐ ｎＢＪＴ７６の実際のベース（図６における８５）からＧＢノードまでの距離に 関連付けられている。ベースコンタクトＧＢならびにベース抵抗８６が、周囲の 回路のレイアウトに応じて分散し得ることに留意されたい。この実施例において 、寄生ｎｐｎＢＪＴ７６の接地されたコレクタ８０はエミッタ７８を完全に包囲 している。高圧コレクタ８２は、寄生ｎｐｎＢＪＴ７６のベース８５からある程 度距離をおいた位置に配置されており、暗示抵抗(implied resistance)８４を有 する。高圧コレクタ８２ならびに抵抗８４も、周囲の回路のレイアウトに応じて 分散し得る。図面中のある領域に複数の参照番号が付いている場合、それは、そ の領域が共有されていることを示していることに留意されたい。例えば、１２ ４および８５が付けられた領域は、図６において対応する参照符号が付けられた 各部品によって共有されており、１２８および８０が付けられた領域は、図６の 対応する部品によって共有されている。さらに、ベース８６およびコレクタ８４ 抵抗は、図７における複数のレッグ（leg）の合計であることに留意されたい。 最後に、当業者であれば、全ての図面を含む本願の開示内容全体を比較すること により図７および図８によって示されるより細かい詳細を理解できるので、図７ および図８のさらに詳細な説明が不要であることに留意されたい。 動作 再び、図３および図４が従来技術を示していることを思い出して頂きたい。従 って、これらの図面の動作の説明は不要である。図５に注目して、まず、インダ クタ６４およびキャパシタ６６に関連付けられたＬＣ時定数は電磁送信(electro magnetic transmission)の周波数に同調するように選択されているものと仮定 する。ここで、この周波数は１２５ＫＨｚ付近であるが、他のＬＣ時定数の場合 には他の周波数が用いられ得る。但し、この「アンテナ」が、ＬＣ対、１つ以上 のインダクタ、１つ以上のキャパシタ、変圧器等を用いて実施可能であることに 再び留意されたい。ＬＣ対（即ち、６４および６６）は、出力ノード１１６の下 流側にある回路に電力および／またはデータを入力するための「アンテナ」のよ うに機能する。ＦＷＢＲ入力構造６０（または、図６の１１８）は、単に、下流 側にある負荷（図示せず）によって使用される整流された信号を提供する。ＬＣ 対（即ち、６４および６６）に入力される電磁信号によって、入力ノード６８お よび７０において、交流相補電流(alternating complementary current)が生じ る。換言すれば、ノード６８の電位が正であればノード７０の電位は負であるし 、ノード６８の電位が負であればノード７０の電位は正である。 ＦＷＢＲ入力構造の流路を理解するために、ノード６８が正でノード７０が負 である例を考える。ここで、トランジスタ１１２のゲートはローであるので、電 流を、ノード６８から、抵抗器７２、抵抗器１１２、出力ノード１１６を通して 下流側にある負荷へと流す。帰還流路を完成させるために、電流は、グランドか ら、抵抗器９８、寄生ＢＪＴ８８のベース−エミッタ接合部を通してノード７０ へと流れる。この帰還流路は、接地されたコレクタ９２からエミッタ９０および ノード７０への電流の流れをも含む。入力ノード６８および７０の極性がシフト したとき、供給流路は上記と同様である。即ち、トランジスタ１１４のゲートは ローであるので、電流を、ノード７０から、抵抗器７４、トランジスタ１１４、 出力ノード１１６を通して下流側にある負荷へと流す。帰還流路を完成させるた めに、電流は、グランドから、抵抗器８６、寄生ＢＪＴ７６のベース−エミッタ 接合部を通してノード６８へと流れる。ここでの帰還流路も、接地されたコレク タ８０からエミッタ７８およびノード６８への電流の流れを含む。 過去において、寄生ＢＪＴ（例えば、図４の４８および５０）のベース−エミ ッタ接合部を流れる電流は、ＶＤＤに結合されたコレクタを介して下流電源（図 示していないが、ＶＤＤを供給する）において電流の引き出しを引き起こしてい た。ここでの寄生ＢＪＴ７６および８８は、これらの寄生ＢＪＴのゲインを最小 にし、それにより、下流電源がバッテリであっても、キャパシタであっても、ま たは、他の何らかの電力蓄積装置であっても、下流電源からの電流引き出し量を 最小にするように改変されている。寄生ＢＪＴ７６および８８のゲインを最小に するために、これらの寄生ＢＪＴには、多数の特徴が組み込まれている。例示的 に、これらの特徴を、寄生ＢＪＴ７６について説明するが、寄生ＢＪＴ８８の場 合にも、同様の変更が含まれることに注目されたい。第１に、当業者に周知の製 造態様で、エミッタ７８の面積が、コレクタ８２の面積よりも意図的に小さくさ れる。エミッタの面積が、コレクタ８２の面積よりも小さいべきであるという以 外、エミッタ７８がどのくらい小さいべきであるか、または、エミッタ７８がコ レクタ８２に関してどのくらい小さいべきであるか、についてのマジック数（ma gic number）はない。理想的には、エミッタ７８の面積は、エミッタの帰還流路 を通って引き出される予期電流を支持するために必要とされる面積よりも大きく ない面積であるべきである。好適な実施形態では、その帰還流路電流は、典型的 には、１０〜５０ｍａの範囲にあるが、この範囲は、限定的なものであるとは見 なされない。むしろ、概して、エミッタの面積は、帰還流路の予期電流を支持す るために必要とされる面積よりも大きくない面積であるべきであり、いかなる場 合も、コレクタ８２の面積よりも大きくない面積であるべきである。 第２の特徴は、接地に接続される第２の大面積コレクタ８０の追加である。コ レクタ８０の面積はもちろん、エミッタ７８の面積よりも大きく、最適な動作の ためには、コレクタ８０の面積が大きいほどよい。しかし、設計空間の制約が、 コレクタ８０の面積を、適度に大きいサイズに制限し得る。寄生ＢＪＴ７６にお いて実現される第３の特徴は、そのベース８５と接地との間に抵抗器８６を迫加 することを含む。寄生ＢＪＴ７６に追加される第４の特徴は、ＶＤＤとコレクタ ８２との間の抵抗８４を増加したことである。尚、第４の特徴は、各ＢＪＴの第 ２のコレクタ８２および９４のために、（図４の５２のような単一の共有抵抗器 の代わりに）別個の抵抗器８４および９６を含むことにより表される。上記４つ の特徴は、１つずつ考えても、組み合わせで考えても、寄生ＢＪＴ７６および８ ８のゲインを、下流電源におけるこれらの装置による引き出しを低減する方法で 、最小にするように作用する。この新しい実現の成功を例示するために、以下の データを考慮する。３４（図４参照）のような従来のＦＷＢＲ入力構造では、寄 生ＢＪＴ４８および５０のベース−エミッタ帰還流路を通る設計１ｍａ出力は、 下流バッテリからの約０．５ｍａの引き出しを引き起こした。６０または１１８ のような新しいＦＷＢＲ入力構造では、同様の設計１ｍａ出力は、バッテリから １００マイクロアンペアしか引き出さない。 寄生ＢＪＴ７６および８８はまた、静電放電（以下、「ＥＳＤ」）状態の間に 寄生ＢＪＴ７６および８８を「フォールドバック装置（fold-back devices）」 （当業者に周知の用語）として作用させることにより、建設的に使用される。Ｅ ＳＤ状態は、非常に高い瞬間電圧パルスが入力ノード６８および７０に付与され ると起こる。そのような状態は、ＦＷＢＲ入力構造６０の故意でない接触から起 こり得る。この接触は、スパークを引き起こし、このスパークにより、入力ノー ド６８および７０で高電圧のパルスが起こり得る。そのようなパルスは、例えば ４〜５Ｋボルトに達し得る。そのような高電圧では、寄生ＢＪＴ７６または８８ は、低抵抗、フォールドバック、またはスナップバック（snap-back）動作モー ドに変わる。例示的に、ＥＳＤ状態が、入力ノード６８で高電圧スパイクを引き 起こすと仮定する。ここで、ツェナーダイオード群１００〜１０４は、下流電圧 を約１５ボルトでクランプし、それにより、下流回路を保護する。電圧スパイク がこの値を超えると、寄生ＢＪＴ７６は、フォールドバックモードに入る。寄生 ＢＪＴ７６のようなＢＪＴの標準動作によれば、ＶCEがトランジスタについての ある特定のスナップバック値を超えようとすると、ＶCE曲線は、大幅に下降する 。これが意味することを、例示的に示すことができる。ＥＳＤ状態が、放散され る４アンペアを作り出すと仮定する。寄生ＢＪＴ７６のフォールドバック動作が なければ、この４アンペアは、１５ボルトのツェナーダイオード１００〜１０４ により放散され、それにより、６０ワットを放散する（即ち、４アンペア×１５ ボルト＝６０ワット）。しかし、寄生ＢＪＴ７６のＶCEがスナップバックレベル を超えようとすると、寄生ＢＪＴ７６のＶCEは、例えば５ボルトのような、比較 的低いレベルに降下する。従って、２０ワットしか放散されない（即ち、４アン ペア×５ボルト＝２０ワット）。これは、単に標準のＢＪＴ動作であり、ＢＪＴ ７６または８８のいずれかが、ＥＳＤ状態に応答してスナップバックまたはフォ ールドバックモードで動作し得る。 ＥＳＤ状態の間、ＬＣ対（即ち、６４および６６）に高パルスが付与されると 、一方の寄生ＢＪＴ７６または８８のエミッタ７８または９０がコレクタとして 作用し、接地されたコレクタ８０または９２がエミッタとして作用する。影響を 受けた寄生ＢＪＴ７６または８８のベース８５または９７はフローティング状態 になり、作用しているコレクタと作用しているエミッタとの間の電圧差が十分に 高くなるとすぐに、寄生ＢＪＴ７６または８８は、低抵抗モードに折り返し（fo ld back）、ＥＳＤパルスから、不必要なエネルギーをすべて吸収する。再び、 寄生ＢＪＴ７６または８８のいずれかが、標準のＢＪＴ動作に従ってフォールド バックモードで動作し得る。 ツェナーダイオード群１００〜１０４および１０６〜１１０はそれぞれ、抵抗 器７２および７４の下流の電圧が所定のレベルを超えないことを確実にし、それ により、抵抗器７２および７４の下流の回路を保護する。好適な実施形態では、 ツェナーダイオード群１００〜１０４および１０６〜１１０は、下流電圧を約１ ５ボルトに制限するが、当業者は、３つのツェナーダイオードからなる群よりも 多いまたは少ないツェナーダイオード、または、異なる定格（即ち、それぞれ約 ５ボルト以外）を有するツェナーダイオードが、異なる下流電圧制限を達成する ために使用され得ることを認識する。ツェナーダイオード１００〜１０４および １０６〜１１０の２つの群の追加は、ＦＷＢＲ入力構造６０のロバスト性をさら に高める。これらの群は、入力電圧がある特定のレベルでクランプされることを 確実にするが、ＥＳＤパルスを経験すると、抵抗器７２または７４のＢＪＴ側の 電圧レベルが、寄生ＢＪＴ７６または８８を低抵抗フォールドバックモードに入 らせてＥＳＤパルスに関連するエネルギーを吸収するのに十分に高く上昇する。 図６を参照して、全体が参照番号１１８で示される新しいＦＷＢＲ入力構造の 別の実施形態の簡略化された概略電気回路図が示される。これは、１２０で示さ れた破線のボックスが幾つかの補助回路を含むことを除いて、図５のＦＷＢＲ入 力構造６０と本質的に同一である。具体的には、ＭＯＳトランジスタ１２２およ び１３０が追加されている。これらの厚い酸化物フィールドＮＭＯＳトランジス タ１２２および１３０は、接地されたコレクタと、エミッタまたはそれぞれの寄 生ＢＪＴ７６および８８との間に接続される。この追加は、それぞれの寄生ＢＪ Ｔ７６または８８のベースの上の厚い酸化物のしきい値電圧を越える高電圧状態 （例えば、ＥＳＤ状態）の間に、追加の導電経路が形成され得ることを意味する 。寄生ＢＪＴ７６または８８の一方のベースの上の厚い酸化物のしきい値電圧を 超えると、それぞれの厚い酸化物フィールドＮＭＯＳトランジスタ１２２または １３０が、短絡を作り出し、ＥＳＤ状態の間助ける。例えば、ＥＳＤ状態の間に 入力ノード６８に正の電位が付与されると、トランジスタ１２２のゲート１２４ は、順方向にバイアスされ、ドレイン１２６およびソース１２８を、互いに結合 させる。これにより、寄生ＢＪＴ７６のコレクタ８０およびエミッタ７８が同電 位になり、コレクタ８０およびエミッタ７８が低抵抗経路を形成し、ＥＳＤパル スが、接地に放散されるのがさらに助けられる。尚、他方の厚い酸化物フィール ドＮＭＯＳトランジスタ１３０は、同様に動作する。 以上、本発明を、その好適な実施形態を参照して具体的に示しかつ説明してき たが、本発明の精神および範囲から逸脱することなく、形態および詳細の変更が なされ得ることが、当業者に理解される。DETAILED DESCRIPTION OF THE INVENTION           With magnetic field power sensor and programmable magnetic field detection                          Multi-frequency voltage adjustment circuit                                 Related application   This U.S. patent application is filed on January 1, 1998, under the name of Pieter Schike. Application No. 0, filed on May 5, and assigned to the same assignee as the U.S. patent application 9 / 007,485, "A ROBUST LC FULL-WAVE BR" IDGE RECTIFIER INPUT Structure " US patent application, which is hereby incorporated by reference.                                Background of the Invention 1.Field of the invention:   The present invention generally relates to data that converts magnetic field energy to conditioned electrical energy. About vice. In particular, the present invention relates to direct current electrical energy converted from magnetic field energy. Adjust the energy, measure the intensity of the incoming magnetic field energy, and adjust the detection level of the incoming magnetic field. Condition to discharge excess energy from the magnetic field transducer circuit. 2.Description of the prior art:   Current rectification and voltage regulation circuits are well known to those skilled in electronic design. these Although not as powerful as the circuit, it converts magnetic field energy into electrical energy and then rectifies However, electronic circuits for adjusting the resulting DC voltage are also known. Conventional technology still The challenge that has not been overcome is that electronic circuits can improve electromagnetic communication between devices. And the ability to determine the strength of the incoming magnetic field as measured by power.   The present invention determines the strength of the incoming magnetic field, which is measured as power, and determines the strength of the incoming converter circuit. Adjust the detection level to discharge excess energy based on the measured magnetic field strength , Interpret changes in measured magnetic field strength as a method of communicating digital data. Have the ability to                                Summary of the Invention   SUMMARY OF THE INVENTION It is an object of the present invention to measure the intensity of incoming magnetic field energy by using an electric field capable of measuring the intensity. Is to provide an air circuit.   Another object of the present invention is to use an incoming magnetic field energy measurement to program a programmable magnetic field. This is to program the detection level of the detection circuit.   Still another object of the present invention is to receive digital data from a magnetic field transmitter. To measure the incoming magnetic field energy change.   According to one embodiment of the present invention, a magnetic field power sensor circuit and a magnetic field power sensor circuit are provided. To the programmable magnetic field detection circuit connected to the A connected discharge enhancer circuit, a magnetic field converter circuit connected to the discharge enhancer circuit, Rectifier circuit connected to the magnetic field converter circuit and voltage connected to the magnetic field power sensor circuit A high-efficiency circuit having a clamp circuit and a charging circuit connected to the voltage clamp circuit. A multi-frequency voltage adjustment circuit is disclosed.   According to another embodiment of the present invention, the programmable magnetic field detection circuit comprises: A highly efficient multi-frequency voltage regulation circuit that can be controlled by a quasi-current is disclosed.   According to another embodiment of the invention, the programmable magnetic field detection circuit comprises a discrete reference voltage. A highly efficient multi-frequency voltage regulation circuit that can be controlled by flow selection is disclosed.   According to another embodiment of the present invention, the selection of a particular discharge path in the discharge enhancer circuit is optional. A programmable and highly efficient multiple frequency adjustment circuit is disclosed.   According to another embodiment of the present invention, an object for communicating digital data over a magnetic field is provided. High efficiency with magnetic field power sensor circuit to measure incoming magnetic field energy change A multi-frequency voltage adjustment circuit is disclosed.   The above and other objects, features and advantages of the present invention are illustrated in the accompanying drawings. It will be apparent from the following more particular description of the preferred embodiments of the invention.                             BRIEF DESCRIPTION OF THE FIGURES   FIG. 1 shows a magnetic field converter circuit, a discharge promoter circuit, a rectifier circuit, a magnetic field power sensor circuit, Electric circuit diagram of programmable magnetic field detection circuit, voltage clamp circuit, and discharge circuit It is.   FIG. 2A is a waveform diagram of a typical sinusoidal waveform as seen in an LC magnetic field transducer circuit.   FIG. 2B shows the digital output of the magnetic field power sensor circuit for the sine waveform of FIG. 2A. It is a force waveform diagram.   FIG. 2C is a waveform diagram of a pulse waveform whose amplitude changes as viewed from the LC magnetic field converter circuit. is there.   FIG. 2D is a digital diagram of the magnetic field power sensor circuit for the pulse waveform of FIG. It is a waveform diagram of an output.   FIG. 3 is a simplified diagram of a conventional ideal FWBR input structure implemented in an integrated circuit. FIG. 2 is a simplified electric circuit diagram.   FIG. 4 shows a conventional FWBR input with a parasitic BJT implemented in an integrated circuit. It is an electric circuit diagram with a simplified structure.   FIG. 5 shows a new FWBR input with minimal gain parasitic BJT in an integrated circuit. It is an electric circuit diagram with a simplified structure.   FIG. 6 shows a new FWBR input with minimum gain parasitic BJT in an integrated circuit. FIG. 4 is a simplified electrical diagram of another version of the structure.   FIG. 7 shows one possible way to physically implement part of the FWBR input structure of FIG. FIG. The parts shown here are the same as the reference numerals shown in FIG. Note that it is equivalent to the part of FIG.   FIG. 8 is a cross-sectional view of the physical implementation taken along line 6-6 of FIG.                       Detailed Description of the Preferred Embodiment   Referring to FIG. 1, a highly efficient multi-frequency voltage adjustment circuit 200 is disclosed. This is a magnetic field power sensor circuit 220 and a processor connected to the magnetic field power sensor circuit 220. Gramable magnetic field detection circuit 250, connected to the programmable magnetic field detection circuit 250 Discharge enhancer circuit (discharge expediter circuit) 210, discharge enhancer circuit 21 Magnetic field converter circuit 280 connected to zero, rectification connected to magnetic field converter circuit 280 Circuit 290, a voltage clamp circuit 260 connected to the magnetic field power sensor circuit 220, Comprising a charging circuit 270 for charging a battery and an energy storage device You. The LC magnetic field transducer circuit 280 and the rectifier circuit 290 are described in co-pending application “A RO US Patent No. 0 entitled "BUST LC FULL-WAVE BRIDGE RECTIFIER INPUT STRUCTURE" No. 9 / 007,485 (filed Jan. 15, 1998). As mentioned in the “Related Applications” section, the present invention is incorporated herein by reference.   Clamp circuit 260 includes a single zener diode 264 connected in parallel. Capacitor 262, which is well known to those skilled in the art. The charging circuit 270 is an NMOSF Bias resistor 272 connected to the gate connector of ET switch 274, NM OS FET connected in parallel to the source connector of transistor switch 274 Diode 276 and resistor 275, diode 276 and resistor 275 Connected to a battery 278 and a diode 276 and a resistor 275. It comprises a connected energy storage device 279. The charging circuit 270 has energy Allowing charging of the storage device 279 and recharging of the battery 278; charging Circuit 270 has also been disclosed by the prior art.   The magnetic field power sensor circuit 220 provides the ability to determine the strength of the incoming electromagnetic field. The magnetic field power sensor circuit has an input current (IZ) 222, IZ222 connected to the input Current divider circuit 230, input current multiplier circuit connected to input current divider circuit 230 240, a reference current (IREF) 224, if And a comparator 248 connected to the input current multiplying circuit 240. IZ222 is It is the same as the output current of the clamp circuit 260. IREF224 occurs outside the scope of the invention Is done.   IREFThe purpose of 224 is to establish an equilibrium point at the negative node of comparator 248 That is. The positive node of the comparator is connected to a bias voltage. Input current split If the circuit 230 and the input current multiplying circuit 240 are ignored for a moment, IZ222 Is IREFIf it is smaller than 224, the output of the comparator will be zero. But, IZ 222 is IREFIf it is greater than 224, comparator 248 returns two results. Gives a positive output. First, the positive output of the comparator 248 indicates that the rectified voltage is -It is above the breakdown voltage of diode 264. Next, input magnetic The signal passes through zener diode 264 to maintain the input current. Have enough power. Thus, the positive output of comparator 248 (which is IZIs IREFYo Is reached only if the voltage is greater than Voltage and what nominal power levels are present in the field. It can be determined by the adjusting circuit 200.   The operation of input current divider circuit 230 and input current multiplier circuit 240 is described. You. The purpose of the current dividers and multipliers (230 & 240) isZTo IREFSplit Circuit 230 (effectively IZ) And a multiplication circuit 240 (effectively IZTo Mirror) by a combination of (increase). Therefore, the combination IZBut IREFHaving two circuits to allow mirroring Thus, the negative node equilibrium point of the comparator 248 is IZIn the field, and hence the incoming magnetism Evaluated for field strength.   First, the effect of the input current divider circuit 230 is that the comparator 248 At the negative node of The input current divider circuit 230 has at least one And two NMOS transistors 232. At least one NMOS transistor The star 232 is a gate of each of the at least one NMOS transistor 232. And the drain and drain connectors are configured to be coupled to the input current 222. Sa In addition, each of the source connectors of at least one NMOS transistor 232 The data is connected to a ground reference. This input current divider circuit 23 The effect of zero is divided by the number of NMOS transistors 232 in the circuit IZIs to mirror.   For example, there are two transistors as part of the input current divider circuit 230, IREF224 is set to 10 uA, and the breakdown voltage of the Zener diode is 5 Volts and the threshold voltage of the input current divider circuit 230 is 0.7 volts. Assume that the field power has increased until the output of comparator 248 becomes positive. Electromagnetic field Signal power = (10 uA * 5.7 volts) /2=28.5 uW and IZ= 5uA (= 10 uA / 2).   Next, the effect of the input current multiplication circuit 240 is that the negative Considered at the node. The input current multiplying circuit 240 includes a second at least one NMOS transistor 242. Second at least one NMOS transistor The transistor 242 is that of the second at least one NMOS transistor 242. Each gate connector is IZ222 and the input current divider circuit 230. It is configured to be. A second at least one NMOS transistor 2 42 is a drain of each of the second at least one NMOS transistor 242. An in-connector is also coupled to the reference current 224 and the negative node of the comparator 248. It is configured to be. Finally, a second at least one NMOS transistor 242 is the source of each of the second at least one NMOS transistor 242. A source connector is configured to be coupled to a ground reference. Input current multiplication circuit 2 The effect of 40 is that IZIs multiplied by the number of NMOS transistors 242 Is Rukoto.   For example, there are three transistors as part of the input current multiplication circuit 240,REF 224 is set to 10 uA, and the breakdown voltage of the Zener diode is 5 The threshold voltage of the input current multiplication circuit 240 is 0.7 volt, Assume that the field power has increased until the output of comparator 248 is positive. Then , The power of the electromagnetic field signal = (10 uA * 5.7 volts) * 3 = 171 uW and IZ= 30 uA (= 10 uA * 3).   In short, the input current 222 is 1 / m times the input current divider circuit 230 , And the input current multiplication circuit 240 is mirrored by n times. m is in Equal to the number of NMOS transistors in the force current divider circuit 230, where n is the input current It is equal to the number of NMOS transistors in the multiplier 240. m: n ratio is current mirror Is defined as the ratio. Thus, the power of the incoming magnetic field is IREF224, electricity Current mirror ratio and / or the breakdown voltage of Zener diode 264. At which point the output of the comparator transitions from low to high.   Herein, a magnetic field comprising an NMOSFET that reflects the preferred embodiment Reference is made to the sensor circuit 220. However, by making minor modifications to the circuit, Thus, a PMOS or a CMOSFET can be realized. One skilled in the art will recognize that results can be achieved.   The programmable magnetic field detection circuit 250 is turned on by adjusting the comparator bias voltage. Allows screening of incoming magnetic field energy. Therefore, the bias voltage Only magnetic field induced voltage signals that meet or exceed are processed.   The programmable magnetic field detection circuit 250 includes at least two comparators 252 and 254 and a multiplexer 256. In one embodiment, the LC magnetic field The output of converter circuit 280 connects to each of the positive nodes of comparators 252 and 254 Is done. The negative node of one comparator 252 is connected to a bias voltage. Second The negative node of comparator 254 is IREF224 connected to the voltage induced by You. The outputs of comparators 252 and 254 are connected to the inputs of multiplexer 256. It is. The output of the comparator 248 of the magnetic field sensor circuit 220 is Connected to input selection. The output of the multiplexer 256 is used for signal processing or other processing. Connected to logic that is out of range.   The programmable magnetic field detection circuit 250 operates as follows. First comparator The bias voltage of 252 is typically set to a threshold level, The output of the LC magnetic field converter circuit 280 passes through the first comparator 252 and is multiplexed. To allow the input of the device 256 to be reached. Bias voltage of second comparator 254 Is set to a voltage corresponding to the reference current 224. I of the incoming magnetic field signalREF2 Only those having an amplitude that exceeds the amplitude of the voltage induced by 24 Pass through the comparator 254.   The output of the comparator 248 of the magnetic field sensor circuit 220 is connected to the input of the multiplexer 256. Connected to choice. In a typical application, the output of comparator 248 is Depending on the plexer 256, either the first comparator 252 or the second comparator 254 Is interpreted as having selected the output. Thus, the amplitude of the reference current 224 is changed. And selection of the second comparator 254 based on the output of the magnetic field sensor circuit 220. Optionally, the sensitivity of circuit 250 is adjustable.   Programmable magnetic field detection circuit 250 including two comparators 252 and 254 Has been described above. One skilled in the art will recognize that the present invention is not limited to two comparators. Will be recognized. To enable greater flexibility, A comparator may be introduced into the programmable magnetic field detection circuit 250. Similarly, two inputs The multiplexer 256 disclosed as having It can be extended as follows.   The amplitude of the reference current is sine wave, triangular wave, sawtooth wave and other known waveform generators. Can be changed by analog means. Further, the amplitude of the reference current is well known to those skilled in the art. Can be changed by the discrete means of For example, introducing selection logic into the present invention. And may select from among a plurality of available discrete reference currents. This choice is dynamic Or may be preset.   The discharge enhancer circuit 210 uses the extra energy stored in the magnetic field converter circuit 280. Provide a programmable discharge path for the In a preferred embodiment, the discharge The enhancer circuit 210 includes a decoder 219 and four discharge paths (ie, a magnetic field transducer). Circuit 280 for each node). But for those skilled in the art, It will be appreciated that the light is not limited to four discharge paths.   A first pair of discharge paths is connected to a first common node of the magnetic field transducer circuit 280. You. The first discharge is performed by the combination of the resistor 211 and the transistor 215. A path is formed. By the combination of the resistor 212 and the transistor 216 , A second discharge path is formed. In a preferred embodiment, the impedance of resistor 211 is The inductance value is different from the impedance value of the resistor 212. Recognized by those skilled in the art Has a unique impedance value to control the discharge rate as With a resistor, the discharge path operates efficiently for magnetic fields of different strengths Can be designed to:   A second pair of discharge paths is connected to a second common node of the magnetic field transducer circuit 280. You. The third discharge is performed by the combination of the resistor 213 and the transistor 217. A path is formed. By the combination of resistor 214 and transistor 218 , A fourth discharge path is formed. In a preferred embodiment, the impedance of resistor 213 is The inductance value is close to the impedance value of the resistor 211, Is close to the impedance value of the resistor 212. magnetic field Match the impedance values of similar discharge paths for each node of the converter circuit 280. Let By doing so, efficiency is improved.   Decoder 219 activates the selected discharge path (s). Deco (Control) input to the coder 219 is a programming source that is outside the scope of the invention. Connected to The D (decode) input to the decoder 219 is decoded. Data source. In the preferred embodiment, the D input is 48 outputs. O of the decoder 2191The output is transistor 21 5 and 217 are coupled to the control electrodes. O of the decoder 219TwoThe output is It is coupled to the control electrodes of transistors 216 and 218. In this way, deco By programmably asserting a particular output of the A discharge path having common characteristics is selected for each of the two nodes of the circuit 280 Is done.   The energy trapped in the magnetic field converter circuit 280 by the selected discharge path Can be discharged. Predetermined impedance value of resistors 211, 212, 213 and 214 However, those skilled in the art will understand that for a particular magnetic field strength, the efficiency of the discharge path will be optimized. You.   FIGS. 2A-2D illustrate the digital communication of an incoming magnetic field to illustrate digital communication over a magnetic field. FIG. 3 discloses a waveform diagram of conversion into total data. For all figures, the abscissa is time. And the ordinate is power. 2 shows two variations of the incoming magnetic field waveform. FIG. 2A shows LC 1 represents a normal sinusoidal waveform seen near the magnetic field transducer circuit 280 (FIG. 1). FIG. 2B 2B shows the digital output of comparator 248 (FIG. 1) for the sine waveform of FIG. 2A. FIG. 2C Represents a pulse waveform with a varying amplitude in the LC magnetic field converter circuit 280 (FIG. 1). . FIG. 2D shows the digital output of comparator 248 (FIG. 1) for the pulse waveform of FIG. 2C. Represents The trigger point for the digital output of comparator 248 is the power of the incoming magnetic field signal. And the parameters described for the voltage regulation circuit 200 (FIG. 1). Those skilled in the art will notice that One skilled in the art will further appreciate that the digital output of Note that it can be used to receive digital communications from field transmitters.   FIG. 3 shows a simplified prior art idealized FWBR input structure provided in an integrated circuit. 2 shows a simplified electrical circuit diagram. The FWBR input structure is generally indicated by reference numeral 10. You. The FWBR input structure is connected in parallel with the capacitors 14 near the input nodes 16 and 18. Includes a combined inductor 12. From the input node and 18, a pair of diodes 24 and Shortly before reaching the cathode junction of and 26, resistors 20 and 22 are provided, respectively. You. The anode junction of diodes 24 and 26 is coupled to ground. Daioh The node at the cathode junction of transistor 24 is the source of PMOS transistor 28, And the gate of the PMOS transistor 30. Similarly, the power of the diode 26 The node at the sword junction is the source of the PMOS transistor 30 and the PMO Connected to the gate of S transistor 28. Finally, the output node of the FWBR input structure 10 In the mode 32, the drain of the PMOS transistor 28 is connected to the PMOS transistor 30. Coupled to the drain of   Because the FWBR input structure 10 is well known, it is referred to herein as an "idealized" FWBR. The FWBR input structure 10 will be further disclosed except for the reason it is referred to as the input structure 10. There is nothing you need. This is because diodes 24 and 26 are connected to FWBR input structure 10. This is because it is an ideal or desired component. However, "Related technologies As discussed in the section entitled "Description of the FWBR", an ideal FWBR input structure 10 However, when it is provided in an integrated circuit, it takes a different form. Specifically, “ As disclosed in the Description, a pair of parasitic BJTs 48 and 50 (see FIG. 4) are formed. These adversely affect the operation of the FWBR input structure 10. So this These BJTs 48 and 50 are called parasitic (ie, undesirable but unavoidable) BJTs. Huh.   FIG. 4 shows a prior art FWBR input structure having a parasitic BJT provided in an integrated circuit. Fig. 3 shows a simplified electrical circuit diagram of the structure. As already mentioned, the ideal prior art of FIG. By providing the FWBR input structure 10 in an integrated circuit, And 26 (see FIG. 3) effect parasitic BJTs 48 and 50 rather than forming on their own. It can be formed efficiently. 3 and 4 are otherwise the same. is there. The FWBR input structure of FIG. FWBR input structure 34 is an inductor coupled in parallel with a capacitor 38 near input nodes 40 and 42 Including 36. From input nodes 40 and 42, a pair of emitters of parasitic BJTs 48 and 50 Shortly before reaching the junction, resistors 44 and 46 are provided, respectively. Parasitic BJT48 And 50 base junctions are tied to ground, and their collector junctions are It is coupled to the supply voltage VDD via a resistor 52. At the emitter junction of parasitic BJT48 The node to be connected is the source of the PMOS transistor 54 and the PMOS transistor 56. Connected to the gate. Similarly, the node at the emitter junction of the parasitic BJT50 Is connected to the source of the PMOS transistor 56 and the gate of the PMOS transistor 54. Connected. Finally, the drain of the PMOS transistor 54 has an FWBR input structure. At output node 58 of 34, it is coupled to the drain of PMOS transistor 56.   Since the FWBR input structure 34 is well known, it is pulled by the formation of parasitic BJTs 48 and 50. Other than reiterating the problems that arise, the FWBR input structure 34 And there is no further need to disclose. Regarding the FWBR input structure 10 of FIG. The flow paths for the FWBR input structure 34, which are similar to all the flow paths, are as follows. is there. 1) Pass the conditioned LC input (ie, inductor 36 and capacitor 38) An electromagnetic field is applied, and at the input nodes 40 and 42, an AC complementary current (alterna tingly complementary current). 2) If node 40 is at a positive potential Assuming, current flows through resistor 44. 3) To the gate of the PMOS transistor 54 Is applied with a negative potential, the PMOS transistor 54 is turned on and the node Conduct current through 58 to the output load. 4) The feedback path is based on the parasitic BJT50. Emitter junction and resistor 46 surround the current flow through ground No. If the polarity of the input nodes 40 and 42 shifts, the corresponding FWBR input structure 34 A similar flow path for the part to be used is used. However, in any case, parasitic BJT The base-emitter junction for either 48 or 50 (i.e., Forward biasing of the "ideal" diodes 24 and 26), the resulting current is Finally, through D, to the collector of the subject parasitic BJT (subject parasitic BJT), It is drawn to a power storage device such as a battery or a capacitor. Parasitic BJT48 and Parasitic BJTs such as 50 and 50 cannot be avoided, so their gain and power storage It was desirable to minimize the drain obtained on the stacking device. This is the figure 5 and one of the main objects of the present invention shown in FIG.   Referring now to FIG. 5, indicated generally by reference numeral 60, and in an integrated circuit Simplified electricity of a novel FWBR input structure with a parasitic BJT with minimized gain A circuit diagram is shown. The term "FWBR input structure" generally refers to everything shown in FIG. For reference, but of primary interest, the dashed box labeled by reference numeral 62. Note that it is clear what is shown in the box. However, the FWBR input structure Structure 60 has a pair of input nodes 68 and 70, and is parallel to the pair of input nodes 68 and 70. And a pair of parasitic BJTs 76 and 88 coupled to And 88 have more than one collector. The FWBR input structure 60 has a pair of input nodes. An inductor 64 and a capacitor 66 coupled in parallel between capacitors 68 and 70. I The inductor 64 and the capacitor 66 are tuned to the resonance frequency of the electromagnetic transmission, Transmission involves power and / or data downstream of the LC pair (ie, 64 and 66) circuits. I will provide a. Thus, the LC pair essentially consists of an FWBR input structure 60, and an output node. Acts as an "antenna" for circuits located downstream of node 116. LC vs. 64 and And 66 are shown as including a single component, but other tunings well known to those skilled in the art. One skilled in the art will recognize that the frequency "antenna" may be implemented if desired. Note that For example, an “antenna” is an LC versus one or more inductors, It may be implemented by using one or more capacitors, transformers, and the like. Also , Each parasitic BJT 76 and 88 includes an NPN-type parasitic BJT, however, such as a PNP-type parasitic BJT. It is recognized that other BJTs can be implemented in slightly different circumstances, if desired. Note that the person will recognize.   The first parasitic BJT 76 is connected to VDD via the grounded first collector 80 and resistor 84. It has a second collector 82 coupled thereto. Similarly, the second parasitic BJT88 is Has a second collector 94 coupled to VDD via one collector 92 and a register 96 You. First parasitic BJT 76 is connected to first node 68 of a pair of input nodes 68 and 70. It has an emitter 78. The second parasitic BJT 88 is the second node of the pair of input nodes 68 and 70. Has an emitter 90 connected to the node 70. Each emitter 78 and 90 is individually It has a smaller area than collectors 82 and 94 coupled to the corresponding VDD. in addition, The first parasitic BJT 76 has a base 85 grounded through a resistor 86, and a second Parasitic BJT 88 has base 97 grounded through resistor 98.   The FWBR input structure 60 includes a first plurality of zener diodes 100-1 connected in series. And wherein the first plurality of zener diodes 100-104 are grounded. A second end having a first end and connected to the first node 68 via a register 72; Having a part. In addition, the second plurality of zener diodes 106-110 are connected in series Is done. The second plurality of Zener diodes 106 to 110 are connected to the first plurality of Zener diodes. Registers 74 have one end connected to the first ends of the diodes 100-104, and Has another end connected to the second node 70 via Labeled dashed box On the output node side of the source 62, there are many well-known to those skilled in the art to complete the FWBR input structure 60. There are many different combinations of circuit elements. However, for simplicity of the drawing, Here, only one such combination is shown. In FIG. 5 (and The combination of such circuit elements shown in FIG. S transistors 112 and 114, where the first plurality of Zener diodes 100 Are connected to the source of the first MOS transistor 112 and the second MOS transistor 112, respectively. It is connected to the gate of the star 114. Other than the second plurality of zener diodes 106 to 110 Are connected to the source of the second MOS transistor 114 and the gate of the first MOS transistor 112. Connected to the port. The drain of the first MOS transistor 112 forms the output node 116. Connected to the drain of the second MOS transistor 114. Also preferred Means that the first and second MOS transistors 112 and 114 are PMOS transistors. However, in situations known to those skilled in the art, NMOS transistors may be implemented. Note that   Instead of the elements 112 and 114 as shown in FIGS. Other known combinations as may be implemented with the circuit in broken dashed box 62 False circuit elements are now described. These other well-known combinations are shown in FIG. FWBR input structure 118. First, one combination is more than two It has many MOS transistors. For example, one combination is a single PMOS transistor. Instead of the transistor 112, two or more PMOS transistors connected in series And these two (or more than two) PMOS transistors connected in series A transistor is connected like the PMOS transistor 112. In this case, a single PMO Instead of S transistor 114, two or more connected like PMOS transistor 114 There is a PMOS transistor connected in series above. A second alternative is the PMOS transistor. Two NMOS transistors are used instead of transistors 112 and 114. here One NMOS transistor has 62 (or 120 in FIG. 6) upper output nodes For the drain and gate coupled to the FWBR input structure 60 or 118 of Coupled to the source of the other NMOS transistor to form output node 116 Have a source. The second NMOS transistor includes 62 (or 120 in FIG. 6) and Having a gate and a drain coupled to the other output node.   In summary, the configuration of the MOS transistors 112 and 114 in FIGS. It is shown only as one possible way of completing the WBR input structures 60 and 118. Business The sender at the output node from dashed box 62 (or 120 in FIG. 6). Many who receive the signal and process the signal to complete the rectification of the entire waveform Be fully aware that a law exists. Many different sets of elements known to those skilled in the art. One of the combinations and replace that of transistors 112 and 114 with The incorporation of these is considered to be within the scope of the present invention. Therefore, the PMOS transistor Use only transistors, use only NMOS transistors, use PMOS and NMOS transistors Simultaneous use in series, in parallel, or in some combination of stars may be envisaged. Short In other words, any known circuit that can be implemented in place of PMOS transistors 112 and 114. Roads are fully contemplated within the scope of the present invention.   FIG. 6 collects a parasitic BJT, indicated generally by the reference numeral 118, with minimized gain. Simplified electrical schematic of another version of the new FWBR input structure having in an integrated circuit Is shown. The FWBR input structure 118 of FIG. 6 is similar to that of FIG. Is the same as Accordingly, the FWBR input structure 118 will not be described in detail. Breaking In line box 120, each of the parasitic BJTs 76 and 88 (This is the modification described above). In particular , FWBR input structure 118 includes a first MOS transistor 122 and its Source 128 is connected to the first collector 80 of the first parasitic BJT 76 and its gate Rain 126 and gate 124 are in contact with emitter 78 of first parasitic BJT 76. Has been continued. 19. A second MOS transistor 130 is also included, and its The source 136 is connected to the first collector 92 of the second parasitic BJT 88, The rain 134 and the gate 132 are connected to the emitter 90 of the second parasitic BJT 88. Has been continued. In a preferred embodiment, the first MOS transistor 122 and The second MOS transistor 130 is an NMOS transistor. However, Those skilled in the art may also implement PMOS type transistors in different situations This And recognize.   Referring to FIGS. 7 and 8, one possible implementation of the present invention physically in silicon is shown. Here is a working method. However, FIGS. 7 and 8 show a part of the present invention (that is, FIGS. It should be noted that only the part corresponding to the same number of 6) is shown. However, Anyone skilled in the field of implementing electrical devices, systems, etc. in silicon, It is understandable how the rest of the invention will look in FIGS. 7 and 8. . Further, those skilled in the art will appreciate that the invention can be physically implemented in the silicon shown in FIGS. It is also understood that the method of implementation is only one of many possible implementations it can.   More specifically, the NFET device 122 and the parasitic npnBJT 76 of FIG. Is shown on the p-type silicon substrate in FIG. 7 and FIG. Figure 7 shows the meta FIG. 8 is a top view without the licensing, and FIG. 8 is a side sectional view taken along line 6-6 in FIG. FIG. NFET device 122 is located between nodes 128, 126 and 124 Node 126 is the drain of device 122 and node 1 28 forms the source of device 122. The parasitic npnBJT76 has no GB, 82, 80 and 78. Parasitic npnBJT76 The mitter is formed by node 78, the base of which includes node 85, The grounded base contact is formed by the node GB. The abbreviation "GB "Indicates that a grounded ground located between resistors 86 and 98 (as shown in FIG. 6). Note that it refers to a grounded base. The base resistor 86 has a parasitic np The distance from the actual base of nBJT76 (85 in FIG. 6) to the GB node Associated. The base contact GB and the base resistor 86 Note that it may be distributed depending on the layout of the circuit. In this embodiment , The grounded collector 80 of the parasitic npnBJT 76 completely surrounds the emitter 78 are doing. The high voltage collector 82 is at a certain distance from the base 85 of the parasitic npnBJT 76. Are located at a distance from each other and have an implied resistance 84. I do. The high voltage collector 82 and the resistor 84 also depend on the layout of the surrounding circuit. Can be dispersed. If an area in a drawing has more than one reference number, Note that this indicates that the region is shared. For example, 12 The areas labeled 4 and 85 have corresponding reference numerals in FIG. The areas shared by each part and labeled 128 and 80 are shown in FIG. Shared by corresponding parts. Further, a base 86 and a collector 84 Note that the resistance is the sum of the legs in FIG. Finally, those skilled in the art should compare the entire disclosure of this application, including all drawings. FIG. 7 allows the user to understand the finer details shown by FIGS. It is noted that a more detailed description of FIG. motion   Again, recall that FIGS. 3 and 4 illustrate the prior art. Obedience Therefore, it is not necessary to explain the operation of these drawings. Paying attention to FIG. The LC time constant associated with the  magnetic transmission) is assumed to be tuned to the frequency I do. Here, this frequency is around 125 KHz, but for other LC time constants Can use other frequencies. However, this "antenna" is an LC pair, one or more That can be implemented using an inductor, one or more capacitors, a transformer, etc. Please note again. The LC pair (ie, 64 and 66) is below output node 116. An “antenna” for inputting power and / or data to downstream circuits Works like The FWBR input structure 60 (or 118 in FIG. 6) is simply Provides a rectified signal used by a side load (not shown). LC Electromagnetic signals input to the pair (ie, 64 and 66) cause input nodes 68 and And 70 produce an alternating complementary current You. In other words, if the potential of the node 68 is positive, the potential of the node 70 is negative. If the potential of node 68 is negative, the potential of node 70 is positive.   To understand the flow path of the FWBR input structure, node 68 is positive and node 70 is negative. Consider an example that is Here, since the gate of the transistor 112 is low, Current flows from node 68 through resistor 72, resistor 112, and output node 116. Flow to the downstream load. To complete the return flow path, the current must be The resistor 70, the node 70 through the base-emitter junction of the parasitic BJT 88. Flows to This return flow path extends from the grounded collector 92 to the emitter 90 and It also includes the flow of current to node 70. Polarity of input nodes 68 and 70 shifted Then, the supply channel is the same as above. That is, the gate of the transistor 114 is Since it is low, the current flows from node 70 through resistor 74, transistor 114, Flow through output node 116 to a downstream load. Complete the return channel For this purpose, the current flows from the ground to the resistor 86, the base-emitter of the parasitic BJT76. It flows to the node 68 through the junction. The return channel here is also a grounded collector Current flow from transistor 80 to emitter 78 and node 68.   In the past, the base-em of parasitic BJTs (eg, 48 and 50 in FIG. 4) The current flowing through the collector junction is connected to a downstream power supply (FIG. 1) via a collector coupled to VDD. (Not shown, but supplies VDD) Was. The parasitic BJTs 76 and 88 here minimize the gain of these parasitic BJTs. Therefore, whether the downstream power source is a battery, a capacitor, Or, even if it is any other power storage device, the amount of current drawn from the downstream power supply It has been modified to minimize it. Minimize the gain of parasitic BJTs 76 and 88 To this end, a number of features are incorporated into these parasitic BJTs. Exemplary In the following, these features will be described with respect to the parasitic BJT 76. Note that in each case, similar changes are included. First, a product known to those skilled in the art. In the embodiment, the area of the emitter 78 is intentionally smaller than the area of the collector 82. It is. It is important to note that the area of the emitter should be smaller than the area of the collector 82. Outside, how small the emitter 78 should be, or The magic number (ma gic number). Ideally, the area of the emitter 78 is the return path of the emitter. Larger than the area required to support the expected current drawn through There should be no area. In a preferred embodiment, the return path current is typically Is in the range of 10-50 ma, but this range is not considered to be limiting. Not done. Rather, in general, the area of the emitter supports the expected current in the return path. Should not be larger than the area required for Again, the area should be no larger than the area of collector 82.   The second feature is the addition of a second large area collector 80 connected to ground. Ko The area of the collector 80 is, of course, larger than the area of the emitter 78, and the optimum operation is achieved. Therefore, the larger the area of the collector 80 is, the better. However, design space constraints The area of the collector 80 can be limited to a reasonably large size. Parasitic BJT76 The third feature realized by this is that a resistor 86 is added between its base 85 and ground. Including doing. The fourth feature added to the parasitic BJT76 is VDD and collector That is, the resistance 84 between them is increased. The fourth feature is that the BJT For the two collectors 82 and 94, a single shared resistor (52 in FIG. 4) (Instead of a separate resistor). The above four Are characterized by parasitic BJTs 76 and 8 8 in a manner that reduces draw by these devices in the downstream power supply. Acts to minimize. To illustrate the success of this new realization, Consider the data. 34 (see FIG. 4), the conventional FWBR input structure The design 1 ma output through the base-emitter return path of raw BJTs 48 and 50 is Approximately 0.5 ma withdrawal from the downstream battery was caused. 60 or 118 In a new FWBR input structure such as Draws only 100 microamps.   Parasitic BJTs 76 and 88 may also cause static discharge (hereinafter “ESD”) conditions. Parasitic BJTs 76 and 88 are referred to as "fold-back devices" It is used constructively by acting as (a term well known to those skilled in the art). E The SD state is when a very high instantaneous voltage pulse is applied to input nodes 68 and 70. Happens. Such a condition may result from an unintentional contact of the FWBR input structure 60. Can come. This contact causes a spark that causes the input node High voltage pulses can occur at nodes 68 and 70. Such a pulse, for example, It can reach 4-5K volts. At such high voltages, parasitic BJTs 76 or 88 Is a low-resistance, foldback, or snap-back operating mode. Change to Illustratively, the ESD condition causes a high voltage spike at input node 68. Suppose you wake up. Here, the Zener diode groups 100 to 104 correspond to the downstream voltage At about 15 volts, thereby protecting the downstream circuit. Voltage spike Exceeds this value, parasitic BJT 76 enters foldback mode. Parasitic According to the standard operation of BJT such as BJT76, VCEIs about the transistor When trying to exceed a certain snapback value, VCECurve drops significantly . This can be illustrated illustratively. ESD status is dissipated Assume that it produces 4 amps. Foldback operation of parasitic BJT76 If not, this 4 amp would be a 15 volt Zener diode 100-104. To dissipate 60 watts (ie, 4 amps x 15 Volts = 60 watts). However, V of parasitic BJT76CEIs the snapback level To be exceeded, the parasitic BJT76 VCEIs a comparison, for example, 5 volts Descent to a very low level. Therefore, only 20 watts are dissipated (ie, 4 amps). Pair x 5 volts = 20 watts). This is simply a standard BJT operation, Either 76 or 88 responds to an ESD condition by snapback or foreground. It can operate in cold-back mode.   During an ESD condition, a high pulse is applied to the LC pair (ie, 64 and 66). , The emitter 78 or 90 of one parasitic BJT 76 or 88 as the collector Acting, the grounded collector 80 or 92 acts as the emitter. Influence The base 85 or 97 of the received parasitic BJT 76 or 88 is in a floating state And the voltage difference between the working collector and the working emitter is sufficient As soon as high, the parasitic BJT 76 or 88 folds back to low resistance mode (fo ld back), absorbs all unnecessary energy from the ESD pulse. again, Either the parasitic BJT 76 or 88 folds according to standard BJT operation Can operate in buck mode.   Zener diode groups 100 to 104 and 106 to 110 each have a resistance. Ensuring that the voltage downstream of devices 72 and 74 does not exceed a predetermined level, This protects circuits downstream of the resistors 72 and 74. In a preferred embodiment, Zener diode groups 100 to 104 and 106 to 110 reduce the downstream voltage by about 1 unit. Although limited to 5 volts, those skilled in the art will appreciate that More or less Zener diodes, or different ratings (ie, each about Zener diode with other than 5 volts achieves different downstream voltage limits Recognize that it can be used to Zener diodes 100 to 104 and The addition of the two groups 106-110 further enhances the robustness of the FWBR input structure 60. Enhance. These groups ensure that the input voltage is clamped at a certain level. To be sure, upon experiencing an ESD pulse, the BJT side of resistor 72 or 74 Voltage level puts parasitic BJT 76 or 88 into low resistance foldback mode Rise sufficiently high to absorb the energy associated with the ESD pulse.   Referring to FIG. 6, a new FWBR input structure, indicated generally by the reference numeral 118, A simplified schematic electrical diagram of another embodiment is shown. This is shown at 120 The FWBR input of FIG. 5 except that the broken dashed box contains some auxiliary circuitry. It is essentially identical to the force structure 60. Specifically, the MOS transistor 122 and the And 130 have been added. These thick oxide field NMOS transistors The collectors 122 and 130 have a grounded collector and an emitter or respective Connected between raw BJTs 76 and 88. The addition of each parasitic BJ High voltage conditions beyond threshold voltage of thick oxide on base of T76 or 88 Means that additional conductive paths may be formed during (eg, an ESD state). . The threshold voltage of the thick oxide on one base of the parasitic BJT 76 or 88 Above which the respective thick oxide field NMOS transistor 122 or 130 creates a short circuit and assists during an ESD condition. For example, during the ESD state When a positive potential is applied to the input node 68, the gate 124 of the transistor 122 Is forward biased and couples drain 126 and source 128 together. Let it. As a result, the collector 80 and the emitter 78 of the parasitic BJT 76 And the collector 80 and the emitter 78 form a low resistance path, Is further helped to dissipate to ground. Note that the other thick oxide field The NMOS transistor 130 operates similarly.   The present invention has been specifically shown and described with reference to the preferred embodiments. However, changes in form and detail may be made without departing from the spirit and scope of the invention. It will be appreciated by those skilled in the art that this can be done.

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 スミット，ウィレム アメリカ合衆国 アリゾナ 85248，チャ ンドラー，ダブリュー．オリオル ウェイ 1374────────────────────────────────────────────────── ─── Continuation of front page    (81) Designated country EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, I T, LU, MC, NL, PT, SE), JP, KR (72) Inventor Smit, Willem             United States Arizona 85248, Cha             Ndra, W. Oriol Way               1374

Claims (1)

【特許請求の範囲】 １．磁界電力センサ回路を含む、多重周波数電圧調整回路。 ２．前記磁界電力センサ回路に結合されるプログラマブル磁界検出回路をさらに 含む、請求項１に記載の回路。 ３．前記プログラマブル磁界検出回路に結合される放電促進器回路をさらに含む 、請求項２に記載の回路。 ４．磁界変換器回路と、 該磁界変換器回路に結合される整流器回路と、 前記磁界電力センサ回路に結合される電圧クランプ回路と、 該電圧クランプ回路に結合される充電回路と、をさらに含む、請求項３に記載 の回路。 ５．前記磁界電力センサ回路が、 入力電流と、 該入力電流に結合される入力電流分割器回路と、 該入力電流分割器回路に結合される入力電流乗算器回路と、 該入力電流乗算器回路に結合される基準電流と、 該入力電流乗算器回路に結合される比較器と、を含む、請求項１に記載の回路 。 ６．入力電流源が、前記電圧クランプ回路の出力である、請求項５に記載の回路 。 ７．前記入力電流分割器回路が、少なくとも１つのＮＭＯＳトランジスタを含む 、請求項５に記載の回路。 ８．前記少なくとも１つのＮＭＯＳトランジスタの各々のゲートおよびドレイン コネクタが、前記入力電流に結合され、 前記少なくとも１つのＮＭＯＳトランジスタの各々のソースコネクタが、接地 基準に結合される、請求項７に記載の回路。 ９．前記入力電流乗算器回路が、第２の少なくとも１つのＮＭＯＳトランジスタ を含む、請求項５に記載の回路。 １０．前記第２の少なくとも１つのＮＭＯＳトランジスタの各々のゲートコネク タが、前記入力電流分割器回路および前記入力電流に結合され、 該第２の少なくとも１つのＮＭＯＳトランジスタの各々のドレインコネクタが 、前記基準電流に結合され、 該第２の少なくとも１つのＮＭＯＳトランジスタの各々のソースコネクタが、 接地基準に結合される、請求項９に記載の回路。 １１．前記比較器の１つの入力が、前記基準電流により誘導される電圧に結合さ れ、前記比較器の第２の入力が、バイアス電圧源に結合される、請求項５に記載 の回路。 １２．前記プログラマブル磁界検出回路が、 複数の比較器と、 マルチプレクサと、を含む、請求項２に記載の回路。 １３．前記複数の比較器の各々の１つの入力が、インダクタ−キャパシタ磁界変 換器回路の出力に結合される、請求項１２に記載の回路。 １４．前記複数の比較器の各出力が、前記マルチプレクサの入力に結合される、 請求項１３に記載の回路。 １５．前記複数の比較器のうちの少なくとも１つの比較器の第２の入力が、基準 電流により誘導される電圧に結合される、請求項１３に記載の回路。 １６．前記複数の比較器のうちの少なくとも１つの比較器の第２の入力が、バイ アス電圧源に結合される、請求項１３に記載の回路。 １７．前記磁界センサ回路の比較器の出力が、前記マルチプレクサの入力選択に 結合される、請求項１２に記載の回路。 １８．前記放電促進器回路が、 デコーダと、 少なくとも１つの放電路と、からなる、請求項３に記載の回路。 １９．前記少なくとも１つの放電路が、 トランジスタと、 該トランジスタに結合される抵抗器と、からなる、請求項１８に記載の回路。 ２０．前記促進器回路が、磁界により誘導される余分な電気エネルギーを放電す るための前記少なくとも１つの放電路を提供する、請求項１８に記載の回路。 ２１．前記抵抗器のインピーダンス値が、特定の磁界強度について、前記少なく とも１つの放電路の効率を最適化する、請求項１９に記載の回路。 ２２．前記デコーダが、前記少なくとも１つの放電路を作動させるためのプログ ラマブル信号を前記トランジスタに提供する、請求項１９に記載の回路。 ２３．前記充電回路が、 トランジスタスイッチと、 該トランジスタスイッチのゲートコネクタに結合されるトランジスタバイアス 抵抗器と、 該トランジスタスイッチのソースコネクタに並列に結合されるダイオードおよ び抵抗器と、 該ダイオードおよび抵抗器に結合されるバッテリと、 該ダイオードおよび抵抗器に結合されるエネルギー蓄積装置と、を含む、請求 項４に記載の回路。 ２４．前記電圧クランプ回路が、 ツェナーダイオードと、 該ツェナーダイオードに並列に結合されるキャパシタと、を含む、請求項４に 記載の回路。 ２５．磁界を介してデジタルデータをやりとりするための、請求項４に記載の回 路。 ２６．前記基準電流、 電流ミラー比、および ツェナーダイオード破壊電圧、 のパラメータのうちの少なくとも１つを変えることにより、入ってくる磁界のエ ネルギーレベルを判定するための、請求項５に記載の回路。 ２７．前記基準電流が、アナログ手段により変えられる、請求項５に記載の回路 。 ２８．前記基準電流が、別個の手段により変えられる、請求項５に記載の回路。 ２９．磁界電力センサ回路と、 該磁界電力センサ回路に結合されるプログラマブル磁界検出回路と、 該プログラマブル磁界検出回路に結合される放電促進器回路と、を含む、多重 周波数電圧調整回路。 ３０．磁界変換器回路と、 該磁界変換器回路に結合される整流器回路と、 前記磁界電力センサ回路に結合される電圧クランプ回路と、 該電圧クランプ回路に結合される充電回路と、をさらに含む、請求項２９に記 載の回路。[Claims] 1. A multi-frequency voltage adjustment circuit including a magnetic field power sensor circuit. 2. A programmable magnetic field detection circuit coupled to the magnetic field power sensor circuit; The circuit of claim 1 comprising: 3. And further comprising a discharge enhancer circuit coupled to the programmable magnetic field detection circuit. The circuit according to claim 2. 4. A magnetic field transducer circuit;   A rectifier circuit coupled to the magnetic field transducer circuit;   A voltage clamp circuit coupled to the magnetic field power sensor circuit;   And a charging circuit coupled to the voltage clamping circuit. Circuit. 5. The magnetic field power sensor circuit,   The input current,   An input current divider circuit coupled to the input current;   An input current multiplier circuit coupled to the input current divider circuit;   A reference current coupled to the input current multiplier circuit;   And a comparator coupled to the input current multiplier circuit. . 6. The circuit of claim 5, wherein an input current source is the output of said voltage clamp circuit. . 7. The input current divider circuit includes at least one NMOS transistor A circuit according to claim 5. 8. A gate and a drain of each of the at least one NMOS transistor A connector is coupled to the input current;   A source connector of each of the at least one NMOS transistor is connected to ground; The circuit of claim 7, wherein the circuit is coupled to a reference. 9. The input current multiplier circuit includes a second at least one NMOS transistor The circuit of claim 5, comprising: 10. A gate connection of each of the second at least one NMOS transistor Is coupled to the input current divider circuit and the input current;   The drain connector of each of the second at least one NMOS transistor is , Coupled to the reference current;   A source connector of each of the second at least one NMOS transistor; The circuit of claim 9, wherein the circuit is coupled to a ground reference. 11. One input of the comparator is coupled to a voltage induced by the reference current. The comparator of claim 5, wherein the second input of the comparator is coupled to a bias voltage source. Circuit. 12. The programmable magnetic field detection circuit,   Multiple comparators,   The circuit of claim 2, comprising: a multiplexer. 13. One input of each of the plurality of comparators is an inductor-capacitor magnetic field transformer. 13. The circuit of claim 12, which is coupled to an output of a converter circuit. 14． Each output of the plurality of comparators is coupled to an input of the multiplexer; The circuit according to claim 13. 15. A second input of at least one of the plurality of comparators is a reference 14. The circuit of claim 13, wherein the circuit is coupled to a current induced voltage. 16. A second input of at least one comparator of the plurality of comparators is 14. The circuit of claim 13, wherein the circuit is coupled to a ground voltage source. 17． The output of the comparator of the magnetic field sensor circuit is used to select the input of the multiplexer. 13. The circuit of claim 12, wherein the circuit is coupled. 18. The discharge accelerator circuit,   A decoder,   4. The circuit according to claim 3, comprising at least one discharge path. 19. The at least one discharge path comprises:   Transistors and   19. The circuit of claim 18, comprising a resistor coupled to said transistor. 20. The accelerator circuit discharges excess electrical energy induced by the magnetic field. 19. The circuit of claim 18, wherein said circuit provides said at least one discharge path. 21. The impedance value of the resistor is, for a particular magnetic field strength, 20. The circuit according to claim 19, wherein both optimize the efficiency of one discharge path. 22. A program for operating the at least one discharge path by the decoder; 20. The circuit according to claim 19, wherein a ramble signal is provided to said transistor. 23. The charging circuit,   A transistor switch;   A transistor bias coupled to a gate connector of the transistor switch Resistors and   A diode coupled in parallel with the source connector of the transistor switch; And a resistor,   A battery coupled to the diode and the resistor;   An energy storage device coupled to the diode and the resistor. Item 5. The circuit according to Item 4. 24. The voltage clamp circuit,   A Zener diode,   And a capacitor coupled in parallel with said Zener diode. The described circuit. 25. 5. The circuit according to claim 4, for exchanging digital data via a magnetic field. Road. 26. The reference current,   Current mirror ratio, and   Zener diode breakdown voltage, By changing at least one of the parameters of 6. The circuit according to claim 5, for determining an energy level. 27. The circuit according to claim 5, wherein the reference current is changed by analog means. . 28. 6. The circuit according to claim 5, wherein said reference current is changed by separate means. 29. A magnetic field power sensor circuit;   A programmable magnetic field detection circuit coupled to the magnetic field power sensor circuit;   A discharge enhancer circuit coupled to the programmable magnetic field detection circuit. Frequency voltage adjustment circuit. 30. A magnetic field transducer circuit;   A rectifier circuit coupled to the magnetic field transducer circuit;   A voltage clamp circuit coupled to the magnetic field power sensor circuit;   And a charging circuit coupled to the voltage clamping circuit. The above circuit.
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